JP3695614B2 - 半導体メモリ装置の冗長用ヒューズ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の冗長回路に関するもので、特に、外部クロックに同期して動作し、高速アドレス指定が可能な同期型(synchronous) ＤＲＡＭ、ＳＲＡＭ等の同期型半導体メモリ装置の冗長回路に採用されるヒューズ回路に関するものである。
【０００２】
【従来の技術】
よく知られているように、半導体メモリ装置は行方向と列方向にマトリックス配列された多数のメモリセルを持っており、一般的には複数のアレイ形態で集積される。高集積化によってメモリセルアレイが高密度化されると、各メモリセルに割当てられる単位面積は減少し、その分不良率も上がる。そこで歩留りを上げるために、冗長技術が採用されている。すなわち、予め余分の冗長セル（スペアセル）を設けておき、不良セルに置換してリペアするものである。たとえば、カラム冗長（列冗長）の場合には、不良セルのカラムアドレスをデコーディングする際に冗長セルのカラムアドレスを代替指定し、列単位でリペアが行われる。
【０００３】
この冗長に際して、入力アドレスが不良セルを指定するアドレスかどうかを識別するために、冗長回路においてヒューズ回路が使用される。これには大きく分けて、図１に示すようなダイナミック型ヒューズ回路と、図３に示すようなスタティック型ヒューズ回路がある。
【０００４】
図１のヒューズ回路は、クロックＣＬＫに同期する同期型半導体メモリ装置、あるいは非同期型メモリ装置（この装置でもローアドレスはローアドレスストローブ信号ＲＡＳに同期して発生される）の両方で、ローアドレスをデコーディングするロー冗長回路に使用される。一方、図３のヒューズ回路は、同じく非同期型と同期型のメモリ装置の両方で、ローあるいはカラムアドレスをデコーディングするローあるいはカラム冗長回路に使用される。
【０００５】
図１を参照すれば、ダイナミック型ヒューズ回路は、同期型メモリの場合であれば外部クロックＣＬＫ（非同期型メモリの場合はＲＡＳ信号）が低レベルを維持する期間にノードＮＤ１を高レベル（たとえばＶcc）にプリチャージするプリチャージ回路となる２つのＰＭＯＳトランジスタ１−１，１−２及びインバータ３−１と、ノードＮＤ１に並列接続された複数のヒューズｆ１〜ｆｎと、これらヒューズｆ１〜ｆｎと接地Ｖssとの間に設けられ、各ゲートにそれぞれノーマルメモリセルのローアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（“／”は反転の意味）を受けて導通する複数のＮＭＯＳトランジスタ２−１〜２−ｎを使用したスイッチ回路と、ノードＮＤ１の信号をバッファリング（あるいは増幅）して冗長セルに対するアドレシング(addressing)、すなわち冗長セルのローアドレス信号発生のための冗長ローアドレシング信号ＲＥＤｎを出力する縦列インバータ３−２，３−３を使用した出力駆動回路と、を備えている。
【０００６】
図２には、上記ダイナミック型ヒューズ回路の動作タイミングを図示してある。まず、図１のヒューズ回路に対応した冗長セルが不良セルの代わりに使用される場合、複数のヒューズｆ１〜ｆｎのうち、不良セルのアドレスに相当するヒューズを切断する。たとえば、不良セルのローアドレス信号Ａ１，Ａ２，…，Ａｍ＝“０，１，…，１”とすれば、Ａ２，Ａ＝“１”、そしてＡ１＝“０”なら／Ａ１＝“１”なので、その“１”すなわち高レベル入力該当のヒューズｆ２，ｆ３，…，ｆ（ｎ−１）が切断される。つまり、不良セルを指定するアドレスの論理“１”になるアドレス信号に対応したヒューズを切断する。これにより、アドレスが入力されてもノードＮＤ１がＶssへ接地されずにノードＮＤ１の高レベルが保たれることになる。またこのとき、ノードＮＤ１は、インバータ３−１及びＰＭＯＳトランジスタ１−２によって高レベルを維持する。
【０００７】
図２の信号波形に示すように、クロックＣＬＫ（あるいはＲＡＳ信号）が低レベル（論理ロウ）の際にＰＭＯＳトランジスタ１−１がターンオンし、ノードＮＤ１が高レベル（論理ハイ）、この例ではＶccレベルにプリチャージされる。この後に、クロックＣＬＫが高レベルになって、アクセスのために不良セルのローアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝repaired address：ＲＡ）がＮＭＯＳトランジスタ２−１〜２−ｎの各ゲートにされると、この場合には、該アドレスに応じてオンするＮＭＯＳトランジスタ２−１〜２−ｎにつながるヒューズｆ１〜ｆｎが切断されているのでノードＮＤ１は高レベルを維持する。したがって、当該冗長セルのローアドレス指定を示す冗長ローアドレシング信号ＲＥＤｎが高レベル出力され、これにより当該冗長セルの冗長ワードラインが駆動される。
【０００８】
この逆に、図１のヒューズ回路に対応した冗長セルが選択されない場合にはヒューズｆ１〜ｆｎが切断されず、したがって、クロックＣＬＫが高レベルになって不良ではないノーマルメモリセルを指定するローアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（＝unrepaired address：ＵＲＡ）が入力されれば、ＮＭＯＳトランジスタ２−１〜２−ｎのいずれかがターンオンしてノードＮＤ１が低レベル（Ｖss）になるので、出力駆動回路３−２、３−３からは低レベルのロー冗長アドレシング信号ＲＥＤｎが出力される。この場合には当該冗長セルの冗長ワードラインは選択されない。
【０００９】
図３を参照すれば、スタティック型ヒューズ回路は、ノードＮＤ２に各ゲートが接続されて接地接続を制御するＮＭＯＳトランジスタ１７−１〜１７−ｍによる接地接続制御用のスイッチ回路と、これらＮＭＯＳトランジスタ１７−１〜１７−ｍのそれぞれに１対ずつ並列接続された複数のヒューズｆ１〜ｆｎと、これら各ヒューズｆ１〜ｆｎにそれぞれ接続され、ノードＮＤ２に従い導通してアドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍを伝送する複数のＣＭＯＳ伝達ゲート１１−１，１２−１，１１−２，１２−２，…，１１−ｎ，１２−ｎと、マスターヒューズｆｍ、ＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１６−１，１６−２、及びインバータ１４−１，１４−２，１４−３，１４−４からなる伝達ゲート制御回路と、ヒューズｆ１〜ｆｎの各対ごとの出力を論理演算し、それらが全て高レベルであれば高レベルのローあるいはカラム冗長アドレシング信号ＲＥＤｎ（すなわち、当該冗長セルのビットラインあるいはワードラインの駆動のためのローあるいはカラムアドレス信号を発生することを示す信号）を出力し、１つでも低レベルであれば低レベルの冗長アドレシング信号ＲＥＤｎを出力する出力ロジック回路１４−５，１８−１〜１８−ｍ，１９−１〜１９−ｍ’と、を備えている。ＣＭＯＳ伝達ゲートをなすＰＭＯＳトランジスタ１１−１〜１１−ｎのゲートはノードＮＤ２に接続され、またそのＮＭＯＳトランジスタ１２−１〜１２−ｎのゲートはノードＮＤ２の電圧を反転させるインバータ１４−４により制御される。
【００１０】
このスタティック型ヒューズ回路に対応した冗長セルが不良セルの代わりに選択される場合は、上述のダイナミック型ヒューズ回路とは反対に、アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍの中で‘０’の値をもつ信号に相当するヒューズｆ１〜ｆｎを切断する。たとえば、ローアドレスＡ１，Ａ２，…，Ａｍ＝“０，１，…，１”であれば、ヒューズｆ１，ｆ４，…，ｆｎが切断される。すなわち、不良セルを指定するアドレスの論理“０”のアドレス信号が入力される伝達ゲートに接続したヒューズを切断する。マスターヒューズｆｍは、このスタティック型ヒューズ回路に対応した冗長セルが使用されないときにアドレス信号の相補対（たとえばＡ１と／Ａ１）が相互に衝突することを防止するために設けられており、該マスターヒューズｆｍを切断することでノードＮＤ２が低レベルになって当該ヒューズ回路が動作する。
【００１１】
このスタティック型ヒューズ回路に対応した冗長セルが使用されない場合は、ヒューズｆ１〜ｆｎ（スレイブヒューズ）及びマスターヒューズｆｍの両方とも切断されずにおかれ、チップの内部電源電圧Ｖ_ＩＮＴ（あるいは高レベルの制御信号）が供給されれば伝達ゲート制御回路のＰＭＯＳトランジスタ１４がターンオンしてノードＮＤ２が高レベルになる。したがって、伝達ゲート１１−１〜１１−ｎ、１２−１〜１２−ｎがターンオフする一方、スイッチ回路のトランジスタ１７−１〜１７−ｍがターンオンし、出力ロジック回路の入力がすべて低レベルとなって冗長アドレシング信号ＲＥＤｎは低レベル出力される。
【００１２】
図４は、図３のスタティック型ヒューズ回路に対応した冗長セルが使用される場合の動作タイミングを示している。この場合、スレイブヒューズｆ１〜ｆｎの半数とマスターヒューズｆｍが切断状態にある。すなわち、たとえば上記同様に不良セルのアドレスＡ１，Ａ２，…，Ａｍ＝“０，１，…，１”とすれば、スレイブヒューズｆ１，ｆ４，…，ｆｎ及びマスターヒューズｆｍが切断され、残りのヒューズｆ２，ｆ３，…，ｆ（ｎ−１）はつながった状態にある。
【００１３】
図４に示すように内部電源電圧Ｖ_INT が低レベルのときには、伝達ゲート制御回路のＮＭＯＳトランジスタ１６−１，１６−２のターンオンでノードＮＤ２は低レベルになり、したがって伝達ゲートがターンオンすると共にスッチ用ＮＭＯＳトランジスタ１７−１，１７−２，…，１７−ｍがターンオフとなり得るが、これはメモリ動作前である。
【００１４】
一方、内部電源電圧Ｖ_INT が高レベル（適正レベルで供給）になれば、伝達ゲート制御回路のＮＭＯＳトランジスタ１６−１がターンオフする。しかしこの場合、マスターヒューズｆｍが切断された状態にあるのでインバータ１４−２及びＮＭＯＳトランジスタ１６−２のラッチによって、ノードＮＤ２は低レベルのままとされる。したがって、伝達ゲート１１−１〜１１−ｎ，１２−１〜１２−ｎはターンオンで、ＮＭＯＳトランジスタ１７−１〜１７−ｍ）はターンオフとなる。
【００１５】
そして、正常なノーマルメモリセル(normal)を指定するアドレス（ＵＲＡ）、たとえば“１，０，…，０が入力された場合は、非切断のヒューズを通じて低レベルのアドレスビットが出力されるので、出力ロジック回路１８−１〜１８−ｍ，１９−１〜１９−ｍ’，１４−５から低レベルの冗長アドレシング信号ＲＥＤｎが出力される。
【００１６】
一方、不良セル(defective) を指定するアドレス（ＲＡ）、上記の例でいえば“０，１，…，１が入力された場合は、低レベルのアドレス信号は一切伝達されず、高レベルのアドレス信号／Ａ１，Ａ２，…，Ａｍだけがヒューズを通して出力されるので、この結果、出力ロジック回路１８−１〜１８−ｍ，１９−１〜１９−ｍ，１４−５は高レベルの冗長アドレシング信号ＲＥＤｎを出力する。
【００１７】
【発明が解決しようとする課題】
上記のようなダイナミック型ヒューズ回路は、レイアウト面積が小さくてすみ集積性に優れるが、一方で、動作特性上、アドレスのリセットに応じてノードＮＤ１のプリチャージを遂行しなければならないので、アドレスのリセット時間が非常に短かったり存在しないようなアドレスの高速入力が可能とされたメモリ装置への適用には、限界がある。
【００１８】
また、上記のようなスタティック型ヒューズ回路は、ダイナミック型ヒューズ回路のようにアドレスリセットでプリチャージする必要がなく、したがってアドレス指定を高速にした半導体メモリ装置（同期型ＤＲＡＭ、ＳＲＡＭ等）に適しているが、一方で、そのレイアウト面積がダイナミック型ヒューズ回路に比べて大きくなるため、集積性に劣るという短所をもつ。
【００１９】
そこで、高速アドレス指定が可能な半導体メモリ装置の冗長回路として適し且つレイアウト面積が小さく集積性に優れる冗長用ヒューズ回路の提供を本発明の目的とする。
【００２０】
【課題を解決するための手段】
この目的のために本発明では、レイアウト面積が小さくてすむダイナミック型ヒューズ回路を同期型メモリの冗長回路に適するように改良する。そしてさらに、そのようなダイナミック型ヒューズ回路をカラム冗長にも適用可能にするものである。
【００２１】
すなわち、本発明の冗長用ヒューズ回路は、冗長アドレシング信号の論理状態を決定する第１のノードと、この第１のノードと第２のノードとの間に並列に設けられた複数のヒューズと、これらヒューズに直列接続され、アドレス信号に応じてオンオフする第１のスイッチ回路と、アドレス入力に関した制御信号が第１状態の時に前記第１のノードをプリチャージするプリチャージ回路と、前記制御信号が第２状態の時に前記第２のノードからの電流路を形成する第２のスイッチ回路と、冗長アドレシング信号を発生するために、前記制御信号が前記第２状態の時に前記第１のノードの論理状態を出力端へ伝達する導通状態になり、前記制御信号が前記第１状態の時に非導通状態になる転送回路と、を備えることを特徴とする。
【００２２】
この冗長用ヒューズ回路では、転送回路の伝達出力をラッチするラッチ回路をさらに備えるのが好ましい。第１のスイッチ回路は、それぞれヒューズと直列接続され、各ゲート電極にそれぞれアドレス信号を受けるＭＯＳトランジスタで構成することができ、第２のスイッチ回路は、第２のノードと接地との間に設けられ、ゲート電極に制御信号を受けるＭＯＳトランジスタで構成することができる。また、転送回路は、制御信号により制御されるＣＭＯＳ伝達ゲートで構成することができる。制御信号は同期式メモリの同期クロックにすることが可能である。
【００２３】
あるいは、本発明の冗長用ヒューズ回路は、冗長アドレシング信号の論理状態を決定する第１のノードと、メモリ動作状態に関した第１の制御信号に応じ、冗長が行われる場合にマスター信号を発生するマスター信号発生回路と、前記マスター信号及びアドレス入力に関した第２の制御信号に従い前記第１のノードをプリチャージするプリチャージ回路と、前記第１のノードと第２のノードとの間に並列に設けられた複数のヒューズと、これらヒューズに直列接続され、アドレス信号に応じてオンオフする第１のスイッチ回路と、前記第２の制御信号に従い前記第２のノードからの電流路を形成する第２のスイッチ回路と、前記マスター信号に従い前記第１のノードからの電流路を形成する第３のスイッチ回路と、前記第２の制御信号に従い前記第１のノードの論理状態を出力端へ伝達する転送回路と、を備えることを特徴とする。
【００２４】
この冗長用ヒューズ回路では、転送回路の伝達出力をラッチするラッチ回路をさらに備えるのが好ましく、また、第１の制御信号に従いラッチ回路の初期化を行う第４のスイッチ回路をさらに備えるとよい。この第４のスイッチ回路は、ラッチ回路の入力端と接地との間に設けられて第１の制御信号により制御されるＭＯＳトランジスタで構成することができる。マスター信号発生回路は、第１の制御信号に従い相補的にオンオフする第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、これら第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間に直列接続されたマスターヒューズと、前記第２のＭＯＳトランジスタと並列に設けられ、前記マスターヒューズが切断されたときにマスター信号を一定論理に固定する第３のＭＯＳトランジスタと、を有してなるものとすることができる。プリチャージ回路は、マスター信号により制御されプリチャージ電圧を供給する第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタに直列接続され、第２の制御信号により制御されて第１のノードへプリチャージ電圧を提供する第２のＭＯＳトランジスタと、を有してなるものとすることができる。さらにプリチャージ回路は、第２のＭＯＳトランジスタに並列接続され、第１のノードの反転論理で制御される第３のＭＯＳトランジスタを有するものとしてもよい。第１のスイッチ回路は、それぞれヒューズと直列接続され、アドレス信号によりそれぞれ制御されるＭＯＳトランジスタで構成することができ、第２のスイッチ回路は、第２のノードと接地との間に設けられ、第２の制御信号により制御されるＭＯＳトランジスタで構成することができる。また、第３のスイッチ回路は、第１のノードと接地との間に設けられ、マスター信号により制御されるＭＯＳトランジスタで構成することができる。転送回路は、第２の制御信号により制御されるＣＭＯＳ伝達ゲートで構成することができる。この場合の第２の制御信号も同期式メモリの同期クロックとすることが可能である。
【００２５】
【発明の実施の形態】
図５にはヒューズ回路の第１実施形態、図６にはその動作タイミングを示してある。
【００２６】
この図５に示すヒューズ回路は、第１のノードＮＤ１１と電源電圧Ｖccが印加される電源ノードＮＤ１２との間に設けられ、制御信号としてのクロック信号ＣＬＫが低レベル（Ｖss）になるときにＰＭＯＳトランジスタ２１−１が導通して第１のノードＮＤ１１を高レベル（プリチャージ電圧）にプリチャージするプリチャージ回路１０と、第１のノードＮＤ１１に並列接続された複数のヒューズｆ１〜ｆｎと、第２のノードＮＤ１３とヒューズｆ１〜ｆｎとの間に設けられ、それぞれアドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍに応答して各ヒューズｆ１〜ｆｎを第２のノードＮＤ１３へ接続する第１のスイッチ回路２０と、第２のノードＮＤ１３と接地Ｖssが印加される接地ノードＮＤ１４との間に設けられ、クロック信号ＣＬＫの高レベルに応答して導通する第２のスイッチ回路３０と、第１のノードＮＤ１１と出力ノードＮＤ１５との間に設けられ、クロック信号ＣＬＫの高レベルに応答して導通する転送回路４０と、出力ノードＮＤ１５に設けられたラッチ回路５０と、ラッチ回路５０の出力をドライブして冗長アドレシング信号ＲＥＤｎを出力する出力駆動回路６０と、を備えている。このうちラッチ回路４０は、転送回路４０のオフで第１のノードＮＤ１１と出力ノードＮＤ１５の間の連絡が断たれた場合にその直前の状態をラッチし、これに従い出力駆動回路６０が冗長アドレシング信号ＲＥＤｎを出力する。
【００２７】
図１に比べると分かるように、この実施形態は、従来の回路構成（１０，ｆ１〜ｆｎ，２０，６０）に加えて、接地接続制御用の第２のスイッチ回路３０、転送回路４０、及びラッチ回路５０を設けた構成をもつ。具体的には、第２のスイッチ回路３０は、第１のスイッチ回路２０をなす各ＮＭＯＳトランジスタ２２−１〜２２−ｎへ共通に接続したドレインとＶssへ接続したソースとを有し、クロック信号ＣＬＫでゲート制御されるＮＭＯＳトランジスタ２５−１から構成されている。また転送回路４０は、第１のノードＮＤ１１と出力ノードＮＤ１５との間に設けられてオンオフするＣＭＯＳ伝達ゲート２１−３，２１−３とインバータ２３−４とから構成され、クロック信号ＣＬＫによりＮＭＯＳゲート２５−２が制御され且つインバータ２３−４で反転したクロック信号ＣＬＫによりＰＭＯＳゲート２１−３が制御される。そしてラッチ回路５０は、出力ノードＮＤ１５を入力側とするインバータ２３−２と、出力ノードＮＤ１５を出力側とするインバータ２３−５と、の対向並列接続から構成されている。
【００２８】
このヒューズ回路に対応した冗長セルが使用される場合、複数のヒューズｆ１〜ｆｎのうち、不良セルアドレスの論理ハイビットに相当するヒューズが切断される。たとえば、不良セルのアドレス信号Ａ１，Ａ２，…，Ａｍ＝“０，１，…，１”であれば、このうち“１”を受けるＮＭＯＳトランジスタ２２−２，２２−３，…．２２−（ｎ−１）に接続したヒューズｆ２，ｆ３，…，ｆ（ｎ−１）を切断する。すなわち、不良セルを指定するアドレス入力に応じて第１のノードＮＤ１１の接地接続を断つためである。
【００２９】
これとは反対に、不良の無い場合や図５のヒューズ回路に対応した冗長セルが使用されない場合は、ヒューズｆ１〜ｆｎのいずれも切断されない。
【００３０】
この第１実施形態のヒューズ回路において、クロック信号ＣＬＫが低レベルである場合は、プリチャージ回路１０のＰＭＯＳトランジスタ２１−１がターンオンし、第１のノードＮＤ１１は高レベルのＶccレベルにプリチャージされる。これは従来同様である。
【００３１】
クロック信号ＣＬＫが高レベルになり、これに同期して正常なノーマルメモリセルのアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（ＵＲＡ）が入力される場合は、これに応じてオンする第１のスイッチ回路２０のトランジスタ２２−１〜２２−ｎにつながる切断されてないヒューズｆ１〜ｆｎが少なくとも１つ存在するので、第１のノードＮＤ１１は低レベル（Ｖss）になる。そして、このときには転送回路４０のトランジスタ２１−３，２５−２がクロック信号ＣＬＫに従いターンオンするので、第１のノードＮＤ１１の論理状態が転送されて出力ノードＮＤ１５は低レベルになる。その結果、出力駆動回路６０からは低レベル（非活性状態）の冗長アドレシング信号ＲＥＤｎが出力される。
【００３２】
続いてクロック信号ＣＬＫが低レベルへ遷移すると、このメモリはクロック信号ＣＬＫの低レベル遷移に際するアドレスリセットのないタイミングであるが（図６）、プリチャージ回路１０のトランジスタ２１−１がターンオンする一方、第２のスイッチ回路３０のトランジスタ２５−１がターンオフするので、第１のノードＮＤ１１のプリチャージが実行される。またこのとき、転送回路４０のトランジスタ２１−３，２５−２もクロック信号ＣＬＫに従いターンオフするので、第１のノードＮＤ１１のプリチャージ高レベルが出力ノードＮＤ１５へ伝達されることは防止される。
【００３３】
また本例では、出力ノードＮＤ１５の状態をラッチするラッチ回路５０が設けられ、クロック信号ＣＬＫが低レベルになったときでも、その直前の高レベル時の論理状態が維持されるようになっており、したがって、低レベルの冗長アドレシング信号ＲＥＤｎが継続して出力される。これにより、当該冗長セルのワードラインあるいはビットラインは駆動されない。
【００３４】
一方、クロック信号ＣＬＫが高レベルになり、当該ヒューズ回路に対応した冗長セルでリペアされる不良セルのアドレス信号Ａ１，／Ａ１〜Ａｍ，／Ａｍ（ＲＡ）が入力される場合は、当該アドレス信号中の“１”になるビットに応じてオンする第１のスイッチ回路２０のトランジスタ２２−１〜２２−ｎにつながるヒューズｆ１〜ｆｎが切断されているので、第２のスイッチ回路３０がオンして接地接続されても第１のノードＮＤ１１の高レベルが保持される。そして、プリチャージ回路１０のトランジスタ２１−２及び転送回路４０がターンオンするので、第１のノードＮＤ１１の高レベルは出力ノードＮＤ１５へ伝達され、その結果、出力駆動回路６０は高レベルの冗長アドレシング信号ＲＥＤｎを出力し、当該冗長セルのワードラインあるいはビットラインが駆動される。
【００３５】
このように出力駆動回路６０が高レベル（活性状態）の冗長アドレシング信号ＲＥＤｎを出力している状態で、アドレスリセットされることなくクロック信号ＣＬ）が低レベルへ遷移すると、プリチャージ回路１０のトランジスタ２１−１がターンオンする一方、第２のスイッチ回路２０のトランジスタ２５−１がターンオフするので、第１のノードＮＤ１１のプリチャージが遂行される。またこのとき、転送回路４０のトランジスタ２１−３，２５−２がターンオフしているので、第１のノードＮＤ１１と出力ノードＮＤ１５とは電気的に分離される。したがって、出力ノードＮＤ１５は第１のノードＮＤ１１の電圧変化に影響されることはない。
【００３６】
さらに、出力ノードＮＤ１５の状態はクロック信号ＣＬＫの低レベル期間でもラッチ回路５０により維持されるので、出力駆動回路６０から高レベルの冗長アドレシング信号ＲＥＤｎが継続出力される。すなわち、当該冗長セルのワードラインあるいはビットラインの駆動が継続される。つまり、この例のヒューズ回路は、ロー冗長、カラム冗長のどちらへも適用可能である。
【００３７】
第１のノードＮＤ１１がプリチャージされ、そして出力ノードＮＤ１５が‘高レベルである状態で、クロック信号ＣＬＫが高レベルに遷移し、正常なノーマルメモリセルのアドレス（ＵＲＡ）が第１のスイッチ回路２０に入力されると、切断されていないヒューズｆ１〜ｆｎ、第１のスイッチ回路２０のトランジスタ２２−１〜２２−ｎ、そして第２のスイッチ回路３０のトランジスタ２５−１を通じる接地ルートが形成されるため、第１のノードＮＤ１１は低レベルになる。また、転送回路４０が導通することにより、その第１のノードＮＤ１１の低レベルが転送されて出力ノードＮＤ１５が低レベルになる。この結果、冗長アドレシング信号ＲＥＤｎは低レベルになり、当該冗長セルのワードラインあるいはビットラインは非駆動状態とされる。
【００３８】
以上のように、第１実施形態によると、アドレスリセットがなくともクロック信号ＣＬＫの低レベル遷移に応じてプリチャージが行われ、しかも、次のクロックまで前クロックの冗長アドレシング信号ＲＥＤｎの状態が維持される。したがって、高速アドレシングの半導体メモリ装置に適しており、且つ高速アドレス指定のメモリ装置における冗長ヒューズ回路のレイアウト面積減少に貢献する。
【００３９】
図７は、ヒューズ回路の第２実施形態を示している。この例のヒューズ回路は、図５の構成に加えてマスター制御回路１００及び２つのさらなるスイッチ回路１１０，１８０を有し、そして若干異なる構成のプリチャージ回路１２０を有している。
【００４０】
マスターヒューズｆｍを備えたマスター制御回路１００は、入力信号として内部電源電圧Ｖ_INT が印加されると、マスターヒューズｆｍがつながっていればＶccレベルのマスター信号を発生し、マスターヒューズｆｍが切断されていればＶssレベルのマスター信号を発生する。第３のスイッチ回路１１０は、マスター制御回路１００によるマスター信号に応じてオンオフし、第１のノードＮＤ２１と接地ノードＮＤ２３との間を接続する。また、第４のスイッチ回路１８０は、内部電源電圧Ｖ_INT の入力に応答し、Ｖ_INT の発生前に導通して出力ノードＮＤ２５を接地させる。
【００４１】
第１のノードＮＤ２１と電源ノードＮＤ２２との間に設けられるプリチャージ回路１２０は、マスター制御回路１００からのマスター信号とクロック信号ＣＬＫの両方に応じて、マスター信号及びクロック信号ともに低レベルのときに第１のノードＮＤ２１をプリチャージする。
【００４２】
第１のノードＮＤ２１に並列接続された複数のスレイブヒューズｆ１〜ｆｎと第２のノードＮＤ２４との間に設けられた第１のスイッチ回路１３０は、アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２，…，Ａｍ，／Ａｍに応じて各スレイブヒューズと第２のノードＮＤ２４とを電気的に接続する。そして、接地ノードＮＤ２３と第２のノードＮＤ２４との間に設けられた第２のスイッチ回路１４０は、クロック信号ＣＬＫに応答して接地ノードＮＤ２３と第２のノードＮＤ２４とを電気的に接続する。
【００４３】
第１のノードＮＤ２１と出力ノードＮＤ２５との間に設けられる転送回路１５０は、クロック信号ＣＬＫに応答して第１のノードＮＤ２１と出力ノードＮＤ２５とを電気的に接続する。そして、出力ノードＮＤ２５に接続されたラッチ回路１６０は、第１のノードＮＤ２１から伝送された信号をラッチし、出力駆動回路１７０がラッチ回路１６０の出力に従い冗長アドレシング信号ＲＥＤｎを出力する。
【００４４】
この第２実施形態のヒューズ回路に対応した冗長セルが使用されない場合、マスターヒューズｆｍとスレイブヒューズｆ１〜ｆｎは、全部つながったままである。したがって、マスターヒューズｆｍが切られていないので、チップの内部電源電圧Ｖ_INT （あるいは高レベルの制御信号）が供給されるとマスター制御回路１００は高レベルのマスター信号を発生し、プリチャージ回路１８０のＰＭＯＳトランジスタ３１−３はターンオフ、第３のスイッチ回路１１０のＮＭＯＳトランジスタ３５−４はターンオンとなる。これにより、第１のノードＮＤ２１はＶssの低レベルになる。またこの場合、クロック信号ＣＬＫが高レベルになってもＰＭＯＳトランジスタ３１−３がオフのままなので第１のノードＮＤ２１へＶccは提供されず、したがって、冗長アドレシング信号ＲＥＤｎは論理ロウの非活性状態を維持する。
【００４５】
一方、このヒューズ回路に対応した冗長セルが使用される場合には、まず、スレイブヒューズｆ１〜ｆｎの半数とマスターヒューズｆｍが切断される。たとえば、不良セルのアドレスＡ１，Ａ２，…，Ａｍ＝“０，１，…，１”であれば、スレイブヒューズｆ１，ｆ４，…，ｆｎとマスターヒューズｆｍを切断する。
【００４６】
この状態の回路に、内部電源電圧Ｖ_INT が供給されると、ＰＭＯＳトランジスタ３４がオンしてもマスターヒューズｆｍが切断されているのでトランジスタ３６−２によりマスター制御回路１００の低レベル出力が保たれ、したがって、プリチャージ回路１２０のトランジスタ３１−３はオン、第３のスイッチ回路１１０はオフとなり、クロック信号ＣＬＫに従う動作が可能となる。このときにクロック信号ＣＬＫが低レベルであれば、プリチャージ回路１２０のトランジスタ３１−１がターンオンし且つ第２のスイッチ回路１４０のトランジスタ３５−１がターンオフするので、第１のノードＮＤ２１は高レベルにプリチャージされる。また、クロック信号ＣＬＫの低レベルに応じ、転送回路１５０のトランジスタ３１−３，３５−２はターンオフしているので、第１のノードＮＤ２１と出力ノードＮＤ２５とが電気的に分離される。そして、内部電源電圧Ｖ_INT の印加前に第４のスイッチ回路１８０のトランジスタ３５−３がターンオンして初期化が行われるので、出力ノードＮＤ２５は必ず最初に低レベルで、その結果、出力駆動回路１７０はから低レベルの冗長アドレシング信号ＲＥＤｎが出力される。
【００４７】
続いてアドレスがリセットされることなくクロック信号ＣＬＫが高レベルへ遷移すると、第２のスイッチ回路１４０のトランジスタ３５−１及び転送回路１５０のトランジスタ３１−３，３５−２がターンオンするので、アドレス入力に応じた第１のノードＮＤ２１の状態が出力ノードＮＤ２５へ伝達され、ラッチ回路１６０にラッチされる。
【００４８】
このときに、当該ヒューズ回路によるリペア対象の不良セルアドレス（ＲＡ）が入力される場合、第１のノードＮＤ２１はＶssへの接続経路が断たれて高レベルを維持し、これが出力ノードＮＤ２５に伝達される結果、冗長アドレシング信号ＲＥＤｎは高レベルの活性状態になる。一方、正常なノーマルメモリセルを選択するアドレス（ＵＲＡ）が入力される場合は、第１のノードＮＤ２１はＶssへ接地されて低レベルとなり、これが出力ノードＮＤ２５に伝達される結果、冗長アドレシング信号ＲＥＤｎは低レベルの非活性状態になる。
【００４９】
高レベルのクロック信号ＣＬＫに応答して出力駆動回路１７０が低レベルの冗長アドレシング信号ＲＥＤｎを出力している状態から、アドレスがリセットされることなくクロック信号ＣＬＫが再び低レベルに遷移すると、転送回路１５０により第１のノードＮＤ２１と出力ノードＮＤ２５とが電気的に分離されたうえで、第２のスイッチ回路１４０がオフすると共にプリチャージ回路１２０がオンとなるので、第１のノードＮＤ２１がプリチャージされる。しかしながらこのときに、直前のクロック信号ＣＬＫの高レベル時の出力ノードＮＤ２５の状態をラッチ回路１６０がラッチしているので、出力駆動回路１７０は、低レベルの冗長アドレシング信号ＲＥＤｎを継続出力することになる。したがって、当該冗長セルのワードラインあるいはビットラインが駆動されることはない。
【００５０】
また、クロック信号ＣＬＫの低レベル時に第１のノードＮＤ２１及び出力ノードＮＤ２５が高レベルにある状態から、該当不良セルのアドレス（ＲＡ）ではない他のアドレス（ＵＲＡ）が第１のスイッチ回路１３０に入力された場合、クロック信号ＣＬＫが高レベルへ遷移すると、第１のスイッチ回路１３０及びヒューズｆ１〜ｆｎを通じた接地経路ができるために第１のノードＮＤ２１は低レベルとなり、これが、導通した転送回路１５０を通じて出力ノードＮＤ２５へ伝えられる。その結果、迅速に冗長アドレシング信号ＲＥＤｎが低レベルへ遷移することになる。したがって、当該冗長セルのワードラインあるいはビットラインの駆動は抑止される。
【図面の簡単な説明】
【図１】従来のダイナミック型ヒューズ回路を示した回路図。
【図２】図１の回路における信号波形図。
【図３】従来のスタティック型ヒューズ回路を示した回路図。
【図４】図３の回路における信号波形図。
【図５】本発明によるヒューズ回路の第１実施形態を示した回路図。
【図６】図５の回路における信号波形図。
【図７】 本発明によるヒューズ回路の第２実施形態を示した回路図。
【符号の説明】
１０，１２０ プリチャージ回路
２０，１３０ 第１のスイッチ回路
３０，１４０ 第２のスイッチ回路
４０，１５０ 転送回路
５０，１６０ ラッチ回路
６０，１７０ 出力駆動回路
１００ マスター制御回路
１１０ 第３のスイッチ回路
１８０ 第４のスイッチ回路（初期化回路）
ｆ１〜ｆｎ スレイブヒューズ
ｆｍ マスターヒューズ

Claims (20)

1. 不良セルに代わる冗長セルを駆動するための冗長アドレシング信号を出力する半導体メモリ装置の冗長用ヒューズ回路において、
   冗長アドレシング信号の論理状態を決定する第１のノードと、この第１のノードと第２のノードとの間に並列に設けられた複数のヒューズと、これらヒューズに直列接続され、アドレス信号に応じてオンオフする第１のスイッチ回路と、アドレス入力に関した制御信号が第１状態の時に前記第１のノードをプリチャージするプリチャージ回路と、前記制御信号が第２状態の時に前記第２のノードからの電流路を形成する第２のスイッチ回路と、冗長アドレシング信号を発生するために、前記制御信号が前記第２状態の時に前記第１のノードの論理状態を出力端へ伝達する導通状態になり、前記制御信号が前記第１状態の時に非導通状態になる転送回路と、を備えることを特徴とする冗長用ヒューズ回路。
2. 転送回路の伝達出力をラッチするラッチ回路をさらに備える請求項１記載の冗長用ヒューズ回路。
3. 第１のスイッチ回路は、それぞれヒューズと直列接続され、各ゲート電極にそれぞれアドレス信号を受けるＭＯＳトランジスタで構成される請求項１又は請求項２記載の冗長用ヒューズ回路。
4. 第２のスイッチ回路は、第２のノードと接地との間に設けられ、ゲート電極に制御信号を受けるＭＯＳトランジスタで構成される請求項１〜３のいずれか１項に記載の冗長用ヒューズ回路。
5. 転送回路は、制御信号により制御されるＣＭＯＳ伝達ゲートで構成される請求項１〜４のいずれか１項に記載の冗長用ヒューズ回路。
6. 不良セルを指定するアドレスにおける高レベルとなるアドレス信号に対応するヒューズを切断する請求項１〜５のいずれか１項に記載の冗長用ヒューズ回路。
7. 制御信号が同期クロックである請求項１〜６のいずれか１項に記載の冗長用ヒューズ回路。
8. 不良セルに代わる冗長セルを駆動するための冗長アドレシング信号を出力する半導体メモリ装置の冗長用ヒューズ回路において、
   冗長アドレシング信号の論理状態を決定する第１のノードと、メモリ動作状態に関した第１の制御信号に応じ、冗長が行われる場合にマスター信号を発生するマスター信号発生回路と、前記マスター信号及びアドレス入力に関した第２の制御信号に従い前記第１のノードをプリチャージするプリチャージ回路と、前記第１のノードと第２のノードとの間に並列に設けられた複数のヒューズと、これらヒューズに直列接続され、アドレス信号に応じてオンオフする第１のスイッチ回路と、前記第２の制御信号に従い前記第２のノードからの電流路を形成する第２のスイッチ回路と、前記マスター信号に従い前記第１のノードからの電流路を形成する第３のスイッチ回路と、前記第２の制御信号に従い前記第１のノードの論理状態を出力端へ伝達する転送回路と、を備えることを特徴とする冗長用ヒューズ回路。
9. 転送回路の伝達出力をラッチするラッチ回路をさらに備える請求項８記載の冗長用ヒューズ回路。
10. 第１の制御信号に従いラッチ回路の初期化を行う第４のスイッチ回路をさらに備える請求項９記載の冗長用ヒューズ回路。
11. 第４のスイッチ回路は、ラッチ回路の入力端と接地との間に設けられて第１の制御信号により制御されるＭＯＳトランジスタで構成される請求項１０記載の冗長用ヒューズ回路。
12. マスター信号発生回路は、第１の制御信号に従い相補的にオンオフする第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、これら第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間に直列接続されたマスターヒューズと、前記第２のＭＯＳトランジスタと並列に設けられ、前記マスターヒューズが切断されたときにマスター信号を一定論理に固定する第３のＭＯＳトランジスタと、を有してなる請求項８〜１１のいずれか１項に記載の冗長用ヒューズ回路。
13. プリチャージ回路は、マスター信号により制御されプリチャージ電圧を供給する第１のＭＯＳトランジスタと、この第１のＭＯＳトランジスタに直列接続され、第２の制御信号により制御されて第１のノードへプリチャージ電圧を提供する第２のＭＯＳトランジスタと、を有してなる請求項８〜１２のいずれか１項に記載の冗長用ヒューズ回路。
14. プリチャージ回路は、第２のＭＯＳトランジスタに並列接続され、第１のノードの反転論理で制御される第３のＭＯＳトランジスタをさらに有する請求項１３記載の冗長用ヒューズ回路。
15. 第１のスイッチ回路は、それぞれヒューズと直列接続され、アドレス信号によりそれぞれ制御されるＭＯＳトランジスタで構成される請求項８〜１４のいずれか１項に記載の冗長用ヒューズ回路。
16. 第２のスイッチ回路は、第２のノードと接地との間に設けられ、第２の制御信号により制御されるＭＯＳトランジスタで構成される請求項８〜１５のいずれか１項に記載の冗長用ヒューズ回路。
17. 第３のスイッチ回路は、第１のノードと接地との間に設けられ、マスター信号により制御されるＭＯＳトランジスタで構成される請求項８〜１６のいずれか１項に記載の冗長用ヒューズ回路。
18. 転送回路は、第２の制御信号により制御されるＣＭＯＳ伝達ゲートで構成される請求項８〜１７のいずれか１項に記載の冗長用ヒューズ回路。
19. 不良セルを指定するアドレスにおける高レベルとなるアドレス信号に対応するヒューズを切断する請求項８〜１８のいずれか１項に記載の冗長用ヒューズ回路。
20. 第２の制御信号が同期クロックである請求項８〜１９のいずれか１項に記載の冗長用ヒューズ回路。

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