JP2501993B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2501993B2
JP2501993B2 JP4036073A JP3607392A JP2501993B2 JP 2501993 B2 JP2501993 B2 JP 2501993B2 JP 4036073 A JP4036073 A JP 4036073A JP 3607392 A JP3607392 A JP 3607392A JP 2501993 B2 JP2501993 B2 JP 2501993B2
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    • G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はランダムアクセス型の
半導体記憶装置に係り、特にメインメモリセルアレイに
不良が発生した場合にこれをワード線単位でスペアメモ
リセルアレイ内のメモリセルに置き換える冗長機能を有
する半導体記憶装置に関する。
【０００２】
【従来の技術】随時にデータの書き込み、読み出しが可
能なランダムアクセスメモリ（ＲＡＭ）では、大容量に
なるにつれ、不良メモリセルを救済する目的で冗長機能
が設けられることが多い。この冗長機能とは、メインメ
モリセルアレイ内のメモリセルと同じ構成のメモリセル
を有するスペアメモリセルアレイを設け、メインメモリ
セルアレイ内のメモリセルやワード線に不良が発生した
場合にワード線単位でスペアメモリセルアレイ内のメモ
リセルと切り替えて使用することにより歩留まり向上を
図るものである。
【０００３】上記のようなメインメモリセルアレイから
スペアメモリセルアレイへの切り替えを行うために、プ
ログラム可能な回路素子、例えばフューズが複数設けら
れ、このフューズの切断の是非により、冗長機能の使用
の可否と、救済する不良ワード線に対応したアドレスの
プログラムが行われる。そして、冗長機能が使用される
場合、不良ワード線に対応したアドレスが入力される
と、スペアメモリセルに接続されたワード線が選択さ
れ、このとき、正規のワード線の全てが非活性化され、
メインメモリセルアレイに代わってスペアメモリセルア
レイ内のメモリセルが選択される。
【０００４】ここで、上記のような冗長機能を有する従
来のＲＡＭを図６のブロック図に示す。図において、11
はメインメモリセルアレイ、12はスペアメモリセルアレ
イ、13は両アレイ内にそれぞれ設けられたメモリセル、
ＭＷＬはメインメモリセルアレイ11内のメモリセル13を
行単位で選択するためのメインワード線、ＳＷＬは同じ
くスペアメモリセルアレイ12内のメモリセル13を行単位
で選択するためのスペアワード線、ＢＬ，／ＢＬはメイ
ンメモリセルアレイ11及びスペアメモリセルアレイ12内
の各列のメモリセル13が共通に接続されたビット線対、
14は各ビット線対ＢＬ，／ＢＬの電位を初期化するビッ
ト線初期化回路、15は上記メモリセル13を選択するため
の行及び列アドレスからなるアドレス信号を受けるアド
レスバッファ、16Ａ，16Ｂはそれぞれ上記アドレスバッ
ファ15から出力される内部行アドレス信号をデコードし
て異なる部分デコード信号を得る行パーシャルデコー
ダ、17は上記両行パーシャルデコーダ16Ａ，16Ｂの部分
デコード信号を受け、これら部分デコード信号をさらに
デコードして上記メインワード線ＭＷＬを選択駆動する
メイン行デコーダ、18Ａ，18Ｂは冗長機能の使用の可否
のプログラムと不良ワード線に対応したアドレスをプロ
グラムするためのフューズが設けられたプログラム回
路、19は上記アドレスバッファ15から出力される内部行
アドレス信号及び上記両プログラム回路18Ａ，18Ｂのプ
ログラム内容が供給され、プログラム回路18Ａのプログ
ラム内容が冗長機能の使用を行う場合でかつプログラム
回路18Ａでプログラムされたアドレスと内部アドレス信
号とが一致した場合に内部アドレス信号をデコードして
部分デコード信号を得るスペアデコーダ、20は上記スペ
アデコーダ19の部分デコード信号を受け、この部分デコ
ード信号をさらにデコードして上記スペアワード線ＳＷ
Ｌを選択駆動するスペア行デコーダ、21は上記各ビット
線対ＢＬ，／ＢＬに接続された列選択ゲート回路、22は
上記アドレスバッファ15から出力される内部列アドレス
信号をデコードして上記列選択ゲート回路21を選択制御
する列デコーダである。
【０００５】上記スペア行デコーダ19はさらに、不良ワ
ード線に対応した内部行アドレス信号が入力された場合
には低論理レベルになり、それ以外のアドレス信号が入
力された場合には高論理レベルになる制御信号Ｒ／Ｄを
出力する。この制御信号Ｒ／Ｄは上記メイン行デコーダ
17に供給される。メイン行デコーダ17は、この制御信号
Ｒ／Ｄが高論理レベルのときには上記行パーシャルデコ
ーダ16Ａ，16Ｂの部分デコード信号を受けてメインワー
ド線ＭＷＬのいずれか１つを選択駆動し、信号Ｒ／Ｄが
低論理レベルのときにはいずれのメインワード線ＭＷＬ
も選択しない。その代わりに、スペア行デコーダ20がい
ずれか１つのスペアワード線ＳＷＬを選択駆動する。
【０００６】図７は上記従来のＲＡＭにおけるメイン行
デコーダ17の一部の詳細な構成を示す回路図である。こ
こで行アドレス信号は例えばＸ１，Ｘ２，Ｘ３，Ｘ４の
４ビットからなっており、図中のＸ１Ｘ２，／Ｘ１Ｘ
２，Ｘ１／Ｘ２，／Ｘ１／Ｘ２（たとえばＸ１Ｘ２はＸ
１とＸ２のＡＮＤ論理信号を意味し、／Ｘ１Ｘ２はＸ１
の反転信号とＸ２のＡＮＤ論理信号を意味する）は２ビ
ットの行アドレス信号Ｘ１，Ｘ２の部分デコード信号を
得る前記行パーシャルデコーダ16Ａの出力であり、同様
にＸ３Ｘ４，／Ｘ３Ｘ４，Ｘ３／Ｘ４，／Ｘ３／Ｘ４は
２ビットの行アドレス信号Ｘ３，Ｘ４の部分デコード信
号を得る前記行パーシャルデコーダ16Ｂの出力である。
そして、これらの部分デコード信号のいずれか２つ及び
前記制御信号Ｒ／Ｄがデコード用の３入力ＮＡＮＤゲー
ト25に供給される。
【０００７】このような構成のメイン行デコーダ17で
は、上記両行パーシャルデコーダ16Ａ，16Ｂそれぞれの
部分デコード信号の他に、前記制御信号Ｒ／ＤがＮＡＮ
Ｄゲート25の全てに供給されている。そして、上記各Ｎ
ＡＮＤゲート25の出力はインバータ26それぞれを介して
前記各メインワード線ＭＷＬに供給される。
【０００８】図８は上記メイン行デコーダ17における各
信号のタイミング波形図である。図示のように冗長機能
を使用しない場合には制御信号Ｒ／Ｄがあるタイミング
で高論理レベルに立ち上がるが、この信号Ｒ／Ｄが立ち
上がるタイミングは他の全ての部分デコード信号が立ち
上がるタイミングよりも遅くなければならない。なぜな
ら、もし信号Ｒ／Ｄが他の部分デコード信号よりも早く
立ち上がった場合には、アドレス入力による正規のワー
ド線が選択される前に一時的に別のワード線が選択さ
れ、データの逆読みによりアクセスタイムが遅れたり、
あるいは不良ワード線が選択されたりする可能性がある
からである。従って、スペアデコーダ19はこの信号Ｒ／
Ｄが部分デコード信号よりも遅く変化するように構成さ
れており、ＲＡＭのアクセスタイムはこの信号Ｒ／Ｄに
よって律速される。
【０００９】しかし、メイン行デコーダ17に入力される
制御信号Ｒ／Ｄは図７に示すようにデコード用のＮＡＮ
Ｄゲート25の全てに供給されている。このため、制御信
号Ｒ／Ｄに対する負荷容量が大きなものとなり、図８の
タイミング波形図に示されるように、この信号Ｒ／Ｄが
高論理レベルに立ち上がる際の速度が遅くなる。これに
より、アクセスタイムがさらに遅くなるという欠点があ
る。
【００１０】また、メインメモリセルアレイからスペア
メモリセルアレイに切り替わるときに制御信号Ｒ／Ｄの
立ち下がり速度が遅れると、この場合にもマルチセレク
トを起こす可能性がある。さらに、信号Ｒ／Ｄの立ち上
がり、立ち下がり速度の向上を図るために、信号Ｒ／Ｄ
を駆動するバッファ回路の駆動能力を増加させようとす
ると、消費電流が増加するという欠点がある。
【００１１】
【発明が解決しようとする課題】このように、従来の半
導体記憶装置では、メインメモリセルアレイに接続され
たワード線の選択が遅れる、メインメモリセルアレイと
スペアメモリセルアレイでメモリセルのマルチセレクト
を起こす恐れがある、消費電流が多くなる等の欠点があ
る。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、動作速度の高速化が図
れると共に安定した動作が達成できる消費電流の少ない
半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置は、複数のメモリセルを２次元的に配置したメインメ
モリセルアレイと、上記メインメモリセルアレイ内のメ
モリセルを行単位で選択するメインワード線と、上記メ
インワード線の１本に接続されたメモリセルと同数のメ
モリセルが設けられたスペアメモリセルアレイと、上記
スペアメモリセルアレイ内のメモリセルを行単位で選択
するスペアワード線と、上記メインメモリセルアレイ内
のメモリセルもしくはメインワード線に不良が生じた場
合に対応する不良行のアドレスがプログラムされ、この
プログラムされたアドレスと複数ビットからなる行アド
レス信号との一致比較を行ってアドレス一致／不一致信
号を出力すると共に、両アドレスが一致したときにのみ
行アドレス信号の第１の部分デコード出力を得るスペア
デコード回路と、上記第１の部分デコード出力を受け、
このデコード出力から上記スペアワード線を駆動するた
めの信号を出力するスペア行デコード回路と、上記行ア
ドレス信号及び上記アドレス一致／不一致信号を受け、
上記アドレス一致／不一致信号の状態が不一致のときに
のみ上記行アドレス信号の第２の部分デコード信号を出
力する行部分デコード回路と、上記第２の部分デコード
出力を受け、このデコード出力から上記メインワード線
を駆動するための信号を出力するメイン行デコード回路
とを具備したことを特徴とする。
【００１４】
【作用】この発明の半導体記憶装置では、メインメモリ
セルアレイとスペアメモリセルアレイとの切り替えを行
うために使用されるアドレス一致／不一致信号を従来の
ようにメイン行デコード回路に入力するのでなく、その
前段である行部分デコード回路に入力し、行部分デコー
ド回路で部分デコード信号とアドレス一致／不一致信号
の積をとった信号をメイン行デコード回路に入力するこ
とにより、アドレス一致／不一致信号に接続されるがゲ
ート回路の数を削減している。これにより、アドレス一
致／不一致信号に対する負荷容量の値が小さくなり、信
号遅延を小さくすることができる。また、アドレス一致
／不一致信号のレベルが変化する際の速度の向上を図る
ことができるので、メインメモリセルアレイ内とスペア
メモリセルアレイ内でメモリセルのマルチセレクトが起
こる可能性を小さくすることができる。さらに、アドレ
ス一致／不一致信号を駆動するバッファ回路の駆動能力
を増加させる必要がないので、消費電流の削減を図るこ
とができる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【００１６】図１はこの発明に係る半導体記憶装置をラ
ンダムアクセスメモリ（ＲＡＭ）に実施したこの発明の
一実施例の全体の構成を示すブロック図である。図にお
いて、11はメインメモリセルアレイ、12はスペアメモリ
セルアレイである。上記両アレイ11，12内にはそれぞれ
複数のメモリセル13が２次元的に配置されている。上記
メインメモリセルアレイ11内では複数のメモリセル13が
各行毎にメインワード線ＭＷＬに共通接続されている。
同様にスペアメモリセルアレイ12内でも複数のメモリセ
ル13が各行毎にスペアワード線ＳＷＬに共通接続されて
いる。また、上記メインメモリセルアレイ11及びスペア
メモリセルアレイ12内の全てのメモリセル13は各列毎に
一対のビット線ＢＬ，／ＢＬに共通接続されている。ま
た、上記各ビット線対ＢＬ，／ＢＬには、それぞれのビ
ット線電位を初期化するビット線初期化回路14が接続さ
れている。
【００１７】15は上記メモリセル13を選択するためのそ
れぞれ複数ビットからなる行及び列アドレスからなるア
ドレス信号を受けるアドレスバッファであり、行及び列
アドレス信号の各ビット信号及びその反転信号からなる
内部行及び列アドレス信号を出力する。上記アドレスバ
ッファ15から出力される内部行アドレス信号は行パーシ
ャルデコーダ16Ａ，16Ｂ′及びスペアデコーダ19に供給
され、内部列アドレス信号は列デコーダ22に供給され
る。
【００１８】上記行パーシャルデコーダ16Ａ，16Ｂ′は
それぞれ上記アドレスバッファ15から出力される内部行
アドレス信号をデコードして異なる部分デコード信号を
得るものであり、それぞれの部分デコード信号はメイン
行デコーダ17に供給される。メイン行デコーダ17は上記
両行パーシャルデコーダ16Ａ，16Ｂ′の部分デコード信
号をデコードして上記メインワード線ＭＷＬを選択駆動
する。
【００１９】18Ａ，18Ｂは冗長機能の使用の可否のプロ
グラムと不良ワード線に対応したアドレスをプログラム
するためのフューズが設けられたプログラム回路であ
り、両プログラム回路18Ａ，18Ｂのプログラム内容はス
ペアデコーダ19に供給される。このスペアデコーダ19
は、上記アドレスバッファ15から出力される行アドレス
信号及び上記両プログラム回路18Ａ，18Ｂのプログラム
内容に基づき、冗長機能の使用を行う場合でかつプログ
ラム回路18Ｂでプログラムされたアドレスと内部行アド
レス信号とが一致した場合に内部行アドレス信号をデコ
ードして部分デコード信号を出力する。また、スペアデ
コーダ19は、プログラム回路18Ｂでプログラムされたア
ドレスと内部行アドレス信号との一致／不一致を示す制
御信号Ｒ／Ｄを発生する。そして、スペアデコーダ19か
らの部分デコード信号はスペア行デコーダ20に供給さ
れ、制御信号Ｒ／Ｄは上記一方の行パーシャルデコーダ
16Ｂ′に供給される。上記行パーシャルデコーダ16Ｂ′
の動作はこの制御信号Ｒ／Ｄに応じて制御される。
【００２０】上記スペア行デコーダ20は上記スペアデコ
ーダ19からの部分デコード信号を受け、この部分デコー
ド信号をさらにデコードして上記スペアワード線ＳＷＬ
を選択駆動する。
【００２１】列選択ゲート回路21は、例えばそれぞれの
一端が上記各ビット線対ＢＬ，／ＢＬのそれぞれに接続
された２個のＭＯＳスイッチからなり、上記列デコーダ
22は上記アドレスバッファ15から出力される内部列アド
レス信号をデコードしていずれかの列選択ゲート回路21
内の２個のＭＯＳスイッチのゲートを導通させてビット
線対の選択動作を行う。
【００２２】図２は上記実施例のＲＡＭにおける前記プ
ログラム回路18Ａ，18Ｂ及びスペアデコーダ19の詳細な
構成を示す回路図である。図において、31は前記プログ
ラム回路18Ａ内に設けられ、冗長機能を使用するか否か
をプログラムするためのフューズであり、32は前記プロ
グラム回路18Ｂ内に設けられ、不良アドレスをプログラ
ムするためのフューズである。上記両フューズ31，32そ
れぞれの一端は正極性の電源電圧ＶＣＣに接続されてい
る。なお、プログラム回路18Ａ，18Ｂでは、上記フュー
ズ31，32は必要に応じた数だけ設けられる。
【００２３】33はプログラムデータ発生回路である。こ
のプログラムデータ発生回路33は、ソース・ドレイン間
が並列接続されたＰチャネルＭＯＳトランジスタ34とＮ
チャネルＭＯＳトランジスタ35とからなるＣＭＯＳ伝達
ゲート36と、ソース・ドレイン間が並列接続されたＰチ
ャネルＭＯＳトランジスタ37とＮチャネルＭＯＳトラン
ジスタ38とからなるＣＭＯＳ伝達ゲート39と、２入力の
ＮＡＮＤゲート40と、インバータ41，42と、抵抗43と、
コンデンサ44，45と、ＮチャネルＭＯＳトランジスタ46
とから構成されている。
【００２４】上記一方のＣＭＯＳ伝達ゲート36の一端は
電源電圧ＶＣＣに接続され、上記他方のＣＭＯＳ伝達ゲ
ート39の一端は接地電圧ＶＳＳに接続され、それぞれの
他端は上記ＮＡＮＤゲート40の一方の入力端に共通に接
続されている。また、上記ＮＡＮＤゲート40の他方の入
力端は電源電圧ＶＣＣに接続されている。上記ＮＡＮＤ
ゲート40の出力信号は上記インバータ41に供給される。
【００２５】前記フューズ31の他端は上記抵抗43の一端
に接続されている。上記抵抗43の一端には、上記ＣＭＯ
Ｓ伝達ゲート36内のＰチャネルＭＯＳトランジスタ34の
ゲート及びＣＭＯＳ伝達ゲート39内のＮチャネルＭＯＳ
トランジスタ38のゲートが接続されている。また、上記
抵抗43の他端は接地電圧ＶＳＳに接続されている。
【００２６】上記抵抗43の一端にはさらにコンデンサ44
の一端とＮチャネルＭＯＳトランジスタ46のドレイン及
びインバータ42の入力端が接続されている。上記コンデ
ンサ44の他端及びＮチャネルＭＯＳトランジスタ46のソ
ースは接地電圧ＶＳＳに接続され、インバータ42の出力
信号は上記ＣＭＯＳ伝達ゲート36内のＮチャネルＭＯＳ
トランジスタ35のゲート、ＣＭＯＳ伝達ゲート39内のＰ
チャネルＭＯＳトランジスタ37のゲート及びＮチャネル
ＭＯＳトランジスタ46のゲートに供給される。また、上
記インバータ42の出力端と電源電圧ＶＣＣとの間にはコ
ンデンサ45が接続されている。
【００２７】このような構成のプログラムデータ発生回
路33では、フューズ31を切断するか否かにより、冗長機
能を使用するか否かがプログラムされ、そのプログラム
内容に応じた信号がインバータ41から出力される。ま
た、抵抗43は、フューズ31が切断された場合にＭＯＳト
ランジスタ34，38のゲート電位を接地電圧ＶＳＳに設定
するためのレベル設定用のものであり、また、Ｎチャネ
ルＭＯＳトランジスタ46はその接地電圧ＶＳＳを安定に
保持するレベル保持用のものである。また、コンデンサ
44，45は信号遅延用のものである。
【００２８】また、図２において、47は不良行アドレス
の一部のビット信号がプログラムされると共に、この不
良行アドレスと対応する内部行アドレス信号との一致比
較を行う不良行アドレスプログラム／比較回路である。
この回路は、それぞれソース・ドレイン間が並列接続さ
れたＰチャネルＭＯＳトランジスタ48とＮチャネルＭＯ
Ｓトランジスタ49とからなる複数個のＣＭＯＳ伝達ゲー
ト50と、上記ＣＭＯＳ伝達ゲート50の数に対応した入力
端を持つＮＡＮＤゲート51と、インバータ52，53と、接
地電圧レベル設定用の抵抗54と、信号遅延用のコンデン
サ55，56と、接地電圧レベル保持用のＮチャネルＭＯＳ
トランジスタ57とから構成されている。
【００２９】上記各ＣＭＯＳ伝達ゲート50の一端はそれ
ぞれ２個を１組とし、一方には内部行アドレス信号Ｘｉ
〜Ｘｊのうちの１ビットが、他方にはそれらの反転信号
／Ｘｉ〜／Ｘｊがそれぞれ供給される。そして、これら
全てのＣＭＯＳ伝達ゲート50の他端は上記ＮＡＮＤゲー
ト51の各入力端に接続されている。そして、上記ＮＡＮ
Ｄゲート51の出力信号は上記インバータ52に供給され
る。
【００３０】前記フューズ32の他端は上記抵抗54の一端
に接続されている。上記抵抗54の一端は、上記各ＣＭＯ
Ｓ伝達ゲート50内のうち一端に内部行アドレス信号（Ｘ
ｉ〜Ｘｊのいずれか１ビット）が供給されるものについ
てはそれぞれのＰチャネルＭＯＳトランジスタ48のゲー
トに、一端に内部行アドレス信号の反転信号（／Ｘｉ〜
／Ｘｊのいずれか１ビット）が供給されるものについて
はそれぞれのＮチャネルＭＯＳトランジスタ49のゲート
に供給される。
【００３１】上記抵抗54の他端は接地電圧ＶＳＳに接続
されている。また、上記抵抗54の一端にはさらにコンデ
ンサ55の一端とＮチャネルＭＯＳトランジスタ57のドレ
イン及びインバータ53の入力端が接続されている。上記
コンデンサ55の他端及びＮチャネルＭＯＳトランジスタ
57のソースは接地電圧ＶＳＳに接続され、インバータ53
の出力信号はＮチャネルＭＯＳトランジスタ57のゲート
に供給されると共に、各ＣＭＯＳ伝達ゲート50内のうち
一端に内部行アドレス信号（Ｘｉ〜Ｘｊのいずれか１ビ
ット）が供給されるものについてはそれぞれのＮチャネ
ルＭＯＳトランジスタ49のゲートに、一端に内部行アド
レス信号の反転信号（／Ｘｉ〜／Ｘｊのいずれか１ビッ
ト）が供給されるものについてはそれぞれのＰチャネル
ＭＯＳトランジスタ48の各ゲートに供給される。
【００３２】このような構成の不良行アドレスプログラ
ム／比較回路47では、フューズ32を切断するか否かによ
り、内部行アドレス信号のうちＸｉ〜Ｘｊからなる各ビ
ットにおける不良アドレスがプログラムされ、その不良
アドレスと対応するビットの内部行アドレス信号との一
致比較が行われる。
【００３３】スペアデコーダ19では、上記と同様な構成
の不良行アドレスプログラム／比較回路47が複数設けら
れており、それぞれの比較結果に応じた信号が各インバ
ータ52から出力される。また、上記プログラムデータ発
生回路33内のインバータ41の出力及び複数の不良行アド
レスプログラム／比較回路47の出力がデコード動作を行
う複数のＡＮＤゲート58（図２では１個のみ図示）の１
つに供給され、これら複数の各出力が部分デコード信号
として前記スペア行デコーダ20に供給される。さらに全
てのＡＮＤゲート58の出力がＮＯＲゲート59に供給さ
れ、このＮＯＲゲート59から前記制御信号Ｒ／Ｄが出力
される。
【００３４】図３は上記実施例のＲＡＭにおける前記行
パーシャルデコーダ16Ｂ′の詳細な構成を示す回路図で
ある。この行パーシャルデコーダ16Ｂ′には前記制御信
号Ｒ／Ｄの他に例えば２ビットの内部行アドレス信号Ｘ
３，／Ｘ３、Ｘ４，／Ｘ４が供給される。この行パーシ
ャルデコーダ16Ｂ′は４個の３入力ＮＡＮＤゲート61
と、これら各ＮＡＮＤゲート61の出力を反転する４個の
インバータ62とから構成されている。
【００３５】上記各ＮＡＮＤゲート61とインバータ62と
は、アドレス信号Ｘ３とＸ４、／Ｘ３とＸ４、Ｘ３と／
Ｘ４、／Ｘ３と／Ｘ４それぞれと制御信号Ｒ／ＤとのＡ
ＮＤ論理信号からなる４通りの組み合わせの部分デコー
ド信号を得る。そして、これら部分デコード信号は前記
メイン行デコーダ17に供給される。従って、各ＮＡＮＤ
ゲート61とインバータ62の代わりにＡＮＤゲートを使用
することもできる。
【００３６】なお、前記図１中の他の行パーシャルデコ
ーダ16Ａは図３のものに比べて制御信号Ｒ／Ｄが供給さ
れない点だけが異なるだけであり、この行パーシャルデ
コーダ16Ａは例えば２ビットの内部行アドレス信号Ｘ
３，／Ｘ３、Ｘ４，／Ｘ４から４通りの組み合わせの部
分デコード信号を得る。
【００３７】図４は上記実施例のＲＡＭにおける前記メ
イン行デコーダ17の一部の詳細な構成を示す回路図であ
る。このメイン行デコーダ17は１６個のデコード用のＮ
ＡＮＤゲート63とそれぞれの出力を反転する１６個のイ
ンバータ64とから構成され、前記行パーシャルデコーダ
16Ａ，16Ｂ′で得られた８通りの組み合わせの部分デコ
ード信号が供給される。なお、図４ではそれぞれ半数の
ＮＡＮＤゲート63及びインバータ64が図示されている。
【００３８】上記各ＮＡＮＤゲート63とインバータ64と
はそれぞれ異なる２つの部分デコード信号のＡＮＤ論理
信号を得る。そして、これらのＡＮＤ論理信号は前記メ
インワード線ＭＷＬに供給される。従って、各ＮＡＮＤ
ゲート63とインバータ64の代わりにＡＮＤゲートを使用
することもできる。次に上記のような構成のＲＡＭの動
作を説明する。
【００３９】いま、冗長機能を使用しないとき、すなわ
ち図２中に示されるプログラム回路18Ａ内のフューズ31
が切断されていない場合、プログラムデータ発生回路33
では抵抗43の一端の電圧が電源電圧ＶＣＣの高電位に設
定される。また、この抵抗43の一端の電位が入力される
インバータ42の出力電位は低電位に設定される。従っ
て、この場合にはＣＭＯＳ伝達ゲート39が導通し、接地
電圧ＶＳＳによりＮＡＮＤゲートの一方入力端は低電位
に設定される。一方、ＮＡＮＤゲートの他方入力端は電
源電圧ＶＣＣにより常時、高電位に設定されている。従
って、このときのＮＡＮＤゲート40の出力は高電位であ
り、インバータ41の出力は低電位になる。また、このイ
ンバータ41の出力が供給されるＡＮＤゲート57の出力は
他の入力信号にかかわらずに低電位となる。すなわち、
スペアデコーダ19の全ての部分デコード信号は低電位と
なり、スペアメモリセルアレイ12のいずれのスペアワー
ド線ＳＷＬも選択されない。また、全てのＡＮＤゲート
58の出力が供給されるスペアデコーダ19内のＮＯＲゲー
ト59の出力、すなわち制御信号Ｒ／Ｄは高電位になる。
【００４０】高電位の制御信号Ｒ／Ｄが入力する図３に
示す行パーシャルデコーダ16Ｂ′では、制御信号Ｒ／Ｄ
が高電位であるために各ＮＡＮＤゲート61が動作可能と
なり、アドレス信号Ｘ３，／Ｘ３、Ｘ４，／Ｘ４の部分
デコード信号が出力される。また、制御信号Ｒ／Ｄが供
給されない行パーシャルデコーダ16Ａからもアドレス信
号Ｘ１，／Ｘ１、Ｘ２，／Ｘ２の部分デコード信号が出
力される。そして、上記両行パーシャルデコーダ16Ａ，
16Ｂ′からの部分デコード信号が供給されるメイン行デ
コーダ17は、入力された部分デコード信号に基づいて複
数のメインワード線ＭＷＬの中からいずれか１つを選択
し、高電位を出力する。
【００４１】一方、内部列アドレス信号が入力する列デ
コーダ22は、入力された内部列アドレス信号に基づいて
いずれか１つの列選択ゲート回路内のＭＯＳスイッチを
導通させる。これによりいずれか１対のビット線ＢＬ．
／ＢＬが選択され、この選択されたビット線対ＢＬ．／
ＢＬと選択されたメインワード線ＭＷＬとの交点に配置
されたメインメモリセルアレイ11内のメモリセル13に対
し、データの書き込みもしくはメモリセル13からのデー
タの読み出しが、図示しないデータ書き込み／読み出し
回路により行われる。
【００４２】ここで、スペアデコーダ19から出力される
制御信号Ｒ／Ｄは行パーシャルデコーダ16Ｂ′内の４個
のＮＡＮＤゲート61に供給されているのみであり、従
来、メイン行デコーダ内の全てのＮＡＮＤゲートに供給
される場合と比べ、制御信号Ｒ／Ｄで駆動すべきゲート
の数が１／４に減少している。この結果、制御信号Ｒ／
Ｄの負荷容量が従来よりも減少し、図５のタイミング波
形図に示すように制御信号Ｒ／Ｄが高電位に上昇する際
の速度が早くなり、これによりメモリアクセスタイムを
早くすることができる。
【００４３】次に冗長機能を使用するときの動作を説明
する。この場合、図２中に示されるプログラム回路18Ａ
内のフューズ31は予め何等かの方法で切断されている。
このとき、プログラムデータ発生回路33では抵抗43の一
端の電圧が抵抗43を介して接地電圧ＶＳＳの低電位に設
定されている。また、この抵抗43の一端の電位が入力さ
れるインバータ42の出力電位は高電位に設定される。従
って、この場合にはＣＭＯＳ伝達ゲート36が導通し、電
源電圧ＶＣＣによりＮＡＮＤゲート40の一方入力端が高
電位に設定される。このとき、このＮＡＮＤゲート40の
出力は低電位となり、インバータ41の出力は高電位とな
る。なお、インバータ42の出力電位が高電位のときはＮ
チャネルＭＯＳトランジスタ46が導通し、抵抗43の一端
の電位の安定化が図られる。
【００４４】一方、プログラム回路18Ｂでは不良アドレ
スに応じて各フューズ32が選択的に切断される。例え
ば、図２に図示された不良行アドレスプログラム／比較
回路47に供給される行アドレス信号が不良行アドレスに
対応したものである場合にはそのフューズ32が切断され
る。これにより、反転されていない行アドレス信号が各
一端に供給されるＣＭＯＳ伝達ゲート50が導通し、その
不良行アドレスプログラム／比較回路47内のＮＡＮＤゲ
ート51の出力が低電位、インバータ52の出力が高電位と
なり、入力アドレスが不良アドレスと一致したことにな
る。
【００４５】そして、不良行アドレスプログラム／比較
回路47からの出力が全て高電位になっているＡＮＤゲー
ト58の出力のみが高電位となる。また、各ＡＮＤゲート
58の出力のいずれか１つが高電位となることにより、ス
ペアデコーダ19内のＮＯＲゲート59の出力、すなわち制
御信号Ｒ／Ｄが低電位となる。制御信号Ｒ／Ｄが低電位
のときは行パーシャルデコーダ16Ｂ′内のＮＡＮＤゲー
ト61の全ての出力が高電位、インバータ62の全ての出力
が低電位となり、この結果、メイン行デコーダ17はいず
れのメインワード線ＭＷＬも選択しない。
【００４６】一方、不良行アドレスプログラム／比較回
路47内の部分デコード信号を受けて、スペア行デコーダ
20によりいずれか１つのスペアワード線ＳＷＬが選択さ
れ、これによりスペアメモリセルアレイ12内のメモリセ
ルが選択されてメインメモリセルアレイ11内のものとの
置き換えが行われる。
【００４７】また、メインメモリセルアレイ11内のメモ
リセルを選択している状態から、スペアメモリセルアレ
イ12内のメモリセルを選択する状態に切り替わるとき、
すなわち、制御信号Ｒ／Ｄが高電位から低電位に切り替
わるときも、制御信号Ｒ／Ｄに対する負荷容量が小さい
ために、選択状態から非選択状態に切り替わる時間が小
さくなり、従来のようなマルチセレクトが生じる可能性
が小さくなる。従って、制御信号Ｒ／Ｄを駆動するため
の図示しないバッファ回路の駆動能力を増加させる必要
がなく、消費電流の増加を防止することができる。
【００４８】なお、本発明は上記実施例に限定されるも
のではなく、種々の変形が可能であることはいうまでな
い。例えば、本発明を二重ワード線方式の半導体記憶装
置についても同様に実施することができる。
【００４９】
【発明の効果】以上説明したようにこの発明によれば、
動作速度の高速化が図れると共に安定した動作が達成で
き、かつ消費電流の少ない半導体記憶装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】この発明の実施例の一実施例の全体の構成を示
すブロック図。
【図２】上記実施例の一部の詳細な回路図。
【図３】上記実施例の一部の詳細な回路図。
【図４】上記実施例の一部の詳細な回路図。
【図５】上記実施例装置の各信号のタイミング波形図。
【図６】従来例のブロック図。
【図７】上記従来例の一部の詳細な回路図。
【図８】上記従来例装置の各信号のタイミング波形図。
【符号の説明】
11…メインメモリセルアレイ、12…スペアメモリセルア
レイ、13…メモリセル、14…ビット線初期化回路、15…
アドレスバッファ、16Ａ，16Ｂ′…行パーシャルデコー
ダ、17…メイン行デコーダ、18Ａ，18Ｂ…プログラム回
路、19…スペアデコーダ、20…スペア行デコーダ、21…
列選択ゲート回路、22…列デコーダ、ＭＷＬ…メインワ
ード線、ＳＷＬ…スペアワード線、ＢＬ，／ＢＬ…ビッ
ト線、31，フューズ、33…プログラムデータ発生回路、
36，39，50…ＣＭＯＳ伝達ゲート、40，51…ＮＡＮＤゲ
ート、41，42，52，53…インバータ、43，54…抵抗、4
4，45，55，56…コンデンサ、46，57…ＮチャネルＭＯ
Ｓトランジスタ、58…ＡＮＤゲート、59…ＮＯＲゲー
ト、61，63…ＮＡＮＤゲート、62，64…インバータ。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを２次元的に配置した
    メインメモリセルアレイと、 上記メインメモリセルアレイ内のメモリセルを行単位で
    選択するメインワード線と、 上記メインワード線の１本に接続されたメモリセルと同
    数のメモリセルが設けられたスペアメモリセルアレイ
    と、 上記スペアメモリセルアレイ内のメモリセルを行単位で
    選択するスペアワード線と、 上記メインメモリセルアレイ内のメモリセルもしくはメ
    インワード線に不良が生じた場合に対応する不良行のア
    ドレスがプログラムされ、このプログラムされたアドレ
    スと複数ビットからなる行アドレス信号との一致比較を
    行ってアドレス一致／不一致信号を出力すると共に、両
    アドレスが一致したときにのみ行アドレス信号の第１の
    部分デコード出力を得るスペアデコード回路と、 上記第１の部分デコード出力を受け、このデコード出力
    から上記スペアワード線を駆動するための信号を出力す
    るスペア行デコード回路と、 上記行アドレス信号及び上記アドレス一致／不一致信号
    を受け、上記アドレス一致／不一致信号の状態が不一致
    のときにのみ上記行アドレス信号の第２の部分デコード
    信号を出力する行部分デコード回路と、 上記第２の部分デコード出力を受け、このデコード出力
    から上記メインワード線を駆動するための信号を出力す
    るメイン行デコード回路とを具備したことを特徴とする
    半導体記憶装置。
  2. 【請求項２】 前記行部分デコード回路が複数の部分か
    らなり、各部分には前記複数ビットからなる行アドレス
    信号の異なるビット信号が入力され、かつ１の部分のみ
    に前記アドレス一致／不一致信号が入力されることを特
    徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 複数のメモリセルを２次元的に配置した
    メインメモリセルアレイと、 上記メインメモリセルアレイ内のメモリセルを行単位で
    選択するメインワード線と、 上記メインワード線の１本に接続されたメモリセルと同
    数のメモリセルが設けられたスペアメモリセルアレイ
    と、 上記スペアメモリセルアレイ内のメモリセルが行単位で
    接続されたスペアワード線と、 上記メインメモリセルアレイ内のメモリセルもしくはメ
    インワード線に不良が生じた場合に対応する不良行のア
    ドレスがプログラムされ、このプログラムされたアドレ
    スと複数ビットからなる行アドレス信号との一致比較を
    行ってアドレス一致／不一致信号を出力すると共に、両
    アドレスが一致したときにのみ行アドレス信号の第１の
    部分デコード出力を得るスペアデコード回路と、 上記第１の部分デコード出力を受け、このデコード出力
    から上記スペアワード線を駆動するための信号を出力す
    るスペア行デコード回路と、 上記行アドレス信号及び上記アドレス一致／不一致信号
    を受け、上記アドレス一致／不一致信号の状態が不一致
    のときにのみ上記行アドレス信号の第２の部分デコード
    信号を出力する行部分デコード回路と、 上記第２の部分デコード出力を受け、このデコード出力
    から上記メインワード線を駆動するための信号を出力す
    るメイン行デコード回路と、 上記メインメモリセルアレイ内及び上記スペアメモリセ
    ルアレイ内のメモリセルが列単位で接続されたビット線
    と、 複数ビットからなる列アドレス信号を受け、この列アド
    レス信号に基づいて上記ビット線を選択する列デコード
    回路とを具備したことを特徴とする半導体記憶装置。
  4. 【請求項４】 前記行部分デコード回路が複数の部分か
    らなり、各部分には前記複数ビットからなる行アドレス
    信号の異なるビット信号が入力され、かつ１の部分のみ
    に前記アドレス一致／不一致信号が入力されることを特
    徴とする請求項３に記載の半導体記憶装置。
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