DE68928112T2 - Masken-rom mit Ersatzspeicherzellen - Google Patents

Description

• Diese Erfindung, wie in den beigefügten Ansprüchen de finiert, bezieht sich auf einen Masken-ROM, der zur Verbesserung der Herstellungsausbeute geschaffen wird, und insbesondere auf einen Masken-ROM mit Ersatzspeicherzellen.
• Da sich die Speicherkapazität eines Direktzugriffsspeichers (RAM), in dem die Dateneinschreib- und -ausleseoperation ausgeführt werden kann, zugenommen hat, wird häufig eine Redundanzeinrichtung zum Entlasten fehlerhafter Zellen verwendet. Um fehlerhafte Speicherzellen zu kompensieren) sind Ersatzspeicherzellen, die mit dem gleichen Aufbau wie die Hauptspeicherzellen gebildet sind, in dem gleichen Speicherarray der Hauptspeicherzellen angeordnet und mit Bitleitungen verbunden, mit denen die Hauptspeicherzellen ebenfalls verbunden sind. In einem Fall, in dem man feststellt, daß eine oder mehr Hauptspeicherzellen fehlerhaft sind, werden die Ersatzspeicherzellen anstelle der fehlerhaften Hauptspeicherzellen verwendet, um so die Herstellungsausbeute des RAM zu steigern.
• Im Gegensatz dazu betrachtet man es bei einem Masken- ROM, der durch Verwendung einer Maske im Herstellungsprozeß programmiert werden kann, im allgemeinen als unmöglich, Ersatzspeicherzellen mit dem gleichen Aufbau wie die Hauptspeicherzellen vorzusehen und sie anstelle der Hauptspeicherzellen selektiv zu verwenden. GB-A-2 129 383 offenbart eine Schaltung, bei der fehlerhafte Zeilen von ROM-Zellen durch RAM-Zellen ersetzt werden, in die die Daten bei der Schaltungsinitialisierung geschrieben worden sind. Da die Speicherkapazität des Masken-ROM zugenommen hat, kann jedoch die Herstellungsausbeute zusammen mit einer Zunahme der Chipgröße und Miniaturisierung der Elemente schnell verringert werden. Somit ist es beim Masken-ROM ebenfalls notwendig, Maßnahmen zu ergreifen, um defekte oder fehlerhafte Speicherzellen zu kompensieren.
• Als Reparaturmaßnahmen für den Masken-ROM sind ein Doppelzellenverfahren, ein Fehlerkorrekturcode-(ECC)-Verfahren, ein Sicherungsprogrammierverfahren, ein PROM-Verfahren und dergleichen vorgeschlagen worden. Wenn man jedoch die Chipgröße, Operationsgeschwindigkeit und die Leichtigkeit der Verarbeitung gegen die Kosten betrachtet, kann keines der oben beschriebenen Verfahren effektiv realisiert werden, und im allgemeinen wird keine Redundanzeinrichtung verwendet. Das Sicherungsprogrammierverfahren ist z.B. hinsichtlich der Operationsgeschwindigkeit und der Leichtigkeit der Verarbeitung vorteilhaft, und fehlerhafte Speicherzellen mehrerer Bits können kompensiert werden. In diesem Fall kann jedoch die Tendenz bestehen, daß der Masken- Ausrichtungsfehler oder Musterfehler bei der Miniaturisierung auftritt, wodurch die Wortleitungen oder Bitleitungen unterbrochen oder kurzgeschlossen werden, und es ist praktisch unmöglich, die fehlerhaften Speicherzellen auf den gleichen Zeilen oder Spalten zu kompensieren, die durch die Unterbrechung (Trennung) oder den Kurzschluß der Wortleitungen oder Bitleitungen verursacht werden können. In tatsächlich geschaffenen ROMS können fehlerhafte Speicherzellen in der Einheit einer Zeile oder Spalte auftreten. Das heißt, in einem Fall, in dem die Wortleitung oder Bitleitung abgetrennt ist, werden alle Speicherzellen auf der gleichen, mit der unterbrochenen oder abgetrennten Wortleitung oder Bitleitung verbundenen Zeile oder Spalte fehlerhaft. In einem Fall, in dem die Wortleitungen oder Bitleitungen kurzgeschlossen sind, werden ferner alle Speicherzellen auf den gleichen Zeilen oder Spalten fehlerhaft, die mit zumindest zwei kurzgeschlossenen Wortleitungen oder Bitleitungen verbunden sind. Folglich ist eine große Zahl an Ersatzspeicherzellen erforderlich, wodurch die Chipgröße zunimmt.
• Wenn man beim herkömmlichen Masken-ROM den Versuch unternimmt, die Redundanzfunktion zum Kompensieren des Defekts hinzuzufügen oder die ROM-Daten absichtlich neu zu schreiben, wird folglich die Chipgröße zunehmen, was es unmöglich macht, es zu realisieren.
• Demgemäß besteht eine Aufgabe dieser Erfindung darin, einen Masken-ROM zu schaffen, mit dem die Defektkompensation und die Ersetzung von ROM-Daten erreicht werden kann, wobei die Zunahme der Chipgröße auf ein Minimum unterdrückt ist.
• Gemäß einem Gesichtspunkt dieser Erfindung wird ein Masken-ROM geschaffen, der ein Hauptspeicherzellenarray, entsprechend Zeilen von Speicherzellen in dem Hauptspeicherzellenarray angeordnete wortleitungen, entsprechend Spalten der Speicherzellen im Hauptspeicherzellenarray angeordnete Bitleitungen und Ersatzspeicherzellen umfaßt, die mit einer von der der Speicherzellen im Hauptspeicherzellenarray verschiedenen Struktur geschaffen sind und gewöhnlich die Bitleitungen und Wortleitungen nicht nutzen und in denen Daten nach dem Abschluß des Herstellungsprozesses programmiert werden können.
• Im Gegensatz zum RAM können wegen der einzigartigen Eigenschaft des Masken-ROM bei dem Masken-ROM Daten nicht durch die in einer Ersatzspeicherzelle mit der gleichen Struktur und Schaltung wie die Hauptspeicherzelle gespeicherten ersetzt werden, indem das herkömmliche technische Wissen genutzt wird. Es wird jedoch möglich, die ROM-Daten zu ersetzen, indem man mit ROM-Daten programmierbare Ersatzspeicherzellen mit einer gegenüber der der Hauptspeicherzelle verschiedenen Struktur vorsieht. Zum Beispiel wird die Hauptspeicherzelle mit dem kleinstmöglichen Muster gebildet, das man in dem Prozeß erhalten kann. Falls die Ersatzspeicherzelle mit einem Muster basierend auf der gleichen Entwurfsregel wie die Hauptspeicherzelle gebildet ist, wird in diesem Fall die Größe des Musters größer. Somit kann die Ersatzspeicherzelle mit einem relativ großen Muster gebildet werden, und daher wird ein Defekt in der Ersatzspeicherzelle kaum auftreten. Zu diesem Zeitpunkt wird es schwierig sein, die Muster zu bilden, falls die Hauptspeicherzelle und die Ersatzspeicherzelle so geschaffen sind, daß sie die Bitleitung oder Wortleitung gemeinsam nutzen. Die Musterbildung wird jedoch möglich, indem man die Hauptspeicherzellen und die Ersatzspeicherzellen in verschiedenen Bereichen bildet und die Bitleitungen oder wortleitungen für die Hauptspeicherzellen bzw. die Ersatzspeicherzellen separat vorsieht.
• Diese Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung verstanden werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, in denen:
• Fig. 1 ein Blockdiagramm ist, das den gesamten Schaltungsaufbau eines Masken-ROM gemäß einer Ausführungsform dieser Erfindung zeigt;
• Fig. 2 ein Schaltungsdiagramm ist, das den Detailaufbau von Hauptteilen der in Fig. 1 gezeigten Schaltung darstellt;
• Fig. 3 ein Blockdiagramm ist, das den gesamten Schaltungsaufbau eines Masken-ROM gemäß einer anderen Ausführungsform dieser Erfindung zeigt; und
• Fig. 4 ein Schaltungsdiagramm ist, das den Detailaufbau eines Hauptteils der in Fig. 3 gezeigten Schaltung darstellt.
• Fig. 1 ist ein Blockdiagramm, das den gesamten Schaltungsaufbau eines Masken-ROM vom NOR-Tvp gemäß einer Ausführungsform dieser Erfindung zeigt. Der Masken-ROM dieser Erfindung ist dadurch gekennzeichnet, daß ein Hauptspeicherzellenarray mit einer Vielzahl Masken-ROM-Zellen darin in Richtung der Wortleitungen in eine Vielzahl Blöcke geteilt ist. In diesem Beispiel ist das Hauptspeicherzellenarray in zwei Blöcke 11 und 12 in Richtung der Wortleitungen geteilt.
• Die Hauptspeicherzellen sind in einer Matrixform in jedem der Hauptspeicherzellenblöcke 11 und 12 angeordnet. Die auf der gleichen Zeile angeordneten Hauptspeicherzellen sind mit einer entsprechenden der Wortleitungen verbunden, und die auf der gleichen Spalte angeordneten Hauptspeicherzeilen sind mit einer entsprechenden der Bitleitungen verbunden. Wortleitungen auf den entsprechenden Zeilen in den Hauptspeicherblöcken 11 und 12 werden parallel durch einen Zeilendecodierer 13 selektiv angesteuert. Die Ausgabe des Zeilenadreßpuffers 14, der mit einer Zeilenadresse versorgt wird, wird an den Zeilendecodierer 13 geliefert. Die Bitleitungen in den Hauptspeicherzellenblöcken 11 und 12 werden durch Hauptspaltendecodierer 15 und 16 gewählt. Die Ausgabe des Spaltenadreßpuffers und Vordecodierers 17, der mit einer Spaltenadresse versorgt wird, wird parallel an Hauptspaltendecodierer 15 und 16 geliefert. Eine der Hauptspeicherzellen in entsprechenden Spalten der Hauptspeicherzellenblöcke 11 und 12 wird gemäß den decodierten Ausgaben des Zeilendecodierers 13-1 und der Hauptspaltendecodierer 15 und 16 gewählt.
• Ein Haupt/Ersatzwähler 18 ist mit den Hauptspaltendecodierern 15 und 16 verbunden. Die Speicherdaten einer durch Hauptspaltendecodierer 15 und 16 gewählten Hauptspeicherzelle werden über den Selektor oder Wähler 18 an eine Leseverstärkergruppe 19 mit einer Vielzahl Leseverstärkerschaltungen geliefert.
• Ebenso viele Ersatzspeicherzellen wie Hauptspeicherzellen jeder Zeile in Hauptspeicherzellenblöcken 11 und 12 sind auf jeder einer Vielzahl von Zeilen in einer Ersatzspeicherzellengruppe 20 angeordnet. Die Ersatzspeicherzellen können PROMS oder Sicherungen sein, in die gegebene ROM-Daten programmiert werden können. Das Programmieren von ROM-Daten bezüglich der Speicherzellen in der Ersatzspeicherzellengruppe 20 wird durch Verwendung der Ausgabe eines Prögrammierdecodierers 21 ausgeführt. Der Programmierdecodierer 21 wird mit der Ausgabe des Einschreibadreßpuffers 22 versorgt, an den eine Einschreibadresse geliefert wird. In die Speicherzellen der Ersatzspeicherzellengruppe 20 programmierte ROM-Daten können für jede Zeile gemäß einem Signal der Ersatzzeilenleitung SWL gewählt werden. Ein in ROM-Daten der Ersatzspeicherzellen einer gewählten Zeile enthaltenes Bit wird für jedes Ausgabebit mittels eines Ersatzspaltendecodierers 23 gewählt, der mit der Ausgabe des Spaltenadreßpuffers und Vordecodierers 17 versorgt wird. Der Ersatzspaltendecodierer 23 ist ebenfalls mit einem Ersatz/Hauptwähler 24 verbunden, und 1-Bit-Daten von einer der Ersatzspeicherzellen in der Ersatzspeicherzellengruppe 20, die für jedes Ausgabebit durch den Ersatzspaltendecodierer 23 gewählt wurden, werden über den Wähler 24 an die Leseverstärkergruppe 19 geliefert. Die Operation des Ersatz/Hauptwählers 24 und Haupt/Ersatzwählers 18 wird durch ein Signal einer Blockwählersignalleitung BSL gesteuert. Aus einer Hauptspeicherzelle in Hauptspeicherzellenblöcken 11 und 12 oder einer Ersatzspeicherzelle oder Ersatzspeicherzellengruppe 20 ausgelesene Daten werden über die Leseverstärkergruppe 19 ausgegeben.
• Ein Ersatzzeilendecodierer 25 wird mit der Ausgabe des Zeilenadreßpuffers 14 versorgt. Programmierbare Elemente, wie z.B. PROMs oder Sicherungen, in denen Informationen programmiert werden können, sind in einem Ersatzzeilendecodierer 25 angeordnet. Dieser Teil der ROM-Daten, die ersetzt werden sollen, oder Überlauf- bzw. Fehlerzeilenadressen werden in die programmierbaren Elemente geschrieben. Der Ersatzzeilendecodierer 25 vergleicht die vorher programmierte fehlerhafte Zeilenadresse mit der Ausgabezeilenadresse des Zeilenadreßpuffers 14 und liefert basierend auf dem Vergleichsergebnis ein Ausgangssignal zum Wählen der Zeile in der Ersatzspeicherzellengruppe 20 zur Ersatzzeilenleitung SWL.
• Ein Blockwähler 26 wird mit einer decodierten Ausgabe des Ersatzzeilendecodierers 25 versorgt. Mit Informationen programmierl3äre Elemente sind ebenfalls im Blockwähler 26 angeordnet, und eine Adreßinformation zum Identifizieren irgendeines der Hauptspeicherzellenblöcke 11 und 12 wird in die programmierbaren Elemente programmiert. Die vom Ersatzzeilendecodierer 25 ausgegebenen Daten werden in einen Blockwähler 26 geschrieben. Der Wähler 26 vergleicht diese Daten mit der Eingangsadreßinformation und erzeugt aus den Ergebnissen des Vergleichs ein Signal zum Steuern des Haupt/Ersatzwählers 18 und Ersatz/Hauptwählers 24. Das Ausgangssignal des Wählers 26 wird an die Blockwählersignalleitung BSL geliefert.
• Eine Schreibfreigabeschaltung 27 wird als Antwort auf ein Einschreibsteuersignal WCS betrieben, das von außerhalb der Vorrichtung geliefert wird. Wenn ein Einschreibsteuersignal WCS geliefert wird, gibt die Schreibfreigabeschaltung 27 ein Signal WE aus, das erlaubt, daß Daten oder eine Adresse in die Ersatzspeicherzelle der Ersatzspeicherzellengruppe 20, die Speicherzelle des Ersatzzeilendecodierers 25 und Speicherzelle des Blockwählers 26 programmiert wird.
• Wenn man als Ergebnis eines nach Abschluß des Herstellungsprozesses ausgeführten Funktionstests feststellt, daß der Masken-ROM mit dem obigen Aufbau zumindest eine fehlerhafte Speicherzelle enthält, oder wenn ein Teil der im Masken-ROM gespeicherten Daten geändert werden muß, wird das Einschreibsteuersignal WCS von außerhalb geliefert, um die Schreibfreigabeschaltung 27 zu betätigen. Es sollte festgehalten werden, daß die fehlerhaften Speicherzellen nicht nur Hauptspeicherzellen einschließen können, die selbst fehlerhaft sind, sondern auch Hauptspeicherzellen, die mit unterbrochenen oder abgetrennten Wortleitungen z.B. verbunden sind. Das Ausgangssignal WE der Schreibfreigabeschaltung 27 erlaubt, daß Daten oder eine Adresse in die Ersatzspeicherzelle der Ersatzspeicherzellengruppe 20, das programmierbare Element des Ersatzzeilendecodierers 25 und programmierbare Element des Blockwählers 26 programmiert werden. In diesem Zustand wird eine Zeilenadresse, die die fehlerhaften Hauptspeicherzellen einer Zeile bezeichnet, in den Ersatzzeilendecodierer 25 programmiert, und Daten, die angeben, daß einer der Hauptspeicherzellenblöcke 11 und 12, der die fehlerhaften Speicherzellen enthält, werden in den Blockwähler 26 programmiert. Die Einschreibadresse wird dann an einen Einschreibadreßpuffer 22 geliefert, durch einen Einschreibdecodierer 21 decodiert und an die Ersatzspeicherzellengruppe 20 geliefert. In diesem Zustand werden richtige Daten, die in den fehlerhaften Hauptspeicherzellen einer Zeile gespeichert werden sollen, in die Ersatzspeicherzellen einer Zeile in der Ersatzspeicherzellengruppe 20 programmiert. Im Datenauslesemodus werden Zeilen- und Spaltenadressen geliefert. Eine Hauptspeicherzelle wird für jedes Ausgabebit in einer Zeile der Hauptspeicherzellenblöcke 11 und 12 durch einen Zeilendecodierer 13-1 und die Hauptspaltendecodierer 15 und 16 gemäß den Eingabeadressen gewählt. Die Speicherdaten der gewählten Hauptspeicherzelle werden an den Haupt/Ersatzwähler 18 geliefert.
• Falls in diesem Fall die eingegebene Zeilenadresse nicht der fehlerhaften Zeile der Hauptspeicherzellen entspricht, d.h. falls die die gewählte Zelle enthaltende Zeile der Hauptspeicherzelle normal ist, wird der Haupt/Ersatzwähler 18 durch die Ausgabe des Blockwählers 26 betätigt, und die Auslese-ROM-Daten von der gewählten Zelle werden in die Leseverstärkergruppe 19 eingegeben. Danach werden durch die Leseverstärkergruppe 19 verstärkte ROM- Daten nach außen abgegeben.
• Falls die eingegebene Zeilenadresse der fehlerhaften Zeile von Hauptspeicherzellen entspricht, d.h. falls die die gewählte Zelle enthaltende Hauptspeicherzellenzeile fehlerhaft ist, wird im Gegensatz dazu dann eine entsprechende Zeile der Ersatzspeicherzellen in der Ersatzspeicherzellengruppe 20 durch die decodierte Ausgabe des Er satzzeilendecodierers 25 gewählt, und richtige ROM-Daten der gewählten Zeile der Ersatzzeilenzellen werden an den Ersatzspaltendecodierer 23 geliefert. Der Ersatzspaltendecodierer 23 wählt ein Bit, das der eingegebenen Spalten- adresse entspricht, aus den ROM-Daten einer Zeile und liefert das gewählte Bit an den Ersatz/Hauptwähler 24. Zu diesem Zeitpunkt ist der Haupt/Ersatzwähler 18 nicht betriebsbereit eingestellt, und der Ersatz/Hauptwähler 24 ist durch die vorliegende Ausgabe des Blockwählers 26 betriebsbereit eingestellt. Als Folge werden Daten des durch den Ersatzspaltendecodierer 23 gewählten Bit vom Ersatz/Hauptwähler 24 an die Leseverstärkergruppe 19 anstelle von ROM-Daten geliefert, die in der fehlerhaften Hauptspeicherzelle des Hauptspeicherzellenarrays gespeichert sind, und dann können die richtigen ROM-Daten nach außen geliefert werden.
• Mit diesem Aufbau, in dem das Hauptspeicherzellenarray in zwei Hauptspeicherzellenblöcke 11 und 12 geteilt ist, ist es nur notwendig, Ersatzspeicherzellen entsprechend der Zahl der Hauptspeicherzellen einer oder mehrerer Zeilen der Hauptspeicherzellenblöcke 11 und 12 zu verwenden. Folglich kann eine Zunahme der Chipgröße auf ein Minimum unterdrückt werden, selbst wenn die Redundanzfunktion hinzugefügt ist. Dieser Effekt kann ferner erhöht werden, indem die Zahl an Blöcken, in die das Hauptspeicherzellenarray geteilt wird, und der besetzte Bereich des Zeilendecodierers 13-1 geeignet gewählt werden.
• Fig. 2 ist ein Schaltungsdiagramm, das den Detailaufbau von Hauptteilen des Masken-ROM gemäß der in Fig. 1 gezeigten ersten Ausführungsform darstellt. In Fig. 2 sind die gleichen Teile wie diejenigen, die in Fig. 1 dargestellt sind, durch die gleichen Bezugszahlen bezeichnet. Wortleitungen 31 und 32 sind in Hauptspeicherblöcken 11 bzw. 12 angeordnet. Die decodierte Ausgabe jedes der NAND-Gatter 33 wird über Inverter 34 und 35 an entsprechende Wqrtleitungen 31 bzw. 32 geliefert. Jedes NAND-Gatter 33 ist ein Decodierteil für eine der Zeilen im Zeilendecodierer 13-1 und wird mit der Zeilenadresse versorgt. Die Inverter 34 und 35 wirken wie Puffer zum Liefern der decodierten Ausgabe des NAND-Gatters 33 an die Wortleitungen 31 und 32. Bitleitungen 36 und 37 sind in den Hauptspeicherzellenblöcken 11 bzw. 12 angeordnet. Ein Ende des Stromwegs jedes der decodierenden Transistoren 38, die im Hauptspaltendecodierer 15 angeordnet sind, ist mit einer entsprechenden Bitleitung 36 verbunden, und ein Ende des Stromweges jedes der decodierenden Transistoren 39, die im Hauptspaltendecodierer 16 angeordnet sind, ist mit einer entsprechenden Bitleitung 37 verbunden. Ein Ende des Stromweges von jedem der Ansteueroder Wahitransistoren 40L, die im Haupt/Ersatzwähler 18 angeordnet sind, ist mit dem anderen Ende des Stromweges eines entsprechenden der decodierenden Transistoren 38 verbunden, und ein Ende des Stromweges jedes der im Haupt/Ersatzwähler 18 angeordneten Wahitransistoren 40R ist mit dem anderen Ende des Stromweges eines entsprechenden decodierenden Transistoren 39 verbunden. Das andere Ende des Stromweges jedes Wahltransistors 40L ist mit einer in der Leseverstärkergruppe 19 vorgesehenen Leseverstärkerschal tung 41L verbunden, und das andere Ende des Stromweges jedes Wahltransistors 40R ist mit der Leseverstärkerschaltung 41R verbunden, die in der Leseverstärkergruppe 19 vorgesehen ist. Die Leseverstärkerschaltung 41L ist auch mit einem Ende des Stromweges jedes der Wahitransistoren 42L verbunden, die im Ersatz/Hauptwähler 24 vorgesehen sind, und die Leseverstärkerschaltung 41R ist mit einem Ende des Stromweges jedes der im Ersatz/Hauptwähler 24 vorgesehenen Wahltransistoren 42R verbunden. Das andere Ende des Stromweges jedes Wahltransistors 42L ist mit einem Ende des Stromweges eines entsprechenden der decodierenden Transistoren 43 verbunden, die im Ersatzspaltendecodierer 23 angeordnet sind, und das andere Ende des Stromweges jedes Wahltransistors 42R ist mit einem Ende des Stromweges eines entsprechenden der decodierenden Transistoren 44 verbunden, die im Ersatzspaltendecodierer 23 angeordnet sind. NAND-Gatter 45 und 47, die als Vordecodierer im Spaltenadreßpuffer und Vordecodierer 17 dienen, werden mit der Spaltenadreßeingabe versorgt. Die decodierte Ausgabe jedes NAND-Gatters 45 wird über einen als Puffer dienenden Inverter 46 an die Gatter entsprechender Transistoren 38 und 43 geliefert, und die decodierte Ausgabe jedes NAND-Gatters 47 wird über einen als Puffer dienenden Inverter 48 an die Gatter entsprechender Transistoren 39 und 44 geliefert.
• Ersatzspeicherzellen 51 einer Vielzahl von Zeilen sind in der Ersatzspeicherzellengruppe 20 angeordnet. Ersatzspeicherzellen 51 in jeder Zeile werden durch Signale ent sprechender Ersatzzeilenleitungen SWL gewählt. Die ROM- Daten-Einschreiboperationen für Ersatzspeicherzellen 51 werden jeweils durch die Ausgaben ausgeführt, die von Teildecodierer im Einschreibdecodierer 21 bildenden NAND-Gattern 52 über als Puffer dienenden Invertern 53 geliefert werden. Die NAND-Gatter 52 werden mit einem Freigabesignal WE von der Schreibfreigabeschaltung 27 versorgt. Ersatzspeicherzellen 51 sind jeweils mit den anderen Enden der Stromwege entsprechender Transistoren 43 und 44 verbunden. Mit dieser Verbindung können ROM-Daten von den Ersatzspeicherzellen 51 über decodierende Transistoren 43 und 44 und Wahitransistoren 42L und 42R selektiv an Leseverstärkerschaltungen 41L bzw. 41R geliefert werden.
• Mehrere Teildecodierer 60 sind im Ersatzzeilendecodierer 25 angeordnet. Wie in Fig. 2 gezeigt ist, enthält jeder der Teildecodierer 60 einen mit einem Ausgabeknoten 61 verbundenen Lade-P-Kanal-MOS-Transistor 62 und mehrere programmierbare Elemente 63. Das Potential des Ausgabeknotens 61 wird an eine entsprechende der Ersatzzeilenleitungen SWL und an den Blockwähler 26 geliefert. Die Operation einer Schreibadreßinformation in programmierbare Elemente 63 im Teildecodierer 60 wird als Antwort auf die Ausgaben von NAND-Gattern 65 über jeweilige, als Puffer dienende Inverter 66 ausgeführt. NAND-Gatter 65 werden jeweils mit einer Einschreibadresse und einem Schreibfreigabesignal WE von der Schreibfreigabeschaltung 27 versorgt.
• Mehrere Teildecodierer 70 sind im Blockwähler 26 angeordnet. Jeder Teildecodierer 70 enthält einen mit einem Ausgabeknoten 71 verbunden Lade-P-Kanal-MOS-Transistor 72, mehrere programmierbare Einheiten 73 und einen mit einem Ausgabeknoten 71 verbundenen Inverter 74. Die Ausgabe des Inverters 74 in jedem Teildecodierer 70 wird an eine entsprechende von Blockwählersignalleitungen BSL geliefert. Die Signale der Blockwählersignalleitungen BSL werden direkt an die Gatter jeweiliger Transistoren 42L und 42R des Ersatz/Hauptwählers 24 und über jeweilige Inverter 81 an die Gatter der Transistoren 40L und 40R des Haupt/Ersatzwählers 18 geliefert. Ferner wird die Operation einer Schreibadreßinformation in im Teildecodierer 70 angeordnete programmierbare Elemente 73 als Antwort auf die Ausgaben von NAND-Gattern 75 ausgeführt, die über jeweilige, als Puffer dienende Inverter 76 geliefert werden. Jedes NAND- Gatter 75 wird mit einer Einschreibadresse und einem von der Schreibfreigabeschaltung 27 erzeugten Schreibfreisignal WE versorgt. In Fig. 2 sind Transistoren, deren Kanaltyp nicht spezifiziert ist, vom N-Kanal-Typ.
• Wenn Ersatzspeicherzellen 51, programmierbare Elemente 63 im Ersatzzeilendecodierer 25 und programmierbare Elemente 73 im Blockwähler 26 programmiert sind, wird mit diesem Aufbau das Schreibfreigabesignal WE mit "1"-Pegel an die NAND-Gatter 52, 65 und 75 geliefert. Falls zu dieser Zeit die logischen Bedingungen der an die NAND-Gatter 52, 65 und 75 gelieferten Adressen erfüllt sind und deren Ausgaben "0"-Pegel werden, werden die Ausgaben der als Puffer dienenden Inverter 53, 66 und 76, an die die Ausgaben der NAND-Gatter geliefert werden, "1"-Pegel. Als Folge werden "1"-Pegel-Daten in eine entsprechende der Speicherzellen programmiert. In diesem Zustand wird eine Zeilenadreßeingabe an den Ersatzzeilendecodierer 25 geliefert. Man nehme nun an, daß die Zeilenadreßeingabe mit der vorher programmierten Zeilenadresse übereinstimmt und die decodierte Ausgabe eines der Teildecodierer 60 im Ersatzzeilendecodierer 25 ein "1"-Pegel geworden ist. Ersatzspeicherzellen 51 einer Zeile werden dann durch ein Signal einer entsprechenden der Ersatzwortleitungen SWL gewählt, und die vorher programmierten ROM-Daten werden aus jeder Ersatzspeicherzelle 51 ausgelesen.
• Das Signal einer Ersatzwortleitung SWL wird auch an einen entsprechenden der Teildecodierer 70 des Blockwählers 26 geliefert. Die Ausgabe des Teildecodierers 70 des Blockwählers 26, der mit dem Signal der Ersatzwortleitung SWL versorgt wurde, wird ebenfalls ein "1"-Pegel, und die decodierte Ausgabe wird geliefert, um einen entsprechenden der Transistoren 42L des Ersatz/Hauptwählers 24 einzuschalten und einen entsprechenden der Transistoren 40L des Haupt/Ersatzwählers 18 auszuschalten. In diesem Fall werden Daten einer entsprechenden Ersatzspeicherzelle 51 statt Daten einer ROM-Zelle des Hauptspeicherzellenblocks 11 über einen Transistor 43 des Ersatzspaltendecodierers 23 und einen Transistor 42L des Ersatz/Hauptwählers 24 an die Leseverstärkerschaltung 41L geliefert. Die mit einer fehlerhaften Wortleitung im Hauptspeicherzellenblock 11 verbundenen Hauptspeicherzellen können somit kompensiert werden.
• In dem Fall, in dem eine fehlerhafte Wortleitung im Hauptspeicherzellenblock 12 vorhanden ist, wird im Gegensatz dazu die Ausgabe eines der Teildecodierer 70 im Blockwähler 26 ein "1"-Pegel. Die Ausgabe wird dann geliefert, um einen entsprechenden der Transistoren 42R des Ersatz/Hauptwählers 24 einzuschalten und einen entsprechenden der Transistoren 40R des Haupt/Ersatzwählers 18 auszuschalten. Als Folge werden Daten einer Ersatzspeicherzelle 51 statt Hauptspeicherzellendaten des Hauptspeicherzellenblocks 12 über einen Transistor 44 des Ersatzspaltendecodierers 23 und einen Transistor 42R eines Ersatz/Hauptwählers 24 an die Leseverstärkerschaltung 41R geliefert.
• Bei diesem Aufbau ist das Hauptspeicherzellenarray in zwei Blöcke geteilt, und die Zahl mit jeder Wortleitung verbundener Hauptspeicherzellen ist reduziert. Deshalb kann die Zahl mit der gleichen Wortleitung verbundener Ersatz speicherzellen der Ersatzspeicherzellengruppe 20 zum Kompensieren fehlerhafter Speicherzellen reduziert werden. Als Folge kann eine Zunahme der Chipgröße auf ein Minimum unterdrückt werden, selbst wenn die Redundanzfunktion hinzugefügt ist.
• In der obigen Ausführungsform ist das Hauptspeicherzellenarray in zwei Blöcke geteilt, kann aber in drei oder mehr Blöcke geteilt sein. Eine Zunahme der Zahl geteilter Blöcke erlaubt, daß die Zahl mit der gleichen Wortleitung verbundener Ersatzspeicherzellen in der Ersatzspeicherzellengruppe 20 reduziert wird, wobei so die Zunahme der Chipgröße auf ein Minimum unterdrückt wird. Wenn zwei Wortleitungen kurzgeschlossen sind, werden außerdem Ersatzspeicherzellen zweier Zeilen in der Ersatzspeicherzellengruppe 20 statt der mit den kurzgeschlossenen Wortleitungen verbundenen Speicherzellen verwendet, um die fehlerhaften Zeilen zu kompensieren.
• Fig. 3 zeigt den ganzen Schaltungsaufbau eines Masken- ROM gemäß einer anderen Ausführungsform dieser Erfindung, und Fig. 4 zeigt Hauptteile der Schaltung von Fig. 3. In der Schaltung der Fig. 1 und 2 ist das Hauptspeicherzellenarray in mehrere (zwei) Blöcke in einer Zeilenrichtung geteilt, und Ersatzspeicherzellen können leicht durch die Hauptspeicherzellen ersetzt werden, um die fehlerhaften Speicherzellen zu kompensieren, die durch die fehlerhafte Wortleitung oder fehlerhaften Wortleitungen verursacht wurden. Im Masken-ROM vom NOR-Typ oder NAND-Typ können jedoch Bitleitungen abgetrennt oder kurzgeschlossen sein.
• Um das Problem zu behandeln, daß durch die Bitleitungen verursacht wird, die abgetrennt oder kurzgeschlossen sind, wird das Hauptspeicherzellenarray in der Schaltung der Fig. 3 und 4 in Richtung der Bitleitungen in mehrere (zwei) Blöcke geteilt, so daß zwei geteilte Speicherzellenarrays erhalten werden können.
• In Fig. 3 sind die gleichen Teile wie diejenigen in Fig. 1 durch die gleichen Bezugszahlen bezeichnet. Jede von zwei gleichen Spalten ist mit der gleichen (nicht dargestellten) Bitleitung verbunden. (Nicht dargestellte) Wortleitungen werden durch Zeilendecodierer 13-1 und 13-2 selektiv angesteuert. Die Zeilendecodierer 13-1 und 13-2 werden mit der Ausgabe eines Zeilenvordecodierers 13 versorgt, an den eine Ausgabe eines Zeilenadreßpuffers 14 geliefert wird. Eine Zeilenadresse wird an einen Zeilenadreßpuffer 14 geliefert. Die (nicht dargestellten) Bitleitungen der Hauptspeicherzellenblöcke 11 und 12 werden durch einen Hauptspalten- und Blockdecodierer 85 gewählt, der zwischen den Hauptspeicherzellenblöcken 11 und 12 angeordnet ist. Der Spalten- und Blockdecodierer 85 wird verwendet, um zu bestimmen, ob der obere Block (Hauptspeicherzellenblock 11) oder der untere Block (Hauptspeicherzellenblock 12) gewählt werden sollte, oder um zu bestimmen, welche Spalten der Speicherzellen zu Bits von den Speicherzellen dieser Spalten gewählt werden sollten. Der Hauptspalten- und Blockdecodierer 85 wird mit der Ausgabe des Spaltenvordecodierers 87 versorgt, an den eine Ausgabe des Spaltenadreßpuffers 86 und eine Ausgabe des Zeilenadreßpuffers 14 geliefert werden. Die Spaltenadresse wird an einen Spaltenadreßpuffer 86 geliefert. Jedes Ausgabebit der Hauptspeicherzellen ist ein gewähltes der Hauptspeicherzellenblöcke 11 und 12 gemäß den decodierten Ausgaben von Zeilendecodierern 13-1 und 13-2 und Hauptspalten-Blockdecodierer 85.
• Die Speicherdaten der durch den Hauptspalten- und Blockdecodierer 85 gewählten Hauptspeicherzelle werden über den Haupt/Ersatzwähler 18 an die Leseverstärkergruppe 19 mit mehreren Leseverstärkerschaltungen geliefert.
• Die Ersatzspeicherzellengruppe 20 weist Ersatzspeicherzellen auf, wie z.B. PROM-Ersatzzellen oder Sicherungen, in denen Informationen programmiert werden können. Die Zahl der Ersatzspeicherzellen jeder Spalte ist die gleiche wie die der Hauptspeicherzellen jeder Spalte in den Hauptspeicherzellenblöcken 11 und 12. Die Operation zum Programmieren von ROM-Daten in jede Ersatzspeicherzelle der Ersatzspeicherzellengruppe 20 wird als Antwort auf die Ausgabe eines Einschreibdecodierers 21 ausgeführt. Der Einschreibdecodierer 21 wird mit der Ausgabe eines Einschreibadreßpuffers 22 versorgt, an den eine Einschreibadresse geliefert wird. In den Ersatzspeicherzellen der Ersatzspeicherzellengruppe 20 programmierte Daten werden für jede Zeile als Antwort auf ein Signal einer Datenwählersignalleitung DSL gewählt, die mit dem Ersatz-Zeilen/Spaltendecodierer 28 verbunden ist. Der Ersatz-Zeilen/Spaltendecodierer 28 hat programmierbare Elemente, in denen Informationen programmiert werden können und an die die Ausgabe des Einschreibdecodierers 29 geliefert wird. Der Einschreibdecodierer 29 wird mit der Ausgabe eines Einschreibadreßpuffers 30 versorgt, an den eine Spaltenadreßinformation geliefert wird, die der die fehlerhafte Spalte anzeigenden Adresse entspricht. Eine Ausgabe des Zeilenvordecodierers 13 wird an einen Ersatzvordecodierer 90 geliefert. Eine Ausgabe des Ersatzvordecodierers 90 wird an den Ersatzzeilendecodierer 25 geliefert. Der Ersatzzeilendecodierer 25 wählt ein Bit aus den richtigen ROM-Daten der Ersatzspeicherzellen einer Spalte, die in der Ersatzspeicherzellengruppe gewählt wurde. Der Ersatzzeilendecodierer 25 ist mit dem Ersatz/Hauptwähler 24 verbunden, und richtige ROM-Daten eines Bit in der Ersatzspeicherzellengruppe 20 entsprechend einer Spal te, die durch den Ersatz-Zeilen/Spaltendecodierer 28 gewählt wurde, werden über den Wähler 24 an die Leseverstärkergruppe 19 geliefert. Die Operation des Ersatz/Hauptwählers 24 und Haupt/Ersatzwählers 18 wird durch ein Signal einer Bitwählersignalleitung BSL gesteuert.
• An einen Bitwähler 10 wird die Ausgabe des Ersatz- Zeilen/Spaltendecodierer 28 geliefert. Programmierbare Elemente, in denen Informationen programmiert werden können, sind ebenfalls im Bitwähler 10 angeordnet. Einen oder die Hauptspeicherzellenblöcke 11 und 12 bezeichnende Daten sind durch einen Einschreibdecodierer 9 und Einschreibadreßpuffer 8 in die programmierbaren Elemente programmiert. Die vom Ersatz-Zeilen/Spaltendecodierer 28 ausgegebenen Daten werden in einen Bitwähler 10 geschrieben. Der Wähler 10 vergleicht diese Daten mit der Eingabeadreßinformation und erzeugt aus den Ergebnissen des Vergleichs ein Signal zum Steuern des Haupt/Ersatzwählers 18 und Ersatz/Hauptwählers 22. Das Ausgangssignal des Wählers 26 wird an die Bitwählersignalleitung BSL geliefert.
• Die Schreibfreigabeschaltung 27 erzeugt als Antwort auf ein extern geliefertes Einschreibsteuersignal WCS ein Signal WE, das erlaubt, daß ROM-Daten oder -Adressen in Ersatzspeicherzellen der Ersatzspeicherzellengruppe 20, programmierbare Elemente des Ersatz-Zeilen/Spaltendecodierers 28 und programmierbare Elemente des Bitwählers 10 programmiert werden.
• Falls man nach Abschluß des Herstellungsprozesses feststellt, daß der Masken-ROM mit dem obigen Aufbau zumindest eine fehlerhafte Speicherzelle enthält, wird das Einschreibsteuersignal WCS von außen geliefert, um die Schreibfreigabeschaltung 27 zu betätigen. Folglich werden die Ersatzspeicherzellen in der Ersatzspeicherzellengruppe 20, die programmierbaren Elemente im Ersatz-Zeilen/Spaltendecodierer 28 und die programmierbaren Elemente im Bitwähler 10 in einen betriebsfähigen Zustand versetzt, in dem ROM-Daten oder -Adressen programmiert werden können. Die fehlerhaften Hauptspeicherzellen können nicht nur Hauptspeicherzellen einschließen, die selbst beschädigt sind, sondern auch Hauptspeicherzellen, die z.B. mit unterbrochenen oder abgetrennten Bitleitungen verbunden sind. In diesem Zustand sind eine Zeilen- und Spaltenadresse, die die Zeile und Spalte fehlerhafter Hauptspeicherzellen bezeichnen, in den Ersatz-Zeilen/Spaltendecodierer 28 programmiert, und eine Ausgabebit-Adreßinformation, die den einen der Hauptspeicherzellenblöcke 11 und 12 bezeichnet, der die fehlerhaften Hauptspeicherzellen enthält, wird in den Bit wähler 10 programmiert.
• In dem Auslesemodus für ROM-Daten werden Zeilen- und Spaltenadressen geliefert. Eine Hauptspeicherzelle wird für jedes Ausgabebit in einer Spalte der Hauptspeicherzellen blöcke 11 und 12 durch Zeilendecodierer 13-1, 13-2 und den Hauptspalten- und Blockdecodierer 85 gemäß den Eingabeadressen gewählt. Die Speicherdaten der gewählten Hauptspeicherzelle werden an den Haupt/Ersatzwähler 18 geliefert.
• Falls in diesem Fall die eingegebenen Spalten- und Zei lenadressen nicht der fehlerhaften Spalte von Hauptspeicherzellen entsprechen, d.h. falls die die gewählte Zelle enthaltende Hauptspeicherzellenspalte normal ist, wird der Haupt/Ersatzwähler 18 durch die Ausgabe des Bitwählers 10 betätigt, und die ausgelesenen ROM-Daten von der gewählten Zelle werden in die Leseverstärkergruppe 19 eingegeben. Danach werden die ausgelesenen ROM-Daten nach außen ausgegeben.
• Falls die eingegebenen Spalten- und Zeilenadressen der Spalte fehlerhafter Hauptspeicherzellen entsprechen, d.h. falls die die gewählte Zelle enthaltende Hauptspeicherzellenspalte fehlerhaft ist, wird dann im Gegensatz dazu eine entsprechende Spalte der Ersatzspeicherzellen in der Ersatzspeicherzellengruppe 20 durch die decodierte Ausgabe des Ersatz-Zeilen/Spaltendecodierers 28 gewählt, und die Adreßinformation der Spalte der Ersatzspeicherzellen wird über den Ersatzzeilenvordecodierer 90 an den Ersatzzeilendecodierer 25 geliefert, und der Ersatzzeilenvordecodierer 90 wird mit der Ausgabe des Zeilenvordecodierers 13 versorgt. Der Ersatzzeilendecodierer 25 wählt ein Bit zur Zeilenadreßeingabe aus der Adreßinformation einer Spalte und liefert das gewählte Bit an den Ersatz/Hauptwähler 24. Zu dieser Zeit ist der Haupt/Ersatzwähler 18 nicht betriebsbereit eingestellt, und der Ersatz/Hauptwähler 24 ist durch die vorliegende Ausgabe des Bitwählers 10 betriebsbereit eingestellt. Als Folge werden Daten des durch den Ersatzzeilendecodierers 25 gewählte Bits vom Ersatz/Hauptwähler 24 an die Leseverstärkergruppe 19 anstelle von ROM-Daten geliefert, die in den fehlerhaften Hauptspeicherzellen des Hauptspeicherzellenarrays gespeichert sind, und dann können die richtigen ROM-Daten nach außen ausgegeben werden.
• Bei diesem Aufbau, in dem das Hauptspeicherzellenarray in zwei Hauptspeicherzellenblöcke 11 und 12 geteilt ist, ist es nur notwendig, Ersatzspeicherzellen zu verwenden, die der Anzahl nach den Hauptspeicherzellen einer oder mehrerer Spalten der Hauptspeicherzellenblöcke 11 und 12 entsprechen. Folglich kann die Zunahme der Chipgröße auf ein Minimum unterdrückt werden, selbst wenn die Redundanzfunktion addiert ist. Dieser Effekt kann ferner gesteigert werden, indem die Zahl von Blöcken, in die das Hauptspeicherzellenarray geteilt ist, und die besetzten Bereiche von Zeilendecodierern 13-1, 13-2 und des Hauptspalten- und Blockdecodierers 85 geeignet gewählt werden.
• Fig. 4 ist ein Schaltungsdiagramm, das den Detailaufbau von Hauptteilen des in Fig. 3 gezeigten Masken-ROM darstellt. Bitleitungen 131L und 131R sind jeweils im Hauptspeicherzellenblock 11 angeordnet, und Bitleitungen 132L und 132R sind jeweils im Hauptspeicherzellenblock 12 angeordnet. Ein NAND-Gatter 133, das als Decodiererteil für eine Spalte im Hauptspalten- und Blockdecodierer 85 dient, wird mit dem höchstwertigen Bit der Zeilenadresse und der Spaltenadresse versorgt. Die vordecodierte Ausgabe des NAND-Gatters 133 wird über einen als Puffer dienenden Inverter 134 an die Gatter von Transistoren 136 geliefert, die den Hauptspalten- und Blockdecodierer 85 bilden. Ansteuer- und Wahltransistoren 136 sind im Hauptspalten- und Blockdecodierer 85 angeordnet. Der Stromweg jedes der Transistoren 136 ist mit einem Ende eines entsprechenden der Ausgangsanschlüsse des Hauptspalten- und Blockdecodierers 85 verbunden. Leseverstärkerschaltungen 138L und 138R sind in der Leseverstärkergruppe 19 angeordnet und mit den ande ren Enden der Stromwege der Transistoren 137L bzw. 137R verbunden. Die Wahltransistoren 137L und 137R sind im Haupt/Ersatzwähler 18 angeordnet. Im Ersatz/Hauptwähler 24 sind Wahitransistoren 139L und 139R angeordnet, und deren Stromwege sind mit einem Ende jeweiliger Leseverstärkerschaltungen 138L und 138R verbunden. Decodierende Transistoren 140 sind im Ersatzzeilendecodierer 25 angeordnet, und deren Stromwege sind an einem Ende mit den anderen Enden der Stromwege der Transistoren 139L bzw. 139R verbunden, und Ausgaben des Ersatzzeilenvordecodierers 90 werden von jeweiligen Gattern der decodierenden Transistoren 140 geliefert. Der Ersatzzeilenvordecodierer 90 besteht aus einem Inverter 92 und einem NAND-Decodierer 91. Der NAND- Decodierer 91 wird mit der Ausgabe des Zeilenvordecodierers 13 versorgt. Der Inverter 92 ist ein Puffer, an den die Ausgabe des NAND-Decodierers 91 geliefert wird. NAND-Gatter 141 sind Decodierer im Zeilendecodierer 13-1 und 13-2. Als Puffer dienende Inverter 142 werden mit jeweiligen decodierten Ausgaben der NAND-Gatter 141 versorgt, und die Ausgaben der Inverter 142 werden an die jeweiligen Bitleitungen geliefert.
• Mehrere Spalten der Ersatzspeicherzellen 143 sind in der Ersatzspeicherzellengruppe 20 angeordnet. Die Operation zum Programmieren von Daten in die Ersatzspeicherzellen 143 wird als Antwort auf die Ausgaben ausgeführt, die über jeweilige Inverter 145 von den Teildecodierern oder NAND- Gattern 144 geliefert werden, die im Einschreibdecodierer 21 angeordnet sind. Daten jeder Ersatzspeicherzelle 143 werden über die Transistoren 140, 139L und 139R selektiv an eine entsprechende der Leseverstärkerschaltungen 138L und 138R geliefert. Jedes NAND-Gatter 144 wird mit einer entsprechenden Einschreibadresse und einem Schreibfreigabesignal WE versorgt, das von der Schreibfreigabeschaltung 27 ausgegeben wird.
• Mehrere Teildecodierer 146L, 146R sind im Bitwähler 10 angeordnet. Jeder Teildecodierer 146L, 146R enthält einen mit einem Knoten 147 verbundenen Lade-P-Kanal-MOS-Transistor 148, mehrere programmierbare Elementen 149 und einen Inverter 150, dessen Eingangsanschluß mit dem Knoten 147 verbunden ist. Die Ausgabe des Inverters 150 jedes Teildecodierers 146L, 146R wird an eine entsprechende der Bitwählersignalleitungen BSL ausgegeben. Ein Signal jeder Bitwählersignalleitung BSL wird über Inverter 151L, 151R direkt an das Gatter eines entsprechenden der Transistoren 139L, 139R im Ersatz/Hauptwähler 24 und an das Gatter eines entsprechenden der Transistoren 137L, 137R im Haupt/Ersatzwähler 18 geliefert. Die Operation zum Programmieren einer Information in jedes programmierbare Element 149 des Teildecodierers 146R wird als Antwort auf die Ausgabe eines entsprechenden der NAND-Gatter 152 ausgeführt, die über als Puffer dienende Inverter 153 geliefert wird. Jedes NAND- Gatter 152 wird mit einer Schreibadresse und einem Schreibfreigabesignal WE von der Schreibfreigabeschaltung 27 versorgt.
• Mehrere Teildecodierer 154 sind im Ersatz-Zeilen/Spaltendecodierer 28 vorgesehen. Wie in Fig. 4 gezeigt ist, enthält jeder Teildecodierer 154 einen mit einem Ausgabeknoten 155 verbundenen Lade-P-Kanal-MOS-Transistor 156 und mehrere programmierbare Elemente 157. Das Potential des Ausgabeknoten 155 wird in eine entsprechende Datenwählersignalleitung DSL und einen Bitwähler 10 eingespeist. Die Operation zum Programmieren von Daten in jedes programmierbare Element 157 des Teildecodierers 154 wird unter Verwendung der Ausgabe eines entsprechenden der NAND-Gatter 158 ausgeführt, die über einen als Puffer wirkenden Inverter 159 geliefert wird. Jedes NAND-Gatter 158 wird mit einer Schreibadresse und einem Schreibfreigabesignal WE von der Schreibfreigabeschaltung 27 versorgt. In Fig. 4 sind Transistoren, deren Kanaltyp nicht spezifiziert ist, vom N- Kanal-Typ.
• Wenn Daten in jede Ersatzspeicherzelle 143, jedes programmierbare Element 157 im Ersatz-Zeilen/Spaltendecodierer 28 und programmierbare Element 149 im Bitwähler 10 programmiert werden, wird mit diesem Aufbau das Schreibfreigabesignal WE mit "1"-Pegel an die NAND-Gatter 144, 158 und 152 geliefert. Wenn die logischen Zustände von an die NAND- Gatter 144, 158 und 152 gelieferten Adressen erfüllt sind und deren Ausgaben auf einen "0"-Pegel eingestellt sind, werden die Ausgaben der als Puffer dienenden Inverter 145, 159 und 153, an die die Ausgaben der jeweiligen NAND-Gatter geliefert werden, auf einen "1"-Pegel eingestellt. Somit werden Daten mit einem "1"-Pegel z.B. in eine entsprechende Speicherzelle programmiert. In diesem Zustand werden eine Zeilenadresse (z.B. deren höchstwertigstes Bit) und eine Spaltenadresse an den Ersatz-Zeilen/Spaltendecodierer 28 geliefert. Die Zeilenadresse wird verwendet, um den oberen oder unteren Block zu wählen, und die Spaltenadresse wird verwendet, um eine der Spalten zu wählen. Man nehme nun an, daß das höchstwertigste Bit der eingegebenen Zeilenadresse mit den vorher programmierten Daten übereinstimmt, die eingegebenen Spalten- und Zeilenadressen mit den vorher programmierten Spalten- und Zeilenadressen übereinstimmen und die decodierte Ausgabe eines der Teildecodierer 154 im Ersatz-Zeilen/Spaltendecodierer 28 beim "1"-Pegel liegt. Eine Spalte der Ersatzspeicherzellen 143 wird dann durch ein Sigual einer entsprechenden der Datenwählersignalleitungen DSL gewählt, so daß vorher programmierte ROM-Daten aus jeder Ersatzspeicherzelle 143 ausgelesen werden können.
• Ein Signal der Datenwählersignalleitung DSL wird auch an die Teildecodierer 146L und 146R des Bitwählers 10 ge liefert. Wenn in der Bitleitung 132L (Ausgabebit L) des Hauptspeicherzellenblocks ein Defekt auftritt oder falls es erforderlich ist, ROM-Daten zu ersetzen, wird die decodierte Ausgabe des Teildecodierers 146L des Bitwählers 10, der mit Signalen mehrerer Datenwählersignalleitungen DLS ver sorgt wird, ein "1"-Pegel. Folglich wird der Transistor 139L des Ersatz/Hauptwählers 24, der mit der decodierten Ausgabe versorgt wird, eingeschaltet, und der Transistor 137L des Haupt/Ersatzwählers 18 wird ausgeschaltet. Ferner wird die decodierte Ausgabe des Teildecodierers 146R des Bitwählers 10 ein "0"-Pegel, und als Folge wird der Transistor 139R des Ersatz/Hauptwählers 24 ausgeschaltet, der mit der decodierten Ausgabe versorgt wird, und der Transistor 137R des Haupt/Ersatzwählers 18 wird eingeschaltet. Das heißt, in diesem Fall werden statt ROM-Daten der Hauptspeicherzellen einer Spalte auf der Bitleitung 132L auf der Seite des Ausgabebit L ROM-Daten der Ersatzspeicherzellen 143 über den Transistor 140 des Ersatzzeilendecodierers 25 und den Transistor 139L des Ersatz/Hauptwählers 24 in dieser Reihenfolge an die Leseverstärkerschaltung 138L geliefert. Die mit der fehlerhaften Bitleitung des Hauptspeicherzellenarrays verbundenen Hauptspeicherzellen können somit kompensiert werden, oder ROM-Daten können ersetzt werden.
• Wenn in der Bitleitung 132R (Ausgabebit R) des Hauptspeicherzellenblocks ein Defekt auftritt oder falls es erforderlich ist, ROM-Daten zu ersetzen, wird im Gegensatz dazu die decodierte Ausgabe des Teildecodierers 146R des Bitwählers 10 ein "1"-Pegel Als Folge wird der Transistor 139R des Ersatz/Hauptwählers 24 eingeschaltet, der mit der decodierten Ausgabe versorgt wird, und der Transistor 137R des Haupt/Ersatzwählers 18 wird ausgeschaltet. Ferner wird die decodierte Ausgabe des Teildecodierers 146L des Bitwählers 10 ein "0"-Pegel und als Folge wird der Transistor 139L des Ersatz/Hauptwählers 24 ausgeschaltet, der mit der decodierten Ausgabe versorgt wird, und der Transistor 137L des Haupt/Ersatzwählers 18 wird eingeschaltet. Das heißt, in diesem Fall werden statt ROM-Daten der Hauptspeicherzellen einer Spalte, die mit der Bitleitung 132R im Hauptspeicherzellenblock verbunden ist, ROM-Daten der Ersatzspeicherzellen 143 über den Transistor 140 des Ersatzzeilendecodierers 25 und den Transistor 139R des Ersatz/Hauptwählers 24 in dieser Reihenfolge an die Leseverstärkerschaltung 138R geliefert.
• In den obigen Ausführungsformen werden die fehlerhaften Speicherzellen kompensiert, die durch die beschädigte Speicherzelle oder abgetrennte Bitleitung verursacht wurden. In einem Fall, in dem Bitleitungen kurzgeschlossen oder miteinander verbunden sind, können jedoch Ersatzspeicherzellen zweier Spalten oder eine entsprechende Zahl von Spalten in der Ersatzspeicherzellengruppe 20 statt der fehlerhaften Speicherzellenspalten verwendet werden. Die obige Beschreibung ist auf die Maßnahmen beschränkt, die in dem Fall unternommen werden, in dem man feststellt, daß zumindest eine Zelle des Hauptspeichers fehlerhaft ist. Nichtsdestoweniger kann die vorliegende Erfindung für den Fall verwendet werden, in dem ein Teil der im ROM gespeicherten Daten geändert werden muß, selbst wenn man festgestellt hat, daß keine Speicherzelle fehlerhaft ist. Gemäß der Erfindung können ferner die in einem bestimmten Speicherbereich des Hauptspeichers gespeicherten Daten auf einmal geändert werden, indem durch den Bitwähler und den Blockwähler die Zeilen und Spalten von Zellen gleichzeitig gewählt werden, die diesen Bereich definieren. Diese Erfindung ist ferner nicht auf die obigen Ausführungsformen beschränkt und kann verschieden abgewandelt werden. Zum Beispiel ist in den obigen Ausführungsformen das Hauptspeicherzellenarray in zwei Blöcke geteilt; es kann aber in drei oder mehr Blöcke geteilt sein. Während die Zahl geteilter Blöcke zunimmt, kann ferner die Zahl an Ersatzspeicherzellen jeder Spalte in der Ersatzspeicherzellengruppe 20 reduziert werden, was verhindert, daß die Chipgröße zunimmt.

Claims (14)

1. Masken-ROM mit: einem Hauptspeicherzellenarray (11, 12), bei dem eine Vielzahl von ROM-Zellen zum Speichern von Daten mittels einer Maske in einer rn (Zeilen) x n (Spalten) Matrix angeordnet sind, wobei das Hauptspeicherzellenarray (11, 12) Wortleitungen (31, 32), von denen jede mit einer ROM- Zellenzeile verbunden ist, und Bitleitungen (36, 37), von denen jede mit einer ROM-Zellenspalte verbunden ist, aufweist, wobei jede der Zeilen der ROM-Zellen in eine Vielzahl von i Blöcken (wobei i einer ganzen Zahl entspricht und 2 ≤ i ≤ n/2 gilt) unterteilt ist, um so das Hauptspeicherzellenarry (11, 12) in i Blöcke längs einer Zeilenrichtung zu unterteilen, wobei alle n ROM-Zellen, die mit den i Blöcken einer Zeile verbunden sind, durch die gleiche Adresse gewählt sind,

wenigstens einer Zeile einer Ersatzspeicherzellengruppe (20), in die Daten elektrisch geschrieben werden können, wobei die Anzahl der Ersatzspeicherzellen in der Ersatzspeicherzellengruppe gleich zu n/i ist,

einer Datenschreibeinrichtung (21, 22), um, wenn eine ROM-Zelle in irgendeinem Block des Hauptspeicherzellenarrays (11, 12) fehlerhaft wird, in die Ersatzspeicherzellengruppe (20) richtige Daten zu schreiben, die dem Block der ROM-Zelle zugeordnet sind, der eine fehlerhafte ROM-Zelle umfaßt,

einer Blockspeichereinrichtung (26) zum Speichern von Daten, die den Block identifizieren, der die fehlerhafte ROM- Zelle umfaßt,

einer Adreßspeichereinrichtung (25) zum Speichern einer Adresse der ROM-Zellenzeile einschließlich der fehlerhaften ROM-Zelle, und

einer Auslesedatenwähleinrichtung (18, 24), um während eines ROM-Datenauslesemodus eine Eingangsadresse mit der in der Adreßspeichereinrichtung (25) gespeicherten Adresse zu vergleichen, um ROM-Zellen in dem Hauptspeicherzellenarry zu wählen, wenn die Eingangsadresse und die in der Adreßspeichereinrichtung (25) gespeicherte Adresse voneinander abweichen, und um die Ersatzspeicherzellengruppe anstelle des einen Blockes einer ROM-Zellenzeile zu wählen, wobei der eine Block der ROM-Zellenzeile die fehlerhafte ROM- Zelle enthält und die ROM-Zellenzeile einen der i Blöcke einer Zeile enthält, wenn die Eingangsadresse und die in der Adreßspeichereinrichtung (25) gespeicherte Adresse identisch sind, und um die Daten aus den gewählten Zellen auszulesen.

2. Masken-ROM nach Anspruch 1, dadurch gekennzeichnet, daß die Blockspeichereinrichtung (26) einen Blockwähler enthält.

3. Masken-ROM nach Anspruch 2, dadurch gekennzeichnet, daß der Blockwähler eine Vielzahl von Teildecodierern zum Decodieren von Einschreibadressen und programmierbare Elemente, gesteuert durch die Ausgangssignale von der Vielzahl von Teildecodierern, zum Speichern der dem Block einschließlich fehlerhaften ROM-Zelle zugeordneten Daten enthält.

4. Masken-ROM nach Anspruch 1, dadurch gekennzeichnet, daß die Adreßspeichereinrichtung (25) einen Ersatzzeilendecodierer und einen Ersatzspaltendecodierer enthält.

5. Masken-ROM nach Anspruch 4, dadurch gekennzeichnet, daß der Ersatzzeilendecodierer eine Vielzahl von Teildecodierern zum Decodieren einer Vielzahl von Einschreibadressen und zum Ausgeben einer Vielzahl von decodierten Einschreibadressen und programmierbare Elemente, gesteuert durch eine Vielzahl von Ausgangssignalen von den Teildecodierern, zum Speichern von Zeilenadressen einschließlich einer Adresse einer fehlerhaften ROM-Zelle enthält, und daß die Ersatzspaltendecodierer eine Vielzahl von Teildecodierern zum Decodieren der Vielzahl von Einschreibadressen und zum Ausgeben der Vielzahl von decodierten Einschreibadressen und einen MOS-Transistor, der mit den Teildecodierern verbunden und durch die Ausgangssignale von den Teildecodierern gesteuert ist, enthält.

6. Masken-ROM nach Anspruch 1, dadurch gekennzeichnet, daß die Auslesedatenwähleinrichtung (18, 24) einen Haupt/Ersatzwähler (18) und einen Ersatz/Hauptwähler (24) umfaßt.

7. Masken-ROM nach Anspruch 1, dadurch gekennzeichnet, daß die Dateneinschreibeinrichtung (21, 22) einen Einschreibadreßpuffer (22), der mit einer Einschreibadresse versorgt ist, und einen Einschreibdecodierer (21), der mit dem Ausgangssignal des Einschreibadresspuffers versorgt ist, enthält.

8. Masken-ROM,mit: einem Haupt-ROM-Zellenarray (11, 12), in welchem eine Vielzahl von ROM-Zellen zum Speichern von Daten mittels einer Maske in einer m (Zeilen) mal n (Spalten) Matrix angeordnet sind, wobei das Haupt-ROM-Zellenarray (11, 12) Wortleitungen, deren jede mit einer ROM-Zellenzeile verbunden ist und Bitleitungen, deren jede mit einer ROM-Zellenspalte verbunden ist, umfaßt, wobei jede der Bitleitungen in j Blöcke (j entspricht einer ganzen Zahl und 2 ≤ j ≤ m/2) unterteilt ist, um dadurch das Haupt-ROM-Zellenarray in j Blöcke längs einer Spaltenrichtung zu unterteilen, wobei alle m ROM-Zellen, die die jeweiligen j Blöcke bilden, durch die gleiche jeweilige eine Adresse der Spaltenadressen gewählt sind,

wenigstens einer Spalte einer Ersatzspeicherzellengruppe (51), in der Daten elektrisch geschrieben sind, wobei eine Anzahl der Ersatzspeicherzellen, die die Ersatzspeicherzellengruppe (51) bilden, gleich zu m/j ist,

einer Dateneinschreibeinrichtung (21, 22) um, wenn eine ROM-Zelle in irgendeinem Block des Haupt-ROM-Zellenarrays (11, 12) fehlerhaft wird, in die Ersatzspeicherzellengruppe (51) Daten zu schreiben, die dem ROM-Zellenblock, der eine fehlerhafte ROM-Zelle enthält, zugeordnet sind,

einer Ausgangsbitspeichereinrichtung (10) zum Speichern von Daten bezüglich eines Ausgangsbits der fehlerhaften ROM- Zelle,

einer Adreßspeichereinrichtung (25) zum Speichern einer Adresse der ROM-Zellenspalte einschließlich der fehlerhaften ROM-Zelle,

einer Auslesedatenwähleinrichtung (18, 24), um, während eines ROM-Datenauslesemodus eine Eingangsadresse mit der durch die Adreßspeichereinrichtung (25) gespeicherten Adresse zu vergleichen, um ROM-Zellen in dem Haupt-ROM-Zellenarray (11, 12) zu wählen, wenn die Eingangsadresse und die durch die Adreßspeichereinrichtung (25) gespeicherte Adresse voneinander abweichen, und um die Ersatzspeicherzellengruppe (51) anstelle der ROM-Zellen eines ROM-Zellenblockes zu wählen, wobei der ROM-Zellenblock die fehlerhafte ROM-Zelle enthält und der ROM-Zellenblock in einem der j Teile einer Bitleitung enthalten ist, wenn die Eingangsadresse und die durch die Adreßspeichereinrichtung (25) gespeicherte Adresse identisch sind, und um die Daten aus der Ersatzspeicherzellengruppe (51) auszulesen.

9. Masken-ROM nach Anspruch 8, dadurch gekennzeichnet, daß die Dateneinschreibeinrichtung (21, 22) einen Einschreibadresspuffer (22), der mit einer Einschreibadresse versorgt ist, und einen Einschreibdecodierer (21), der mit einem Ausgangssignal des Einschreibadresspuffers versorgt ist, umfaßt.

10. Masken-ROM nach Anspruch 8, dadurch gekennzeichnet, daß die Ausgangsbitspeichereinrichtung (10) einen Bitwähler umfaßt.

11. Masken-ROM nach Anspruch 10, dadurch gekennzeichnet, daß der Bitwähler programmierbare Elemente zum Speichern eines Ausgangsbits der fehlerhaften ROM-Zelle umfaßt.

12. Masken-ROM nach Anspruch 11, dadurch gekennzeichnet, daß die Adreßspeichereinrichtung (25) einen Eratzzeilendecodierer und einen Ersatzzeilen/- Spaltendecodierer umfaßt.

13. Masken-ROM nach Anspruch 12, dadurch gekennzeichnet, daß der Ersatzzeilendecodierer eine Vielzahl von Teildecodierern zum Decodieren von Einschreibadressen und zum Ausgeben einer Vielzahl von decodierten Einschreibadressen und programmierbare Elemente, gesteuert durch eine Vielzahl der Ausgangssignale von den Teildecodierern, zum Speichern von Zeilenadressen einschließlich einer Adresse der fehlerhaften ROM-Zelle umfaßt, und daß der Ersatzzeilen/Spaltendecodierer eine Vielzahl von Teildecodierern zum Decodieren einer Einschreibadresse und zum Ausgeben einer decodierten Einschreibadresse und einen MOS-Transistor, der mit den Teildecodierern verbunden und durch die Ausgangssignale von den Teildecodierern gesteuert ist, umfaßt.

14. Masken-ROM nach Anspruch 8, dadurch gekennzeichnet, daß die Auslesedatenwähleinrichtung (18, 24) einen Haupt/Ersatzwähler (18) und einen Ersatz/Hauptwähler (24) umfaßt.