JP2981346B2 - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JP2981346B2 JP2981346B2 JP4232467A JP23246792A JP2981346B2 JP 2981346 B2 JP2981346 B2 JP 2981346B2 JP 4232467 A JP4232467 A JP 4232467A JP 23246792 A JP23246792 A JP 23246792A JP 2981346 B2 JP2981346 B2 JP 2981346B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
- G11C29/822—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for read only memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【０００１】
【産業上の利用分野】本発明は読み出し専用半導体記憶
装置に関し、特に、製造段階で情報が書き込まれるマス
クＲＯＭ（リードオンリメモリ）に関する。
装置に関し、特に、製造段階で情報が書き込まれるマス
クＲＯＭ（リードオンリメモリ）に関する。
【０００２】
【従来の技術】近年、マスクＲＯＭのような読み出し専
用半導体記憶装置においては、素子寸法の微細化及び記
憶容量の大容量化に伴って、製造歩留まりを向上させる
ことが重要な課題になっている。マスクＲＯＭの製造歩
留りを向上させることを目的として、マスクＲＯＭの種
々の構造が提案されている。
用半導体記憶装置においては、素子寸法の微細化及び記
憶容量の大容量化に伴って、製造歩留まりを向上させる
ことが重要な課題になっている。マスクＲＯＭの製造歩
留りを向上させることを目的として、マスクＲＯＭの種
々の構造が提案されている。
【０００３】そのような構造を有するマスクＲＯＭの第
１の例として、誤り訂正回路を内蔵したマスクＲＯＭが
あり、一部で実用化されている。第２の例としては、Ｒ
ＡＭ等で用いられているような予備メモリセルをワード
線単位あるいはビット線単位で備えたマスクＲＯＭがあ
る。そのようなマスクＲＯＭによれば、メモリセルアレ
イ中に不良のメモリセルが存在した場合、不良メモリセ
ルが予備のメモリセルに置き換えられる。
１の例として、誤り訂正回路を内蔵したマスクＲＯＭが
あり、一部で実用化されている。第２の例としては、Ｒ
ＡＭ等で用いられているような予備メモリセルをワード
線単位あるいはビット線単位で備えたマスクＲＯＭがあ
る。そのようなマスクＲＯＭによれば、メモリセルアレ
イ中に不良のメモリセルが存在した場合、不良メモリセ
ルが予備のメモリセルに置き換えられる。
【０００４】
【発明が解決しようとする課題】しかしながら、誤り訂
正回路を内蔵したマスクＲＯＭは、誤り訂正用ビット及
び誤り訂正用回路を余分に内蔵しているため、不良を救
済するための特別な処理時間は不要であるが、チップ面
積が２０％以上も増大するという欠点を有している。
正回路を内蔵したマスクＲＯＭは、誤り訂正用ビット及
び誤り訂正用回路を余分に内蔵しているため、不良を救
済するための特別な処理時間は不要であるが、チップ面
積が２０％以上も増大するという欠点を有している。
【０００５】また、予備のライン（ワードあるいはビッ
ト線）を設けたマスクＲＯＭには、ＲＡＭ等とは異な
り、アドレスのみならず、大量のデータの情報が書き込
まれる必要がある。そのため、そのようなマスクＲＯＭ
を実用化するのは困難であった。この理由を、１本のワ
ード線あるいはビット線に１０２４ケ以上のメモリセル
が接続される場合を例にとり、以下に、具体的に説明す
る。
ト線）を設けたマスクＲＯＭには、ＲＡＭ等とは異な
り、アドレスのみならず、大量のデータの情報が書き込
まれる必要がある。そのため、そのようなマスクＲＯＭ
を実用化するのは困難であった。この理由を、１本のワ
ード線あるいはビット線に１０２４ケ以上のメモリセル
が接続される場合を例にとり、以下に、具体的に説明す
る。
【０００６】このようなマスクＲＯＭでは、数ビットの
メモリセルに不良が発生した場合でも、それらの不良メ
モリセル以外に、それらの不良のメモリセルが接続され
ているライン上のほかの正常であるメモリセルの情報に
ついても、各ヒューズ素子に書き込みを行う必要があ
る。
メモリセルに不良が発生した場合でも、それらの不良メ
モリセル以外に、それらの不良のメモリセルが接続され
ているライン上のほかの正常であるメモリセルの情報に
ついても、各ヒューズ素子に書き込みを行う必要があ
る。
【０００７】図８は、このようなマスクＲＯＭのブロッ
ク構成図を示している。図８には、センスアンプ４０
と、ロウデコーダ６０と、ビット線９０と、ワード線ｉ
と、選択回路５０と、置換アドレス記憶部２０と、置換
データ記憶部２１とが示されている。図８に示されてい
るワード線ｉに不良メモリセルが接続されている場合、
ワード線ｉを特定するためのアドレス情報を、複数のヒ
ューズ素子（不図示）を有する置換アドレス記憶部２０
に書き込む。書き込みは、所定のヒューズ素子にレーザ
光を照射し、そのヒューズ素子を切断することにより行
われる。さらに、ワード線ｉに接続されている不良メモ
リセルの情報を含む１０２４ケのメモリセル情報を、複
数のヒューズ素子（不図示）を有する置換データ記憶部
２１に書き込む。この書き込みも、ヒューズ素子をレー
ザ光の照射により切断することにより行われる。この結
果、ワード線ｉに接続されているメモリセルに対してア
クセスが行われると、置換アドレス記憶部２０の出力信
号がアクティブとなる。この出力信号により、置換デー
タ記憶部２１の書き込まれた情報が選択回路５０を通し
て出力される。
ク構成図を示している。図８には、センスアンプ４０
と、ロウデコーダ６０と、ビット線９０と、ワード線ｉ
と、選択回路５０と、置換アドレス記憶部２０と、置換
データ記憶部２１とが示されている。図８に示されてい
るワード線ｉに不良メモリセルが接続されている場合、
ワード線ｉを特定するためのアドレス情報を、複数のヒ
ューズ素子（不図示）を有する置換アドレス記憶部２０
に書き込む。書き込みは、所定のヒューズ素子にレーザ
光を照射し、そのヒューズ素子を切断することにより行
われる。さらに、ワード線ｉに接続されている不良メモ
リセルの情報を含む１０２４ケのメモリセル情報を、複
数のヒューズ素子（不図示）を有する置換データ記憶部
２１に書き込む。この書き込みも、ヒューズ素子をレー
ザ光の照射により切断することにより行われる。この結
果、ワード線ｉに接続されているメモリセルに対してア
クセスが行われると、置換アドレス記憶部２０の出力信
号がアクティブとなる。この出力信号により、置換デー
タ記憶部２１の書き込まれた情報が選択回路５０を通し
て出力される。
【０００８】このようなマスクＲＯＭによれば、レーザ
光により切断する箇所が非常に多くなるため、レーザ光
による切断処理時間が大幅に増大する。また、レーザ光
の切断の成功率が低くなるなどの理由により、製造歩留
りを実用的に向上させるのが困難であった。また、メモ
リセル内のトランジスタのソースまたはドレインに欠陥
が発生すると、そのビット線に接続している他のメモリ
セルの読み出し動作も正常に行われない場合が多々あ
る。これに対応する場合についても、上記と同様の方式
が採用されている。
光により切断する箇所が非常に多くなるため、レーザ光
による切断処理時間が大幅に増大する。また、レーザ光
の切断の成功率が低くなるなどの理由により、製造歩留
りを実用的に向上させるのが困難であった。また、メモ
リセル内のトランジスタのソースまたはドレインに欠陥
が発生すると、そのビット線に接続している他のメモリ
セルの読み出し動作も正常に行われない場合が多々あ
る。これに対応する場合についても、上記と同様の方式
が採用されている。
【０００９】本発明は、上記問題を解決するためになさ
れたものであり、その目的とするところは、チップ面積
及び不良救済の処理時間を殆ど増大させることなく、製
造歩留りが改善された読み出し専用半導体記憶装置を提
供することにある。
れたものであり、その目的とするところは、チップ面積
及び不良救済の処理時間を殆ど増大させることなく、製
造歩留りが改善された読み出し専用半導体記憶装置を提
供することにある。
【００１０】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、複数のワード線と、複数のビット線
と、該ワード線とビット線の交点部分に配置された複数
のメモリセルとを有する読み出し専用半導体記憶装置で
あって、ビット線の延長方向に配列される複数のメモリ
セルが、各群がそれぞれ複数のメモリセルを含む複数の
メモリセル群に分割され、メモリセル群選択信号に基づ
いて、何れかのメモリセル群が、選択的に共通ビット線
に接続される構成と成した読み出し専用半導体記憶装置
に於いて、前記メモリセル群単位にて、冗長置換を行う
構成としたものであり、そのことにより、上記目的が達
成される。
導体記憶装置は、複数のワード線と、複数のビット線
と、該ワード線とビット線の交点部分に配置された複数
のメモリセルとを有する読み出し専用半導体記憶装置で
あって、ビット線の延長方向に配列される複数のメモリ
セルが、各群がそれぞれ複数のメモリセルを含む複数の
メモリセル群に分割され、メモリセル群選択信号に基づ
いて、何れかのメモリセル群が、選択的に共通ビット線
に接続される構成と成した読み出し専用半導体記憶装置
に於いて、前記メモリセル群単位にて、冗長置換を行う
構成としたものであり、そのことにより、上記目的が達
成される。
【００１１】
【００１２】
【００１３】
【実施例】以下に、本発明を実施例について説明する。
【００１４】図１は、本実施例の読み出し専用半導体記
憶装置のメモリセルアレイの回路構成例を示してる。メ
モリセルアレイは、メモリセル各列を列方向に区画して
形成されたバンク（図中に破線で示す）と呼ぶメモリセ
ル群Ｂm,2i-1、Ｂm+1,2i-1、・・・及びＢm,2i、Ｂ
m+1,2i、・・・を有している。行方向に並ぶ各バンクＢ
m, 2i-1、Ｂm,2i、・・・の間には、拡散層からなる副ビ
ット線（第１ビット線）ＳＢm,2i-2、ＳＢm,2i-1、ＳＢ
m,2i、・・・が形成されている。各副ビット線は、バン
ク内の各メモリセルＭに接続されている。
憶装置のメモリセルアレイの回路構成例を示してる。メ
モリセルアレイは、メモリセル各列を列方向に区画して
形成されたバンク（図中に破線で示す）と呼ぶメモリセ
ル群Ｂm,2i-1、Ｂm+1,2i-1、・・・及びＢm,2i、Ｂ
m+1,2i、・・・を有している。行方向に並ぶ各バンクＢ
m, 2i-1、Ｂm,2i、・・・の間には、拡散層からなる副ビ
ット線（第１ビット線）ＳＢm,2i-2、ＳＢm,2i-1、ＳＢ
m,2i、・・・が形成されている。各副ビット線は、バン
ク内の各メモリセルＭに接続されている。
【００１５】副ビット線ＳＢm,2i-2、ＳＢm,2i-1、ＳＢ
m,2i、・・・は、列方向に延びる主ビット線（第２ビッ
ト線）ＭＢi-1、ＭＢ1、・・・に、バンク選択用ＭＯＳ
ＦＥＴ（トランスファゲートトランジスタ）Ｑ
Ｏm,2i-2、ＱＯm,2i-1、ＱＯm,2i・・・を介して、接続
されている。主ビット線ＭＢi-1、ＭＢ1、・・・は、低
抵抗金属層から形成され、１本の主ビット線（例えば、
ＭＢ1）に対して２本の副ビット線（ＳＢm,2i-1及びＳ
Ｂm,2i）が接続されている。
m,2i、・・・は、列方向に延びる主ビット線（第２ビッ
ト線）ＭＢi-1、ＭＢ1、・・・に、バンク選択用ＭＯＳ
ＦＥＴ（トランスファゲートトランジスタ）Ｑ
Ｏm,2i-2、ＱＯm,2i-1、ＱＯm,2i・・・を介して、接続
されている。主ビット線ＭＢi-1、ＭＢ1、・・・は、低
抵抗金属層から形成され、１本の主ビット線（例えば、
ＭＢ1）に対して２本の副ビット線（ＳＢm,2i-1及びＳ
Ｂm,2i）が接続されている。
【００１６】各バンク選択用ＭＯＳＦＥＴＱＯm,2i-2、
ＱＯm,2i-1、ＱＯm,2i・・・のゲートには、バンク選択
線ＢＯｍが接続されている。各メモリセル（トランジス
タ）のゲートには、ワード線ＷＬ1からＷＬnが接続され
ている。副ビット線ＳＢm,2i -2、ＳＢm,2i-1、Ｓ
Ｂm,2i、・・・には、更に、バンク選択用ＭＯＳＦＥＴ
ＱＥm,2i-1、ＱＥm,2i・・・が接続され、それらの各ゲ
ートは、バンク選択線ＢＥｍが接続されている。主ビッ
ト線は、主ビット線を接地させるためのトランジスタＱ
i-1、Ｑi+1、・・・、及びデータをセンスするためのセ
ンスアンプに接続されている。
ＱＯm,2i-1、ＱＯm,2i・・・のゲートには、バンク選択
線ＢＯｍが接続されている。各メモリセル（トランジス
タ）のゲートには、ワード線ＷＬ1からＷＬnが接続され
ている。副ビット線ＳＢm,2i -2、ＳＢm,2i-1、Ｓ
Ｂm,2i、・・・には、更に、バンク選択用ＭＯＳＦＥＴ
ＱＥm,2i-1、ＱＥm,2i・・・が接続され、それらの各ゲ
ートは、バンク選択線ＢＥｍが接続されている。主ビッ
ト線は、主ビット線を接地させるためのトランジスタＱ
i-1、Ｑi+1、・・・、及びデータをセンスするためのセ
ンスアンプに接続されている。
【００１７】このように、本実施例のメモリセルアレイ
は、複数のバンクに分割されており、各バンクは、複数
のメモリセルを有している。このようなメモリセルアレ
イでは、例えば、副ビット線である一つの拡散層に欠陥
が発生するとその拡散層に接続されているメモリセルの
みが不良となる。
は、複数のバンクに分割されており、各バンクは、複数
のメモリセルを有している。このようなメモリセルアレ
イでは、例えば、副ビット線である一つの拡散層に欠陥
が発生するとその拡散層に接続されているメモリセルの
みが不良となる。
【００１８】図２は、本実施例の全体構成を示してい
る。図２に示されているように、本実施例は、複数のメ
モリセルを有するメモリセルアレイ１ａと、外部からの
アドレス入力を受け取るアドレスバッファ５と、メモリ
セルアレイ１ａ中の特定のメモリセルをアドレス入力に
応じて選択するためのロウデコーダ２及びコラムデコー
ダ３と、選択されたメモリセルからデータを読み出すた
めのセンスアンプ４と、センスアンプ４からの出力に基
づいて、データを出力する出力回路６と、を備えてい
る。メモリセルアレイ１ａの詳細な構成は、図１に示さ
れている。
る。図２に示されているように、本実施例は、複数のメ
モリセルを有するメモリセルアレイ１ａと、外部からの
アドレス入力を受け取るアドレスバッファ５と、メモリ
セルアレイ１ａ中の特定のメモリセルをアドレス入力に
応じて選択するためのロウデコーダ２及びコラムデコー
ダ３と、選択されたメモリセルからデータを読み出すた
めのセンスアンプ４と、センスアンプ４からの出力に基
づいて、データを出力する出力回路６と、を備えてい
る。メモリセルアレイ１ａの詳細な構成は、図１に示さ
れている。
【００１９】この読み出し専用半導体記憶装置は、更
に、センスアンプ４と出力回路６との間に設けられた切
り換え回路７と、置換バンクアドレス記憶回路部８と、
置換データ記憶回路部９と、置換データビット指定記憶
回路部１０とを備えている。
に、センスアンプ４と出力回路６との間に設けられた切
り換え回路７と、置換バンクアドレス記憶回路部８と、
置換データ記憶回路部９と、置換データビット指定記憶
回路部１０とを備えている。
【００２０】外部からのアドレス入力信号は、アドレス
バッファ５を介して、複数のバンクから特定のバンクを
選択するためのロウデコーダ２及びコラムデコーダ３に
伝達される。そのアドレス入力信号は、また、アドレス
バッファ５を介して、置換バンクアドレス記憶回路部８
及び置換データ記憶回路部９に入力される。
バッファ５を介して、複数のバンクから特定のバンクを
選択するためのロウデコーダ２及びコラムデコーダ３に
伝達される。そのアドレス入力信号は、また、アドレス
バッファ５を介して、置換バンクアドレス記憶回路部８
及び置換データ記憶回路部９に入力される。
【００２１】置換バンクアドレス記憶回路部８は、欠陥
メモリセルを含む不良のバンクのアドレス情報を記憶す
る。置換バンクアドレス記憶回路部８の出力信号によ
り、置換されるバンクが判明する。置換バンクアドレス
記憶回路部８の出力信号は、置換データ記憶回路部９、
および置換データビット指定記憶回路部１０に伝達され
る。
メモリセルを含む不良のバンクのアドレス情報を記憶す
る。置換バンクアドレス記憶回路部８の出力信号によ
り、置換されるバンクが判明する。置換バンクアドレス
記憶回路部８の出力信号は、置換データ記憶回路部９、
および置換データビット指定記憶回路部１０に伝達され
る。
【００２２】置換バンクアドレス記憶回路部８の出力信
号を受け取った置換データ記憶回路部９は、置換される
バンクの各メモリセル情報を記憶する。置換バンクアド
レス記憶回路部８の出力信号を受け取った置換データビ
ット指定記憶回路部１０は、メモリセルアレイ１ａ内よ
り読み出される不良バンクがｍ個のセンスアンプの内の
いずれのアンプに出力されるかを記憶する。
号を受け取った置換データ記憶回路部９は、置換される
バンクの各メモリセル情報を記憶する。置換バンクアド
レス記憶回路部８の出力信号を受け取った置換データビ
ット指定記憶回路部１０は、メモリセルアレイ１ａ内よ
り読み出される不良バンクがｍ個のセンスアンプの内の
いずれのアンプに出力されるかを記憶する。
【００２３】切り替え回路７は、置換データビット指定
記憶回路部１０の出力信号（ＢＩＴ）に応じて、不良バ
ンクが読み出されたときのセンスアンプ４からの出力を
マスクし、そのセンスアンプ４からの出力の代わりに、
置換データ記憶回路部９からの出力信号（ＲＤＡＴＡ）
を、出力回路６に伝達する。
記憶回路部１０の出力信号（ＢＩＴ）に応じて、不良バ
ンクが読み出されたときのセンスアンプ４からの出力を
マスクし、そのセンスアンプ４からの出力の代わりに、
置換データ記憶回路部９からの出力信号（ＲＤＡＴＡ）
を、出力回路６に伝達する。
【００２４】以下、図３から図６を参照しながら、これ
らの各回路の構成例を説明する。
らの各回路の構成例を説明する。
【００２５】図３は、置換バンクアドレス記憶回路部８
の一構成例を示している。図３の置換バンクアドレス記
憶回路部８は、前述したように、欠陥メモリセルを含む
不良のバンクのアドレス情報を記憶する回路である。置
換バンクアドレス記憶回路部８は、アドレスデコーダ１
１と、アドレスデコーダ１１の出力部に接続された複数
のラインと、各ゲート電極がそれらのラインに接続され
た複数のトランジスタとを備えている。各トランジスタ
のソース／ドレインの一方は、接地され、他方は、ポリ
シリコンヒューズ素子ＡＦ11〜ＡＦn1、・・・、ＡＦ1j
〜ＡＦnj及び二段インバータを介して、出力端子に接続
されている。アドレスデコーダ１１の出力は、デコード
出力信号Ｑ1〜Ｑnとして、上記ラインの各々に伝達され
る。出力端子からは、出力信号ＲＡＤ1からＲＡＤjが出
力される。これらの出力信号ＲＡＤ1からＲＡＤjは、置
換データ記憶回路部９及び置換データビット指定記憶回
路部１０に伝達される。
の一構成例を示している。図３の置換バンクアドレス記
憶回路部８は、前述したように、欠陥メモリセルを含む
不良のバンクのアドレス情報を記憶する回路である。置
換バンクアドレス記憶回路部８は、アドレスデコーダ１
１と、アドレスデコーダ１１の出力部に接続された複数
のラインと、各ゲート電極がそれらのラインに接続され
た複数のトランジスタとを備えている。各トランジスタ
のソース／ドレインの一方は、接地され、他方は、ポリ
シリコンヒューズ素子ＡＦ11〜ＡＦn1、・・・、ＡＦ1j
〜ＡＦnj及び二段インバータを介して、出力端子に接続
されている。アドレスデコーダ１１の出力は、デコード
出力信号Ｑ1〜Ｑnとして、上記ラインの各々に伝達され
る。出力端子からは、出力信号ＲＡＤ1からＲＡＤjが出
力される。これらの出力信号ＲＡＤ1からＲＡＤjは、置
換データ記憶回路部９及び置換データビット指定記憶回
路部１０に伝達される。
【００２６】バンクを指定するアドレス信号を置換バン
クアドレス記憶回路部８のアドレスデータ１１が受け取
ると、アドレスデコーダ１１は、デコード出力信号Ｑ1
〜Ｑnのうち、いずれか１つをアクティブ（「Ｈｉｇ
ｈ」レベル）にする。アクティブなデコード出力信号が
伝達されたラインに接続されているトランジスタは、導
通状態となる。その結果、ポリシリコンヒューズ素子Ａ
Ｆ11〜ＡＦn1、・・・、ＡＦ1j〜ＡＦnjのトランジスタ
側部分の電位は、接地レベルに低下する。
クアドレス記憶回路部８のアドレスデータ１１が受け取
ると、アドレスデコーダ１１は、デコード出力信号Ｑ1
〜Ｑnのうち、いずれか１つをアクティブ（「Ｈｉｇ
ｈ」レベル）にする。アクティブなデコード出力信号が
伝達されたラインに接続されているトランジスタは、導
通状態となる。その結果、ポリシリコンヒューズ素子Ａ
Ｆ11〜ＡＦn1、・・・、ＡＦ1j〜ＡＦnjのトランジスタ
側部分の電位は、接地レベルに低下する。
【００２７】メモリセルアレイ１ａ内に不良のバンクが
発生した場合、そのバンクを置換するために、そのバン
クを指定するバンクアドレスに応じて、ポリシリコンヒ
ューズ素子ＡＦ11〜ＡＦn1、・・・、ＡＦ1j〜ＡＦnjの
いずれかを切断する。こうして、欠陥メモリセルを含む
不良バンクのアドレス情報が記憶される。
発生した場合、そのバンクを置換するために、そのバン
クを指定するバンクアドレスに応じて、ポリシリコンヒ
ューズ素子ＡＦ11〜ＡＦn1、・・・、ＡＦ1j〜ＡＦnjの
いずれかを切断する。こうして、欠陥メモリセルを含む
不良バンクのアドレス情報が記憶される。
【００２８】図４は、置換データ記憶回路部９の一構成
例を示している。この置換データ記憶回路部９は、バン
ク内のメモリセルを選択するためのアドレス信号と置換
バンクアドレス記憶回路部８の出力信号ＲＡＤ1からＲ
ＡＤjを受け取る。置換データ記憶回路部９は、前述し
たように、置換されるバンクの各メモリセル情報を記憶
する回路である。図４に示されるように、この置換デー
タ記憶回路部９は、アドレスデコーダ１２と、アドレス
デコーダ１２の出力部に接続された複数のラインと、各
ゲート電極がラインに接続された複数のトランジスタ
と、を備えている。各トランジスタのソース及びドレイ
ンの一方は、ポリシリコンヒューズ素子を介して、接地
されており、他方は、他のトランジスタ及び二段インバ
ータを介して、出力端子に接続されている。アドレスデ
コーダ１２の出力は、出力信号Ｐ1からＰjとして、上記
ラインの各々に伝達される。出力端子からは、出力信号
ＲＤＡＴＡが出力される。前記他のトランジスタのゲー
ト電極には、それぞれ、置換バンクアドレス回路部の出
力信号ＲＡＤ1からＲＡＤjが与えられる。
例を示している。この置換データ記憶回路部９は、バン
ク内のメモリセルを選択するためのアドレス信号と置換
バンクアドレス記憶回路部８の出力信号ＲＡＤ1からＲ
ＡＤjを受け取る。置換データ記憶回路部９は、前述し
たように、置換されるバンクの各メモリセル情報を記憶
する回路である。図４に示されるように、この置換デー
タ記憶回路部９は、アドレスデコーダ１２と、アドレス
デコーダ１２の出力部に接続された複数のラインと、各
ゲート電極がラインに接続された複数のトランジスタ
と、を備えている。各トランジスタのソース及びドレイ
ンの一方は、ポリシリコンヒューズ素子を介して、接地
されており、他方は、他のトランジスタ及び二段インバ
ータを介して、出力端子に接続されている。アドレスデ
コーダ１２の出力は、出力信号Ｐ1からＰjとして、上記
ラインの各々に伝達される。出力端子からは、出力信号
ＲＤＡＴＡが出力される。前記他のトランジスタのゲー
ト電極には、それぞれ、置換バンクアドレス回路部の出
力信号ＲＡＤ1からＲＡＤjが与えられる。
【００２９】図２に示されているワード線のうち、例え
ば、ワード線ＷＬ1が選択されると、図４のアドレスデ
コーダ１２の出力Ｐ1は、アクティブ（「Ｈｉｇｈ」レ
ベル）となる。また、ワード線ＷＬhが選択されると、
出力Ｐhがアクティブ（「Ｈｉｇｈ」レベル）となる。
図２に示されている不良バンクｋ内のメモリセルＭk1〜
Ｍkhの記憶情報「１」／「０」に応じて、図４の置換デ
ータ記憶回路部９内のポリシリコンヒューズ素子ＤＦ11
〜ＤＦ1h、・・・、ＤＦj1〜ＤＦjhの切断／非切断を予
め行うことにより、置換されるバンクの各メモリセル情
報（置換データ）が記憶される。
ば、ワード線ＷＬ1が選択されると、図４のアドレスデ
コーダ１２の出力Ｐ1は、アクティブ（「Ｈｉｇｈ」レ
ベル）となる。また、ワード線ＷＬhが選択されると、
出力Ｐhがアクティブ（「Ｈｉｇｈ」レベル）となる。
図２に示されている不良バンクｋ内のメモリセルＭk1〜
Ｍkhの記憶情報「１」／「０」に応じて、図４の置換デ
ータ記憶回路部９内のポリシリコンヒューズ素子ＤＦ11
〜ＤＦ1h、・・・、ＤＦj1〜ＤＦjhの切断／非切断を予
め行うことにより、置換されるバンクの各メモリセル情
報（置換データ）が記憶される。
【００３０】このことを、以下に、より詳細に説明す
る。例えば、バンクｋのメモリセルＭk1〜Ｍkhが不良と
なっている場合において、このバンク内のメモリセルＭ
k1がアクセスされると、バンクｋが選択されていること
により、図３のアドレスデコーダ１１の出力信号Ｑkが
アクティブ（「Ｈｉｇｈ」レベル）となる。ポリシリコ
ンヒューズ素子ＡＦk1が予め切断されていると、ＲＡＤ
1信号がアクティブ状態（「Ｈｉｇｈ」レベル）とな
る。バンクｋ以外についてアクセスがされると、アドレ
スデコーダ１１の出力信号Ｑkがアクティブとならない
ため、ＲＡＤ1信号もアクティブとならず、誤った置換
動作は行われない。また、メモリセルＭk1〜Ｍkhのう
ち、Ｍk1が選択されると、図４のアドレスデコーダ１２
の出力信号Ｐ1がアクティブ（「Ｈｉｇｈ」レベル）と
なる。このため、ポリシリコンヒューズＤＦ11の記憶情
報がＲＤＡＴＡに伝達される。
る。例えば、バンクｋのメモリセルＭk1〜Ｍkhが不良と
なっている場合において、このバンク内のメモリセルＭ
k1がアクセスされると、バンクｋが選択されていること
により、図３のアドレスデコーダ１１の出力信号Ｑkが
アクティブ（「Ｈｉｇｈ」レベル）となる。ポリシリコ
ンヒューズ素子ＡＦk1が予め切断されていると、ＲＡＤ
1信号がアクティブ状態（「Ｈｉｇｈ」レベル）とな
る。バンクｋ以外についてアクセスがされると、アドレ
スデコーダ１１の出力信号Ｑkがアクティブとならない
ため、ＲＡＤ1信号もアクティブとならず、誤った置換
動作は行われない。また、メモリセルＭk1〜Ｍkhのう
ち、Ｍk1が選択されると、図４のアドレスデコーダ１２
の出力信号Ｐ1がアクティブ（「Ｈｉｇｈ」レベル）と
なる。このため、ポリシリコンヒューズＤＦ11の記憶情
報がＲＤＡＴＡに伝達される。
【００３１】図５は、置換データビット指定記憶回路部
１０の一構成例を示している。この置換データビット指
定記憶回路部１０は、置換バンクアドレス回路部の出力
信号ＲＡＤ1からＲＡＤjを受け取る。図５に示されるよ
うに、この置換データビット指定記憶回路部１０は、出
力信号ＲＡＤ1からＲＡＤjを受け取る複数のラインと、
各ゲート電極がラインに接続された複数のトランジスタ
と、を備えている。各トランジスタのソース／ドレイン
の一方は、ポリシリコンヒューズ素子ＢＦ11〜ＢＦj1、
・・・、ＢＦk1〜ＢＦkjを介して、接地されており、他
方は、二段インバータを介して、出力端子に接続されて
いる。
１０の一構成例を示している。この置換データビット指
定記憶回路部１０は、置換バンクアドレス回路部の出力
信号ＲＡＤ1からＲＡＤjを受け取る。図５に示されるよ
うに、この置換データビット指定記憶回路部１０は、出
力信号ＲＡＤ1からＲＡＤjを受け取る複数のラインと、
各ゲート電極がラインに接続された複数のトランジスタ
と、を備えている。各トランジスタのソース／ドレイン
の一方は、ポリシリコンヒューズ素子ＢＦ11〜ＢＦj1、
・・・、ＢＦk1〜ＢＦkjを介して、接地されており、他
方は、二段インバータを介して、出力端子に接続されて
いる。
【００３２】不良バンクがセンスアンプ出力１〜ｍビッ
トのうち、いずれのビットであるかを指定するために、
図５のポリシリコンヒューズＢＦ11〜ＢＦj1、・・・、
ＢＦk1〜ＢＦkjのいずれか１つが予め切断される。この
切断により、出力信号ＢＩＴ1〜ＢＩＴmのいずれか１つ
のみがアクティブとなるようにされる。
トのうち、いずれのビットであるかを指定するために、
図５のポリシリコンヒューズＢＦ11〜ＢＦj1、・・・、
ＢＦk1〜ＢＦkjのいずれか１つが予め切断される。この
切断により、出力信号ＢＩＴ1〜ＢＩＴmのいずれか１つ
のみがアクティブとなるようにされる。
【００３３】図６は、切り替え回路７の一構成例を示
す。この切り替え回路は、センスアンプ４からのセンス
アンプ出力Ｓkと、置換データ記憶回路部９からのＲＤ
ＡＴＡ信号と、置換データビット指定記憶回路部１０か
らのＢＩＴK信号とを受け取る。切り替え回路７は、受
け取ったＢＩＴK信号に応じて、不良メモリセルからの
読み出し情報であるセンスアンプ出力Ｓkをマスクし、
置換データ記憶回路部９からのＲＤＡＴＡ信号を、出力
信号Ｄkとして出力回路６に出力する。バンクｋ内の他
のメモリセルＭk3〜Ｍkhにアクセスする場合について
も、同様の動作が実行される。
す。この切り替え回路は、センスアンプ４からのセンス
アンプ出力Ｓkと、置換データ記憶回路部９からのＲＤ
ＡＴＡ信号と、置換データビット指定記憶回路部１０か
らのＢＩＴK信号とを受け取る。切り替え回路７は、受
け取ったＢＩＴK信号に応じて、不良メモリセルからの
読み出し情報であるセンスアンプ出力Ｓkをマスクし、
置換データ記憶回路部９からのＲＤＡＴＡ信号を、出力
信号Ｄkとして出力回路６に出力する。バンクｋ内の他
のメモリセルＭk3〜Ｍkhにアクセスする場合について
も、同様の動作が実行される。
【００３４】このように本実施例によれば、数ビットの
メモリセルに不良が発生した場合、それらの不良メモリ
セル以外に、それらの不良のメモリセルが接続されてい
るライン上のほかの正常であるメモリセルの情報につい
ても、各ヒューズ素子に書き込みを行う必要がなくな
る。したがって、レーザ光により切断する箇所が非常に
少なくなるため、レーザ光による切断処理時間が大幅に
減少する。また、レーザ光の切断の成功率が低下しない
などの理由により、製造歩留りを実用的に向上させこと
ができる。このように、本実施例によれば、チップ面積
及び不良救済の処理時間を殆ど増大させることなく、製
造歩留りが改善される。
メモリセルに不良が発生した場合、それらの不良メモリ
セル以外に、それらの不良のメモリセルが接続されてい
るライン上のほかの正常であるメモリセルの情報につい
ても、各ヒューズ素子に書き込みを行う必要がなくな
る。したがって、レーザ光により切断する箇所が非常に
少なくなるため、レーザ光による切断処理時間が大幅に
減少する。また、レーザ光の切断の成功率が低下しない
などの理由により、製造歩留りを実用的に向上させこと
ができる。このように、本実施例によれば、チップ面積
及び不良救済の処理時間を殆ど増大させることなく、製
造歩留りが改善される。
【００３５】なお、本発明は、図１に示されるメモリセ
ルアレイ１ａ以外のメモリセルアレイを備えた読み出し
専用半導体記憶装置にも、適用され得る。例えば、図７
に示すように、複数のメモリセルが直列接続されたメモ
リセル列と該メモリセル列に直列接続された選択用ＭＯ
ＳＦＥＴとからなるメモリセル群が出力線となるビット
線に複数並列接続された構成からなるメモリセルアレイ
１ｂを備えた読み出し専用半導体記憶装置に本発明を適
用すれば、メモリセル群単位での置換が可能となる。
ルアレイ１ａ以外のメモリセルアレイを備えた読み出し
専用半導体記憶装置にも、適用され得る。例えば、図７
に示すように、複数のメモリセルが直列接続されたメモ
リセル列と該メモリセル列に直列接続された選択用ＭＯ
ＳＦＥＴとからなるメモリセル群が出力線となるビット
線に複数並列接続された構成からなるメモリセルアレイ
１ｂを備えた読み出し専用半導体記憶装置に本発明を適
用すれば、メモリセル群単位での置換が可能となる。
【００３６】なお、ヒューズ素子の切断は、レーザ光に
よる切断に限られない。電気的な手法による切断によっ
てもよい。
よる切断に限られない。電気的な手法による切断によっ
てもよい。
【００３７】
【発明の効果】本発明の読み出し専用半導体記憶装置に
よれば、メモリセル群単位でデータの書換えをすること
ができる。このため、そのようなデータの書き換えに必
要なヒューズ素子の切断箇所数を最小限に抑えることが
できる。この結果、ヒューズ素子切断の成功率が向上
し、ヒューズ素子切断処理時間が短縮される。本発明に
よれば、このような効果が、読み出し専用半導体記憶装
置のサイズ（チップサイズ）をほとんど増大させること
なく実現される。
よれば、メモリセル群単位でデータの書換えをすること
ができる。このため、そのようなデータの書き換えに必
要なヒューズ素子の切断箇所数を最小限に抑えることが
できる。この結果、ヒューズ素子切断の成功率が向上
し、ヒューズ素子切断処理時間が短縮される。本発明に
よれば、このような効果が、読み出し専用半導体記憶装
置のサイズ（チップサイズ）をほとんど増大させること
なく実現される。
【図１】本発明による読み出し専用半導体記憶装置のメ
モリセルアレイの一構成例を示す図である。
モリセルアレイの一構成例を示す図である。
【図２】本発明による読み出し専用半導体記憶装置の構
成を示す図である。
成を示す図である。
【図３】本実施例の置換バンクアドレス記憶回路部の構
成を示す図である。
成を示す図である。
【図４】本実施例の置換データ記憶回路部の構成を示す
図である。
図である。
【図５】本実施例の置換データビット指定記憶回路部の
構成を示す図である。
構成を示す図である。
【図６】本実施例の切り換え回路の構成を示す図であ
る。
る。
【図７】本発明による読み出し専用半導体記憶装置のメ
モリセルアレイの他の構成例を示す図である。
モリセルアレイの他の構成例を示す図である。
【図８】従来例を示す図である。
１ａ、１ｂ メモリセルアレイ ２ ロウデコーダ ３ コラムデコーダ ４ センスアンプ ５ アドレスバッファ ６ 出力回路 ７ 切り換え回路 ８ 置換バンクアドレス記憶回路部 ９ 置換データ記憶回路部９ １０ 置換データビット指定記憶回路部
Claims (1)
- 【請求項１】 複数のワード線と、複数のビット線と、
該ワード線とビット線の交点部分に配置された複数のメ
モリセルとを有する読み出し専用半導体記憶装置であっ
て、 ビット線の延長方向に配列される複数のメモリセルが、
各群がそれぞれ複数のメモリセルを含む複数のメモリセ
ル群に分割され、メモリセル群選択信号に基づいて、何
れかのメモリセル群が、選択的に共通ビット線に接続さ
れる構成と成した読み出し専用半導体記憶装置に於い
て、 前記メモリセル群単位にて、冗長置換を行う構成とした
ことを特徴とする読み出し専用半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232467A JP2981346B2 (ja) | 1992-08-31 | 1992-08-31 | 読み出し専用半導体記憶装置 |
| US08/105,016 US5452258A (en) | 1992-08-31 | 1993-08-10 | Semiconductor read only memory |
| EP93306303A EP0586114B1 (en) | 1992-08-31 | 1993-08-10 | A semiconductor read only memory |
| KR1019930015821A KR960011633B1 (ko) | 1992-08-31 | 1993-08-16 | 반도체 판독전용 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232467A JP2981346B2 (ja) | 1992-08-31 | 1992-08-31 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676591A JPH0676591A (ja) | 1994-03-18 |
| JP2981346B2 true JP2981346B2 (ja) | 1999-11-22 |
Family
ID=16939757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232467A Expired - Fee Related JP2981346B2 (ja) | 1992-08-31 | 1992-08-31 | 読み出し専用半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5452258A (ja) |
| EP (1) | EP0586114B1 (ja) |
| JP (1) | JP2981346B2 (ja) |
| KR (1) | KR960011633B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3338755B2 (ja) * | 1996-10-24 | 2002-10-28 | シャープ株式会社 | 半導体記憶装置 |
| JP3476646B2 (ja) * | 1997-03-07 | 2003-12-10 | シャープ株式会社 | 半導体記憶装置 |
| US6173357B1 (en) * | 1998-06-30 | 2001-01-09 | Shinemore Technology Corp. | External apparatus for combining partially defected synchronous dynamic random access memories |
| US6259309B1 (en) | 1999-05-05 | 2001-07-10 | International Business Machines Corporation | Method and apparatus for the replacement of non-operational metal lines in DRAMS |
| KR100399898B1 (ko) * | 1999-05-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리의 칼럼 구제 회로 |
| JP2002042495A (ja) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 冗長救済回路、方法および半導体装置 |
| KR100504114B1 (ko) * | 2002-08-23 | 2005-07-27 | 삼성전자주식회사 | 불량 셀 구제 기능을 갖는 롬 메모리 장치 및 불량 셀구제 방법 |
| JP2004192714A (ja) * | 2002-12-10 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| TWI226574B (en) * | 2003-10-31 | 2005-01-11 | Primax Electronics Ltd | Method for playback flow control |
| KR100587076B1 (ko) | 2004-04-28 | 2006-06-08 | 주식회사 하이닉스반도체 | 메모리 장치 |
| KR101165027B1 (ko) * | 2004-06-30 | 2012-07-13 | 삼성전자주식회사 | 반도체 메모리 장치에서의 리던던시 프로그램 회로 |
| US7046560B2 (en) * | 2004-09-02 | 2006-05-16 | Micron Technology, Inc. | Reduction of fusible links and associated circuitry on memory dies |
| KR102108838B1 (ko) * | 2013-06-18 | 2020-05-11 | 삼성전자주식회사 | 임베디드 메모리 장치 및 그것을 포함한 메모리 컨트롤러 |
| MX2021008396A (es) | 2019-01-10 | 2021-11-04 | Innovacorium Inc | Composiciones de administración farmacéutica y sus usos. |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| EP0333207B1 (en) * | 1988-03-18 | 1997-06-11 | Kabushiki Kaisha Toshiba | Mask rom with spare memory cells |
| EP0383452B1 (en) * | 1989-01-31 | 1996-12-11 | Fujitsu Limited | Semiconductor memory device having means for replacing defective memory cells |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JP2509730B2 (ja) * | 1989-08-11 | 1996-06-26 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| JP2624569B2 (ja) * | 1990-10-22 | 1997-06-25 | シャープ株式会社 | 読出し専用メモリ |
| US5132933A (en) * | 1990-12-21 | 1992-07-21 | Schreck John F | Bias circuitry for nonvolatile memory array |
| JPH05109292A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1992
- 1992-08-31 JP JP4232467A patent/JP2981346B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-10 US US08/105,016 patent/US5452258A/en not_active Expired - Lifetime
- 1993-08-10 EP EP93306303A patent/EP0586114B1/en not_active Expired - Lifetime
- 1993-08-16 KR KR1019930015821A patent/KR960011633B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| KR940004652A (ko) | 1994-03-15 |
| US5452258A (en) | 1995-09-19 |
| EP0586114B1 (en) | 2001-11-14 |
| EP0586114A2 (en) | 1994-03-09 |
| EP0586114A3 (en) | 1996-10-16 |
| KR960011633B1 (ko) | 1996-08-24 |
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Legal Events
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