JP3338755B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に冗長救済方式を採用した高速読み出しモード
を有する半導体記憶装置において、高速読み出しモード
にてアクセスタイムの遅れを招くことなく欠陥メモリセ
ルに対するデータの救済処理を可能としたものに関す
る。

【０００２】

【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体記憶装置に対しても高速動作の要望が強まっ
てきた。そこで、半導体記憶装置における通常のランダ
ムアクセスの高速化を進める一方で、例えば、特開平８
−６３９９０号公報に開示されているように、ページモ
ードと呼ばれる高速読み出しモードを有する半導体記憶
装置の開発が行われている。

【０００３】このページモードにおける読み出し動作で
は、入力アドレスにおける列アドレスと行アドレスとに
応じてメモリセルアレイの複数のアドレス分に相当する
メモリセルが同時に選択され、該選択された複数のメモ
リセルのセルデータが１ページ分のページデータとして
同時にセンスアンプまで読み出される。そしてこのよう
にセンスアンプまで１ページ分のページデータが読み出
された状態で、ページモード用アドレスの変化により、
上記選択されたページデータより対応したアドレスのセ
ルデータが高速に切り換えられて順次出力される。

【０００４】なお、ページモード以外には、バーストモ
ード、シリアルモード等と称される読み出しモードもあ
って、これらは、データ群を高速で読み出すと言う点で
一致し、この発明の適用範囲に入る。

【０００５】図１２は、ページモードを搭載した従来の
不揮発性メモリの構成を説明するためのブロック図であ
り、マスクＲＯＭ（製造段階で記憶データが設定された
読み出し専用メモリ）におけるページモード動作を行う
ための一般的な構成を示している。図１３は、上記マス
クＲＯＭの主メモリ部を構成するメモリセルアレイの１
つの詳細な構成を示す図である。

【０００６】図において、２００は従来のページモード
を有するマスクＲＯＭであり、入力アドレス信号Ａ０〜
Ａ１９を受け、１６ビットの出力データＤＯを出力する
構成となっている。このマスクＲＯＭ２００は、メモリ
セルＭmijnがマトリクス状に配列された主メモリ部１０
を有しており、該主メモリ部１０は、出力データＤＯの
各ビットに対応するメモリセルアレイＭＡ０，ＭＡ１，
・・・，ＭＡｍ，・・・，ＭＡ１５に分割されており、
各メモリセルアレイＭＡ０〜ＭＡ１５からは、上記出力
データＤＯの各ビットに対応する読出セルデータＤＯ
０，ＤＯ１，・・・，ＤＯｍ，・・・，ＤＯ１５が出力
されるようになっている。

【０００７】また、上記マスクＲＯＭ２００は、上記入
力アドレス信号の行アドレス（Ａ７〜Ａ１９）に対応し
た行のメモリセルを選択する行選択手段と、入力アドレ
ス信号の列アドレス（Ａ３〜Ａ６）に対応した複数の列
のメモリセルを選択する列選択手段とを有している。こ
こで、上記行選択手段は、上記行アドレス（Ａ７〜Ａ１
９）を受ける入力バッファ１１と、その出力に接続され
たプリロウデコーダ（ＰＲＤ）１２と、該プリロウデコ
ーダ１２の出力に基づいて上記メモリセルアレイ１０の
行を選択するＸデコーダ１３とから構成されている。ま
た、上記列選択手段は、上記列アドレス（Ａ３〜Ａ６）
を受ける入力バッファ２１と、その出力に接続されたプ
リカラムデコーダ（ＰＣＤ）２２と、該プリカラムデコ
ーダ２２の出力により上記主メモリ部１０の複数の列を
選択するＹデコーダ部２３とから構成されている。

【０００８】また、上記Ｙデコーダ部２３は、上記各メ
モリセルアレイＭＡ０〜ＭＡ１５に対応する複数のＹデ
コーダＹＤ０，ＹＤ１，・・・，ＹＤｍ，・・・，ＹＤ
１５に分かれており、各ＹデコーダＹＤ０〜ＹＤ１５か
らは、上記各メモリセルアレイＭＡ０〜ＭＡ１５にて同
時に選択された複数の列における所定行のメモリセルＭ
mij0，Ｍmij1，・・・，Ｍmijn，・・・Ｍmij7からの読
出セルデータＤｍＢ０，ＤｍＢ１，・・・，ＤｍＢｎ，
・・・，ＤｍＢ７（ｍ＝０〜１５）が、ページデータと
して出力されるようになっている。

【０００９】上記各ＹデコーダＹＤ０〜ＹＤ１５には、
各メモリセルアレイＭＡ０〜ＭＡ１５からの読出セルデ
ータＤ０Ｂｎ〜Ｄ１５Ｂｎ（ｎ：０〜７の整数）をセン
スする、それぞれ複数個（８個）のセンスアンプからな
るセンスアンプ回路群ＳＡＧ０，ＳＡＧ１，・・・，Ｓ
ＡＧｍ，・・・，ＳＡＧ１５が接続されている。これら
のセンスアンプ回路群ＳＡＧ０〜ＳＡＧ１５のそれぞれ
には、その個々のセンスアンプからのセンスセルデータ
Ｄ０Ｓｎ〜Ｄ１５Ｓｎ（ｎ：０〜７の整数）を、ページ
モード用アドレスＡ０〜Ａ２に基づくセンスアンプ選択
信号Ｐｎ（ｎ：０〜７の整数）により選択するセレクタ
回路ＳＬＮ０，ＳＬＮ１，・・・，ＳＬＮｍ，・・・，
ＳＬＮ１５が接続されている。

【００１０】ここで、上記セレクタ回路ＳＬＮ０〜ＳＬ
Ｎ１５は、ページモードデコーダ（ＰＭＤ）３２からセ
ンスアンプ選択信号Ｐｎ（ｎ＝０〜７）を供給されるよ
うになっており、該ページモードデコーダ３２は、上記
ページ内アドレス（Ａ０〜Ａ２）を入力バッファ３１を
介して受けるようになっている。

【００１１】また、上記各セレクタ回路ＳＬＮ０〜ＳＬ
Ｎ１５には、それぞれに対応する出力回路ＯＵＴ０，Ｏ
ＵＴ１，・・・，ＯＵＴｍ，・・・，ＯＵＴ１５が接続
されており、各出力回路ＯＵＴ０〜ＯＵＴ１５は、該セ
レクタ回路ＳＬＮ０〜ＳＬＮ１５により選択された選択
セルデータＤ０〜Ｄ１５に増幅等の信号処理を施して、
出力セルデータＤＯ０〜ＤＯ１５として出力する構成と
なっている。

【００１２】次に、上記メモリセルアレイＭＡｍ及びＹ
デコーダＹＤｍの具体的な構成について説明する。図１
３は、上記主メモリ部１０を構成するメモリセルアレイ
ＭＡ０〜ＭＡ１５のうちのメモリセルアレイＭＡｍの詳
細な構成を示し、図１４は、該メモリセルアレイＭＡｍ
とともに、上記Ｙデコーダ部２３を構成するＹデコーダ
ＹＤ０〜ＹＭ１５のうちのＹデコーダＹＤｍについて、
その構成を詳細に示している。

【００１３】これらの図に示すように、メモリセルアレ
イＭＡｍには、複数のメモリセルＭmijnが、横方向に１
２８個（８ワード×１６ページ分に相当する個数）、縦
方向に８１９２個（１６行×５１２バンク分に相当する
個数）マトリクス状に配列されている。このマスクＲＯ
Ｍ２００では、メモリセルアレイＭＡｍは複数のバンク
領域１０ａに区分され、該バンク領域１０ａは、縦方向
に５１２個、横方向に１２８個並んでいる。さらに、各
バンク領域１０ａ内には、縦方向に連続して並ぶ１６個
のメモリセルが配置されている。また、横方向に一列に
並ぶ複数のバンク領域１０ａの行（以下、バンク行とい
う。）Ｒ１，Ｒ２，・・・，Ｒｋ，・・・，Ｒ５１２毎
に、１６本のワード線ＷＬ０〜ＷＬ１５が設けられてお
り、各ワード線ＷＬｉ（ｉ＝０〜１５の整数）はそれぞ
れ、該バンク領域１０ａにおける各メモリセルＭmijn
（ｉ＝０〜１５の整数）を構成するトランジスタ（メモ
リトランジスタ）のゲートに接続されている。

【００１４】ここでは、横方向に隣接する２つのバンク
領域１０ａの間には、これらに共通の拡散層からなる副
グランド線ＳＧが設けられ、該両バンク領域１０ａの両
側には、該両バンク領域１０ａの各々に対応する、拡散
層からなる副ビット線ＳＢ０，ＳＢ１が設けられてい
る。また、縦方向に並ぶバンク領域１０ａの隣接する２
列に共通して、金属層からなる主グランド線ＭＧが設け
られ、横方向に隣接する２つのバンク領域１０ａに共通
の副グランド線ＳＧが、グランド側バンク選択トランジ
スタＴＢ１を介して主グランド線ＭＧに接続されてい
る。また、縦方向に並ぶバンク領域１０ａの隣接する２
列の各列毎に、主ビット線ＭＢ０，ＭＢ１が設けられ、
対応する列の各バンク領域１０ａの副ビット線ＳＢ０，
ＳＢ１が、電源側バンク選択トランジスタＴＢ０を介し
て、主ビット線ＭＢ０，ＭＢ１に接続されている。

【００１５】そして、上記バンク選択トランジスタＴＢ
０，ＴＢ１のゲートには、バンク選択線ＢＳ０，ＢＳ１
が接続されており、これらのバンク選択線ＢＳ０，ＢＳ
１及び上記ワード線ＷＬ０〜ＷＬ１５は、上記Ｘデコー
ダ１３により駆動されるようになっている。

【００１６】また、上記縦方向に並ぶ複数のバンク領域
１０ａの各列（以下バンク列という。）Ｃ１，Ｃ２，・
・・，Ｃｒ，・・・，Ｃ１２８に対応する主ビット線Ｍ
Ｂは、隣接して並ぶ１６本毎に、つまりバンク列の隣接
する１６列毎に、１つのグループを形成しており、各グ
ループにおける第１〜第１６番目の主ビット線ＭＢｊ
（ｊ＝０〜１５の整数）はそれぞれ、プリカラムデコー
ダ２２のカラム選択トランジスタＴＣ０，ＴＣ１，・・
・，ＴＣｊ，・・・，ＴＣ１５を介して、該プリカラム
デコーダ２２の上記各グループに対応する出力端子Ｙ
０，Ｙ１，・・・，Ｙｎ，・・・，Ｙ７に接続されてい
る。上記カラム選択トランジスタＴＣ０〜ＴＣ１５のゲ
ートにはそれぞれ、カラム選択線ＣＳ０〜ＣＳ１５が接
続されており、これらのカラム選択線ＣＳ０〜ＣＳ１５
は、上記プリカラムデコーダ２２により駆動されるよう
になっている。

【００１７】このような構成により、Ｘデコーダ１３に
より行アドレス（Ａ７〜Ａ１９）に基づいて、所定のバ
ンク選択線ＢＳ０及びＢＳ１及び所定のワード線ＷＬｉ
が選択されると、所定のバンク行Ｒｋが選択されるとと
もに、該選択されたバンク行Ｒｋに属する各バンク領域
１０ａにおける所定行のメモリセルが選択される。さら
に、プリカラムデコーダ２２により列アドレス（Ａ３〜
Ａ６）に基づいて所定のカラム選択線ＣＳｊが選択され
ると、上記各グループにおける所定の主ビット線ＭＢｊ
が選択される。このようにして、上記行アドレス（Ａ７
〜Ａ１９）及び列アドレス（Ａ３〜Ａ６）により、Ｙデ
コーダＹＤｍからは、メモリセルアレイＭＡｍにおける
メモリセルＭmij0〜Ｍmij7のデータが、１つのページデ
ータ，つまり読出セルデータＤｍＢ０〜ＤｍＢ７として
センスアンプ回路群ＳＡＧｍに出力される。

【００１８】なお、上記説明では、メモリセルアレイＭ
Ａｍと、これに対応するＹデコーダＹＤｍとについて詳
細な構成を示したが、その他のメモリセルアレイＭＡ
０，ＭＡ１，・・・及びこれらに対応するＹデコーダＹ
Ｄ０，ＹＤ１，・・・についても、上述したメモリセル
アレイＭＡｍ及びＹデコーダＹＤｍと全く同様な構成と
なっている。

【００１９】次に動作について説明する。図１５は、ペ
ージモードでの読み出し動作の一例を説明するためのタ
イミング波形図である。上記マスクＲＯＭ２００では、
時刻ｔ０に入力アドレス（Ａ０〜Ａ１９）の入力が確定
すると、所定のページアドレス（ｈ番地）に対応するペ
ージＰ（ｈ）のページデータが、読出セルデータＤ０Ｂ
ｎ〜Ｄ１５Ｂｎ（ｎ＝０〜７）として各センスアンプ回
路群ＳＡＧ０〜ＳＡＧ１５に読み出される。この場合の
メモリセルからのデータの読み出しは、通常のランダム
アクセスモードにて行われる。

【００２０】すなわち、まず、行アドレス（Ａ７〜Ａ１
９）が確定すると、Ｘデコーダ１３により、バンク行Ｂ
１〜Ｂ５１２の１つバンク行Ｂｋを選択するバンク選択
線ＢＳ０，ＢＳ１及び、１つのバンク行Ｂｋにおけるワ
ード線ＷＬ０〜ＷＬ１５のうちのいずれか１つのワード
線ＷＬｉが駆動される。ここで上記バンク選択線ＢＳ
０，ＢＳ１及びワード線ＷＬｉがアクティブ（“Ｈｉｇ
ｈ”レベル）となる。

【００２１】このとき、列アドレス（Ａ３〜Ａ６）が確
定すると、プリカラムデコーダ２２により、カラム選択
線ＣＳ０〜ＣＳ１５の何れか１つのカラム選択線ＣＳｊ
が駆動されて、その信号レベルがアクティブ（“Ｈｉｇ
ｈ”レベル）となり、該カラム選択線ＣＳｊを入力とす
るカラム選択トランジスタＴＣｊが“ＯＮ”となる。こ
れにより、所定のバンク行Ｂｋに属するバンク領域１０
ａにおけるメモリセルＭmij0，Ｍmij1，・・・，Ｍmij7
（ｍ＝０〜１５）が選択され、各メモリセルのセルデー
タがカラム選択トランジスタＴＣｊを介して、センスア
ンプ回路群ＳＡＧ０〜ＳＡＧ１５に入力される。

【００２２】次に、時刻ｔ１に上記センスアンプ回路群
ＳＡＧ０〜ＳＡＧ１５、つまりセンスアンプ回路群ＳＡ
Ｇｍ（ｍ＝０〜１５）からのセンスアンプ出力ＤｍＳ
０，ＤｍＳ１，・・・，ＤｍＳ７（ｍ＝０〜１５）が確
定し、アドレス信号（Ａ３〜Ａ１９）により指定された
ｈ番地のページデータＰＤ（ｈ）の読み出しを完了す
る。

【００２３】そして、ページ内アドレス（Ａ０〜Ａ２）
に応じて、ページモードデコーダ回路３２の出力信号Ｐ
０，Ｐ１，・・・，Ｐ７の何れか１つのみがアクティプ
（“Ｈｉｇｈ”レベル）となることにより、各セレクタ
回路ＳＬＮｍ（ｍ＝０〜１５）により、対応するセンス
アンプ回路群ＳＡＧｍ（ｍ＝０〜１５）からのセンスア
ンプ出力ＤｍＳ０〜ＤｍＳ７（ｍ＝０〜１５）の何れか
１つのセンスアンプ出力ＤｍＳｎが選択され、各ビット
に対応する出力回路ＯＵＴｍ（ｍ＝０〜１５）の出力端
子ＤＯｍに、ｈ番地のページデータＰＤ（ｈ）における
第１ワードＷ０，つまり各データビットに対応するメモ
リセルアレイＭＡｍ（ｍ＝０〜１５）におけるメモリセ
ルＭmij0のデータが出力される（時刻ｔ２）。

【００２４】その後、時刻ｔ３にてページ内アドレス
（Ａ０〜Ａ２）が変化し始めると、各セレクタ回路ＳＬ
Ｎｍでは、センスアンプ出力ＤｍＳｎ（ｎ＝０〜７）の
データが順次選択され、ページモードデコーダ回路３１
の出力信号Ｐ０〜０７が確定すると（時刻ｔ４）、上記
各出力回路ＯＵＴｍを介して出力端子ＤＯｍに、ｈ番地
のページデータＰＤ（ｈ）における第２ワードＷ１，つ
まり各データビットに対応するメモリセルアレイＭＡｍ
（ｍ＝０〜１５）におけるメモリセルＭmij1のデータが
出力される。

【００２５】以後、ページ内アドレス（Ａ０〜Ａ２）が
変化してページモードデコーダ回路３２からのセンスア
ンプ選択信号Ｐ０〜Ｐ７が確定する度に、ｈ番地のペー
ジデータＰＤ（ｈ）における第３ワードＷ２〜第８ワー
ドＷ７が、各出力回路ＯＵＴｍの出力端子ＤＯｍに出力
されることとなる。

【００２６】このように、ランダムアクセスによりペー
ジデータが確定し、該ページデータの第１ワードが確定
した後は、ページ内アドレス信号（Ａ０〜Ａ２）の変化
開始から所定時間（ｔ４−ｔ３）経過した時点で、高速
読み出しが可能なページモードとなり、メモリセルのセ
ルデータが高速で出力されることとなる。

【００２７】そして、次にページアドレスＡ３〜Ａ１９
が変化すると、再びランダムアクセスモードにより（ｈ
＋１番地）のページデータＰＤ（ｈ＋１）がセンスアン
プ回路群ＳＡＧ０〜ＳＡＧ１５に読み出され、このペー
ジデータＰＤ（ｈ＋１）における第１ワードが確定した
後は、高速読み出しが可能なページモードとなり、メモ
リセルのセルデータが高速で出力されることとなる。

【００２８】以上説明したように、ページ指定アドレス
信号，つまりページ間アドレス信号（Ａ３〜Ａ１９）が
変化した場合は、出力端子ＤＯｍ（ｍ＝０〜１５）のデ
ータが確定するまでには、主ビット線、センスアンプ回
路群の出力及びセレクタ回路の出力が確定する必要があ
るのに対して、ワード指定アドレス信号，つまりページ
内アドレス（Ａ０〜Ａ２）が変化した場合は、セレクタ
回路ＳＬｍの切り換えに要する時間のみで出力端子ＤＯ
ｍのデータが確定する。

【００２９】このため、ページモードを搭載したマスク
ＲＯＭでは、ページ内アドレスの変化に対しては高速読
み出しが可能となり、読み出し動作の高速化を図ること
ができる。

【００３０】ところで、マスクＲＯＭのような読み出し
専用メモリでは、その製品歩留まりの向上を図るために
冗長救済方式がすでに開発されており、例えば、特開平
６−７６５９１号公報には、この冗長救済方式を採用し
たマスクＲＯＭが開示されている。

【００３１】このようなマスクＲＯＭは、データ用記憶
素子を書き込み可能な構成とした冗長メモリセル群と、
不良ビットを含む不良メモリセル群のアドレスを書込可
能なアドレス用記憶素子からなる置換アドレス格納部と
を備え、不良メモリセル群のアドレスを上記置換アドレ
ス格納部に記憶し、不良メモリセル群を上記冗長メモリ
セル群に置き換えるようにしたものである。

【００３２】図１６は、上記冗長救済方式を採用した従
来の不揮発性メモリの構成を説明するためのブロック図
であり、このような読み出し専用メモリ（マスクＲＯ
Ｍ）の一般的な構成を示している。図１７は、このマス
クＲＯＭの主メモリ部を構成するメモリセルアレイの１
つの詳細な構成を示す図である。

【００３３】図において、３００は従来の冗長救済方式
を採用したマスクＲＯＭであり、図１２〜図１４と同一
符号は上記マスクＲＯＭ２００と同一のものを示してい
る。このマスクＲＯＭ３００は、上記従来のページモー
ドを有するマスクＲＯＭ２００と同様、入力アドレス信
号（Ａ０〜Ａ１９）を受け、１６ビットの出力データＤ
Ｏを出力する構成となっており、上記マスクＲＯＭ２０
０と同一構成の主メモリ部１０を有している。

【００３４】なお、上記メモリセルアレイＭＡｍは、図
１７に示すように、上記マスクＲＯＭ２００と同一な構
成となっている。簡単に説明すると、メモリセルアレイ
ＭＡｍには、複数のメモリセルＭmiｔが、横方向に１２
８個（１２８列分に相当する個数）、縦方向に８１９２
個（１６行×５１２バンク分に相当する個数）マトリク
ス状に配列されている。また、メモリセルアレイＭＡｍ
は複数のバンク領域１０ａに区分され、該バンク領域１
０ａは、縦方向に５１２個、横方向に１２８個並んでお
り、各バンク領域１０ａ内には、縦方向に連続して並ぶ
１６個のメモリセルが配置されている。

【００３５】そして、この冗長救済方式を採用したマス
クＲＯＭ３００では、上記主メモリ部１０に加えて、不
良ビットを含む不良メモリセル群に代わって、該不良メ
モリセル群に記憶されるべきデータを記憶する冗長回路
部３００ａを有している。

【００３６】この冗長回路部３００ａは、上記バンク領
域１０ａを１単位として置換セルデータを格納する構成
となっており、置換バンクアドレス，つまり不良メモリ
セルが含まれる置換対象バンク領域のアドレスを記憶す
る置換バンクアドレス格納部３１０と、置換対象バンク
領域に含まれるメモリセルの個数に相当する数のデータ
を記憶可能な置換セルデータ記憶部３２０と、各ビット
に対応するセンスアンプ回路からのセンスセルデータの
うち置換すべきビットを指定する置換ビット指定データ
を記憶する置換ビット指定格納部３３０とから構成され
ている。

【００３７】また、このマスクＲＯＭ３００は上記マス
クＲＯＭ２００と同一構成の入力バッファ１１，プリロ
ウデコーダ１２，及びＸデコーダ１３からなる行選択手
段を有している。

【００３８】また、このマスクＲＯＭ３００は、入力ア
ドレス信号の列アドレス（Ａ０〜Ａ６）に対応した列の
メモリセルを選択する列選択手段を有している。この列
選択手段は、上記列アドレス（Ａ０〜Ａ６）を受ける入
力バッファ２１ａと、その出力に接続されたプリカラム
デコーダ（ＰＣＤ）２２ａと、該プリカラムデコーダ２
２ａの出力により上記主メモリ部１０の複数（１６ビッ
ト分）の列を選択するＹデコーダ部２３ａとから構成さ
れている。

【００３９】また、このＹデコーダ部２３ａは、上記各
メモリセルアレイＭＡ０〜ＭＡ１５に対応する複数のＹ
デコーダＹｄ０，Ｙｄ１，・・・，Ｙｄｍ，・・・，Ｙ
ｄ１５に分かれており、該各ＹデコーダＹｄ０〜Ｙｄ１
５からは、上記各メモリセルアレイＭＡ０〜ＭＡ１５に
て選択された１つの列における所定の行（ｉ番目）のメ
モリセルＭmiｔからの読出セルデータＤｍｂ（ｍ：０〜
１５の整数）が、各ビットに対応する出力データとして
読み出されるようになっている。

【００４０】上記各ＹデコーダＹｄ０〜Ｙｄ１５には、
各メモリセルアレイＭＡ０〜ＭＡ１５からの読出セルデ
ータＤ０ｂ〜Ｄ１５ｂをセンスするセンスアンプ回路Ｓ
Ａ０，ＳＡ１，・・・，ＳＡｍ，・・・，ＳＡ１５が接
続されている。これらのセンスアンプ回路ＳＡ０〜ＳＡ
１５のそれぞれには、置換ビット指定データに基づい
て、その個々のセンスアンプからのセンスセルデータＭ
ＤＡＴ０〜ＭＤＡＴ１５と、冗長回路部３００ａからの
置換セルデータＲＤＡＴとのいずれかを選択するセレク
タ回路ＳＬ０，ＳＬ１，・・・，ＳＬｍ，・・・，ＳＬ
１５が接続されている。

【００４１】そして、上記各セレクタ回路ＳＬ０〜ＳＬ
１５には、それぞれに対応する出力回路ＯＵＴ０，ＯＵ
Ｔ１，・・・，ＯＵＴｍ，・・・，ＯＵＴ１５（以下、
出力回路ＯＵＴ０〜ＯＵＴ１５とも記載する。）が接続
されており、各出力回路ＯＵＴ０〜ＯＵＴ１５は、該セ
レクタ回路ＳＬ０〜ＳＬ１５により選択された選択デー
タＤ０〜Ｄ１５に増幅等の信号処理を施して、出力セル
データＤＯ０〜ＤＯ１５として出力する構成となってい
る。

【００４２】次に動作について説明する。このような冗
長救済方式を採用したマスクＲＯＭ３００では、所定の
メモリセルアレイＭＡｍにおける所定のバンク領域内に
欠陥メモリセルがある場合、まず、欠陥メモリセルが存
在する置換対象となるバンク領域を指定するバンクアド
レス（Ａ０〜Ａ６，Ａ１１〜Ａ１９）を置換バンクアド
レス格納部３１０に記憶させておく。また、欠陥メモリ
セルが存在するメモリセルアレイが１６ビットデータの
どのビットに対応するかを示す、置換ビット指定データ
（Ｄ０〜Ｄ１５）を置換セルデータビット記憶部３３０
に記憶させておく。さらに、欠陥バンク領域における各
メモリセルに記憶されるべきデータを、バンク領域内の
位置（行方向の位置）に対応するアドレス（Ａ７〜Ａ１
０）に応じて、置換セルデータ記憶部３２０に記憶させ
ておく。

【００４３】そして、このマスクＲＯＭ３００の読み出
し時に、入力アドレス信号の行アドレス（Ａ７〜Ａ１
９）に基づいて、所定のバンク選択線ＢＳ０，ＢＳ１が
アクティブとなると、所定のバンク行Ｂｋのバンク領域
におけるバンク選択トランジスタＴＢ０，ＴＢ１が導通
して、該バンク行Ｂｋに属するバンク領域では、その内
部のメモリセルＭｍｉｔを構成するメモリトランジスタ
のソース及びドレインが副ビット線ＳＢ０，ＳＢ１、及
び副グランド線ＳＧを介して主ビット線ＭＢ０，ＭＢ
１、及び主グランド線ＭＧに接続されることとなる。ま
た、これと同時に所定のワード線ＷＬｉがアクティブと
なると、上記バンク行Ｂｋのバンク領域におけるｉ番目
の行のメモリセルが選択される。

【００４４】そして、上記入力アドレス信号の列アドレ
ス（Ａ０〜Ａ６）に基づいて、ＹデコーダＹｄｍによ
り、各メモリセルアレイＭＡｍにて所定のバンク列Ｃ
ｒ，つまりメモリセル列に対応する主ビット線が選択さ
れると、各ＹデコーダＹｄｍからは、各メモリセルアレ
イＭＡｍにて選択されたメモリセルＭｍｉｔ（ｔ＝ｒ）
の情報がＹデコーダＤｍｂとして各ビットに対応するセ
ンスアンプ回路ＳＡｍに読み出される。

【００４５】このとき、各メモリセルアレイＭＡｍにて
選択されたバンク領域に欠陥メモリセルが無ければ、各
ビットに対応するセレクタ回路ＳＬｍでは、センスセル
データＭＤＡＴｍが選択されることとなり、これがセレ
クタ出力Ｄｍとして各ビットに対応する出力回路ＯＵＴ
ｍに供給され、さらに該出力回路ＯＵＴｍから出力セル
データＤＯｍとして、マスクＲＯＭ３００におけるセル
データが出力される。

【００４６】一方、外部から与えられた入力アドレス
が、置換バンクアドレス格納部３１０に記憶されている
バンクアドレスに一致した場合には、対応する置換セル
データ記憶部３２０に記憶されているデータの内、アク
ティブとなったワード線に対応する位置の置換セルデー
タＲＤＡＴが読み出され、上記各セレクタ回路ＳＬｍに
供給される。また、このとき、各セレクタ回路ＳＬｍに
は、置換セルデータビット記憶部３３０から置換ビット
指定データが供給される。これにより置換すべきビット
に対応するセレクタ回路ＳＬｍでは、これに対応するメ
モリセルアレイＭＡｍからのセルデータＭＤＡＴｍを上
記置換セルデータＲＤＡＴに置き換えて出力回路ＯＵＴ
ｍに出力する。

【００４７】この場合に、同時に読み出すデータＤ０〜
Ｄ１５の内、ｍビット（０≦ｍ＜１６）のいずれのビッ
トの置換えも可能とするには、セレクタ回路を、主メモ
リ部の各メモリセルアレイＭＡｍからのセルデータＭＤ
ＡＴｍ（ｍ＝０〜１５の整数）と、置換セルデータＲＤ
ＡＴの切り換えが可能な構成とする必要がある。従っ
て、セレクタ回路群としては、複数ビット、例えばｍビ
ットのデータのどのビットのデータ置換も可能とするに
は、（ｍ＋１）ビットの多入力切り換え回路が必要にな
る。

【００４８】このようなバンク領域に対応する副ビット
線と、各バンク列に対応する主ビット線とを有する階層
的な構造のメモリセルアレイでは、その内部における１
つの欠陥箇所，例えば欠陥メモリセルの発生により、該
欠陥個所が含まれるバンク領域の他のメモリセルの読み
出しも困難となる。

【００４９】従って、上記のように、バンク領域に含ま
れる、副ビット線及び副グランド線につながるメモリセ
ル群を１単位として、欠陥の救済を行うことにより効率
的に救済することができる。

【００５０】なお、上記説明では、マスクＲＯＭとして
ＮＯＲ型マスクＲＯＭについて説明したが、ＮＡＮＤ型
マスクＲＯＭである縦型のＲＯＭにおいても、バンク領
域を一連の縦列する所定数のメモリセル群に対して設定
することにより、同様の効果が得られる。

【００５１】

【発明が解決しようとする課題】ところで、このように
ページアクセスモードを有する読み出し専用メモリで
は、ページアクセス時にはページアドレスの変化からセ
レクタの切り換えに要する時間のみで出力が確定し、極
めて高速な読み出しが可能である。しかし、このような
ページモードを有するマスクＲＯＭに冗長回路方式を採
用した場合、冗長データの読み出しには冗長メモリのア
クセス時間及び切り換え回路の動作時間が必要になり、
ページアクセス時間より長くなるため、ページアクセス
時に冗長メモリの読み出しが生じると、アクセス時間が
律速される。

【００５２】このようにページモード等の高速アクセス
モードを有する不揮発性メモリにおいて、冗長回路を設
けた合、冗長データの読み出し及び置き換えに要するデ
ータアクセスの遅延により、ページアクセス時のアクセ
スタイムの高速化が困難になる。

【００５３】この発明は上記のような問題点を解決する
ためになされたもので、高速読み出しモードにてアクセ
スタイムの遅れを招くことなく欠陥メモリセルに対する
データの救済処理を行うことができる半導体記憶装置を
得ることを目的とする。

【００５４】

【課題を解決するための手段】この発明（請求項１、
２）に係る半導体記憶装置は、複数のメモリセルをマト
リクス状に配置してなり、データを記憶する主メモリ部
と、該主メモリ部における所定のメモリセルのセルデー
タと置換すべき置換セルデータが記憶される置換セルデ
ータ記憶部、及び入力アドレスに基づいてデータ置換の
ための制御信号を発生する制御信号発生部を有する冗長
メモリ部と、該入力アドレスに基づいて同時に所定数の
メモリセルを、該主メモリ部の所定のページに対応する
複数のメモリセルとして選択するメモリセル選択手段
と、該選択された複数のアドレス分に相当するメモリセ
ルのセルデータをページデータとして同時にセンスする
センスアンプ手段とを備えている。

【００５５】また、この半導体記憶装置は、該冗長メモ
リ部からの置換セルデータ及び制御信号を受けるととも
に、該センスアンプ手段からのページデータを受け、該
制御信号に基づいて、該ページデータに置き換えの必要
なセルデータが含まれている場合は、該当するセルデー
タを該置換セルデータと置き換えた置換ページデータを
出力し、該センスアンプ手段からのページデータに置き
換えの必要なセルデータが含まれていない場合は、該セ
ンスアンプ手段の出力であるページデータをそのまま出
力するデータ置換手段と、該データ置換手段から出力さ
れるページデータより該入力アドレスに基づいて順次切
り換えて対応するデータを出力するデータ選択手段とを
備えている。

【００５６】そして、この半導体記憶装置は、該冗長メ
モリ部から該データ置換手段への置換セルデータ及び制
御信号の供給は、該入力アドレスの確定タイミングか
ら、該センスアンプ手段の出力であるページデータの確
定タイミングまでの間に行われるよう構成されている。
そのことにより上記目的が達成される。

【００５７】この発明（請求項２）は、請求項１記載の
半導体記憶装置において、前記主メモリ部を、セルデー
タが読み出される際のメモリ領域の単位となる、所定数
のメモリセルが含まれる複数のバンク領域に区分された
構成とし、前記冗長メモリ部の置換セルデータ記憶部
を、置換対象となるメモリセルの属する置換対象バンク
領域内のすべてのメモリセルに対応する置換セルデータ
が含まれるよう、該バンク領域単位でもって該置換セル
データを記憶するようにしたものである。また、この半
導体記憶装置では、該冗長メモリ部の制御信号発生部
は、前記入力アドレスに基づいて、マトリクス配置の同
時に選択された複数のメモリセルの行と、該置換対象と
なるメモリセルの属する置換対象バンク領域とが重なる
か否かを判定する判定手段を有し、該選択されたメモリ
セルの行と該置換対象バンク領域とが重なるとき、前記
データ置換手段を、該セルデータと置換セルデータとの
置き換えが行われるよう制御する構成となっている。

【００５８】この発明（請求項１、２）は、前記に記載
の半導体記憶装置において、前記冗長メモリ部の制御信
号発生部を、前記主メモリ部における置換対象となるメ
モリセルが含まれる置換対象ページを指定するためのペ
ージ指定アドレスを記憶する置換ページ指定格納部を有
し、前記入力アドレスのページ指定部分が該ページ指定
アドレスと一致したとき、前記データ置換手段を、該セ
ルデータと置換セルデータとの置き換えが行われるよう
制御する構成としたものである。

【００５９】この発明（請求項１、２）は、前記に記載
の半導体記憶装置において、前記主メモリ部を、複数ビ
ットのデータが記憶可能となるよう、該データの各ビッ
トに対応する、それぞれメモリセルがマトリクス状に配
列されている複数のメモリセルアレイを有するものと
し、前記メモリセル選択手段を、該データの各ビットに
対応させて設けられ、対応するメモリセルアレイにおけ
る１つのページを構成するメモリセルの属する列を同時
選択する複数の列選択手段を有するものとしたものであ
る。

【００６０】また、この半導体記憶装置では、前記セン
スアンプ手段は、該データの各ビットに対応させて設け
られ、対応する列選択手段により選択された複数のメモ
リセルのセルデータをページデータとして同時にセンス
する、複数のセンスアンプからなる複数のセンスアンプ
回路群から構成されている。前記データ置換手段は、該
データの各ビットに対応させて設けられ、前記制御信号
に基づいて、対応するセンスアンプ回路群からの出力で
あるページデータに対して、必要に応じてデータ置換処
理を行う複数の置換回路から構成されている。前記デー
タ選択手段は、該データの各ビットに対応させて設けら
れ、該入力アドレスに基づいて、対応する置換回路から
出力されるページデータにおける、個々のメモリセルに
対応するセルデータを順次切り換えて出力する複数の選
択回路から構成されている。

【００６１】さらに、前記冗長メモリ部の制御信号発生
部は、前記置換ページ指定格納部に加えて、置換対象ペ
ージにおける置換対象となるメモリセルを指定するペー
ジ内ワード指定アドレスを記憶するページ内ワード指定
格納部と、該主メモリ部から読み出される複数ビットの
データにおける置換対象となる置換ビットを指定する置
換ビット指定データを記憶する置換ビット指定格納部と
を有し、前記入力アドレスのページ指定部分が、該置換
ページ指定格納部に記憶されているページ指定アドレス
と一致したとき、該ページ内ワード指定アドレス及び該
置換ビット指定データを該各置換回路に出力する構成と
なっている。

【００６２】この発明（請求項３、４）は、請求項１、
２記載の半導体記憶装置において、前記置換ページ指定
格納部を、１つのページ指定アドレスを記憶するページ
指定記憶回路を複数有するものとし、前記ページ内ワー
ド指定格納部を、１つのページ内ワード指定アドレスを
記憶するページ内ワード指定記憶回路を複数有するもの
とし、前記置換ビット指定格納部を、１つの置換ビット
指定データを記憶する置換ビット指定格納回路を複数有
するものとし、前記置換セルデータ記憶部を、１つの置
換セルデータを記憶する置換セルデータ記憶回路を複数
有するものとし、さらに、前記データ置換手段を、該ペ
ージ内ワード指定アドレス及び置換ビット指定データに
基づいて、複数のページデータに対するセルデータの置
き換えを可能な構成としたものである。

【００６３】この発明（請求項５、６）は、請求項１、
２記載の半導体記憶装置において、前記データ置換手段
を、前記複数ビットのデータの各ビット毎に設けられ
た、前記制御信号に基づいて、対応するセンスアンプ回
路群からの出力であるページデータに対して、必要に応
じてデータ置換処理を行う複数の置換回路からなるマル
チプレクサ回路としたものである。

【００６４】この発明（請求項７）は、請求項１ないし
６のいずれかに記載の半導体記憶装置において、前記各
置換回路を、前記対応するセンスアンプ回路群から出力
されたページデータと、前記置換セルデータ記憶部に記
憶されている置換セルデータとを入力とし、前記ページ
内ワード指定アドレス及び置換ビット指定データがアク
ティブであるとき、該センスアンプ回路群からのページ
データを構成する各メモリセルのセルデータを、該置換
セルデータ記憶部における置換セルデータに書き換え、
前記ページ内ワード指定アドレス及び置換ビット指定デ
ータが非アクティブであるとき、該センスアンプ回路群
からのページデータをそのまま出力する構成としたもの
である。

【００６５】この発明（請求項８）は、請求項１ないし
７のいずれかに記載の半導体記憶装置において、１つの
冗長メモリ部の置換ページ指定格納部を、置換ページ指
定アドレスが１つだけ記憶されるよう構成したものであ
る。

【００６６】この発明（請求項９）は、請求項１ないし
８のいずれかに記載の半導体記憶装置において、前記冗
長回路部を複数備え、所定のセンスアンプ回路群から読
み出される１つのページデータにおける複数のメモリセ
ルのセルデータを、少なくとも２つ以上書き換え可能に
構成したものである。

【００６７】この発明（請求項１０）は、請求項１ない
し９のいずれかに記載の半導体記憶装置において、前記
各バンク領域におけるメモリセル群を、前記ページを構
成するメモリセルの配列方向と直交する方向に一列に並
ぶ複数のメモリセルから構成したものである。

【００６８】以下、本発明の作用について説明する。

【００６９】この発明（請求項１）においては、冗長メ
モリ部からデータ置換手段への置換セルデータ及び制御
信号の供給が、入力アドレスの確定タイミングから、セ
ンスアンプ手段の出力であるページデータの確定タイミ
ングまでの間に行われるよう構成したから、高速読み出
しモードにてアクセスタイムの遅れを招くことなく欠陥
メモリセルに対するデータの救済処理を行うことができ
る。この発明（請求項２）においては、主メモリ部を、
セルデータが読み出される際のメモリ領域の単位となる
複数のバンク領域に区分し、冗長メモリ部の置換セルデ
ータ記憶部には、該バンク領域単位でもって置換セルデ
ータを記憶するようにしたので、該バンク領域のメモリ
セルが対応する副ビット線に接続されている構成では、
１つのメモリセルの欠陥により欠陥メモリセルと同じ副
ビット線につながる他のメモリセルの読み出しが困難と
なることから、メモリセルアレイにおける欠陥部分の救
済を効果的に行うことができる。

【００７０】また、冗長メモリ部の制御信号発生部で
は、同時に選択された複数のメモリセルの行と、置換対
象となるメモリセルの属する置換対象バンク領域との重
なりを判定して、データ置換手段でのセルデータと置換
セルデータとの置き換えを制御するので、置換するか否
かの判定がバンク領域単位で行われることとなり、置換
するか否かの判定がメモリセル単位で行われる場合に比
べてその判定に要する時間を短縮できる。

【００７１】この発明（請求項１、２）においては、入
力アドレスのページ指定部分が置換ページ指定格納部の
ページ指定アドレスと一致したとき、データ置換手段で
のセルデータと置換セルデータとの置き換えが行われる
ようにしたので、入力アドレスの一部の判定により、置
換を行うか否かの判定をすばやく行うことができる。

【００７２】この発明（請求項１、２）においては、入
力アドレスのページ指定部分が、置換ページ指定格納部
に記憶されているページ指定アドレスと一致したとき、
ページ内ワード指定アドレス及び置換ビット指定データ
を、出力データの各ビットに対応する複数の置換回路に
出力するようにしたので、出力データのいずれのビット
に対応するページデータについても、欠陥メモリセルの
セルデータの置換も可能となる。

【００７３】この発明（請求項３、４）においては、欠
陥部分の救済を行うための冗長回路部を、置換ページ指
定記憶回路、ページ内ワード指定記憶回路、置換ビット
指定格納回路、及び置換セルデータ記憶回路をそれぞれ
複数組有するものとしたので、各ビットに対応する複数
のページデータに対するデータ置換処理を行うことがで
きる。

【００７４】この発明（請求項５、６）において、各ビ
ットのページデータに対するデータ置換処理を行うデー
タ置換手段として、ページデータを構成する複数のセル
データの１つを置換セルデータに置き換える各ビットに
対応する複数の置換回路からなるマルチプレクサ回路を
用いたので、データ置換手段をコンパクトで簡単な回路
構成により実現できる。

【００７５】この発明（請求項７）においては、データ
置換手段を構成する各置換回路を、ページ内ワード指定
アドレス及び置換ビット指定データの信号レベルに応じ
て、セルデータの置換処理を行うようにしたので、所定
のビットのページデータにおける所定のワードに対応す
る記憶データの置換を行うことができる。

【００７６】この発明（請求項８）においては、１つの
冗長メモリ部の置換ページ指定格納部を、置換ページ指
定アドレスが１つだけ記憶されるよう構成したので、置
換すべきメモリセルのアドレスの記憶容量を小さく抑え
つつ、１つのページに属する複数のメモリセルのセルデ
ータの置換が可能となる。

【００７７】この発明（請求項９）においては、冗長回
路部を複数備え、所定のセンスアンプ回路群から読み出
される１つのページデータにおける複数のメモリセルの
セルデータを、少なくとも２つ以上書き換え可能に構成
したので、所定のビットに対応するページデータにおけ
る欠陥個所（欠陥ワード）を少なくとも２つ救済でき
る。

【００７８】この発明（請求項１０）においては、各バ
ンク領域におけるメモリセル群を、ページを構成するメ
モリセルの配列方向と直交する方向に一列に並ぶ複数の
メモリセルから構成したので、メモリセルの行アドレス
より情報量の少ないバンク領域の行アドレスと、メモリ
セルの列アドレスより情報量の少ないページ指定アドレ
スとに基づいて、置換セルデータ記憶部からの置換セル
データの読み出しを短時間で行うことができる。

【００７９】

【発明の実施の形態】

（実施形態１）図１は、本発明の実施形態１による半導
体記憶装置としてマスクＲＯＭを説明するためのブロッ
ク図であり、図２は、このマスクＲＯＭの主メモリ部を
構成するメモリセルアレイの詳細な構成を示す図であ
る。

【００８０】図において、１０１は、冗長救済方式を採
用したページモードを有する本実施形態１のマスクＲＯ
Ｍであり、入力アドレス信号（Ａ０〜Ａ１９）を受け、
１６ビットの出力データＤＯを出力する構成となってい
る。このマスクＲＯＭ１０１は、従来のページモードを
搭載したマスクＲＯＭ２００と同様、メモリセルＭmijn
がマトリクス状に配列された主メモリ部１０を有してお
り、該主メモリ部１０は、出力データＤＯの各ビットに
対応するメモリセルアレイＭＡ０〜ＭＡ１５に分割され
ており、各メモリセルアレイＭＡ０〜ＭＡ１５からは、
上記出力データＤＯの各ビットに対応するセルデータＤ
Ｏ０〜ＤＯ１５が出力されるようになっている。

【００８１】また、上記マスクＲＯＭ１０１は、従来の
マスクＲＯＭ２００と同一構成の行選択手段及び列選択
手段を有している。つまり、該行選択手段は、入力アド
レス信号の行アドレス（Ａ７〜Ａ１９）に対応した行の
メモリセルを選択するものであり、該行アドレス（Ａ７
〜Ａ１９）を受ける入力バッファ１１と、その出力に接
続されたプリロウデコーダ（ＰＲＤ）１２と、該プリロ
ウデコーダ１２の出力に基づいて上記主メモリ部１０の
行を選択するＸデコーダ１３とから構成されている。ま
た、上記列選択手段は、上記入力アドレス信号の列アド
レス（Ａ３〜Ａ６）に対応した複数の列のメモリセルを
選択するものであり、該列アドレス（Ａ３〜Ａ６）を受
ける入力バッファ２１と、その出力に接続されたプリカ
ラムデコーダ（ＰＣＤ）２２と、該プリカラムデコーダ
２２の出力により上記メモリセルアレイ１０の複数の列
を選択するＹデコーダ部２３とから構成されている。

【００８２】また、上記Ｙデコーダ部２３は、上記各メ
モリセルアレイＭＡ０〜ＭＡ１５に対応する複数のＹデ
コーダＹＤ０〜ＹＤ１５からなり、各ＹデコーダＹＤ０
〜ＹＤ１５からは、上記各メモリセルアレイＭＡ０〜Ｍ
Ａ１５にて同時に選択された同一行の複数の列における
メモリセルＭmij0，Ｍmij1，・・・，Ｍmijn，・・・，
Ｍmij7（ｍ：０〜１５の整数）からの読出セルデータＤ
ｍＢ０，ＤｍＢ１，・・・，ＤｍＢｎ，・・・，ＤｍＢ
７（ｍ：０〜１５の整数）が、例えばｈ番地のページＰ
（ｈ）のページデータＰＤ（ｈ）として出力されるよう
になっている。

【００８３】上記各ＹデコーダＹＤ０〜ＹＤ１５には、
従来のマスクＲＯＭ２００と同様、各メモリセルアレイ
ＭＡ０〜ＭＡ１５からの読出データＤ０Ｂｎ〜Ｄ１５Ｂ
ｎ（ｎ：０〜７の整数）をセンスする、それぞれ複数個
（８個）のセンスアンプからなるセンスアンプ回路群Ｓ
ＡＧ０〜ＳＡＧ１５が接続されている。

【００８４】このように本実施形態のマスクＲＯＭ１０
１では、主メモリ部１０，行選択手段，列選択手段，及
びセンスアンプ回路群ＳＡＧ０〜ＳＡＧ１５は、従来の
マスクＲＯＭ２００と同一の構成となっており、それぞ
れの具体的な構成についても全く同一となっている。

【００８５】上記メモリセルアレイＭＡｍ及びＹデコー
ダＹＤｍについて簡単に説明すると、メモリセルアレイ
ＭＡｍは、複数のバンク領域１０ａに区分され、該バン
ク領域１０ａは、縦方向に５１２個、横方向に１２８個
並んでいる。各バンク領域１０ａ内には、縦方向に連続
して並ぶ１６個のメモリセルが配置されている。また、
横方向に一列に並ぶ複数のバンク領域１０ａからなるバ
ンク列Ｒｋ毎に、１６本のワード線ＷＬ０〜ＷＬ１５が
設けられており、各ワード線ＷＬｉ（ｉ＝０〜１５の整
数）はそれぞれ、該バンク領域１０ａにおける各メモリ
セルＭmijn（ｉ＝０〜１５の整数）を構成するトランジ
スタ（メモリトランジスタ）のゲートに接続されてい
る。

【００８６】このメモリセルアレイＭＡｍでは、各バン
ク領域１０ａに対応させて、拡散層からなる副ビット線
ＳＢ０，ＳＢ１、及び副グランド線ＳＧが設けられてお
り、該バンク領域１０ａ内のメモリトランジスタ（メモ
リセル）Ｍmijnのソース，ドレインが上記副ビット線及
び副グランド線に接続されている。ここで、副ビット線
は個々のバンク領域１０ａ毎に設けられ、副グランド線
は隣接する２つのバンク領域１０ａ毎に設けられてい
る。

【００８７】また、縦方向に並ぶバンク領域１０ａがな
す各バンク列Ｃｒに対応させて、金属層からなる主ビッ
ト線ＭＢ０，ＭＢ１、及び主グランド線ＭＧが設けられ
ており、対応するバンク列のバンク領域１０ａの副ビッ
ト線ＳＢ０，ＳＢ１がバンク選択トランジスタＴＢ０を
介して主ビット線ＭＢ０，ＭＢ１に接続され、対応する
バンク列のバンク領域１０ａの副グランド線ＳＧがバン
ク選択トランジスタＴＢ１を介して主ビット線ＭＧに接
続されている。

【００８８】そして、上記バンク選択トランジスタＴＢ
０，ＴＢ１のゲートには、バンク選択線ＢＳ０，ＢＳ１
が接続されており、これらのバンク選択線ＢＳ０，ＢＳ
１及び上記ワード線ＷＬ０〜ＷＬ１５は、上記Ｘデコー
ダ１３により駆動されるようになっている。

【００８９】また、上記各バンク列に対応する主ビット
線ＭＢは、図１４に示すように、バンク領域の１６列毎
に１つのグループを形成しており、各グループにおける
第１〜第１６番目の主ビット線ＭＢｊ（ｊ＝０〜１５の
整数）はそれぞれ、ＹデコーダＹＤｍのカラム選択トラ
ンジスタＴＣｊ（ｊ＝０〜１５の整数）を介して、該Ｙ
デコーダＹＤｍの、上記各グループに対応する出力端子
Ｙｊ（ｊ＝０〜１５の整数）に接続されている。上記カ
ラム選択トランジスタＴＣ０〜ＴＣ１５のゲートにはそ
れぞれ、カラム選択線ＣＳ０〜ＣＳ１５が接続されてお
り、これらのカラム選択線ＣＳ０〜ＣＳ１５は、上記プ
リカラムデコーダ２２により駆動されるようになってい
る。

【００９０】このような構成により、Ｘデコーダ１３に
より行アドレス（Ａ７〜Ａ１９）に基づいて、所定のバ
ンク選択線ＢＳ０及びＢＳ１及び所定のワード線ＷＬｉ
が選択されると、所定のバンク行Ｒｋが選択され、該選
択されたバンク行Ｒｋの各バンク領域１０ａにおける所
定行のメモリセルが選択される。さらに、プリカラムデ
コーダ２２により列アドレス（Ａ３〜Ａ６）に基づいて
所定のカラム選択線ＣＳｊが選択されると、上記各グル
ープにおける所定の主ビット線ＭＢｊが選択される。こ
のようにして、上記行アドレス（Ａ７〜Ａ１９）及び列
アドレス（Ａ３〜Ａ６）により、各ＹデコーダＹＤｍか
らは、各ビットに対応するメモリセルアレイＭＡｍにお
けるメモリセルＭmij0〜Ｍmij7のデータが、１つのペー
ジデータ，つまりデータＤｍＢ０〜ＤｍＢ７としてセン
スアンプ回路群ＳＡＧｍに出力される。

【００９１】なお、上記説明では、メモリセルアレイＭ
Ａｍと、これに対応するＹデコーダＹＤｍとについて詳
細な構成を示したが、その他のメモリセルアレイ及びこ
れらに対応するＹデコーダについても、上述したメモリ
セルアレイＭＡｍ及びＹデコーダＹＤｍと全く同様な構
成となっている。

【００９２】また、本実施形態のマスクＲＯＭ１０１
は、欠陥メモリセルの救済を行うための冗長回路部（冗
長メモリ部）１０１ａを有している。この冗長回路部１
０１ａは、従来のマスクＲＯＭ２００と同様、上記バン
ク領域１０ａを１単位として置換セルデータを格納する
構成となっている。

【００９３】この冗長回路部１０１ａは、不良メモリセ
ルを含んだバンク領域に対応するページ（以下、置換対
象ページともいう。）のアドレスを置換ページアドレス
として記憶し、入力アドレスと置換ページアドレスが一
致したとき、置換対象ページを指定するページ指定アド
レスを出力する置換ページ指定格納部１１０と、不良メ
モリセルが含まれる置換対象バンク領域のすべてのメモ
リセルに対応する置換セルデータを記憶する置換セルデ
ータ記憶部１２０と、置換対象ページのページデータを
構成するセルデータ（ワード）のうちの置換すべきワー
ドを指定するページ内ワード指定アドレスを記憶するペ
ージ内ワード指定格納部１３０と、アクセスデータの各
ビットに対応する複数のセンスアンプ回路群ＳＡＧｍ
（ｍ＝０〜１５）からのセンスセルデータＤｍＳｘ（Ｄ
ｍＳｘ：ＤｍＳ０〜ＤｍＳ７）（ｍ＝０〜１５）のうち
置換すべきビットｍを指定する置換ビット指定データを
記憶する置換ビット指定格納部１４０とから構成されて
いる。なお、これらの格納部や記憶部１１０，１２０，
１３０，１４０の詳細な回路構成については、図４，図
５，図６，図７にそれぞれ記載されており、後述するこ
ととする。

【００９４】そして、本実施形態１のマスクＲＯＭ１０
１は、上述した各ビットのセンスアンプ回路群ＳＡＧ
０，ＳＡＧ１，・・・，ＳＡＧｍ，・・・，ＳＡＧ１５
に対応して設けられたマルチプレクサ回路ＭＰ０，ＭＰ
１，・・・，ＭＰｍ，・・・，ＭＰ１５を有している。
このマルチプレクサ回路ＭＰ０〜ＭＰ１５は、各センス
アンプ回路群ＳＡＧ０〜ＳＡＧ１５からのセンスセルデ
ータＤ０Ｓｎ〜Ｄ１５Ｓｎ（ｎ：０〜７の整数）と、上
記冗長回路部１０１ａの記憶部１２０からの置換セルデ
ータＲＤＡＴとをデータ入力とし、該冗長回路部１０１
ａの各格納部１３０，１４０からのページ内ワード指定
アドレスＲＷＤｎ，置換ビット指定データＲＤｍに基づ
いて、置換対象ページデータにおける置換対象ワードを
該置換セルデータＲＤＡＴに置き換える信号処理を行う
よう構成されている。

【００９５】図３は上記マルチプレクサ回路の具体的な
回路構成を説明するための図であり、例えば、マルチプ
レクサ回路ＭＰｍは、図３（ａ）に示すように、センス
アンプ回路群ＳＡＧｍからのセンスセルデータＤｍＳｎ
（ｎ：０〜７の整数）と、冗長回路部１０１ａからの置
換セルデータＲＤＡＴとの置き換えを行う複数の置換回
路ＭＰＸｎ（ｎ：０〜７の整数）から構成されている。

【００９６】さらに、置換回路ＭＰＸｎは、図３（ｂ）
に示すように、その置換セルデータＲＤＡＴの入力ノー
ド１５０ａとその出力ノード１５０ｃとの間に直列に接
続された第１，第２のＮ型ＭＯＳトランジスタ１５１
ａ，１５２ａと、そのセンスセルデータＤｍＳｎの入力
ノード１５０ｂとその出力ノード１５０ｃとの間に並列
に接続された第１，第２のＰ型ＭＯＳトランジスタ１５
１ｂ，１５２ｃとから構成されている。そしてこの置換
回路ＭＰＸｎでは、上記第１のＮ型及びＰ型ＭＯＳトラ
ンジスタ１５１ａ，１５１ｂのゲートには、上記置換ワ
ード選択線ＲＷＤｎが、上記第２のＮ型及びＰ型ＭＯＳ
トランジスタ１５２ａ，１５２ｂのゲートには、上記置
換ビット選択線ＲＤｎが接続されており、図３（ｃ）の
表に示すように、これらの選択線ＲＷＤｎ及びＲＤｎの
信号レベルに基づいて、センスデータＤｍＳｎをそのま
ま出力するか、これを置換セルデータＲＤＡＴに置き換
えて出力するかの切換が行われるようになっている。な
お、図３（ｃ）中、ＤｍＷｎは、マルチプレクサ回路Ｍ
Ｐｍの置換回路ＭＰＸｎの出力であり、“Ｌ”，“Ｈ”
は、それぞれ選択線ＲＷＤｎ及びＲＤｎの信号レベルが
ローレベル，ハイレベルであることを示し、“Ｘ”は、
選択線ＲＷＤｎ及びＲＤｎの信号レベルがいずれのレベ
ルでもよいことを示している。

【００９７】また、本実施形態のマスクＲＯＭ１０１
は、上記各ビットに対応したマルチプレクサ回路ＭＰ０
〜ＭＰ１５の出力Ｄ０Ｗｎ〜Ｄ１５Ｗｎ（ｎ：０〜７の
整数）を選択するセレクタ回路ＳＬＮ０〜ＳＬＮ１５を
有しており、上記各セレクタ回路ＳＬＮ０〜ＳＬＮ１５
には、それぞれに対応する出力回路ＯＵＴ０〜ＯＵＴ１
５が接続されている。これらの各出力回路ＯＵＴ０〜Ｏ
ＵＴ１５は、該セレクタ回路ＳＬＮ０〜ＳＬＮ１５によ
り選択された選択データＤ０〜Ｄ１５に増幅等の信号処
理を施して、出力セルデータＤＯ０〜ＤＯ１５として出
力する構成となっている。

【００９８】続いて、上述した冗長回路部１０１ａにお
ける格納部や記憶部１１０，１２０，１３０，１４０の
具体的な回路構成について説明する。

【００９９】図４は上記置換ページ指定格納部１１０の
具体的な回路構成を示す図である。この置換ページ指定
格納部１１０は、入力アドレス信号のページ指定部分
（Ａ３〜Ａ６，Ａ１１〜Ａ１９）を、これらの信号（Ａ
３〜Ａ６，Ａ１１〜Ａ１９）とその反転信号（／Ａ３〜
／Ａ６，／Ａ１１〜／Ａ１９）に対応する２６個のペー
ジ判定信号Ｐ１，Ｐ２，・・・，Ｐａ（ａ＝２６）に変
換するアドレスデコーダ１１０ａと、該アドレスデコー
ダ１１０ａの出力に基づいて、記憶している置換対象ペ
ージアドレスと入力アドレス信号におけるページ指定部
分との一致判定を行う複数のページ記憶判定回路ＡＭ１
〜ＡＭｊとから構成されている。ここで、ページ記憶判
定回路ＡＭｊの個数ｊは、欠陥メモリセルの統計的な発
生率等を参考にして決定するが、このような欠陥メモリ
セルの発生率が非常に小さい場合は、ページ記憶判定回
路は１つだけでもよい。

【０１００】例えば、ページ記憶判定回路ＡＭｊは、内
部信号ノード１ｃと電源との間に接続されたＰ型ドライ
ブトランジスタ１ａと、一端が接地された複数のＮ型ス
イッチトランジスタＡＳ１ｊ，・・・，ＡＳａｊ（ａ＝
２６）と、該スイッチトランジスタＡＳ１ｊ〜ＡＳａｊ
の他端と、上記内部信号ノード１ｃとの間に接続された
複数のヒューズ素子ＡＦ１ｊ，・・・，ＡＦａｊ（ａ＝
２６）とを有している。

【０１０１】上記Ｐ型ドライブトランジスタ１ａはその
ゲートが接地され、常に導通状態となっており、また上
記Ｎ型スイッチトランジスタＡＳ１ｊ〜ＡＳａｊは、そ
れぞれのゲートには、上記ページ判定信号Ｐ１〜Ｐａが
印加されるようになっている。

【０１０２】また、上記ページ記憶判定回路ＡＭｊの内
部信号ノード１ｃには、直列接続の２段のインバータ回
路からなる出力バッファ１ｂが接続されており、該出力
バッファ１ｂを介して、ページ判定結果としてページ指
定アドレスが置換ページ選択線ＲＰＧｊに出力されるよ
うになっている。

【０１０３】なお、ここでは、ページ記憶判定回路ＡＭ
ｊについてその具体的構成を説明したが、他のページ記
憶判定回路ＡＭ１，・・・も、図５に示すようにこれと
全く同一の構成となっている。

【０１０４】次に、この置換ページ指定格納部１１０に
よる置換対象ページアドレスの設定方法について簡単に
説明する。

【０１０５】例えば、ｈ番目のページＰ（ｈ）を置換対
象ページとする場合、置換対象ページアドレスとして置
換ページ指定格納部１１０のページ記憶判定回路ＡＭｊ
（ｊ＝１）に記憶すべきデータが、Ａ３（Ｐ１）＝１，
／Ａ３（Ｐ２）＝０，Ａ４（Ｐ３）＝０，／Ａ４（Ｐ
４）＝１，・・・，Ａ１１（Ｐ９）＝０，／Ａ１１（Ｐ
１０）＝１，・・・，Ａ１９（Ｐ２５）＝０，／Ａ１９
（Ｐ２６）＝１であるとすると、該ページ記憶判定回路
ＡＭｊのヒューズ素子ＡＦ１ｊ〜ＡＦａｊの切断状態
を、ＡＦ１ｊ（切断），ＡＦ２ｊ（非切断），ＡＦ３ｊ
（非切断），ＡＦ４ｊ（切断），・・・，ＡＦ９ｊ（非
切断），ＡＦ10ｊ（切断）・・・，ＡＦ25ｊ（非切
断），ＡＦ26ｊ（切断）となるよう設定する。ここで、
置換対象アドレス（Ａ３〜Ａ６，Ａ１１〜Ａ１９）は、
１つのバンク領域と重なるページに対して共通するもの
である。なお上記ヒューズ素子の切断はレーザ光照射等
による溶断により行う。

【０１０６】また、他のページＰ（ｈ’）やページＰ
（ｈ”）等を置換対象ページとしてページアドレスを記
憶する場合は、上記ページ記憶判定回路ＡＭｊ（ｊ＝
１）とは別のページ記憶判定回路ＡＭｊ（ｊ＝２），Ａ
Ｍ（ｊ＝３）を用いて行う。

【０１０７】そして上記のように置換対象ページアドレ
スをページ記憶判定回路ＡＭｊに設定した場合、アドレ
スデコーダ１１０ａの出力Ｐ１〜Ｐａが、上記格納部１
１０のページ記憶判定回路ＡＭｊに記憶されている置換
対象ページアドレスと一致したときは、いずれのスイッ
チトランジスタＡＳ１ｊ〜ＡＳａｊも非導通となり、該
判定回路ＡＭｉの置換ページ選択線ＲＰＧｊがアクティ
ブとなる。つまり、該判定回路ＡＭｉから上記ページＰ
（ｈ）を指定するページ指定アドレスが出力される。

【０１０８】一方、アドレスデコーダ１１０ａの出力Ｐ
１〜Ｐａが、上記格納部１１０のページ記憶判定回路Ａ
Ｍｊに記憶されている置換対象ページアドレスと不一致
であるときは、スイッチトランジスタＡＳ１ｊ〜ＡＳａ
ｊの少なくとも１つが導通し、該回路の置換ページ選択
線ＲＰＧｊが非アクティブとなり、ページＰ（ｈ）の選
択は行われないこととなる。また、アドレスデコーダ１
１０ａの出力が、上記格納部１１０のいずれのページ記
憶判定回路ＡＭｊにおける置換対象ページアドレスとも
一致しないときは、置換対象ページの指定は行われず、
この場合は、センスアンプ回路群に読み出されたページ
データには欠陥ワードが含まれていないので、データの
置換は行われない。

【０１０９】次に上記置換セルデータ記憶部１２０の具
体的を回路構成について説明する。図５は上記置換セル
データ記憶部１２０の具体的な回路構成を示しており、
この置換セルデータ記憶部１２０は、入力アドレス信号
におけるバンク領域１０ａ内の縦方向の位置，つまりバ
ンク領域１０ａ内のワード線Ｗｉを指定する部分（Ａ７
〜Ａ１０）を１６個のバンク内位置指定信号Ｑ１，・・
・，Ｑｂ（ｂ＝１６）に変換するアドレスデコーダ１２
０ａと、該アドレスデコーダ１２０ａの出力及び上記置
換ページ指定格納部１１０からのページ指定アドレスに
基づいて、記憶している置換セルデータを出力ノード２
ｃに出力する複数のデータ記憶回路ＤＭ１，・・・，Ｄ
Ｍｊを有している。ここで、データ記憶回路ＤＭｊの個
数ｊは、上記ページ記憶判定回路ＡＭｊの個数と同一と
する。

【０１１０】また、上記出力ノード２ｃと電源との間に
はＰ型ドライブトランジスタ２ａが接続されており、こ
のＰ型ドライブトランジスタ２ａはそのゲートが接地さ
れ、常に導通状態となっている。該出力ノード２ｃに
は、直列接続の２段のインバータ回路からなる出力バッ
ファ２ｂが接続されており、この出力バッファ２ｂを介
して、上記各データ記憶回路ＤＭｊのデータが置換セル
データＲＤＡＴとして出力されるようになっている。

【０１１１】そして、例えばデータ記憶回路ＤＭｊは、
上記出力ノード２ｃと内部信号ノード２ｄとの間に接続
され、そのゲートに上記ページ記憶判定回路ＡＭｊの置
換ページ選択線ＲＧＰｊを介して上記ページ指定アドレ
スＲＰＧｊが印加されるページ指定用のＮ型スイッチト
ランジスタＳＴｊと、一端が接地された複数のワード線
指定用のＮ型スイッチトランジスタＤＳｊ１，・・・，
ＤＳｊｂ（ｂ＝１６）と、該スイッチトランジスタＤＳ
ｊ１〜ＤＳｊｂの他端と、上記内部信号ノード２ｄとの
間に接続された複数のヒューズ素子ＤＦｊ１，・・・，
ＤＦｊｂ（ｂ＝１６）とを有している。ここで上記スイ
ッチトランジスタＤＳｊ１〜ＢＳｊｂは、それぞれのゲ
ートには、上記アドレスデコーダ１２０ａからのバンク
内位置指定信号Ｑ１〜Ｑｂが印加されるようになってい
る。

【０１１２】なお、ここでは、データ記憶回路ＢＭｊに
ついてその具体的な構成を説明したが、他のデータ記憶
回路ＤＭ１，・・・も、図５に示すようにこれと全く同
一の構成となっている。

【０１１３】次に、上記置換セルデータ記憶部１２０に
よる置換セルデータの設定方法について簡単に説明す
る。

【０１１４】例えば、上記ページＰ（ｈ）を構成する所
定のメモリセルに欠陥がある場合、該ページＰ（ｈ）の
欠陥メモリセルが属するバンク領域を置換対象バンク領
域とし、そのバンク領域１０ａに含まれるすべてのメモ
リセルに記憶させるべきデータを、置換セルデータとし
て、上記置換セルデータ記憶部１２０のデータ記憶回路
ＤＭｊ（ｊ＝１）に記憶させる。

【０１１５】例えば、上記置換対象バンク領域におけ
る、バンク内位置，つまりワード線ＷＬ０，ＷＬ１，・
・・，ＷＬ１５の位置に対応するメモリセルのセルデー
タが、「１」，「０」，・・・，「０」である場合、ワ
ード線ＷＬ０〜ＷＬ１５に対応するヒューズ素子ＤＦｊ
１〜ＤＦｊ16は、ＤＦｊ１（切断），ＤＦｊ２（非切
断），・・・，ＤＦｊ16（非切断）となるよう切断状態
を設定する。この場合もヒューズ素子の切断は、レーザ
光の照射等による溶断により行う。

【０１１６】このようにバンク領域単位で置換セルデー
タを記憶することにより、１つのバンク領域と重なるペ
ージ、つまりアドレス（Ａ３〜Ａ６，Ａ１１〜Ａ１９）
が共通するページにおける所定番目のワードの置換を、
上記１つのデータ記憶回路ＤＭｊのセルデータを用いて
行うことができる。

【０１１７】つまり、上記ページＰ（ｈ）とは異なるペ
ージであっても、このページＰ（ｈ）に属するメモリセ
ルの行と重なる（以下単にページと重なるという。）バ
ンク領域内のメモリセルを含むページについては、上記
と同様のデータ記憶回路ＤＭｊのセルデータを置換セル
データとして用いることができる。

【０１１８】そして、上記ページＰ（ｈ）のバンク領域
には重ならないページＰ（ｈ’），Ｐ（ｈ”）に欠陥メ
モリセルがある場合には、上記と同様にして、上記デー
タ記憶回路ＤＭｊ（ｊ＝１）とは別のデータ記憶回路Ｄ
Ｍｊ（ｊ＝２），ＤＭｊ（ｊ＝３）に、上記ページＰ
（ｈ’），Ｐ（ｈ”）と重なるバンク領域を置換対象バ
ンク領域とし、それらに属するメモリセルに対応するデ
ータを置換セルデータとして記憶する。なおここで、デ
ータ記憶回路ＤＭｊ（ｊ＝１〜１６）を１６個設ける
と、最大限、１６個のバンク領域と重なるページについ
て、ページデータ内の欠陥ワードの救済が可能となる。

【０１１９】そして、上記アドレスデコーダ１１０ａの
出力が、上記格納部１１０のページ記憶判定回路ＡＭｊ
に記憶されている置換対象ページアドレスと一致し、置
換ページ選択線ＲＰＧｊからのページ指定アドレスによ
り、データ記憶回路ＤＭｊが指定された場合、バンク内
行指定アドレス（Ａ７〜Ａ１０）に応じて、スイッチト
ランジスタＤＳｊ１〜ＤＳｊｂが導通することにより、
上記出力バッファ２ｂからは、該データ記憶回路ＤＭｊ
に記憶されている、置換対象バンク領域の上記置換対象
ページと重なる部分のメモリセルに対する置換セルデー
タＲＤＡＴが出力されることとなる。

【０１２０】次に、上記ページ内ワード指定格納部につ
いて説明する。図６は上記ページ内ワード指定格納部１
３０の具体的な回路構成を示し、このページ内ワード指
定格納部１３０は、上記置換ページ指定格納部１１０か
ら置換ページ選択線ＲＧＰ１〜ＲＧＰｊを介して供給さ
れるページ指定アドレスに基づいて、記憶しているペー
ジ内ワード指定アドレス，つまり各置換対象ページデー
タにおける欠陥ワードを指定するためのデータを出力す
る複数のワード指定記憶回路ＷＭ１，・・・，ＷＭｎ
（ｎ＝８）とから構成されている。

【０１２１】例えば、ワード指定記憶回路ＷＭｎは、内
部信号ノード３ｃと電源との間に接続されたＰ型ドライ
ブトランジスタ３ａと、一端が接地された複数のＮ型ス
イッチトランジスタＷＳ１ｎ，・・・，ＷＳｊｎ（ｎは
８，ｊはページ記憶判定回路ＡＭｊの数）と、該スイッ
チトランジスタＷＳ１ｎ〜ＷＳｊｎの他端と、上記内部
信号ノード１ｃとの間に接続された複数のヒューズ素子
ＷＦ１ｎ，・・・，ＷＦｊｎ（ｎは８，ｊはページ記憶
判定回路ＡＭｊの数）とを有している。

【０１２２】上記Ｐ型ドライブトランジスタ３ａはその
ゲートが接地され、常に導通状態となっており、また上
記Ｎ型スイッチトランジスタＷＳ１ｎ〜ＷＳｊｎのゲー
トは上記置換ページ選択線ＲＰＧ１〜ＲＰＧｊに接続さ
れている。

【０１２３】また、上記ワード指定記憶回路ＷＭｎの内
部信号ノード３ｃには、直列接続の２段のインバータ回
路からなる出力バッファ３ｂが接続されており、該出力
バッファ３ｂを介して、ページ内ワード指定アドレスが
置換ワード選択線ＲＷＤｎに出力されるようになってい
る。

【０１２４】なお、ここでは、ワード指定記憶回路ＷＭ
ｎについてその具体的構成を説明したが、他のワード指
定記憶回路ＷＭ１，・・・も、図６に示すようにこれと
全く同一の構成となっている。

【０１２５】次に、上記ページ内ワード指定格納部１３
０によるページ内ワード指定アドレスの設定方法につい
て簡単に説明する。

【０１２６】例えば、ページ記憶判定回路ＡＭｊに記憶
した置換対象ページアドレスに対応するページデータに
おける第１ワードが欠陥ワードである場合、ワード指定
記憶回路ＷＭ１のヒューズ素子ＷＦｊ１を切断とする。
また、ページ記憶判定回路ＡＭ１に記憶した置換対象ペ
ージアドレスに対応するページデータにおける第ｎワー
ドが欠陥ワードである場合、ワード指定記憶回路ＷＭｎ
のヒューズ素子ＷＦ１ｎを切断とする。なお、この場合
もヒューズ素子の切断は、レーザ光の照射等による溶断
により行う。

【０１２７】そして、上記アドレスデコーダ１１０ａの
出力Ｐ１〜Ｐａが、上記格納部１１０のページ記憶判定
回路ＡＭｊに記憶されている置換対象ページアドレスと
一致し、置換ページ選択線ＲＰＧｊがアクティブとなる
と、各ワード指定記憶回路ＷＭ１〜ＷＭｎでは、対応す
るスイッチトランジスタＷＳｊ１〜ＷＳｊｎが導通し、
これに対応するヒューズ素子ＷＦｊ１〜ＷＦｊｎのうち
の切断されているヒューズ素子（例えば、上記のよう
に、置換ページ選択線ＲＰＧｊにより指定されるページ
データにおける第１ワードが欠陥ワードである例では、
切断されているヒューズ素子はＷＦｊ１である。）を含
むワード指定記憶回路ＷＭ１の置換ワード選択線ＲＷＤ
１がアクティブとなる。これにより、置換ページ選択線
ＲＰＧｊにより指定されるページデータにおける第１ワ
ードのデータ置換が可能となる。

【０１２８】次に上記置換ビット指定格納部１４０につ
いて説明する。図７は上記置換ビット指定格納部の具体
的な回路構成を示し、この置換ビット指定格納部１４０
は、上記置換ページ指定格納部１１０の各置換ページ選
択線ＲＰＧ１〜ＲＰＧｊからのページ指定アドレスに基
づいて、記憶している置換ビット指定データ、つまり各
置換対象となるメモリセルアレイＭＡ０〜ＭＡ１５を指
定するためのデータを、それぞれの置換ビット選択線に
出力する複数の置換ビット指定格納回路ＢＭ１，・・
・，ＢＭｍ（ｍ＝１６）とから構成されている。

【０１２９】例えば、置換ビット指定格納回路ＢＭｍ
は、内部信号ノード４ｃと電源との間に接続されたＰ型
ドライブトランジスタ４ａと、一端が接地された複数の
Ｎ型スイッチトランジスタＢＳ１ｍ，・・・，ＢＳｊｍ
（ｍは１６，ｊはページ記憶判定回路ＡＭｊの数）と、
該スイッチトランジスタＢＳ１ｍ〜ＢＳｊｍの他端と上
記内部信号ノード４ｃとの間に接続された複数のヒュー
ズ素子ＢＦ１ｍ，・・・，ＢＦｊｍ（ｍは１６，ｊはペ
ージ記憶判定回路ＡＭｊの数）とを有している。

【０１３０】上記Ｐ型ドライブトランジスタ４ａはその
ゲートが接地され、常に導通状態となっており、また上
記Ｎ型スイッチトランジスタＢＳ１ｍ〜ＢＳｊｍのゲー
トには、上記置換ページ選択線ＲＰＧ１〜ＲＰＧｊを介
してページ指定アドレスが印加されるようになってい
る。

【０１３１】また、上記置換ビット指定格納回路ＢＭｍ
の内部信号ノード４ｃには、直列接続の２段のインバー
タ回路からなる出力バッファ４ｂが接続されており、該
出力バッファ４ｂを介して置換ビット指定データが置換
ビット選択線ＲＤｎに出力されるようになっている。

【０１３２】なお、ここでは、置換ビット指定データＲ
Ｄｎについてその具体的構成を説明したが、他の置換ビ
ット指定データＲＤ１，・・・も、図７に示すようにこ
れと全く同一の構成となっている。

【０１３３】次に、上記置換ビット指定格納部１４０に
よる置換ビット指定データの設定方法について簡単に説
明する。

【０１３４】例えば、ページ記憶判定回路ＡＭｊに記憶
した置換対象ページアドレスに対応する置換対象ページ
データが、第１番目のメモリセルアレイＭＡ０に対応す
るものである場合、置換ビット指定格納回路ＢＭ１のヒ
ューズ素子ＢＦｊ１を切断する。また、ページ記憶判定
回路ＡＭ１に記憶した置換対象ページアドレスに対応す
る置換対象ページデータが第（ｍ＋１）番目のメモリセ
ルアレイＭＡｍに対応するものである場合、置換ビット
指定格納回路ＢＭｍのヒューズ素子ＢＦ１ｍを切断す
る。なお、この場合もヒューズ素子の切断は、レーザ光
の照射等による溶断により行う。

【０１３５】そして、上記アドレスデコーダ１１０ａの
出力が、上記格納部１１０のページ記憶判定回路ＡＭｊ
に記憶されている置換対象ページアドレスと一致し、置
換ページ選択線ＲＰＧｊがアクティブ（ハイレベル）と
なると、各置換ビット指定格納回路ＢＭ１〜ＢＭｍで
は、対応するスイッチトランジスタＢＳｊ１〜ＢＳｊｍ
が導通し、これに対応するヒューズ素子ＢＦｊ１〜ＢＦ
ｊｍのうちの切断されているヒューズ素子（例えば、上
記のように、置換ページ選択線ＲＰＧｊにより指定され
る置換対象ページデータが第１番目のメモリセルアレイ
ＭＡ０に対応するものである例では、切断されているヒ
ューズ素子はＢＦｊ１である。）を含む置換ビット指定
格納回路ＢＭ１の置換ビット選択線ＲＤ１がアクティブ
（ハイレベル）となる。これにより、置換ページ選択線
ＲＰＧｊにより指定される置換対象ページデータに対応
するメモリセルアレイＭＡ０でのデータ置換が可能とな
る。

【０１３６】次に動作について説明する。まず、本実施
形態１のような冗長回路部１０１ａを搭載したマスクＲ
ＯＭ１０１では、所定のメモリセルアレイＭＡｍにおけ
る所定のページに欠陥メモリセルがある場合、まず、置
換対象ページを指定する置換ページアドレス（入力アド
レスＡ３〜Ａ６，Ａ１１〜Ａ１９に対応するもの）を、
置換ページ指定格納部１１０に記憶させておく。また、
置換対象ページにおける欠陥ワード（欠陥メモリセルの
データ）を指定するページ内ワード指定アドレスを、ペ
ージ内ワード指定格納部１３０に記憶させておく。さら
に、欠陥メモリセルが存在するメモリセルアレイＭＡｍ
がデータのどのビットに対応するかを示す、置換ビット
指定データを、置換ビット指定格納部１４０に記憶させ
ておく。また、欠陥メモリセルの属する置換対象バンク
領域における各メモリセルに記憶されるべきデータを、
バンク領域内の位置（行方向の位置）に対応するアドレ
ス（Ａ７〜Ａ１０）に応じて、置換セルデータ記憶部１
２０に記憶させておく。

【０１３７】従って、本実施形態１では、所定のメモリ
セルアレイＭＡｍにおける、欠陥メモリセルが属する置
換対象バンク領域Ｂｋｒｍ（図１参照）は、置換ページ
指定アドレス及びページ内ワード指定アドレスにより指
定されることとなり、さらに、置換対象となるバンク領
域Ｂｋｒｍが、メモリセルアレイＭＡ０〜ＭＡ１５のい
ずれのものに属するかは、置換ビット指定データにより
特定される。

【０１３８】次に、ページモードでの読み出し動作、及
びこの動作におけるページデータの置換処理について説
明する。図８は、ページモードでの読み出し動作の一例
を説明するためのタイミング波形図である。また、図９
は上記マスクＲＯＭにおけるデータ置換動作を説明する
ための図であり、ページ内ワード指定及びビット指定が
行われる様子を示している。

【０１３９】上記マスクＲＯＭ１０１では、時刻ｔ０に
入力アドレス信号のアドレスＡ３〜Ａ１９の入力が確定
すると、所定のページアドレス（ｈ番地）のページデー
タＰ（ｈ）が、データＤ０Ｂｎ〜Ｄ１５Ｂｎ（ｎ＝０〜
７の整数）として各センスアンプ回路群ＳＡＧ０〜ＳＡ
Ｇ１５に読み出される。この場合のメモリセルからのデ
ータの読み出しは、通常のランダムアクセスモードにて
行われる。

【０１４０】すなわち、まず、行アドレス（Ａ７〜Ａ１
９）が確定すると、Ｘデコーダ１３により、マトリクス
配置のバンク領域１０ａのバンク行Ｒ１〜Ｒ５１２の１
つバンク行Ｒｋを選択するバンク選択線ＢＳ０，ＢＳ１
及び、該バンク行Ｒｋのバンク領域におけるワード線Ｗ
Ｌ０〜ＷＬ１５のうちのいずれか１つのワード線ＷＬｉ
が駆動される。ここでは上記バンク選択線ＢＳ０，ＢＳ
１及びワード線ＷＬｉの信号レベルは、“Ｈｉｇｈ”レ
ベルとなる。

【０１４１】また、上記行アドレス（Ａ７〜Ａ１９）の
確定とともに、列アドレス（Ａ３〜Ａ６）が確定する
と、プリカラムデコーダ２２により、カラム選択線ＣＳ
０〜ＣＳ１５の何れか１つのカラム選択線ＣＳｊが駆動
されて、その信号レベルがアクティブ（“Ｈｉｇｈ”レ
ベル）となり、該カラム選択線ＣＳｊを入力とするカラ
ム選択トランジスタＴＣｊが“ＯＮ”となる（図１４参
照）。

【０１４２】これにより、所定のバンク行Ｒｋのバンク
領域１０ａにおける、所定のワード線ＷＬｉにつながる
複数のメモリセルＭmijnのうちの、所定のページを構成
するメモリセルＭmij0，Ｍmij1，・・・，Ｍmij7（ｍ＝
０〜１５）が選択され、各メモリセルのセルデータが、
ページデータＤｍＢｘ（ＤｍＢ０，ＤｍＢ１，・・・，
ＤｍＢｎ，・・・，ＤｍＢ７）（ｍ＝０〜１５）とし
て、カラム選択トランジスタＴＣｊを介して、センスア
ンプ回路群ＳＡＧｍ（ｍ＝０〜１５）に入力される。

【０１４３】次に、時刻ｔ１に上記センスアンプ回路群
ＳＡＧｍ（ｍ＝０〜１５）からのセンスアンプ出力Ｄｍ
Ｓｘ（ＤｍＳ０，ＤｍＳ１，・・・，ＤｍＳ７）（ｍ＝
０〜１５）が確定し、アドレス信号（Ａ３〜Ａ１９）に
より指定されたｈ番地のページデータＰＤ（ｈ）のマル
チプレクサ回路ＭＰｍ（ｍ＝０〜１５）への読み出しを
完了する。

【０１４４】ところで、このようなランダムアクセスの
際には、つまり入力アドレスの確定（ｔ０）からセンス
セルデータＤｍＳｎの確定（ｔ１）までの期間には、ペ
ージ内ワード指定格納部１１０、ページ内ワード指定格
納部１３０、置換ビット指定格納部１４０に記憶されて
いる情報に従って、置換セルデータ記憶部１２０からの
置換セルデータＲＤＡＴが各マルチプレクサ回路ＭＰｍ
に読み出され（時刻Ｔａ）、それがマルチプレクサ回路
ＭＰｍにより置換対象ページデータの欠陥ワードと置換
される。

【０１４５】つまり、入力アドレスのページアドレス
（Ａ３〜Ａ６，Ａ１１〜Ａ１９）が置換ページ指定格納
部１１０のページ記憶判定回路ＡＭｊに記憶されている
置換対象ページアドレスに一致した場合、該ページ記憶
判定回路ＡＭｊの置換ページ選択線ＲＰＧｊがアクティ
ブとなり、図９に示すように各メモリセルアレイＭＡ０
〜ＭＡ１５にて該当するページＰ（ｈ）が指定される。
そして、置換セルデータ記憶部１２０，ページ内ワード
指定格納部１３０，及び置換ビット指定格納部１４０に
は該置換ページ選択線ＲＰＧｊからページ指定アドレス
が出力される。

【０１４６】すると、置換セルデータ記憶部１２０のデ
ータ記憶回路ＤＭｊからは、確定した入力アドレスのう
ちのバンク内位置指定部分（Ａ７〜Ａ１０）に基づい
て、置換セルデータＲＤＡＴが各マルチプレクサ回路Ｍ
Ｐｍ（ｍ＝０〜１５）に出力される。また、ページ内ワ
ード指定格納部１３０では、該当するワード指定記憶回
路ＷＭｎの置換ワード選択線ＲＷＤｎがアクティブとな
り、図９に示すように、指定されたページＰ（ｈ）にお
けるワードＷｎが指定される。さらに、置換ビット指定
格納部１４０では、該当する置換ビット指定格納回路Ｂ
Ｍｍの置換ビット選択線ＲＤｎがアクティブとなり、図
９に示すように、データ置換の対象となるビットのメモ
リセルアレイＭＡｍが指定される。この結果、該当する
マルチプレクサ回路ＭＰｍでは、置換ワード選択線ＲＷ
Ｄｎ及び置換ビット選択線ＲＤｎからの信号に基づいて
ページデータの所定ワードＷｎを置換セルデータＲＤＡ
Ｔに置換する。

【０１４７】また、このとき、ページ用アドレス信号
（Ａ０〜Ａ２）に応じて、ページモードデコーダ回路３
２の出力信号Ｐ０，Ｐ１，・・・，Ｐ７の何れか１つの
みがアクティプ（“Ｈｉｇｈ”レベル）となることによ
り、各セレクタ回路ＳＬＮｍ（ｍ＝０〜１５）により、
対応するマルチプレクサ回路ＭＰｍ（ｍ＝０〜１５）か
らの出力ＤｍＷｘ（ＤｍＷｘ：ＤｍＷ０〜ＤｍＷ７）
（ｍ＝０〜１５）の何れか１つの出力ＤｍＷｎが選択さ
れている。これにより各ビットに対応する出力回路ＯＵ
Ｔｍ（ｍ＝０〜１５）の出力端子ＤＯｍに、ｈ番地のペ
ージデータＰ（ｈ）における第１ワードＷ０，つまり各
ビットに対応するメモリセルアレイＭＡｍ（ｍ＝０〜１
５）におけるメモリセルＭmij0のデータが出力される
（時刻ｔ２）。

【０１４８】その後、時刻ｔ３にてページ用アドレス信
号（Ａ０〜Ａ２）が変化し始めると、各セレクタ回路Ｓ
ＬＮｍでは、センスセルデータＤｍＳｎ（ｎ＝０〜７）
のデータが順次選択され、ページモードデコーダ回路３
１の出力信号Ｐ０〜Ｐ７が確定すると（時刻ｔ４）、上
記各出力回路ＯＵＴｍを介して出力端子ＤＯｍに、ｈ番
地のページデータＰ（ｈ）における第２ワードＷ１，つ
まり各ビットに対応するメモリセルアレイＭＡｍ（ｍ＝
０〜１５）におけるメモリセルＭmij1のデータが出力さ
れる。

【０１４９】以後、ページ用アドレス信号（Ａ０〜Ａ
２）が変化してページモードデコーダ回路３２からのセ
ンスアンプ選択信号Ｐ０〜Ｐ７が確定する度に、ｈ番地
のページデータＰ（ｈ）における第３ワードＷ２〜第８
ワードＷ７が、各出力回路ＯＵＴｍの出力端子ＤＯｍに
出力されることとなる。

【０１５０】このように、ランダムアクセスによりペー
ジデータが確定し、該ページデータの第１ワードが確定
した後は、ページ用アドレス信号（Ａ０〜Ａ２）の変化
開始から所定時間（ｔ４−ｔ３）経過した時点で、高速
読み出しが可能なページモードとなり、メモリセルのデ
ータが高速で出力されることとなる。

【０１５１】次にページアドレスＡ３〜Ａ１９が変化す
ると、再びランダムアクセスモードにより（ｈ＋１番
地）のページデータＰ（ｈ＋１）がセンスアンプ回路群
ＳＡＧ０〜ＳＡＧ１５に読み出され、この時、入力アド
レスのページアドレス（Ａ３〜Ａ６，Ａ１１〜Ａ１９）
が置換ページ指定格納部１１０に記憶されている置換対
象ページアドレスに一致した場合には、上記のようにマ
ルチプレクサ回路ＭＰｍによるページデータに対するデ
ータ置換処理が行われる。

【０１５２】そしてこのページデータＰ（ｈ＋１）にお
ける第１ワードが確定した後は、高速読み出しが可能な
ページモードとなり、メモリセルのデータが高速で出力
されることとなる。

【０１５３】このように本実施形態では、入力アドレス
のページ指定部分が置換ページ指定格納部１１０の各ペ
ージ記憶判定回路ＡＭ１〜ＡＭｊに記憶されている置換
対象ページアドレスの１つに一致する場合に、冗長回路
部１０１ａの対応するワード指定記憶回路ＷＭｎに記憶
されているページ内ワード指定アドレスに従って、置換
ワード選択線ＲＷＤｎの１つをアクティブ（“Ｈｉｇ
ｈ”レベル）にし、置換ビット指定データに従って対応
するデータビットの置換ビット選択線ＲＤｍの１つをア
クティプにし、センスアンプ回路群からのページデータ
ＤｍＳｎの該当するワードを置換セルデータ（ＲＤＡ
Ｔ）に置換する。

【０１５４】これによってページデータの不良ビット
（不良ワード）の１つが冗長回路部に記憶されている置
換セルデータＲＤＡＴに置換される。

【０１５５】一般に冗長回路部に記憶できる置換対象ペ
ージアドレス及び置換セルデータは、主メモリの容量に
比べて、極めて小さいために、救済できる欠陥ビット数
は小さく、稀に散在する欠陥ビットを救済するの適して
いる。従って、本実施形態のように１つのページデータ
当たり１ビット（ワード）の救済であっても、このよう
な欠陥に対しては十分な効果が得られる。

【０１５６】また、冗長回路部の置換セルデータ等のア
クセスタイムをランダムアクセス時の主メモリのアクセ
スタイムより短くすることは容易であり、本半導体記憶
装置に本冗長回路部を設けることによるアクセスタイム
の遅延は生じない。

【０１５７】また、ページアクセス時には既に確定した
セレクタ回路ＳＬＮｍの入力を入力アドレスのページ内
アドレス（Ａ０〜Ａ２）に応じて選択し、出力回路ＯＵ
Ｔｍからページデータを構成する１つデータ（ワード）
が出力されるため、このページモードの読み出し時に
は、出力するデータはすでに確定しており、主メモリ１
０及び冗長回路部１０１ａからのデータ読み出しは行わ
れない。

【０１５８】従って、本冗長回路部を設けることによる
ページアクセス時のアクセスタイムの遅延は生じず、冗
長回路部を搭載した、高速なページアクセスモードを有
する読み出し専用メモリが実現できる。

【０１５９】さらに、本実施形態では、１つのデータ記
憶回路にバンク領域単位で記憶されている複数の置換セ
ルデータは、置換対象ページを構成するデータ（ワー
ド）の１つのみと一致しているので、ランダムアクセス
時に、主メモリ部１０から置換対象ページデータを読み
出し、かつ該置換対象ページデータに含まれる欠陥ワー
ドに対応する置換セルデータを読み出した後、置換対象
ページデータの１つのワードを置換するだけで、効率よ
く欠陥メモリセルの救済を行うことができる。

【０１６０】なお、上記説明では、マスクＲＯＭとして
ＮＯＲ型マスクＲＯＭについて説明したが、マスクＲＯ
Ｍは、ＮＡＮＤ型マスクＲＯＭである縦型のＲＯＭでも
よく、この場合、バンク領域を一連の縦列する所定数の
メモリセル群に対して設定することにより、上記実施形
態１と同様の効果が得られる。

【０１６１】（実施形態２）図１０は本発明の実施形態
２によるマスクＲＯＭの構成を説明するための図であ
り、この実施形態のマスクＲＯＭの全体構成とともに、
その主メモリ部を構成するメモリセルアレイの詳細な構
成を示している。

【０１６２】図において、１０２は、冗長救済方式を採
用したページモードを有する本実施形態２のマスクＲＯ
Ｍであり、入力アドレス信号Ａ０〜Ａ１９を受け、１６
ビットの出力データＤＯを出力する構成となっている。

【０１６３】このマスクＲＯＭ１０２は、実施形態１の
マスクＲＯＭ１０１における冗長回路部１０１ａに加え
て、さらにこれと同一構成の冗長回路部１０２ａを備え
ている。つまり、この冗長回路部１０２ａは、上記冗長
回路部１０１ａの置換ページ指定格納部１１０，置換セ
ルデータ記憶部１２０，ページ内ワード指定格納部１３
０，及び置換ビット指定格納部１４０のそれぞれに対応
する記憶部から構成されている。また、本実施形態２の
マスクＲＯＭ１０２は、実施形態１のマルチプレクサ回
路ＭＰ０〜ＭＰ１５に代えて、上記冗長回路部１０１ａ
からの置換セルデータＲＤＡＴ１及び冗長回路部１０２
ａからの置換セルデータＲＤＡＴ２の一方を選択可能な
マルチプレクサ回路ＭＰ０’，ＭＰ１’，・・・，ＭＰ
ｍ’，・・・，ＭＰ１５’を備えている。その他の構成
は実施形態１のマスクＲＯＭ１０１と全く同一である。

【０１６４】上記マルチプレクサ回路ＭＰ０’〜ＭＰ１
５’は、各センスアンプ回路群ＳＡＧ０〜ＳＡＧ１５か
らのセンスセルデータＤ０Ｓｎ〜Ｄ１５Ｓｎ（ｎ：０〜
７の整数）と、上記各冗長回路部１０１ａ，１０２ａの
記憶部１２０からの置換セルデータＲＤＡＴ１，ＲＤＡ
Ｔ２とをデータ入力とし、該冗長回路部１０１ａ，１０
２ａの各格納部１３０，１４０の置換ワード選択線ＲＷ
Ｄ１ｎ，ＲＷＤ２ｎからのページ内ワード指定アドレ
ス、及び置換ビット選択線ＲＤ１ｍ，ＲＤ２ｍからの置
換ビット指定データに基づいて、１つの置換対象ページ
データ当たり２つのワードまで置換可能な構成となって
いる。

【０１６５】図１１は上記マルチプレクサ回路の具体的
な回路構成を説明するための図であり、例えば、マルチ
プレクサ回路ＭＰｍ’は、図１１（ａ）に示すように、
センスアンプ回路群ＳＡＧｍ（ｍ＝０〜１５）からのセ
ンスデータＤｍＳ０〜ＤｍＳ７（ｍ＝０〜１５）と、冗
長回路部１０１ａ，１０２ａからの置換セルデータＲＤ
ＡＴ１，ＲＤＡＴ２との置き換えを行う複数の置換回路
ＭＰＸ０’〜ＭＰＸ７’から構成されている。

【０１６６】さらに、これらの置換回路の１つである置
換回路ＭＰＸｎ’は、図１１（ｂ）に示すように、その
置換セルデータＲＤＡＴ０の入力ノード１６０ａ０とそ
の出力ノード１６０ｃとの間に直列に接続された第１，
第２のＮ型ＭＯＳトランジスタ１６１ａ，１６２ａと、
その置換セルデータＲＤＡＴ１の入力ノード１６０ａ１
とその出力ノード１６０ｃとの間に直列に接続された第
３，第４のＮ型ＭＯＳトランジスタ１６３ａ，１６４ａ
と、そのセンスデータＤｍＳｎの入力ノード１６０ｂと
その出力ノード１６０ｃとの間に並列に接続された第
１，第２，第３，第４のＰ型ＭＯＳトランジスタ１６１
ｂ，１６２ｂ，１６３ｂ，１６４ｂとから構成されてい
る。

【０１６７】そしてこの置換回路ＭＰＸｎ’では、上記
第１のＮ型及びＰ型ＭＯＳトランジスタ１６１ａ，１６
１ｂのゲートには、上記冗長回路部１０１ａの置換ペー
ジ選択線ＲＷＤ０ｎが、上記第２のＮ型及びＰ型ＭＯＳ
トランジスタ１６２ａ，１６２ｂのゲートには、上記冗
長回路部１０１ａからの置換ビット選択線ＲＤ０ｎが接
続されている。また、上記第３のＮ型及びＰ型ＭＯＳト
ランジスタ１６３ａ，１６３ｂのゲートには、上記冗長
回路部１０２ａの置換ワード選択線ＲＷＤ１ｎが、上記
第４のＮ型及びＰ型ＭＯＳトランジスタ１６４ａ，１６
４ｂのゲートには、上記冗長回路部１０２ａの置換ビッ
ト選択線ＲＤ１ｎが接続されている。

【０１６８】そして、図１１（ｃ）の表に示すように、
これらの選択線ＲＷＤ０ｎ，ＲＷＤ１ｎ及びＲＤ０ｎ，
ＲＤ１ｎの信号レベルに基づいて、センスセルデータＤ
ｍＳｎをそのまま出力するか、これを上記置換セルデー
タＲＤＡＴ０及びＲＤＡＴ１のいずれかに置き換えて出
力するかの切換が行われるようになっている。なお、図
１１（ｃ）中、ＤｍＷｎ’は、マルチプレクサ回路ＭＰ
ｍ’の置換回路ＭＰＸｎ’の出力であり、“Ｌ”，
“Ｈ”は、それぞれ選択線ＲＷＤ０ｎ，ＲＷＤ１ｎ，Ｒ
Ｄ０ｎ，ＲＤ１ｎの信号レベルがローレベル，ハイレベ
ルであることを示し、“Ｘ”は、上記選択線ＲＷＤ０
ｎ，ＲＷＤ１ｎ，ＲＤ０ｎ，ＲＤ１ｎの信号レベルがい
ずれのレベルでもよいことを示している。

【０１６９】そして、本実施形態のマスクＲＯＭ１０２
も、上記実施形態１のマスクＲＯＭ１０１と同様、各デ
ータビットに対応したマルチプレクサ回路ＭＰ０’〜Ｍ
Ｐ１５’の出力Ｄ０Ｗｎ’〜Ｄ１５Ｗｎ’（ｎ：０〜７
の整数）を選択するセレクタ回路ＳＬＮ０〜ＳＬＮ１５
を有しており、上記各セレクタ回路ＳＬＮ０〜ＳＬＮ１
５には、それぞれに対応する出力回路ＯＵＴ０〜ＯＵＴ
１５が接続されている。これらの各出力回路ＯＵＴ０〜
ＯＵＴ１５は、該セレクタ回路ＳＬＮ０〜ＳＬＮ１５に
より選択された選択データＤ０〜Ｄ１５に増幅等の信号
処理を施して、出力データＤＯ０〜ＤＯ１５として出力
する構成となっている。

【０１７０】次に作用効果について説明する。この実施
形態２においても、ページモードでの通常の読み出し動
作は、実施形態１のものと同様に行われる。

【０１７１】そして、本実施形態２では１つの主メモリ
部１０に対して２つの冗長回路部１０１ａ，１０２ａを
備えることにより、１つのページデータ当たり２ビット
（ワード）までデータ置換を行うことができる。

【０１７２】つまり、上記実施形態１と同様に、ランダ
ムアクセス時に、入力アドレスのページアドレスが、上
記２つの冗長回路部１０１ａ，１０２ａのいずれかの置
換ページ指定格納部に記憶されている置換対象ページア
ドレスに一致した場合、ページ指定アドレスに基づいて
置換セルデータ記憶部の置換セルデータをマルチプレク
サ回路まで読み出し、対応する冗長回路部におけるペー
ジ内ワード指定格納部及び置換ビット指定格納部に記憶
されている情報に従って、読み出した置換セルデータを
マルチプレクサ回路ＭＰｍ’によりページデータの所定
のワードと置換する。

【０１７３】このとき、入力アドレスのページアドレス
が該両冗長回路部の一方の置換ページ指定格納部に記憶
されている置換対象ページアドレスの１つに一致する場
合、当該冗長回路部、例えば冗長回路部１０１ａは、そ
のページ内ワード指定格納部に記憶されているページ内
ワード指定アドレスに従って置換ワード選択線ＲＷＤ０
ｎの１つをアクティプ（“Ｈｉｇｈ”レベル）にし、さ
らにその置換ビット指定格納部に記憶されている置換ビ
ット指定データに従って、対応するビットの置換ビット
選択線ＲＤ０ｍの１つをアクティブにする。これにより
上記マルチプレクサ回路ＭＰｍ’の該当する置換回路Ｍ
ＰＸｎ’では、センスアンプ回路群ＳＡＧｍからのペー
ジデータＤｍＳｎ（ｎ：０〜７の整数）の所定のワード
データＷｎを、冗長回路部１０１ａからの置換セルデー
タＲＤＡＴ０に置換する。

【０１７４】さらに上記入力アドレスのページ指定部分
がもう一方の冗長回路部１０２ａの置換ページ指定格納
部に記憶されている置換用ページアドレスの１つにも一
致する場合には、同様にセンスアンプ回路群ＳＡＧｍか
らのページデータＤｍＳｎ（ｎ：０〜７の整数）の、上
記ワードデータＷｎとは異なるワードデータを、冗長回
路部１０２ａからの置換セルデータＲＤＡＴ１に置換す
る。

【０１７５】このように本実施形態２では、１つのペー
ジデータ当たり２つのワードデータまで置換することが
できる。

【０１７６】

【発明の効果】以上のように本発明によれば、冗長救済
方式を採用したページアクセス等の高速アクセスモード
を有する半導体記憶装置において、ページアクセス時に
おいてもアクセスタイムの遅れなしに、選択されたペー
ジに含まれる欠陥メモリセルの救済を行うことができ、
アクセス速度を犠牲にすることなく歩留まりの向上を図
ることができる。

【０１７７】また、不揮発性メモリでは、バンク単位で
の欠陥が生じる場合が多いため、バンク領域を構成する
メモリセルの配列方向とは直交する方向に並ぶメモリセ
ルのセルデータからなるページデータには、欠陥が集中
することは少ない。また一般に置換セルデータの容量は
主メモリの容量より極めて少ないため、ページデータを
構成する多くのワード（個々のメモリセルのセルデー
タ）に欠陥が生じるような場合は、救済が困難である
が、同一ページデータに多くのワードの置換を許容しな
くても、数ワードの置換により、十分な効果が得られる
ことが多い。

【０１７８】従って、本発明のように、置換セルデータ
をバンク領域単位で記憶し、データ置換を行うか否かの
判定を、置換対象バンク領域と重なるすべてのページに
共通する置換対象ページアドレスが入力アドレスの対応
する部分と一致したか否かにより行うようにすることに
より、欠陥部分の救済を、バンク領域単位で記憶してい
る置換セルデータを用いて集中的に行うことができると
ともに、欠陥部分の救済を行うか否かの判定を、欠陥メ
モリセルの属するバンク領域に重なるページ群単位で効
率よく行うことができる。

【図面の簡単な説明】

【図１】本発明の実施形態１によるマスクＲＯＭの全体
構成を示す図である。

【図２】上記実施形態１のマスクＲＯＭにおける主メモ
リ部を構成するメモリセルアレイの詳細な構成を示す図
である。

【図３】上記実施形態１のマスクＲＯＭにおけるマルチ
プレクサ回路を説明するための図であり、図３（ａ）
は、該マルチプレクサ回路の内部構成を示し、図３
（ｂ）は、該マルチプレクサ回路を構成する置換回路の
具体的な構成を示し、図３（ｃ）は、該置換回路の入力
信号と出力信号と関係を示す動作の説明図である。

【図４】上記実施形態１のマスクＲＯＭにおける冗長回
路部を構成する置換ページ指定格納部の具体的な回路構
成を示す図である。

【図５】上記実施形態１のマスクＲＯＭにおける冗長回
路部を構成する置換セルデータ記憶部の具体的な回路構
成を示す図である。

【図６】上記実施形態１のマスクＲＯＭにおける冗長回
路部を構成するページ内ワード指定格納部の具体的な回
路構成を示す図である。

【図７】上記実施形態１のマスクＲＯＭにおける冗長回
路部を構成する置換ビット指定格納部の具体的な回路構
成を示す図である。

【図８】上記実施形態１のマスクＲＯＭにおけるページ
モードのアクセス動作をタイムチャートを用いて説明す
るための図である。

【図９】上記実施形態１のマスクＲＯＭにおけるデータ
置換動作を説明するための図であり、ページ内ワード指
定及びビット指定が行われる様子を示している。

【図１０】本発明の実施形態２によるマスクＲＯＭの構
成を説明するための図であり、この実施形態のマスクＲ
ＯＭの全体構成とともに、その主メモリ部を構成するメ
モリセルアレイの詳細な構成を示している。

【図１１】上記実施形態２のマスクＲＯＭにおけるマル
チプレクサ回路を説明するための図であり、図１１
（ａ）は、該マルチプレクサ回路の内部構成を示し、図
１１（ｂ）は、該マルチプレクサ回路を構成する置換回
路の具体的な構成を示し、図１１（ｃ）は、該置換回路
の入力信号と出力信号と関係を示す動作の説明図であ
る。

【図１２】従来のページモードを有するマスクＲＯＭの
全体構成を示す図である。

【図１３】図１２に示す従来のマスクＲＯＭにおける主
メモリ部を構成するメモリセルアレイの詳細な構成を示
す図である。

【図１４】図１２に示す従来のマスクＲＯＭのメモリセ
ルアレイとともに、そのＹデコーダ部を構成するＹデコ
ーダについて、その詳細な構成を示す図である。

【図１５】図１２に示す従来のマスクＲＯＭにおけるペ
ージモードのアクセス動作をタイムチャートを用いて説
明するための図である。

【図１６】従来の冗長救済方式を採用したマスクＲＯＭ
の全体構成を示す図である。

【図１７】図１６に示すマスクＲＯＭにおける主メモリ
部を構成するメモリセルアレイの詳細な構成を示す図で
ある。

【符号の説明】

１０ 主メモリ部 １０ａ バンク領域 １１，２１，３１ 入力バッファ １２ プリロウデコーダ（ＰＲＤ） １３ Ｘデコーダ ２２ プリカラムデコーダ（ＰＣＤ） ２３ Ｙデコーダ部 ３２ ページモードデコーダ（ＰＭＤ） １０１，１０２ マスクＲＯＭ（半導体記憶装置） １０１ａ，１０２ａ 冗長回路部（冗長メモリ部） １１０ 置換ページ指定格納部 １２０ 置換セルデータ記憶部 １３０ ページ内ワード指定格納部 １４０ 置換ビット指定格納部 ＡＭ１，ＡＭｊ ページ記憶判定回路 ＢＭ１，ＢＭｍ 置換ビット指定格納回路 ＢＳ０，ＢＳ１ バンク選択線 ＤＭ１，ＤＭｊ データ記憶回路 ＭＡ０，ＭＡ１，ＭＡｍ，ＭＡ１５ メモリセルアレイ ＭＢ０，ＭＢ１ 主ビット線 ＭＧ 主グランド線 ＭＰ０，ＭＰ１，ＭＰｍ，ＭＰ１５，ＭＰ０’，ＭＰ
１’，ＭＰｍ’，ＭＰ１５’ マルチプレクサ回路 ＭＰＸ０，ＭＰＸｎ，ＭＰＸ７，ＭＰＸ０’，ＭＰＸ
ｎ’，ＭＰＸ７’ 置換回路 ＯＵＴ０，ＯＵＴ１，ＯＵＴｍ，ＯＵＴ１５ 出力回路 ＲＤＡＴ，ＲＤＡＴ０，ＲＤＡＴ１ 置換セルデータ ＲＤｍ，ＲＤ０ｍ，ＲＤ１ｍ（ｍ＝０〜１５） 置換ビ
ット選択線 ＲＰＧ１，ＲＰＧｊ 置換ページ選択線 ＲＷＤｎ，ＲＷＤ０ｎ，ＲＷＤ１ｎ（ｎ＝０〜７） 置
換ワード選択線 ＳＡＧ０，ＳＡＧ１，ＳＡＧｍ，ＳＡＧ１５ センスア
ンプ回路群 ＳＢ０，ＳＢ１ 副ビット線 ＳＬＮ０，ＳＬＮ１，ＳＬＮｍ，ＳＬＮ１５ セレクタ
回路 ＴＢ０，ＴＢ１ バンク選択トランジスタ ＷＭ１，ＷＭｎ ワード指定記憶回路 ＷＬ０，ＷＬ１，ＷＬｉ，ＷＬ１５ ワード線 ＹＤ０，ＹＤ１，ＹＤｍ，ＹＤ１５ Ｙデコーダ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603 G11C 7/00 312 G11C 16/06

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルをマトリクス状に配置
   してなり、データを記憶する主メモリ部と、 主メモリ部における所定のメモリセルのセルデータと置
   換すべき置換セルデータが記憶される置換セルデータ記
   憶部、及び入力アドレスに基づいてデータ置換のための
   制御信号を発生する制御信号発生部を有する冗長メモリ
   部と、 該入力アドレスに基づいて同時に所定数のメモリセル
   を、該主メモリ部の所定のページに対応する複数のメモ
   リセルとして選択するメモリセル選択手段と、 該選択された複数のアドレス分に相当するメモリセルの
   セルデータをページデータとして同時にセンスするセン
   スアンプ手段と、 該冗長メモリ部からの置換セルデータ及び制御信号を受
   けるとともに、該センスアンプ手段からのページデータ
   を受け、該制御信号に基づいて、該ページデータに置き
   換えの必要なセルデータが含まれている場合は、該当す
   るセルデータを該置換セルデータと置き換えた置換ペー
   ジデータを出力し、該センスアンプ手段からのページデ
   ータに置き換えの必要なセルデータが含まれていない場
   合は、該センスアンプ手段の出力であるページデータを
   そのまま出力するデータ置換手段と、 該データ置換手段から出力されるページデータより該入
   力アドレスに基づいて順次切り換えて対応するデータを
   出力するデータ選択手段とを備え、 該冗長メモリ部から該データ置換手段への置換セルデー
   タ及び制御信号の供給は、該入力アドレスの確定タイミ
   ングから、該センスアンプ手段の出力であるページデー
   タの確定タイミングまでの間に行われるよう構成した半
   導体記憶装置であって、 前記冗長メモリ部の制御信号発生部は、 前記主メモリ部における置換対象となるメモリセルが含
   まれる置換対象ページを指定するためのページ指定アド
   レスを記憶する置換ページ指定格納部を有し、前記入力
   アドレスのページ指定部分が該ページ指定アドレスと一
   致したとき、前記データ置換手段を、該記憶データと置
   換セルデータとの置き換えが行われるよう制御する構成
   となっている半導体記憶装置に於いて、 前記主メモリ部は、 複数ビットのデータが記憶可能となるよう、該データの
   各ビットに対応する、それぞれメモリセルがマトリクス
   状に配列されている複数のメモリセルアレイを有してお
   り、 前記メモリセル選択手段は、 該データの各ビットに対応させて設けられ、対応するメ
   モリセルアレイにおける１つのページを構成するメモリ
   セルの属する列を同時選択する複数の列選択手段を有
   し、 前記センスアンプ手段は、 該データの各ビットに対応させて設けられ、対応する列
   選択手段により選択された複数のメモリセルのセルデー
   タをページデータとして同時にセンスする、複数のセン
   スアンプからなる複数のセンスアンプ回路群から構成さ
   れており、 前記データ置換手段は、 該データの各ビットに対応させて設けられ、前記制御信
   号に基づいて、対応するセンスアンプ回路群からの出力
   であるページデータに対して、必要に応じてデータ置換
   処理を行う複数の置換回路から構成されており、 前記データ選択手段は、 該データの各ビットに対応させて設けられ、該入力アド
   レスに基づいて、対応する置換回路から出力されるペー
   ジデータにおける、個々のメモリセルに対応する記憶デ
   ータを順次切り換えて出力する複数の選択回路から構成
   されており、 前記冗長メモリ部の制御信号発生部は、 前記置換ページ指定格納部に加えて、置換対象ページに
   おける置換対象となるメモリセルを指定するページ内ワ
   ード指定アドレスを記憶するページ内ワード指定格納部
   と、該主メモリ部から読み出される複数ビットのデータ
   における置換対象となる置換ビットを指定する置換ビッ
   ト指定データを記憶する置換ビット指定格納部とを有
   し、前記入力アドレスのページ指定部分が、該置換ペー
   ジ指定格納部に記憶されているページ指定アドレスと一
   致したとき、該ページ内ワード指定アドレス及び該置換
   ビット指定データを該各置換回路に出力する構成となっ
   ている半導体記憶装置。
2. 【請求項２】 複数のメモリセルをマトリクス状に配置
   してなり、データを記憶する主メモリ部と、 主メモリ部における所定のメモリセルのセルデータと置
   換すべき置換セルデータが記憶される置換セルデータ記
   憶部、及び入力アドレスに基づいてデータ置換のための
   制御信号を発生する制御信号発生部を有する冗長メモリ
   部と、 該入力アドレスに基づいて同時に所定数のメモリセル
   を、該主メモリ部の所定のページに対応する複数のメモ
   リセルとして選択するメモリセル選択手段と、 該選択された複数のアドレス分に相当するメモリセルの
   セルデータをページデータとして同時にセンスするセン
   スアンプ手段と、 該冗長メモリ部からの置換セルデータ及び制御信号を受
   けるとともに、該センスアンプ手段からのページデータ
   を受け、該制御信号に基づいて、該ページデータに置き
   換えの必要なセルデータが含まれている場合は、該当す
   るセルデータを該置換セルデータと置き換えた置換ペー
   ジデータを出力し、該センスアンプ手段からのページデ
   ータに置き換えの必要なセルデータが含まれていない場
   合は、該センスアンプ手段の出力であるページデータを
   そのまま出力するデータ置換手段と、 該データ置換手段から出力されるページデータより該入
   力アドレスに基づいて順次切り換えて対応するデータを
   出力するデータ選択手段とを備え、 該冗長メモリ部から該データ置換手段への置換セルデー
   タ及び制御信号の供給は、該入力アドレスの確定タイミ
   ングから、該センスアンプ手段の出力であるページデー
   タの確定タイミングまでの間に行われるよう構成した半
   導体記憶装置であって、 前記主メモリ部は、 セルデータが読み出される際のメモリ領域の単位とな
   る、所定数のメモリセルが含まれる複数のバンク領域に
   区分されており、 前記冗長メモリ部の置換セルデータ記憶部は、 置換対象となるメモリセルの属する置換対象バンク領域
   内のすべてのメモリセルに対応する置換セルデータが含
   まれるよう、該バンク領域単位でもって該置換セルデー
   タを記憶したものであり、 該冗長メモリ部の制御信号発生部は、 前記入力アドレスに基づいて、マトリクス配置の同時に
   選択された複数のメモリセルの行と、該置換対象となる
   メモリセルの属する置換対象バンク領域とが重なるか否
   かを判定する判定手段を有し、該選択されたメモリセル
   の行と該置換対象バンク領域とが重なるとき、前記デー
   タ置換手段を、該記憶データと置換セルデータとの置き
   換えが行われるよう制御する構成となっており、 前記冗長メモリ部の制御信号発生部は、 前記主メモリ部における置換対象となるメモリセルが含
   まれる置換対象ページを指定するためのページ指定アド
   レスを記憶する置換ページ指定格納部を有し、前記入力
   アドレスのページ指定部分が該ページ指定アドレスと一
   致したとき、前記データ置換手段を、該記憶データと置
   換セルデータとの置き換えが行われるよう制御する構成
   となっている半導体記憶装置に於いて、 前記主メモリ部は、 複数ビットのデータが記憶可能となるよう、該データの
   各ビットに対応する、それぞれメモリセルがマトリクス
   状に配列されている複数のメモリセルアレイを有してお
   り、 前記メモリセル選択手段は、 該データの各ビットに対応させて設けられ、対応するメ
   モリセルアレイにおける１つのページを構成するメモリ
   セルの属する列を同時選択する複数の列選択手段を有
   し、 前記センスアンプ手段は、 該データの各ビットに対応させて設けられ、対応する列
   選択手段により選択された複数のメモリセルのセルデー
   タをページデータとして同時にセンスする、複数のセン
   スアンプからなる複数のセンスアンプ回路群から構成さ
   れており、 前記データ置換手段は、 該データの各ビットに対応させて設けられ、前記制御信
   号に基づいて、対応するセンスアンプ回路群からの出力
   であるページデータに対して、必要に応じてデータ置換
   処理を行う複数の置換回路から構成されており、 前記データ選択手段は、 該データの各ビットに対応させて設けられ、該入力アド
   レスに基づいて、対応する置換回路から出力されるペー
   ジデータにおける、個々のメモリセルに対応する記憶デ
   ータを順次切り換えて出力する複数の選択回路から構成
   されており、 前記冗長メモリ部の制御信号発生部は、 前記置換ページ指定格納部に加えて、置換対象ページに
   おける置換対象となるメモリセルを指定するページ内ワ
   ード指定アドレスを記憶するページ内ワード指定格納部
   と、該主メモリ部から読み出される複数ビットのデータ
   における置換対象となる置換ビットを指定する置換ビッ
   ト指定データを記憶する置換ビット指定格納部とを有
   し、前記入力アドレスのページ指定部分が、該置換ペー
   ジ指定格納部に記憶されているページ指定アドレスと一
   致したとき、該ページ内ワード指定アドレス及び該置換
   ビット指定データを該各置換回路に出力する構成となっ
   ている半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記置換ページ指定格納部は、１つのページ指定アドレ
   スを記憶するページ指定記憶回路を複数有するものであ
   り、 前記ページ内ワード指定格納部は、１つのページ内ワー
   ド指定アドレスを記憶するページ内ワード指定記憶回路
   を複数有するものであり、 前記置換ビット指定格納部は、１つの置換ビット指定デ
   ータを記憶する置換ビット指定格納回路を複数有するも
   のであり、 前記置換セルデータ記憶部は、１つの置換セルデータを
   記憶する置換セルデータ記憶回路を複数有するものであ
   り、 前記データ置換手段は、 該ページ内ワード指定アドレス及び置換ビット指定デー
   タに基づいて、複数のページデータに対するセルデータ
   の置き換えを可能な構成としたものである半導体記憶装
   置 。
4. 【請求項４】 請求項２記載の半導体記憶装置におい
   て、 前記置換ページ指定格納部は、１つのページ指定アドレ
   スを記憶するページ指定記憶回路を複数有するものであ
   り、 前記ページ内ワード指定格納部は、１つのページ内ワー
   ド指定アドレスを記憶 するページ内ワード指定記憶回路
   を複数有するものであり、 前記置換ビット指定格納部は、１つの置換ビット指定デ
   ータを記憶する置換ビット指定格納回路を複数有するも
   のであり、 前記置換セルデータ記憶部は、１つの置換セルデータを
   記憶する置換セルデータ記憶回路を複数有するものであ
   り、 前記データ置換手段は、 該ページ内ワード指定アドレス及び置換ビット指定デー
   タに基づいて、複数のページデータに対するセルデータ
   の置き換えを可能な構成としたものである半導体記憶装
   置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 前記データ置換手段は、 前記複数ビットのデータの各ビット毎に設けられた、前
   記制御信号に基づいて、対応するセンスアンプ回路群か
   らの出力であるページデータに対して、必要に応じてデ
   ータ置換処理を行う複数の置換回路からなるマルチプレ
   クサ回路である半導体記憶装置。
6. 【請求項６】 請求項２記載の半導体記憶装置におい
   て、 前記データ置換手段は、 前記複数ビットのデータの各ビット毎に設けられた、前
   記制御信号に基づいて、対応するセンスアンプ回路群か
   らの出力であるページデータに対して、必要に応じてデ
   ータ置換処理を行う複数の置換回路からなるマルチプレ
   クサ回路である半導体記憶装置。
7. 【請求項７】 請求項１ないし６のいずれかに記載の半
   導体記憶装置において、 前記各置換回路は、 前記対応するセンスアンプ回路群から出力されたページ
   データと、前記置換セルデータ記憶部に記憶されている
   置換セルデータとを入力とし、前記ページ内ワード指定
   アドレス及び置換ビット指定データがアクティブである
   とき、該センスアンプ回路群からのページデータを構成
   する各メモリセルのセルデータを、該置換セルデータ記
   憶部における置換セルデータに書き換え、前記ページ内
   ワード指定アドレス及び置換ビット指定データが非アク
   ティブであるとき、該センスアンプ回路群からのページ
   データをそのまま出力する構成となっている半導体記憶
   装置。
8. 【請求項８】 請求項１ないし７のいずれかに記載の半
   導体記憶装置において、 １つの冗長メモリ部の置換ページ指定格納部は、置換ペ
   ージ指定アドレスが１つだけ記憶されるよう構成されて
   いる半導体記憶装置。
9. 【請求項９】 請求項１ないし８のいずれかに記載の半
   導体記憶装置において、 前記冗長回路部を複数備え、所定のセンスアンプ回路群
   から読み出される１つのページデータにおける複数のメ
   モリセルのセルデータを、少なくとも２つ以上書き換え
   可能に構成した半導体記憶装置。
10. 【請求項１０】 請求項１ないし９のいずれかに記載の
    半導体記憶装置において、 前記各バンク領域におけるメモリセル群は、 前記ページを構成するメモリセルの配列方向と直交する
    方向に一列に並ぶ複数のメモリセルから構成されている
    半導体記憶装置。