JP3338755B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3338755B2 JP28276796A JP28276796A JP3338755B2 JP 3338755 B2 JP3338755 B2 JP 3338755B2 JP 28276796 A JP28276796 A JP 28276796A JP 28276796 A JP28276796 A JP 28276796A JP 3338755 B2 JP3338755 B2 JP 3338755B2
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に冗長救済方式を採用した高速読み出しモード
を有する半導体記憶装置において、高速読み出しモード
にてアクセスタイムの遅れを招くことなく欠陥メモリセ
ルに対するデータの救済処理を可能としたものに関す
る。
【0002】
【従来の技術】近年のマイクロプロセッサの高速化に伴
い、半導体記憶装置に対しても高速動作の要望が強まっ
てきた。そこで、半導体記憶装置における通常のランダ
ムアクセスの高速化を進める一方で、例えば、特開平8
−63990号公報に開示されているように、ページモ
ードと呼ばれる高速読み出しモードを有する半導体記憶
装置の開発が行われている。
【0003】このページモードにおける読み出し動作で
は、入力アドレスにおける列アドレスと行アドレスとに
応じてメモリセルアレイの複数のアドレス分に相当する
メモリセルが同時に選択され、該選択された複数のメモ
リセルのセルデータが1ページ分のページデータとして
同時にセンスアンプまで読み出される。そしてこのよう
にセンスアンプまで1ページ分のページデータが読み出
された状態で、ページモード用アドレスの変化により、
上記選択されたページデータより対応したアドレスのセ
ルデータが高速に切り換えられて順次出力される。
【0004】なお、ページモード以外には、バーストモ
ード、シリアルモード等と称される読み出しモードもあ
って、これらは、データ群を高速で読み出すと言う点で
一致し、この発明の適用範囲に入る。
【0005】図12は、ページモードを搭載した従来の
不揮発性メモリの構成を説明するためのブロック図であ
り、マスクROM(製造段階で記憶データが設定された
読み出し専用メモリ)におけるページモード動作を行う
ための一般的な構成を示している。図13は、上記マス
クROMの主メモリ部を構成するメモリセルアレイの1
つの詳細な構成を示す図である。
【0006】図において、200は従来のページモード
を有するマスクROMであり、入力アドレス信号A0〜
A19を受け、16ビットの出力データDOを出力する
構成となっている。このマスクROM200は、メモリ
セルMmijnがマトリクス状に配列された主メモリ部10
を有しており、該主メモリ部10は、出力データDOの
各ビットに対応するメモリセルアレイMA0,MA1,
・・・,MAm,・・・,MA15に分割されており、
各メモリセルアレイMA0〜MA15からは、上記出力
データDOの各ビットに対応する読出セルデータDO
0,DO1,・・・,DOm,・・・,DO15が出力
されるようになっている。
【0007】また、上記マスクROM200は、上記入
力アドレス信号の行アドレス(A7〜A19)に対応し
た行のメモリセルを選択する行選択手段と、入力アドレ
ス信号の列アドレス(A3〜A6)に対応した複数の列
のメモリセルを選択する列選択手段とを有している。こ
こで、上記行選択手段は、上記行アドレス(A7〜A1
9)を受ける入力バッファ11と、その出力に接続され
たプリロウデコーダ(PRD)12と、該プリロウデコ
ーダ12の出力に基づいて上記メモリセルアレイ10の
行を選択するXデコーダ13とから構成されている。ま
た、上記列選択手段は、上記列アドレス(A3〜A6)
を受ける入力バッファ21と、その出力に接続されたプ
リカラムデコーダ(PCD)22と、該プリカラムデコ
ーダ22の出力により上記主メモリ部10の複数の列を
選択するYデコーダ部23とから構成されている。
【0008】また、上記Yデコーダ部23は、上記各メ
モリセルアレイMA0〜MA15に対応する複数のYデ
コーダYD0,YD1,・・・,YDm,・・・,YD
15に分かれており、各YデコーダYD0〜YD15か
らは、上記各メモリセルアレイMA0〜MA15にて同
時に選択された複数の列における所定行のメモリセルM
mij0,Mmij1,・・・,Mmijn,・・・Mmij7からの読
出セルデータDmB0,DmB1,・・・,DmBn,
・・・,DmB7(m=0〜15)が、ページデータと
して出力されるようになっている。
【0009】上記各YデコーダYD0〜YD15には、
各メモリセルアレイMA0〜MA15からの読出セルデ
ータD0Bn〜D15Bn(n:0〜7の整数)をセン
スする、それぞれ複数個(8個)のセンスアンプからな
るセンスアンプ回路群SAG0,SAG1,・・・,S
AGm,・・・,SAG15が接続されている。これら
のセンスアンプ回路群SAG0〜SAG15のそれぞれ
には、その個々のセンスアンプからのセンスセルデータ
D0Sn〜D15Sn(n:0〜7の整数)を、ページ
モード用アドレスA0〜A2に基づくセンスアンプ選択
信号Pn(n:0〜7の整数)により選択するセレクタ
回路SLN0,SLN1,・・・,SLNm,・・・,
SLN15が接続されている。
【0010】ここで、上記セレクタ回路SLN0〜SL
N15は、ページモードデコーダ(PMD)32からセ
ンスアンプ選択信号Pn(n=0〜7)を供給されるよ
うになっており、該ページモードデコーダ32は、上記
ページ内アドレス(A0〜A2)を入力バッファ31を
介して受けるようになっている。
【0011】また、上記各セレクタ回路SLN0〜SL
N15には、それぞれに対応する出力回路OUT0,O
UT1,・・・,OUTm,・・・,OUT15が接続
されており、各出力回路OUT0〜OUT15は、該セ
レクタ回路SLN0〜SLN15により選択された選択
セルデータD0〜D15に増幅等の信号処理を施して、
出力セルデータDO0〜DO15として出力する構成と
なっている。
【0012】次に、上記メモリセルアレイMAm及びY
デコーダYDmの具体的な構成について説明する。図1
3は、上記主メモリ部10を構成するメモリセルアレイ
MA0〜MA15のうちのメモリセルアレイMAmの詳
細な構成を示し、図14は、該メモリセルアレイMAm
とともに、上記Yデコーダ部23を構成するYデコーダ
YD0〜YM15のうちのYデコーダYDmについて、
その構成を詳細に示している。
【0013】これらの図に示すように、メモリセルアレ
イMAmには、複数のメモリセルMmijnが、横方向に1
28個(8ワード×16ページ分に相当する個数)、縦
方向に8192個(16行×512バンク分に相当する
個数)マトリクス状に配列されている。このマスクRO
M200では、メモリセルアレイMAmは複数のバンク
領域10aに区分され、該バンク領域10aは、縦方向
に512個、横方向に128個並んでいる。さらに、各
バンク領域10a内には、縦方向に連続して並ぶ16個
のメモリセルが配置されている。また、横方向に一列に
並ぶ複数のバンク領域10aの行(以下、バンク行とい
う。)R1,R2,・・・,Rk,・・・,R512毎
に、16本のワード線WL0〜WL15が設けられてお
り、各ワード線WLi(i=0〜15の整数)はそれぞ
れ、該バンク領域10aにおける各メモリセルMmijn
(i=0〜15の整数)を構成するトランジスタ(メモ
リトランジスタ)のゲートに接続されている。
【0014】ここでは、横方向に隣接する2つのバンク
領域10aの間には、これらに共通の拡散層からなる副
グランド線SGが設けられ、該両バンク領域10aの両
側には、該両バンク領域10aの各々に対応する、拡散
層からなる副ビット線SB0,SB1が設けられてい
る。また、縦方向に並ぶバンク領域10aの隣接する2
列に共通して、金属層からなる主グランド線MGが設け
られ、横方向に隣接する2つのバンク領域10aに共通
の副グランド線SGが、グランド側バンク選択トランジ
スタTB1を介して主グランド線MGに接続されてい
る。また、縦方向に並ぶバンク領域10aの隣接する2
列の各列毎に、主ビット線MB0,MB1が設けられ、
対応する列の各バンク領域10aの副ビット線SB0,
SB1が、電源側バンク選択トランジスタTB0を介し
て、主ビット線MB0,MB1に接続されている。
【0015】そして、上記バンク選択トランジスタTB
0,TB1のゲートには、バンク選択線BS0,BS1
が接続されており、これらのバンク選択線BS0,BS
1及び上記ワード線WL0〜WL15は、上記Xデコー
ダ13により駆動されるようになっている。
【0016】また、上記縦方向に並ぶ複数のバンク領域
10aの各列(以下バンク列という。)C1,C2,・
・・,Cr,・・・,C128に対応する主ビット線M
Bは、隣接して並ぶ16本毎に、つまりバンク列の隣接
する16列毎に、1つのグループを形成しており、各グ
ループにおける第1〜第16番目の主ビット線MBj
(j=0〜15の整数)はそれぞれ、プリカラムデコー
ダ22のカラム選択トランジスタTC0,TC1,・・
・,TCj,・・・,TC15を介して、該プリカラム
デコーダ22の上記各グループに対応する出力端子Y
0,Y1,・・・,Yn,・・・,Y7に接続されてい
る。上記カラム選択トランジスタTC0〜TC15のゲ
ートにはそれぞれ、カラム選択線CS0〜CS15が接
続されており、これらのカラム選択線CS0〜CS15
は、上記プリカラムデコーダ22により駆動されるよう
になっている。
【0017】このような構成により、Xデコーダ13に
より行アドレス(A7〜A19)に基づいて、所定のバ
ンク選択線BS0及びBS1及び所定のワード線WLi
が選択されると、所定のバンク行Rkが選択されるとと
もに、該選択されたバンク行Rkに属する各バンク領域
10aにおける所定行のメモリセルが選択される。さら
に、プリカラムデコーダ22により列アドレス(A3〜
A6)に基づいて所定のカラム選択線CSjが選択され
ると、上記各グループにおける所定の主ビット線MBj
が選択される。このようにして、上記行アドレス(A7
〜A19)及び列アドレス(A3〜A6)により、Yデ
コーダYDmからは、メモリセルアレイMAmにおける
メモリセルMmij0〜Mmij7のデータが、1つのページデ
ータ,つまり読出セルデータDmB0〜DmB7として
センスアンプ回路群SAGmに出力される。
【0018】なお、上記説明では、メモリセルアレイM
Amと、これに対応するYデコーダYDmとについて詳
細な構成を示したが、その他のメモリセルアレイMA
0,MA1,・・・及びこれらに対応するYデコーダY
D0,YD1,・・・についても、上述したメモリセル
アレイMAm及びYデコーダYDmと全く同様な構成と
なっている。
【0019】次に動作について説明する。図15は、ペ
ージモードでの読み出し動作の一例を説明するためのタ
イミング波形図である。上記マスクROM200では、
時刻t0に入力アドレス(A0〜A19)の入力が確定
すると、所定のページアドレス(h番地)に対応するペ
ージP(h)のページデータが、読出セルデータD0B
n〜D15Bn(n=0〜7)として各センスアンプ回
路群SAG0〜SAG15に読み出される。この場合の
メモリセルからのデータの読み出しは、通常のランダム
アクセスモードにて行われる。
【0020】すなわち、まず、行アドレス(A7〜A1
9)が確定すると、Xデコーダ13により、バンク行B
1〜B512の1つバンク行Bkを選択するバンク選択
線BS0,BS1及び、1つのバンク行Bkにおけるワ
ード線WL0〜WL15のうちのいずれか1つのワード
線WLiが駆動される。ここで上記バンク選択線BS
0,BS1及びワード線WLiがアクティブ(“Hig
h”レベル)となる。
【0021】このとき、列アドレス(A3〜A6)が確
定すると、プリカラムデコーダ22により、カラム選択
線CS0〜CS15の何れか1つのカラム選択線CSj
が駆動されて、その信号レベルがアクティブ(“Hig
h”レベル)となり、該カラム選択線CSjを入力とす
るカラム選択トランジスタTCjが“ON”となる。こ
れにより、所定のバンク行Bkに属するバンク領域10
aにおけるメモリセルMmij0,Mmij1,・・・,Mmij7
(m=0〜15)が選択され、各メモリセルのセルデー
タがカラム選択トランジスタTCjを介して、センスア
ンプ回路群SAG0〜SAG15に入力される。
【0022】次に、時刻t1に上記センスアンプ回路群
SAG0〜SAG15、つまりセンスアンプ回路群SA
Gm(m=0〜15)からのセンスアンプ出力DmS
0,DmS1,・・・,DmS7(m=0〜15)が確
定し、アドレス信号(A3〜A19)により指定された
h番地のページデータPD(h)の読み出しを完了す
る。
【0023】そして、ページ内アドレス(A0〜A2)
に応じて、ページモードデコーダ回路32の出力信号P
0,P1,・・・,P7の何れか1つのみがアクティプ
(“High”レベル)となることにより、各セレクタ
回路SLNm(m=0〜15)により、対応するセンス
アンプ回路群SAGm(m=0〜15)からのセンスア
ンプ出力DmS0〜DmS7(m=0〜15)の何れか
1つのセンスアンプ出力DmSnが選択され、各ビット
に対応する出力回路OUTm(m=0〜15)の出力端
子DOmに、h番地のページデータPD(h)における
第1ワードW0,つまり各データビットに対応するメモ
リセルアレイMAm(m=0〜15)におけるメモリセ
ルMmij0のデータが出力される(時刻t2)。
【0024】その後、時刻t3にてページ内アドレス
(A0〜A2)が変化し始めると、各セレクタ回路SL
Nmでは、センスアンプ出力DmSn(n=0〜7)の
データが順次選択され、ページモードデコーダ回路31
の出力信号P0〜07が確定すると(時刻t4)、上記
各出力回路OUTmを介して出力端子DOmに、h番地
のページデータPD(h)における第2ワードW1,つ
まり各データビットに対応するメモリセルアレイMAm
(m=0〜15)におけるメモリセルMmij1のデータが
出力される。
【0025】以後、ページ内アドレス(A0〜A2)が
変化してページモードデコーダ回路32からのセンスア
ンプ選択信号P0〜P7が確定する度に、h番地のペー
ジデータPD(h)における第3ワードW2〜第8ワー
ドW7が、各出力回路OUTmの出力端子DOmに出力
されることとなる。
【0026】このように、ランダムアクセスによりペー
ジデータが確定し、該ページデータの第1ワードが確定
した後は、ページ内アドレス信号(A0〜A2)の変化
開始から所定時間(t4−t3)経過した時点で、高速
読み出しが可能なページモードとなり、メモリセルのセ
ルデータが高速で出力されることとなる。
【0027】そして、次にページアドレスA3〜A19
が変化すると、再びランダムアクセスモードにより(h
+1番地)のページデータPD(h+1)がセンスアン
プ回路群SAG0〜SAG15に読み出され、このペー
ジデータPD(h+1)における第1ワードが確定した
後は、高速読み出しが可能なページモードとなり、メモ
リセルのセルデータが高速で出力されることとなる。
【0028】以上説明したように、ページ指定アドレス
信号,つまりページ間アドレス信号(A3〜A19)が
変化した場合は、出力端子DOm(m=0〜15)のデ
ータが確定するまでには、主ビット線、センスアンプ回
路群の出力及びセレクタ回路の出力が確定する必要があ
るのに対して、ワード指定アドレス信号,つまりページ
内アドレス(A0〜A2)が変化した場合は、セレクタ
回路SLmの切り換えに要する時間のみで出力端子DO
mのデータが確定する。
【0029】このため、ページモードを搭載したマスク
ROMでは、ページ内アドレスの変化に対しては高速読
み出しが可能となり、読み出し動作の高速化を図ること
ができる。
【0030】ところで、マスクROMのような読み出し
専用メモリでは、その製品歩留まりの向上を図るために
冗長救済方式がすでに開発されており、例えば、特開平
6−76591号公報には、この冗長救済方式を採用し
たマスクROMが開示されている。
【0031】このようなマスクROMは、データ用記憶
素子を書き込み可能な構成とした冗長メモリセル群と、
不良ビットを含む不良メモリセル群のアドレスを書込可
能なアドレス用記憶素子からなる置換アドレス格納部と
を備え、不良メモリセル群のアドレスを上記置換アドレ
ス格納部に記憶し、不良メモリセル群を上記冗長メモリ
セル群に置き換えるようにしたものである。
【0032】図16は、上記冗長救済方式を採用した従
来の不揮発性メモリの構成を説明するためのブロック図
であり、このような読み出し専用メモリ(マスクRO
M)の一般的な構成を示している。図17は、このマス
クROMの主メモリ部を構成するメモリセルアレイの1
つの詳細な構成を示す図である。
【0033】図において、300は従来の冗長救済方式
を採用したマスクROMであり、図12〜図14と同一
符号は上記マスクROM200と同一のものを示してい
る。このマスクROM300は、上記従来のページモー
ドを有するマスクROM200と同様、入力アドレス信
号(A0〜A19)を受け、16ビットの出力データD
Oを出力する構成となっており、上記マスクROM20
0と同一構成の主メモリ部10を有している。
【0034】なお、上記メモリセルアレイMAmは、図
17に示すように、上記マスクROM200と同一な構
成となっている。簡単に説明すると、メモリセルアレイ
MAmには、複数のメモリセルMmitが、横方向に12
8個(128列分に相当する個数)、縦方向に8192
個(16行×512バンク分に相当する個数)マトリク
ス状に配列されている。また、メモリセルアレイMAm
は複数のバンク領域10aに区分され、該バンク領域1
0aは、縦方向に512個、横方向に128個並んでお
り、各バンク領域10a内には、縦方向に連続して並ぶ
16個のメモリセルが配置されている。
【0035】そして、この冗長救済方式を採用したマス
クROM300では、上記主メモリ部10に加えて、不
良ビットを含む不良メモリセル群に代わって、該不良メ
モリセル群に記憶されるべきデータを記憶する冗長回路
部300aを有している。
【0036】この冗長回路部300aは、上記バンク領
域10aを1単位として置換セルデータを格納する構成
となっており、置換バンクアドレス,つまり不良メモリ
セルが含まれる置換対象バンク領域のアドレスを記憶す
る置換バンクアドレス格納部310と、置換対象バンク
領域に含まれるメモリセルの個数に相当する数のデータ
を記憶可能な置換セルデータ記憶部320と、各ビット
に対応するセンスアンプ回路からのセンスセルデータの
うち置換すべきビットを指定する置換ビット指定データ
を記憶する置換ビット指定格納部330とから構成され
ている。
【0037】また、このマスクROM300は上記マス
クROM200と同一構成の入力バッファ11,プリロ
ウデコーダ12,及びXデコーダ13からなる行選択手
段を有している。
【0038】また、このマスクROM300は、入力ア
ドレス信号の列アドレス(A0〜A6)に対応した列の
メモリセルを選択する列選択手段を有している。この列
選択手段は、上記列アドレス(A0〜A6)を受ける入
力バッファ21aと、その出力に接続されたプリカラム
デコーダ(PCD)22aと、該プリカラムデコーダ2
2aの出力により上記主メモリ部10の複数(16ビッ
ト分)の列を選択するYデコーダ部23aとから構成さ
れている。
【0039】また、このYデコーダ部23aは、上記各
メモリセルアレイMA0〜MA15に対応する複数のY
デコーダYd0,Yd1,・・・,Ydm,・・・,Y
d15に分かれており、該各YデコーダYd0〜Yd1
5からは、上記各メモリセルアレイMA0〜MA15に
て選択された1つの列における所定の行(i番目)のメ
モリセルMmitからの読出セルデータDmb(m:0〜
15の整数)が、各ビットに対応する出力データとして
読み出されるようになっている。
【0040】上記各YデコーダYd0〜Yd15には、
各メモリセルアレイMA0〜MA15からの読出セルデ
ータD0b〜D15bをセンスするセンスアンプ回路S
A0,SA1,・・・,SAm,・・・,SA15が接
続されている。これらのセンスアンプ回路SA0〜SA
15のそれぞれには、置換ビット指定データに基づい
て、その個々のセンスアンプからのセンスセルデータM
DAT0〜MDAT15と、冗長回路部300aからの
置換セルデータRDATとのいずれかを選択するセレク
タ回路SL0,SL1,・・・,SLm,・・・,SL
15が接続されている。
【0041】そして、上記各セレクタ回路SL0〜SL
15には、それぞれに対応する出力回路OUT0,OU
T1,・・・,OUTm,・・・,OUT15(以下、
出力回路OUT0〜OUT15とも記載する。)が接続
されており、各出力回路OUT0〜OUT15は、該セ
レクタ回路SL0〜SL15により選択された選択デー
タD0〜D15に増幅等の信号処理を施して、出力セル
データDO0〜DO15として出力する構成となってい
る。
【0042】次に動作について説明する。このような冗
長救済方式を採用したマスクROM300では、所定の
メモリセルアレイMAmにおける所定のバンク領域内に
欠陥メモリセルがある場合、まず、欠陥メモリセルが存
在する置換対象となるバンク領域を指定するバンクアド
レス(A0〜A6,A11〜A19)を置換バンクアド
レス格納部310に記憶させておく。また、欠陥メモリ
セルが存在するメモリセルアレイが16ビットデータの
どのビットに対応するかを示す、置換ビット指定データ
(D0〜D15)を置換セルデータビット記憶部330
に記憶させておく。さらに、欠陥バンク領域における各
メモリセルに記憶されるべきデータを、バンク領域内の
位置(行方向の位置)に対応するアドレス(A7〜A1
0)に応じて、置換セルデータ記憶部320に記憶させ
ておく。
【0043】そして、このマスクROM300の読み出
し時に、入力アドレス信号の行アドレス(A7〜A1
9)に基づいて、所定のバンク選択線BS0,BS1が
アクティブとなると、所定のバンク行Bkのバンク領域
におけるバンク選択トランジスタTB0,TB1が導通
して、該バンク行Bkに属するバンク領域では、その内
部のメモリセルMmitを構成するメモリトランジスタ
のソース及びドレインが副ビット線SB0,SB1、及
び副グランド線SGを介して主ビット線MB0,MB
1、及び主グランド線MGに接続されることとなる。ま
た、これと同時に所定のワード線WLiがアクティブと
なると、上記バンク行Bkのバンク領域におけるi番目
の行のメモリセルが選択される。
【0044】そして、上記入力アドレス信号の列アドレ
ス(A0〜A6)に基づいて、YデコーダYdmによ
り、各メモリセルアレイMAmにて所定のバンク列C
r,つまりメモリセル列に対応する主ビット線が選択さ
れると、各YデコーダYdmからは、各メモリセルアレ
イMAmにて選択されたメモリセルMmit(t=r)
の情報がYデコーダDmbとして各ビットに対応するセ
ンスアンプ回路SAmに読み出される。
【0045】このとき、各メモリセルアレイMAmにて
選択されたバンク領域に欠陥メモリセルが無ければ、各
ビットに対応するセレクタ回路SLmでは、センスセル
データMDATmが選択されることとなり、これがセレ
クタ出力Dmとして各ビットに対応する出力回路OUT
mに供給され、さらに該出力回路OUTmから出力セル
データDOmとして、マスクROM300におけるセル
データが出力される。
【0046】一方、外部から与えられた入力アドレス
が、置換バンクアドレス格納部310に記憶されている
バンクアドレスに一致した場合には、対応する置換セル
データ記憶部320に記憶されているデータの内、アク
ティブとなったワード線に対応する位置の置換セルデー
タRDATが読み出され、上記各セレクタ回路SLmに
供給される。また、このとき、各セレクタ回路SLmに
は、置換セルデータビット記憶部330から置換ビット
指定データが供給される。これにより置換すべきビット
に対応するセレクタ回路SLmでは、これに対応するメ
モリセルアレイMAmからのセルデータMDATmを上
記置換セルデータRDATに置き換えて出力回路OUT
mに出力する。
【0047】この場合に、同時に読み出すデータD0〜
D15の内、mビット(0≦m<16)のいずれのビッ
トの置換えも可能とするには、セレクタ回路を、主メモ
リ部の各メモリセルアレイMAmからのセルデータMD
ATm(m=0〜15の整数)と、置換セルデータRD
ATの切り換えが可能な構成とする必要がある。従っ
て、セレクタ回路群としては、複数ビット、例えばmビ
ットのデータのどのビットのデータ置換も可能とするに
は、(m+1)ビットの多入力切り換え回路が必要にな
る。
【0048】このようなバンク領域に対応する副ビット
線と、各バンク列に対応する主ビット線とを有する階層
的な構造のメモリセルアレイでは、その内部における1
つの欠陥箇所,例えば欠陥メモリセルの発生により、該
欠陥個所が含まれるバンク領域の他のメモリセルの読み
出しも困難となる。
【0049】従って、上記のように、バンク領域に含ま
れる、副ビット線及び副グランド線につながるメモリセ
ル群を1単位として、欠陥の救済を行うことにより効率
的に救済することができる。
【0050】なお、上記説明では、マスクROMとして
NOR型マスクROMについて説明したが、NAND型
マスクROMである縦型のROMにおいても、バンク領
域を一連の縦列する所定数のメモリセル群に対して設定
することにより、同様の効果が得られる。
【0051】
【発明が解決しようとする課題】ところで、このように
ページアクセスモードを有する読み出し専用メモリで
は、ページアクセス時にはページアドレスの変化からセ
レクタの切り換えに要する時間のみで出力が確定し、極
めて高速な読み出しが可能である。しかし、このような
ページモードを有するマスクROMに冗長回路方式を採
用した場合、冗長データの読み出しには冗長メモリのア
クセス時間及び切り換え回路の動作時間が必要になり、
ページアクセス時間より長くなるため、ページアクセス
時に冗長メモリの読み出しが生じると、アクセス時間が
律速される。
【0052】このようにページモード等の高速アクセス
モードを有する不揮発性メモリにおいて、冗長回路を設
けた合、冗長データの読み出し及び置き換えに要するデ
ータアクセスの遅延により、ページアクセス時のアクセ
スタイムの高速化が困難になる。
【0053】この発明は上記のような問題点を解決する
ためになされたもので、高速読み出しモードにてアクセ
スタイムの遅れを招くことなく欠陥メモリセルに対する
データの救済処理を行うことができる半導体記憶装置を
得ることを目的とする。
【0054】
【課題を解決するための手段】この発明(請求項1
)に係る半導体記憶装置は、複数のメモリセルをマト
リクス状に配置してなり、データを記憶する主メモリ部
と、該主メモリ部における所定のメモリセルのセルデー
タと置換すべき置換セルデータが記憶される置換セルデ
ータ記憶部、及び入力アドレスに基づいてデータ置換の
ための制御信号を発生する制御信号発生部を有する冗長
メモリ部と、該入力アドレスに基づいて同時に所定数の
メモリセルを、該主メモリ部の所定のページに対応する
複数のメモリセルとして選択するメモリセル選択手段
と、該選択された複数のアドレス分に相当するメモリセ
ルのセルデータをページデータとして同時にセンスする
センスアンプ手段とを備えている。
【0055】また、この半導体記憶装置は、該冗長メモ
リ部からの置換セルデータ及び制御信号を受けるととも
に、該センスアンプ手段からのページデータを受け、該
制御信号に基づいて、該ページデータに置き換えの必要
なセルデータが含まれている場合は、該当するセルデー
タを該置換セルデータと置き換えた置換ページデータを
出力し、該センスアンプ手段からのページデータに置き
換えの必要なセルデータが含まれていない場合は、該セ
ンスアンプ手段の出力であるページデータをそのまま出
力するデータ置換手段と、該データ置換手段から出力さ
れるページデータより該入力アドレスに基づいて順次切
り換えて対応するデータを出力するデータ選択手段とを
備えている。
【0056】そして、この半導体記憶装置は、該冗長メ
モリ部から該データ置換手段への置換セルデータ及び制
御信号の供給は、該入力アドレスの確定タイミングか
ら、該センスアンプ手段の出力であるページデータの確
定タイミングまでの間に行われるよう構成されている。
そのことにより上記目的が達成される。
【0057】この発明(請求項2)は、請求項1記載の
半導体記憶装置において、前記主メモリ部を、セルデー
タが読み出される際のメモリ領域の単位となる、所定数
のメモリセルが含まれる複数のバンク領域に区分された
構成とし、前記冗長メモリ部の置換セルデータ記憶部
を、置換対象となるメモリセルの属する置換対象バンク
領域内のすべてのメモリセルに対応する置換セルデータ
が含まれるよう、該バンク領域単位でもって該置換セル
データを記憶するようにしたものである。また、この半
導体記憶装置では、該冗長メモリ部の制御信号発生部
は、前記入力アドレスに基づいて、マトリクス配置の同
時に選択された複数のメモリセルの行と、該置換対象と
なるメモリセルの属する置換対象バンク領域とが重なる
か否かを判定する判定手段を有し、該選択されたメモリ
セルの行と該置換対象バンク領域とが重なるとき、前記
データ置換手段を、該セルデータと置換セルデータとの
置き換えが行われるよう制御する構成となっている。
【0058】この発明(請求項1、2)は、前記に記載
の半導体記憶装置において、前記冗長メモリ部の制御信
号発生部を、前記主メモリ部における置換対象となるメ
モリセルが含まれる置換対象ページを指定するためのペ
ージ指定アドレスを記憶する置換ページ指定格納部を有
し、前記入力アドレスのページ指定部分が該ページ指定
アドレスと一致したとき、前記データ置換手段を、該セ
ルデータと置換セルデータとの置き換えが行われるよう
制御する構成としたものである。
【0059】この発明(請求項1、2)は、前記に記載
の半導体記憶装置において、前記主メモリ部を、複数ビ
ットのデータが記憶可能となるよう、該データの各ビッ
トに対応する、それぞれメモリセルがマトリクス状に配
列されている複数のメモリセルアレイを有するものと
し、前記メモリセル選択手段を、該データの各ビットに
対応させて設けられ、対応するメモリセルアレイにおけ
る1つのページを構成するメモリセルの属する列を同時
選択する複数の列選択手段を有するものとしたものであ
る。
【0060】また、この半導体記憶装置では、前記セン
スアンプ手段は、該データの各ビットに対応させて設け
られ、対応する列選択手段により選択された複数のメモ
リセルのセルデータをページデータとして同時にセンス
する、複数のセンスアンプからなる複数のセンスアンプ
回路群から構成されている。前記データ置換手段は、該
データの各ビットに対応させて設けられ、前記制御信号
に基づいて、対応するセンスアンプ回路群からの出力で
あるページデータに対して、必要に応じてデータ置換処
理を行う複数の置換回路から構成されている。前記デー
タ選択手段は、該データの各ビットに対応させて設けら
れ、該入力アドレスに基づいて、対応する置換回路から
出力されるページデータにおける、個々のメモリセルに
対応するセルデータを順次切り換えて出力する複数の選
択回路から構成されている。
【0061】さらに、前記冗長メモリ部の制御信号発生
部は、前記置換ページ指定格納部に加えて、置換対象ペ
ージにおける置換対象となるメモリセルを指定するペー
ジ内ワード指定アドレスを記憶するページ内ワード指定
格納部と、該主メモリ部から読み出される複数ビットの
データにおける置換対象となる置換ビットを指定する置
換ビット指定データを記憶する置換ビット指定格納部と
を有し、前記入力アドレスのページ指定部分が、該置換
ページ指定格納部に記憶されているページ指定アドレス
と一致したとき、該ページ内ワード指定アドレス及び該
置換ビット指定データを該各置換回路に出力する構成と
なっている。
【0062】この発明(請求項3、4)は、請求項1、
記載の半導体記憶装置において、前記置換ページ指定
格納部を、1つのページ指定アドレスを記憶するページ
指定記憶回路を複数有するものとし、前記ページ内ワー
ド指定格納部を、1つのページ内ワード指定アドレスを
記憶するページ内ワード指定記憶回路を複数有するもの
とし、前記置換ビット指定格納部を、1つの置換ビット
指定データを記憶する置換ビット指定格納回路を複数有
するものとし、前記置換セルデータ記憶部を、1つの置
換セルデータを記憶する置換セルデータ記憶回路を複数
有するものとし、さらに、前記データ置換手段を、該ペ
ージ内ワード指定アドレス及び置換ビット指定データに
基づいて、複数のページデータに対するセルデータの置
き換えを可能な構成としたものである。
【0063】この発明(請求項5、6)は、請求項1、
記載の半導体記憶装置において、前記データ置換手段
を、前記複数ビットのデータの各ビット毎に設けられ
た、前記制御信号に基づいて、対応するセンスアンプ回
路群からの出力であるページデータに対して、必要に応
じてデータ置換処理を行う複数の置換回路からなるマル
チプレクサ回路としたものである。
【0064】この発明(請求項7)は、請求項ないし
6のいずれかに記載の半導体記憶装置において、前記各
置換回路を、前記対応するセンスアンプ回路群から出力
されたページデータと、前記置換セルデータ記憶部に記
憶されている置換セルデータとを入力とし、前記ページ
内ワード指定アドレス及び置換ビット指定データがアク
ティブであるとき、該センスアンプ回路群からのページ
データを構成する各メモリセルのセルデータを、該置換
セルデータ記憶部における置換セルデータに書き換え、
前記ページ内ワード指定アドレス及び置換ビット指定デ
ータが非アクティブであるとき、該センスアンプ回路群
からのページデータをそのまま出力する構成としたもの
である。
【0065】この発明(請求項8)は、請求項1ないし
7のいずれかに記載の半導体記憶装置において、1つの
冗長メモリ部の置換ページ指定格納部を、置換ページ指
定アドレスが1つだけ記憶されるよう構成したものであ
る。
【0066】この発明(請求項9)は、請求項1ないし
8のいずれかに記載の半導体記憶装置において、前記冗
長回路部を複数備え、所定のセンスアンプ回路群から読
み出される1つのページデータにおける複数のメモリセ
ルのセルデータを、少なくとも2つ以上書き換え可能に
構成したものである。
【0067】この発明(請求項10)は、請求項ない
し9のいずれかに記載の半導体記憶装置において、前記
各バンク領域におけるメモリセル群を、前記ページを構
成するメモリセルの配列方向と直交する方向に一列に並
ぶ複数のメモリセルから構成したものである。
【0068】以下、本発明の作用について説明する。
【0069】この発明(請求項1)においては、冗長メ
モリ部からデータ置換手段への置換セルデータ及び制御
信号の供給が、入力アドレスの確定タイミングから、セ
ンスアンプ手段の出力であるページデータの確定タイミ
ングまでの間に行われるよう構成したから、高速読み出
しモードにてアクセスタイムの遅れを招くことなく欠陥
メモリセルに対するデータの救済処理を行うことができ
る。この発明(請求項2)においては、主メモリ部を、
セルデータが読み出される際のメモリ領域の単位となる
複数のバンク領域に区分し、冗長メモリ部の置換セルデ
ータ記憶部には、該バンク領域単位でもって置換セルデ
ータを記憶するようにしたので、該バンク領域のメモリ
セルが対応する副ビット線に接続されている構成では、
1つのメモリセルの欠陥により欠陥メモリセルと同じ副
ビット線につながる他のメモリセルの読み出しが困難と
なることから、メモリセルアレイにおける欠陥部分の救
済を効果的に行うことができる。
【0070】また、冗長メモリ部の制御信号発生部で
は、同時に選択された複数のメモリセルの行と、置換対
象となるメモリセルの属する置換対象バンク領域との重
なりを判定して、データ置換手段でのセルデータと置換
セルデータとの置き換えを制御するので、置換するか否
かの判定がバンク領域単位で行われることとなり、置換
するか否かの判定がメモリセル単位で行われる場合に比
べてその判定に要する時間を短縮できる。
【0071】この発明(請求項1、2)においては、入
力アドレスのページ指定部分が置換ページ指定格納部の
ページ指定アドレスと一致したとき、データ置換手段で
のセルデータと置換セルデータとの置き換えが行われる
ようにしたので、入力アドレスの一部の判定により、置
換を行うか否かの判定をすばやく行うことができる。
【0072】この発明(請求項1、2)においては、入
力アドレスのページ指定部分が、置換ページ指定格納部
に記憶されているページ指定アドレスと一致したとき、
ページ内ワード指定アドレス及び置換ビット指定データ
を、出力データの各ビットに対応する複数の置換回路に
出力するようにしたので、出力データのいずれのビット
に対応するページデータについても、欠陥メモリセルの
セルデータの置換も可能となる。
【0073】この発明(請求項3、4)においては、欠
陥部分の救済を行うための冗長回路部を、置換ページ指
定記憶回路、ページ内ワード指定記憶回路、置換ビット
指定格納回路、及び置換セルデータ記憶回路をそれぞれ
複数組有するものとしたので、各ビットに対応する複数
のページデータに対するデータ置換処理を行うことがで
きる。
【0074】この発明(請求項5、6)において、各ビ
ットのページデータに対するデータ置換処理を行うデー
タ置換手段として、ページデータを構成する複数のセル
データの1つを置換セルデータに置き換える各ビットに
対応する複数の置換回路からなるマルチプレクサ回路を
用いたので、データ置換手段をコンパクトで簡単な回路
構成により実現できる。
【0075】この発明(請求項7)においては、データ
置換手段を構成する各置換回路を、ページ内ワード指定
アドレス及び置換ビット指定データの信号レベルに応じ
て、セルデータの置換処理を行うようにしたので、所定
のビットのページデータにおける所定のワードに対応す
る記憶データの置換を行うことができる。
【0076】この発明(請求項8)においては、1つの
冗長メモリ部の置換ページ指定格納部を、置換ページ指
定アドレスが1つだけ記憶されるよう構成したので、置
換すべきメモリセルのアドレスの記憶容量を小さく抑え
つつ、1つのページに属する複数のメモリセルのセルデ
ータの置換が可能となる。
【0077】この発明(請求項9)においては、冗長回
路部を複数備え、所定のセンスアンプ回路群から読み出
される1つのページデータにおける複数のメモリセルの
セルデータを、少なくとも2つ以上書き換え可能に構成
したので、所定のビットに対応するページデータにおけ
る欠陥個所(欠陥ワード)を少なくとも2つ救済でき
る。
【0078】この発明(請求項10)においては、各バ
ンク領域におけるメモリセル群を、ページを構成するメ
モリセルの配列方向と直交する方向に一列に並ぶ複数の
メモリセルから構成したので、メモリセルの行アドレス
より情報量の少ないバンク領域の行アドレスと、メモリ
セルの列アドレスより情報量の少ないページ指定アドレ
スとに基づいて、置換セルデータ記憶部からの置換セル
データの読み出しを短時間で行うことができる。
【0079】
【発明の実施の形態】
(実施形態1)図1は、本発明の実施形態1による半導
体記憶装置としてマスクROMを説明するためのブロッ
ク図であり、図2は、このマスクROMの主メモリ部を
構成するメモリセルアレイの詳細な構成を示す図であ
る。
【0080】図において、101は、冗長救済方式を採
用したページモードを有する本実施形態1のマスクRO
Mであり、入力アドレス信号(A0〜A19)を受け、
16ビットの出力データDOを出力する構成となってい
る。このマスクROM101は、従来のページモードを
搭載したマスクROM200と同様、メモリセルMmijn
がマトリクス状に配列された主メモリ部10を有してお
り、該主メモリ部10は、出力データDOの各ビットに
対応するメモリセルアレイMA0〜MA15に分割され
ており、各メモリセルアレイMA0〜MA15からは、
上記出力データDOの各ビットに対応するセルデータD
O0〜DO15が出力されるようになっている。
【0081】また、上記マスクROM101は、従来の
マスクROM200と同一構成の行選択手段及び列選択
手段を有している。つまり、該行選択手段は、入力アド
レス信号の行アドレス(A7〜A19)に対応した行の
メモリセルを選択するものであり、該行アドレス(A7
〜A19)を受ける入力バッファ11と、その出力に接
続されたプリロウデコーダ(PRD)12と、該プリロ
ウデコーダ12の出力に基づいて上記主メモリ部10の
行を選択するXデコーダ13とから構成されている。ま
た、上記列選択手段は、上記入力アドレス信号の列アド
レス(A3〜A6)に対応した複数の列のメモリセルを
選択するものであり、該列アドレス(A3〜A6)を受
ける入力バッファ21と、その出力に接続されたプリカ
ラムデコーダ(PCD)22と、該プリカラムデコーダ
22の出力により上記メモリセルアレイ10の複数の列
を選択するYデコーダ部23とから構成されている。
【0082】また、上記Yデコーダ部23は、上記各メ
モリセルアレイMA0〜MA15に対応する複数のYデ
コーダYD0〜YD15からなり、各YデコーダYD0
〜YD15からは、上記各メモリセルアレイMA0〜M
A15にて同時に選択された同一行の複数の列における
メモリセルMmij0,Mmij1,・・・,Mmijn,・・・,
Mmij7(m:0〜15の整数)からの読出セルデータD
mB0,DmB1,・・・,DmBn,・・・,DmB
7(m:0〜15の整数)が、例えばh番地のページP
(h)のページデータPD(h)として出力されるよう
になっている。
【0083】上記各YデコーダYD0〜YD15には、
従来のマスクROM200と同様、各メモリセルアレイ
MA0〜MA15からの読出データD0Bn〜D15B
n(n:0〜7の整数)をセンスする、それぞれ複数個
(8個)のセンスアンプからなるセンスアンプ回路群S
AG0〜SAG15が接続されている。
【0084】このように本実施形態のマスクROM10
1では、主メモリ部10,行選択手段,列選択手段,及
びセンスアンプ回路群SAG0〜SAG15は、従来の
マスクROM200と同一の構成となっており、それぞ
れの具体的な構成についても全く同一となっている。
【0085】上記メモリセルアレイMAm及びYデコー
ダYDmについて簡単に説明すると、メモリセルアレイ
MAmは、複数のバンク領域10aに区分され、該バン
ク領域10aは、縦方向に512個、横方向に128個
並んでいる。各バンク領域10a内には、縦方向に連続
して並ぶ16個のメモリセルが配置されている。また、
横方向に一列に並ぶ複数のバンク領域10aからなるバ
ンク列Rk毎に、16本のワード線WL0〜WL15が
設けられており、各ワード線WLi(i=0〜15の整
数)はそれぞれ、該バンク領域10aにおける各メモリ
セルMmijn(i=0〜15の整数)を構成するトランジ
スタ(メモリトランジスタ)のゲートに接続されてい
る。
【0086】このメモリセルアレイMAmでは、各バン
ク領域10aに対応させて、拡散層からなる副ビット線
SB0,SB1、及び副グランド線SGが設けられてお
り、該バンク領域10a内のメモリトランジスタ(メモ
リセル)Mmijnのソース,ドレインが上記副ビット線及
び副グランド線に接続されている。ここで、副ビット線
は個々のバンク領域10a毎に設けられ、副グランド線
は隣接する2つのバンク領域10a毎に設けられてい
る。
【0087】また、縦方向に並ぶバンク領域10aがな
す各バンク列Crに対応させて、金属層からなる主ビッ
ト線MB0,MB1、及び主グランド線MGが設けられ
ており、対応するバンク列のバンク領域10aの副ビッ
ト線SB0,SB1がバンク選択トランジスタTB0を
介して主ビット線MB0,MB1に接続され、対応する
バンク列のバンク領域10aの副グランド線SGがバン
ク選択トランジスタTB1を介して主ビット線MGに接
続されている。
【0088】そして、上記バンク選択トランジスタTB
0,TB1のゲートには、バンク選択線BS0,BS1
が接続されており、これらのバンク選択線BS0,BS
1及び上記ワード線WL0〜WL15は、上記Xデコー
ダ13により駆動されるようになっている。
【0089】また、上記各バンク列に対応する主ビット
線MBは、図14に示すように、バンク領域の16列毎
に1つのグループを形成しており、各グループにおける
第1〜第16番目の主ビット線MBj(j=0〜15の
整数)はそれぞれ、YデコーダYDmのカラム選択トラ
ンジスタTCj(j=0〜15の整数)を介して、該Y
デコーダYDmの、上記各グループに対応する出力端子
Yj(j=0〜15の整数)に接続されている。上記カ
ラム選択トランジスタTC0〜TC15のゲートにはそ
れぞれ、カラム選択線CS0〜CS15が接続されてお
り、これらのカラム選択線CS0〜CS15は、上記プ
リカラムデコーダ22により駆動されるようになってい
る。
【0090】このような構成により、Xデコーダ13に
より行アドレス(A7〜A19)に基づいて、所定のバ
ンク選択線BS0及びBS1及び所定のワード線WLi
が選択されると、所定のバンク行Rkが選択され、該選
択されたバンク行Rkの各バンク領域10aにおける所
定行のメモリセルが選択される。さらに、プリカラムデ
コーダ22により列アドレス(A3〜A6)に基づいて
所定のカラム選択線CSjが選択されると、上記各グル
ープにおける所定の主ビット線MBjが選択される。こ
のようにして、上記行アドレス(A7〜A19)及び列
アドレス(A3〜A6)により、各YデコーダYDmか
らは、各ビットに対応するメモリセルアレイMAmにお
けるメモリセルMmij0〜Mmij7のデータが、1つのペー
ジデータ,つまりデータDmB0〜DmB7としてセン
スアンプ回路群SAGmに出力される。
【0091】なお、上記説明では、メモリセルアレイM
Amと、これに対応するYデコーダYDmとについて詳
細な構成を示したが、その他のメモリセルアレイ及びこ
れらに対応するYデコーダについても、上述したメモリ
セルアレイMAm及びYデコーダYDmと全く同様な構
成となっている。
【0092】また、本実施形態のマスクROM101
は、欠陥メモリセルの救済を行うための冗長回路部(冗
長メモリ部)101aを有している。この冗長回路部1
01aは、従来のマスクROM200と同様、上記バン
ク領域10aを1単位として置換セルデータを格納する
構成となっている。
【0093】この冗長回路部101aは、不良メモリセ
ルを含んだバンク領域に対応するページ(以下、置換対
象ページともいう。)のアドレスを置換ページアドレス
として記憶し、入力アドレスと置換ページアドレスが一
致したとき、置換対象ページを指定するページ指定アド
レスを出力する置換ページ指定格納部110と、不良メ
モリセルが含まれる置換対象バンク領域のすべてのメモ
リセルに対応する置換セルデータを記憶する置換セルデ
ータ記憶部120と、置換対象ページのページデータを
構成するセルデータ(ワード)のうちの置換すべきワー
ドを指定するページ内ワード指定アドレスを記憶するペ
ージ内ワード指定格納部130と、アクセスデータの各
ビットに対応する複数のセンスアンプ回路群SAGm
(m=0〜15)からのセンスセルデータDmSx(D
mSx:DmS0〜DmS7)(m=0〜15)のうち
置換すべきビットmを指定する置換ビット指定データを
記憶する置換ビット指定格納部140とから構成されて
いる。なお、これらの格納部や記憶部110,120,
130,140の詳細な回路構成については、図4,図
5,図6,図7にそれぞれ記載されており、後述するこ
ととする。
【0094】そして、本実施形態1のマスクROM10
1は、上述した各ビットのセンスアンプ回路群SAG
0,SAG1,・・・,SAGm,・・・,SAG15
に対応して設けられたマルチプレクサ回路MP0,MP
1,・・・,MPm,・・・,MP15を有している。
このマルチプレクサ回路MP0〜MP15は、各センス
アンプ回路群SAG0〜SAG15からのセンスセルデ
ータD0Sn〜D15Sn(n:0〜7の整数)と、上
記冗長回路部101aの記憶部120からの置換セルデ
ータRDATとをデータ入力とし、該冗長回路部101
aの各格納部130,140からのページ内ワード指定
アドレスRWDn,置換ビット指定データRDmに基づ
いて、置換対象ページデータにおける置換対象ワードを
該置換セルデータRDATに置き換える信号処理を行う
よう構成されている。
【0095】図3は上記マルチプレクサ回路の具体的な
回路構成を説明するための図であり、例えば、マルチプ
レクサ回路MPmは、図3(a)に示すように、センス
アンプ回路群SAGmからのセンスセルデータDmSn
(n:0〜7の整数)と、冗長回路部101aからの置
換セルデータRDATとの置き換えを行う複数の置換回
路MPXn(n:0〜7の整数)から構成されている。
【0096】さらに、置換回路MPXnは、図3(b)
に示すように、その置換セルデータRDATの入力ノー
ド150aとその出力ノード150cとの間に直列に接
続された第1,第2のN型MOSトランジスタ151
a,152aと、そのセンスセルデータDmSnの入力
ノード150bとその出力ノード150cとの間に並列
に接続された第1,第2のP型MOSトランジスタ15
1b,152cとから構成されている。そしてこの置換
回路MPXnでは、上記第1のN型及びP型MOSトラ
ンジスタ151a,151bのゲートには、上記置換ワ
ード選択線RWDnが、上記第2のN型及びP型MOS
トランジスタ152a,152bのゲートには、上記置
換ビット選択線RDnが接続されており、図3(c)の
表に示すように、これらの選択線RWDn及びRDnの
信号レベルに基づいて、センスデータDmSnをそのま
ま出力するか、これを置換セルデータRDATに置き換
えて出力するかの切換が行われるようになっている。な
お、図3(c)中、DmWnは、マルチプレクサ回路M
Pmの置換回路MPXnの出力であり、“L”,“H”
は、それぞれ選択線RWDn及びRDnの信号レベルが
ローレベル,ハイレベルであることを示し、“X”は、
選択線RWDn及びRDnの信号レベルがいずれのレベ
ルでもよいことを示している。
【0097】また、本実施形態のマスクROM101
は、上記各ビットに対応したマルチプレクサ回路MP0
〜MP15の出力D0Wn〜D15Wn(n:0〜7の
整数)を選択するセレクタ回路SLN0〜SLN15を
有しており、上記各セレクタ回路SLN0〜SLN15
には、それぞれに対応する出力回路OUT0〜OUT1
5が接続されている。これらの各出力回路OUT0〜O
UT15は、該セレクタ回路SLN0〜SLN15によ
り選択された選択データD0〜D15に増幅等の信号処
理を施して、出力セルデータDO0〜DO15として出
力する構成となっている。
【0098】続いて、上述した冗長回路部101aにお
ける格納部や記憶部110,120,130,140の
具体的な回路構成について説明する。
【0099】図4は上記置換ページ指定格納部110の
具体的な回路構成を示す図である。この置換ページ指定
格納部110は、入力アドレス信号のページ指定部分
(A3〜A6,A11〜A19)を、これらの信号(A
3〜A6,A11〜A19)とその反転信号(/A3〜
/A6,/A11〜/A19)に対応する26個のペー
ジ判定信号P1,P2,・・・,Pa(a=26)に変
換するアドレスデコーダ110aと、該アドレスデコー
ダ110aの出力に基づいて、記憶している置換対象ペ
ージアドレスと入力アドレス信号におけるページ指定部
分との一致判定を行う複数のページ記憶判定回路AM1
〜AMjとから構成されている。ここで、ページ記憶判
定回路AMjの個数jは、欠陥メモリセルの統計的な発
生率等を参考にして決定するが、このような欠陥メモリ
セルの発生率が非常に小さい場合は、ページ記憶判定回
路は1つだけでもよい。
【0100】例えば、ページ記憶判定回路AMjは、内
部信号ノード1cと電源との間に接続されたP型ドライ
ブトランジスタ1aと、一端が接地された複数のN型ス
イッチトランジスタAS1j,・・・,ASaj(a=
26)と、該スイッチトランジスタAS1j〜ASaj
の他端と、上記内部信号ノード1cとの間に接続された
複数のヒューズ素子AF1j,・・・,AFaj(a=
26)とを有している。
【0101】上記P型ドライブトランジスタ1aはその
ゲートが接地され、常に導通状態となっており、また上
記N型スイッチトランジスタAS1j〜ASajは、そ
れぞれのゲートには、上記ページ判定信号P1〜Paが
印加されるようになっている。
【0102】また、上記ページ記憶判定回路AMjの内
部信号ノード1cには、直列接続の2段のインバータ回
路からなる出力バッファ1bが接続されており、該出力
バッファ1bを介して、ページ判定結果としてページ指
定アドレスが置換ページ選択線RPGjに出力されるよ
うになっている。
【0103】なお、ここでは、ページ記憶判定回路AM
jについてその具体的構成を説明したが、他のページ記
憶判定回路AM1,・・・も、図5に示すようにこれと
全く同一の構成となっている。
【0104】次に、この置換ページ指定格納部110に
よる置換対象ページアドレスの設定方法について簡単に
説明する。
【0105】例えば、h番目のページP(h)を置換対
象ページとする場合、置換対象ページアドレスとして置
換ページ指定格納部110のページ記憶判定回路AMj
(j=1)に記憶すべきデータが、A3(P1)=1,
/A3(P2)=0,A4(P3)=0,/A4(P
4)=1,・・・,A11(P9)=0,/A11(P
10)=1,・・・,A19(P25)=0,/A19
(P26)=1であるとすると、該ページ記憶判定回路
AMjのヒューズ素子AF1j〜AFajの切断状態
を、AF1j(切断),AF2j(非切断),AF3j
(非切断),AF4j(切断),・・・,AF9j(非
切断),AF10j(切断)・・・,AF25j(非切
断),AF26j(切断)となるよう設定する。ここで、
置換対象アドレス(A3〜A6,A11〜A19)は、
1つのバンク領域と重なるページに対して共通するもの
である。なお上記ヒューズ素子の切断はレーザ光照射等
による溶断により行う。
【0106】また、他のページP(h’)やページP
(h”)等を置換対象ページとしてページアドレスを記
憶する場合は、上記ページ記憶判定回路AMj(j=
1)とは別のページ記憶判定回路AMj(j=2),A
M(j=3)を用いて行う。
【0107】そして上記のように置換対象ページアドレ
スをページ記憶判定回路AMjに設定した場合、アドレ
スデコーダ110aの出力P1〜Paが、上記格納部1
10のページ記憶判定回路AMjに記憶されている置換
対象ページアドレスと一致したときは、いずれのスイッ
チトランジスタAS1j〜ASajも非導通となり、該
判定回路AMiの置換ページ選択線RPGjがアクティ
ブとなる。つまり、該判定回路AMiから上記ページP
(h)を指定するページ指定アドレスが出力される。
【0108】一方、アドレスデコーダ110aの出力P
1〜Paが、上記格納部110のページ記憶判定回路A
Mjに記憶されている置換対象ページアドレスと不一致
であるときは、スイッチトランジスタAS1j〜ASa
jの少なくとも1つが導通し、該回路の置換ページ選択
線RPGjが非アクティブとなり、ページP(h)の選
択は行われないこととなる。また、アドレスデコーダ1
10aの出力が、上記格納部110のいずれのページ記
憶判定回路AMjにおける置換対象ページアドレスとも
一致しないときは、置換対象ページの指定は行われず、
この場合は、センスアンプ回路群に読み出されたページ
データには欠陥ワードが含まれていないので、データの
置換は行われない。
【0109】次に上記置換セルデータ記憶部120の具
体的を回路構成について説明する。図5は上記置換セル
データ記憶部120の具体的な回路構成を示しており、
この置換セルデータ記憶部120は、入力アドレス信号
におけるバンク領域10a内の縦方向の位置,つまりバ
ンク領域10a内のワード線Wiを指定する部分(A7
〜A10)を16個のバンク内位置指定信号Q1,・・
・,Qb(b=16)に変換するアドレスデコーダ12
0aと、該アドレスデコーダ120aの出力及び上記置
換ページ指定格納部110からのページ指定アドレスに
基づいて、記憶している置換セルデータを出力ノード2
cに出力する複数のデータ記憶回路DM1,・・・,D
Mjを有している。ここで、データ記憶回路DMjの個
数jは、上記ページ記憶判定回路AMjの個数と同一と
する。
【0110】また、上記出力ノード2cと電源との間に
はP型ドライブトランジスタ2aが接続されており、こ
のP型ドライブトランジスタ2aはそのゲートが接地さ
れ、常に導通状態となっている。該出力ノード2cに
は、直列接続の2段のインバータ回路からなる出力バッ
ファ2bが接続されており、この出力バッファ2bを介
して、上記各データ記憶回路DMjのデータが置換セル
データRDATとして出力されるようになっている。
【0111】そして、例えばデータ記憶回路DMjは、
上記出力ノード2cと内部信号ノード2dとの間に接続
され、そのゲートに上記ページ記憶判定回路AMjの置
換ページ選択線RGPjを介して上記ページ指定アドレ
スRPGjが印加されるページ指定用のN型スイッチト
ランジスタSTjと、一端が接地された複数のワード線
指定用のN型スイッチトランジスタDSj1,・・・,
DSjb(b=16)と、該スイッチトランジスタDS
j1〜DSjbの他端と、上記内部信号ノード2dとの
間に接続された複数のヒューズ素子DFj1,・・・,
DFjb(b=16)とを有している。ここで上記スイ
ッチトランジスタDSj1〜BSjbは、それぞれのゲ
ートには、上記アドレスデコーダ120aからのバンク
内位置指定信号Q1〜Qbが印加されるようになってい
る。
【0112】なお、ここでは、データ記憶回路BMjに
ついてその具体的な構成を説明したが、他のデータ記憶
回路DM1,・・・も、図5に示すようにこれと全く同
一の構成となっている。
【0113】次に、上記置換セルデータ記憶部120に
よる置換セルデータの設定方法について簡単に説明す
る。
【0114】例えば、上記ページP(h)を構成する所
定のメモリセルに欠陥がある場合、該ページP(h)の
欠陥メモリセルが属するバンク領域を置換対象バンク領
域とし、そのバンク領域10aに含まれるすべてのメモ
リセルに記憶させるべきデータを、置換セルデータとし
て、上記置換セルデータ記憶部120のデータ記憶回路
DMj(j=1)に記憶させる。
【0115】例えば、上記置換対象バンク領域におけ
る、バンク内位置,つまりワード線WL0,WL1,・
・・,WL15の位置に対応するメモリセルのセルデー
タが、「1」,「0」,・・・,「0」である場合、ワ
ード線WL0〜WL15に対応するヒューズ素子DFj
1〜DFj16は、DFj1(切断),DFj2(非切
断),・・・,DFj16(非切断)となるよう切断状態
を設定する。この場合もヒューズ素子の切断は、レーザ
光の照射等による溶断により行う。
【0116】このようにバンク領域単位で置換セルデー
タを記憶することにより、1つのバンク領域と重なるペ
ージ、つまりアドレス(A3〜A6,A11〜A19)
が共通するページにおける所定番目のワードの置換を、
上記1つのデータ記憶回路DMjのセルデータを用いて
行うことができる。
【0117】つまり、上記ページP(h)とは異なるペ
ージであっても、このページP(h)に属するメモリセ
ルの行と重なる(以下単にページと重なるという。)バ
ンク領域内のメモリセルを含むページについては、上記
と同様のデータ記憶回路DMjのセルデータを置換セル
データとして用いることができる。
【0118】そして、上記ページP(h)のバンク領域
には重ならないページP(h’),P(h”)に欠陥メ
モリセルがある場合には、上記と同様にして、上記デー
タ記憶回路DMj(j=1)とは別のデータ記憶回路D
Mj(j=2),DMj(j=3)に、上記ページP
(h’),P(h”)と重なるバンク領域を置換対象バ
ンク領域とし、それらに属するメモリセルに対応するデ
ータを置換セルデータとして記憶する。なおここで、デ
ータ記憶回路DMj(j=1〜16)を16個設ける
と、最大限、16個のバンク領域と重なるページについ
て、ページデータ内の欠陥ワードの救済が可能となる。
【0119】そして、上記アドレスデコーダ110aの
出力が、上記格納部110のページ記憶判定回路AMj
に記憶されている置換対象ページアドレスと一致し、置
換ページ選択線RPGjからのページ指定アドレスによ
り、データ記憶回路DMjが指定された場合、バンク内
行指定アドレス(A7〜A10)に応じて、スイッチト
ランジスタDSj1〜DSjbが導通することにより、
上記出力バッファ2bからは、該データ記憶回路DMj
に記憶されている、置換対象バンク領域の上記置換対象
ページと重なる部分のメモリセルに対する置換セルデー
タRDATが出力されることとなる。
【0120】次に、上記ページ内ワード指定格納部につ
いて説明する。図6は上記ページ内ワード指定格納部1
30の具体的な回路構成を示し、このページ内ワード指
定格納部130は、上記置換ページ指定格納部110か
ら置換ページ選択線RGP1〜RGPjを介して供給さ
れるページ指定アドレスに基づいて、記憶しているペー
ジ内ワード指定アドレス,つまり各置換対象ページデー
タにおける欠陥ワードを指定するためのデータを出力す
る複数のワード指定記憶回路WM1,・・・,WMn
(n=8)とから構成されている。
【0121】例えば、ワード指定記憶回路WMnは、内
部信号ノード3cと電源との間に接続されたP型ドライ
ブトランジスタ3aと、一端が接地された複数のN型ス
イッチトランジスタWS1n,・・・,WSjn(nは
8,jはページ記憶判定回路AMjの数)と、該スイッ
チトランジスタWS1n〜WSjnの他端と、上記内部
信号ノード1cとの間に接続された複数のヒューズ素子
WF1n,・・・,WFjn(nは8,jはページ記憶
判定回路AMjの数)とを有している。
【0122】上記P型ドライブトランジスタ3aはその
ゲートが接地され、常に導通状態となっており、また上
記N型スイッチトランジスタWS1n〜WSjnのゲー
トは上記置換ページ選択線RPG1〜RPGjに接続さ
れている。
【0123】また、上記ワード指定記憶回路WMnの内
部信号ノード3cには、直列接続の2段のインバータ回
路からなる出力バッファ3bが接続されており、該出力
バッファ3bを介して、ページ内ワード指定アドレスが
置換ワード選択線RWDnに出力されるようになってい
る。
【0124】なお、ここでは、ワード指定記憶回路WM
nについてその具体的構成を説明したが、他のワード指
定記憶回路WM1,・・・も、図6に示すようにこれと
全く同一の構成となっている。
【0125】次に、上記ページ内ワード指定格納部13
0によるページ内ワード指定アドレスの設定方法につい
て簡単に説明する。
【0126】例えば、ページ記憶判定回路AMjに記憶
した置換対象ページアドレスに対応するページデータに
おける第1ワードが欠陥ワードである場合、ワード指定
記憶回路WM1のヒューズ素子WFj1を切断とする。
また、ページ記憶判定回路AM1に記憶した置換対象ペ
ージアドレスに対応するページデータにおける第nワー
ドが欠陥ワードである場合、ワード指定記憶回路WMn
のヒューズ素子WF1nを切断とする。なお、この場合
もヒューズ素子の切断は、レーザ光の照射等による溶断
により行う。
【0127】そして、上記アドレスデコーダ110aの
出力P1〜Paが、上記格納部110のページ記憶判定
回路AMjに記憶されている置換対象ページアドレスと
一致し、置換ページ選択線RPGjがアクティブとなる
と、各ワード指定記憶回路WM1〜WMnでは、対応す
るスイッチトランジスタWSj1〜WSjnが導通し、
これに対応するヒューズ素子WFj1〜WFjnのうち
の切断されているヒューズ素子(例えば、上記のよう
に、置換ページ選択線RPGjにより指定されるページ
データにおける第1ワードが欠陥ワードである例では、
切断されているヒューズ素子はWFj1である。)を含
むワード指定記憶回路WM1の置換ワード選択線RWD
1がアクティブとなる。これにより、置換ページ選択線
RPGjにより指定されるページデータにおける第1ワ
ードのデータ置換が可能となる。
【0128】次に上記置換ビット指定格納部140につ
いて説明する。図7は上記置換ビット指定格納部の具体
的な回路構成を示し、この置換ビット指定格納部140
は、上記置換ページ指定格納部110の各置換ページ選
択線RPG1〜RPGjからのページ指定アドレスに基
づいて、記憶している置換ビット指定データ、つまり各
置換対象となるメモリセルアレイMA0〜MA15を指
定するためのデータを、それぞれの置換ビット選択線に
出力する複数の置換ビット指定格納回路BM1,・・
・,BMm(m=16)とから構成されている。
【0129】例えば、置換ビット指定格納回路BMm
は、内部信号ノード4cと電源との間に接続されたP型
ドライブトランジスタ4aと、一端が接地された複数の
N型スイッチトランジスタBS1m,・・・,BSjm
(mは16,jはページ記憶判定回路AMjの数)と、
該スイッチトランジスタBS1m〜BSjmの他端と上
記内部信号ノード4cとの間に接続された複数のヒュー
ズ素子BF1m,・・・,BFjm(mは16,jはペ
ージ記憶判定回路AMjの数)とを有している。
【0130】上記P型ドライブトランジスタ4aはその
ゲートが接地され、常に導通状態となっており、また上
記N型スイッチトランジスタBS1m〜BSjmのゲー
トには、上記置換ページ選択線RPG1〜RPGjを介
してページ指定アドレスが印加されるようになってい
る。
【0131】また、上記置換ビット指定格納回路BMm
の内部信号ノード4cには、直列接続の2段のインバー
タ回路からなる出力バッファ4bが接続されており、該
出力バッファ4bを介して置換ビット指定データが置換
ビット選択線RDnに出力されるようになっている。
【0132】なお、ここでは、置換ビット指定データR
Dnについてその具体的構成を説明したが、他の置換ビ
ット指定データRD1,・・・も、図7に示すようにこ
れと全く同一の構成となっている。
【0133】次に、上記置換ビット指定格納部140に
よる置換ビット指定データの設定方法について簡単に説
明する。
【0134】例えば、ページ記憶判定回路AMjに記憶
した置換対象ページアドレスに対応する置換対象ページ
データが、第1番目のメモリセルアレイMA0に対応す
るものである場合、置換ビット指定格納回路BM1のヒ
ューズ素子BFj1を切断する。また、ページ記憶判定
回路AM1に記憶した置換対象ページアドレスに対応す
る置換対象ページデータが第(m+1)番目のメモリセ
ルアレイMAmに対応するものである場合、置換ビット
指定格納回路BMmのヒューズ素子BF1mを切断す
る。なお、この場合もヒューズ素子の切断は、レーザ光
の照射等による溶断により行う。
【0135】そして、上記アドレスデコーダ110aの
出力が、上記格納部110のページ記憶判定回路AMj
に記憶されている置換対象ページアドレスと一致し、置
換ページ選択線RPGjがアクティブ(ハイレベル)と
なると、各置換ビット指定格納回路BM1〜BMmで
は、対応するスイッチトランジスタBSj1〜BSjm
が導通し、これに対応するヒューズ素子BFj1〜BF
jmのうちの切断されているヒューズ素子(例えば、上
記のように、置換ページ選択線RPGjにより指定され
る置換対象ページデータが第1番目のメモリセルアレイ
MA0に対応するものである例では、切断されているヒ
ューズ素子はBFj1である。)を含む置換ビット指定
格納回路BM1の置換ビット選択線RD1がアクティブ
(ハイレベル)となる。これにより、置換ページ選択線
RPGjにより指定される置換対象ページデータに対応
するメモリセルアレイMA0でのデータ置換が可能とな
る。
【0136】次に動作について説明する。まず、本実施
形態1のような冗長回路部101aを搭載したマスクR
OM101では、所定のメモリセルアレイMAmにおけ
る所定のページに欠陥メモリセルがある場合、まず、置
換対象ページを指定する置換ページアドレス(入力アド
レスA3〜A6,A11〜A19に対応するもの)を、
置換ページ指定格納部110に記憶させておく。また、
置換対象ページにおける欠陥ワード(欠陥メモリセルの
データ)を指定するページ内ワード指定アドレスを、ペ
ージ内ワード指定格納部130に記憶させておく。さら
に、欠陥メモリセルが存在するメモリセルアレイMAm
がデータのどのビットに対応するかを示す、置換ビット
指定データを、置換ビット指定格納部140に記憶させ
ておく。また、欠陥メモリセルの属する置換対象バンク
領域における各メモリセルに記憶されるべきデータを、
バンク領域内の位置(行方向の位置)に対応するアドレ
ス(A7〜A10)に応じて、置換セルデータ記憶部1
20に記憶させておく。
【0137】従って、本実施形態1では、所定のメモリ
セルアレイMAmにおける、欠陥メモリセルが属する置
換対象バンク領域Bkrm(図1参照)は、置換ページ
指定アドレス及びページ内ワード指定アドレスにより指
定されることとなり、さらに、置換対象となるバンク領
域Bkrmが、メモリセルアレイMA0〜MA15のい
ずれのものに属するかは、置換ビット指定データにより
特定される。
【0138】次に、ページモードでの読み出し動作、及
びこの動作におけるページデータの置換処理について説
明する。図8は、ページモードでの読み出し動作の一例
を説明するためのタイミング波形図である。また、図9
は上記マスクROMにおけるデータ置換動作を説明する
ための図であり、ページ内ワード指定及びビット指定が
行われる様子を示している。
【0139】上記マスクROM101では、時刻t0に
入力アドレス信号のアドレスA3〜A19の入力が確定
すると、所定のページアドレス(h番地)のページデー
タP(h)が、データD0Bn〜D15Bn(n=0〜
7の整数)として各センスアンプ回路群SAG0〜SA
G15に読み出される。この場合のメモリセルからのデ
ータの読み出しは、通常のランダムアクセスモードにて
行われる。
【0140】すなわち、まず、行アドレス(A7〜A1
9)が確定すると、Xデコーダ13により、マトリクス
配置のバンク領域10aのバンク行R1〜R512の1
つバンク行Rkを選択するバンク選択線BS0,BS1
及び、該バンク行Rkのバンク領域におけるワード線W
L0〜WL15のうちのいずれか1つのワード線WLi
が駆動される。ここでは上記バンク選択線BS0,BS
1及びワード線WLiの信号レベルは、“High”レ
ベルとなる。
【0141】また、上記行アドレス(A7〜A19)の
確定とともに、列アドレス(A3〜A6)が確定する
と、プリカラムデコーダ22により、カラム選択線CS
0〜CS15の何れか1つのカラム選択線CSjが駆動
されて、その信号レベルがアクティブ(“High”レ
ベル)となり、該カラム選択線CSjを入力とするカラ
ム選択トランジスタTCjが“ON”となる(図14参
照)。
【0142】これにより、所定のバンク行Rkのバンク
領域10aにおける、所定のワード線WLiにつながる
複数のメモリセルMmijnのうちの、所定のページを構成
するメモリセルMmij0,Mmij1,・・・,Mmij7(m=
0〜15)が選択され、各メモリセルのセルデータが、
ページデータDmBx(DmB0,DmB1,・・・,
DmBn,・・・,DmB7)(m=0〜15)とし
て、カラム選択トランジスタTCjを介して、センスア
ンプ回路群SAGm(m=0〜15)に入力される。
【0143】次に、時刻t1に上記センスアンプ回路群
SAGm(m=0〜15)からのセンスアンプ出力Dm
Sx(DmS0,DmS1,・・・,DmS7)(m=
0〜15)が確定し、アドレス信号(A3〜A19)に
より指定されたh番地のページデータPD(h)のマル
チプレクサ回路MPm(m=0〜15)への読み出しを
完了する。
【0144】ところで、このようなランダムアクセスの
際には、つまり入力アドレスの確定(t0)からセンス
セルデータDmSnの確定(t1)までの期間には、ペ
ージ内ワード指定格納部110、ページ内ワード指定格
納部130、置換ビット指定格納部140に記憶されて
いる情報に従って、置換セルデータ記憶部120からの
置換セルデータRDATが各マルチプレクサ回路MPm
に読み出され(時刻Ta)、それがマルチプレクサ回路
MPmにより置換対象ページデータの欠陥ワードと置換
される。
【0145】つまり、入力アドレスのページアドレス
(A3〜A6,A11〜A19)が置換ページ指定格納
部110のページ記憶判定回路AMjに記憶されている
置換対象ページアドレスに一致した場合、該ページ記憶
判定回路AMjの置換ページ選択線RPGjがアクティ
ブとなり、図9に示すように各メモリセルアレイMA0
〜MA15にて該当するページP(h)が指定される。
そして、置換セルデータ記憶部120,ページ内ワード
指定格納部130,及び置換ビット指定格納部140に
は該置換ページ選択線RPGjからページ指定アドレス
が出力される。
【0146】すると、置換セルデータ記憶部120のデ
ータ記憶回路DMjからは、確定した入力アドレスのう
ちのバンク内位置指定部分(A7〜A10)に基づい
て、置換セルデータRDATが各マルチプレクサ回路M
Pm(m=0〜15)に出力される。また、ページ内ワ
ード指定格納部130では、該当するワード指定記憶回
路WMnの置換ワード選択線RWDnがアクティブとな
り、図9に示すように、指定されたページP(h)にお
けるワードWnが指定される。さらに、置換ビット指定
格納部140では、該当する置換ビット指定格納回路B
Mmの置換ビット選択線RDnがアクティブとなり、図
9に示すように、データ置換の対象となるビットのメモ
リセルアレイMAmが指定される。この結果、該当する
マルチプレクサ回路MPmでは、置換ワード選択線RW
Dn及び置換ビット選択線RDnからの信号に基づいて
ページデータの所定ワードWnを置換セルデータRDA
Tに置換する。
【0147】また、このとき、ページ用アドレス信号
(A0〜A2)に応じて、ページモードデコーダ回路3
2の出力信号P0,P1,・・・,P7の何れか1つの
みがアクティプ(“High”レベル)となることによ
り、各セレクタ回路SLNm(m=0〜15)により、
対応するマルチプレクサ回路MPm(m=0〜15)か
らの出力DmWx(DmWx:DmW0〜DmW7)
(m=0〜15)の何れか1つの出力DmWnが選択さ
れている。これにより各ビットに対応する出力回路OU
Tm(m=0〜15)の出力端子DOmに、h番地のペ
ージデータP(h)における第1ワードW0,つまり各
ビットに対応するメモリセルアレイMAm(m=0〜1
5)におけるメモリセルMmij0のデータが出力される
(時刻t2)。
【0148】その後、時刻t3にてページ用アドレス信
号(A0〜A2)が変化し始めると、各セレクタ回路S
LNmでは、センスセルデータDmSn(n=0〜7)
のデータが順次選択され、ページモードデコーダ回路3
1の出力信号P0〜P7が確定すると(時刻t4)、上
記各出力回路OUTmを介して出力端子DOmに、h番
地のページデータP(h)における第2ワードW1,つ
まり各ビットに対応するメモリセルアレイMAm(m=
0〜15)におけるメモリセルMmij1のデータが出力さ
れる。
【0149】以後、ページ用アドレス信号(A0〜A
2)が変化してページモードデコーダ回路32からのセ
ンスアンプ選択信号P0〜P7が確定する度に、h番地
のページデータP(h)における第3ワードW2〜第8
ワードW7が、各出力回路OUTmの出力端子DOmに
出力されることとなる。
【0150】このように、ランダムアクセスによりペー
ジデータが確定し、該ページデータの第1ワードが確定
した後は、ページ用アドレス信号(A0〜A2)の変化
開始から所定時間(t4−t3)経過した時点で、高速
読み出しが可能なページモードとなり、メモリセルのデ
ータが高速で出力されることとなる。
【0151】次にページアドレスA3〜A19が変化す
ると、再びランダムアクセスモードにより(h+1番
地)のページデータP(h+1)がセンスアンプ回路群
SAG0〜SAG15に読み出され、この時、入力アド
レスのページアドレス(A3〜A6,A11〜A19)
が置換ページ指定格納部110に記憶されている置換対
象ページアドレスに一致した場合には、上記のようにマ
ルチプレクサ回路MPmによるページデータに対するデ
ータ置換処理が行われる。
【0152】そしてこのページデータP(h+1)にお
ける第1ワードが確定した後は、高速読み出しが可能な
ページモードとなり、メモリセルのデータが高速で出力
されることとなる。
【0153】このように本実施形態では、入力アドレス
のページ指定部分が置換ページ指定格納部110の各ペ
ージ記憶判定回路AM1〜AMjに記憶されている置換
対象ページアドレスの1つに一致する場合に、冗長回路
部101aの対応するワード指定記憶回路WMnに記憶
されているページ内ワード指定アドレスに従って、置換
ワード選択線RWDnの1つをアクティブ(“Hig
h”レベル)にし、置換ビット指定データに従って対応
するデータビットの置換ビット選択線RDmの1つをア
クティプにし、センスアンプ回路群からのページデータ
DmSnの該当するワードを置換セルデータ(RDA
T)に置換する。
【0154】これによってページデータの不良ビット
(不良ワード)の1つが冗長回路部に記憶されている置
換セルデータRDATに置換される。
【0155】一般に冗長回路部に記憶できる置換対象ペ
ージアドレス及び置換セルデータは、主メモリの容量に
比べて、極めて小さいために、救済できる欠陥ビット数
は小さく、稀に散在する欠陥ビットを救済するの適して
いる。従って、本実施形態のように1つのページデータ
当たり1ビット(ワード)の救済であっても、このよう
な欠陥に対しては十分な効果が得られる。
【0156】また、冗長回路部の置換セルデータ等のア
クセスタイムをランダムアクセス時の主メモリのアクセ
スタイムより短くすることは容易であり、本半導体記憶
装置に本冗長回路部を設けることによるアクセスタイム
の遅延は生じない。
【0157】また、ページアクセス時には既に確定した
セレクタ回路SLNmの入力を入力アドレスのページ内
アドレス(A0〜A2)に応じて選択し、出力回路OU
Tmからページデータを構成する1つデータ(ワード)
が出力されるため、このページモードの読み出し時に
は、出力するデータはすでに確定しており、主メモリ1
0及び冗長回路部101aからのデータ読み出しは行わ
れない。
【0158】従って、本冗長回路部を設けることによる
ページアクセス時のアクセスタイムの遅延は生じず、冗
長回路部を搭載した、高速なページアクセスモードを有
する読み出し専用メモリが実現できる。
【0159】さらに、本実施形態では、1つのデータ記
憶回路にバンク領域単位で記憶されている複数の置換セ
ルデータは、置換対象ページを構成するデータ(ワー
ド)の1つのみと一致しているので、ランダムアクセス
時に、主メモリ部10から置換対象ページデータを読み
出し、かつ該置換対象ページデータに含まれる欠陥ワー
ドに対応する置換セルデータを読み出した後、置換対象
ページデータの1つのワードを置換するだけで、効率よ
く欠陥メモリセルの救済を行うことができる。
【0160】なお、上記説明では、マスクROMとして
NOR型マスクROMについて説明したが、マスクRO
Mは、NAND型マスクROMである縦型のROMでも
よく、この場合、バンク領域を一連の縦列する所定数の
メモリセル群に対して設定することにより、上記実施形
態1と同様の効果が得られる。
【0161】(実施形態2)図10は本発明の実施形態
2によるマスクROMの構成を説明するための図であ
り、この実施形態のマスクROMの全体構成とともに、
その主メモリ部を構成するメモリセルアレイの詳細な構
成を示している。
【0162】図において、102は、冗長救済方式を採
用したページモードを有する本実施形態2のマスクRO
Mであり、入力アドレス信号A0〜A19を受け、16
ビットの出力データDOを出力する構成となっている。
【0163】このマスクROM102は、実施形態1の
マスクROM101における冗長回路部101aに加え
て、さらにこれと同一構成の冗長回路部102aを備え
ている。つまり、この冗長回路部102aは、上記冗長
回路部101aの置換ページ指定格納部110,置換セ
ルデータ記憶部120,ページ内ワード指定格納部13
0,及び置換ビット指定格納部140のそれぞれに対応
する記憶部から構成されている。また、本実施形態2の
マスクROM102は、実施形態1のマルチプレクサ回
路MP0〜MP15に代えて、上記冗長回路部101a
からの置換セルデータRDAT1及び冗長回路部102
aからの置換セルデータRDAT2の一方を選択可能な
マルチプレクサ回路MP0’,MP1’,・・・,MP
m’,・・・,MP15’を備えている。その他の構成
は実施形態1のマスクROM101と全く同一である。
【0164】上記マルチプレクサ回路MP0’〜MP1
5’は、各センスアンプ回路群SAG0〜SAG15か
らのセンスセルデータD0Sn〜D15Sn(n:0〜
7の整数)と、上記各冗長回路部101a,102aの
記憶部120からの置換セルデータRDAT1,RDA
T2とをデータ入力とし、該冗長回路部101a,10
2aの各格納部130,140の置換ワード選択線RW
D1n,RWD2nからのページ内ワード指定アドレ
ス、及び置換ビット選択線RD1m,RD2mからの置
換ビット指定データに基づいて、1つの置換対象ページ
データ当たり2つのワードまで置換可能な構成となって
いる。
【0165】図11は上記マルチプレクサ回路の具体的
な回路構成を説明するための図であり、例えば、マルチ
プレクサ回路MPm’は、図11(a)に示すように、
センスアンプ回路群SAGm(m=0〜15)からのセ
ンスデータDmS0〜DmS7(m=0〜15)と、冗
長回路部101a,102aからの置換セルデータRD
AT1,RDAT2との置き換えを行う複数の置換回路
MPX0’〜MPX7’から構成されている。
【0166】さらに、これらの置換回路の1つである置
換回路MPXn’は、図11(b)に示すように、その
置換セルデータRDAT0の入力ノード160a0とそ
の出力ノード160cとの間に直列に接続された第1,
第2のN型MOSトランジスタ161a,162aと、
その置換セルデータRDAT1の入力ノード160a1
とその出力ノード160cとの間に直列に接続された第
3,第4のN型MOSトランジスタ163a,164a
と、そのセンスデータDmSnの入力ノード160bと
その出力ノード160cとの間に並列に接続された第
1,第2,第3,第4のP型MOSトランジスタ161
b,162b,163b,164bとから構成されてい
る。
【0167】そしてこの置換回路MPXn’では、上記
第1のN型及びP型MOSトランジスタ161a,16
1bのゲートには、上記冗長回路部101aの置換ペー
ジ選択線RWD0nが、上記第2のN型及びP型MOS
トランジスタ162a,162bのゲートには、上記冗
長回路部101aからの置換ビット選択線RD0nが接
続されている。また、上記第3のN型及びP型MOSト
ランジスタ163a,163bのゲートには、上記冗長
回路部102aの置換ワード選択線RWD1nが、上記
第4のN型及びP型MOSトランジスタ164a,16
4bのゲートには、上記冗長回路部102aの置換ビッ
ト選択線RD1nが接続されている。
【0168】そして、図11(c)の表に示すように、
これらの選択線RWD0n,RWD1n及びRD0n,
RD1nの信号レベルに基づいて、センスセルデータD
mSnをそのまま出力するか、これを上記置換セルデー
タRDAT0及びRDAT1のいずれかに置き換えて出
力するかの切換が行われるようになっている。なお、図
11(c)中、DmWn’は、マルチプレクサ回路MP
m’の置換回路MPXn’の出力であり、“L”,
“H”は、それぞれ選択線RWD0n,RWD1n,R
D0n,RD1nの信号レベルがローレベル,ハイレベ
ルであることを示し、“X”は、上記選択線RWD0
n,RWD1n,RD0n,RD1nの信号レベルがい
ずれのレベルでもよいことを示している。
【0169】そして、本実施形態のマスクROM102
も、上記実施形態1のマスクROM101と同様、各デ
ータビットに対応したマルチプレクサ回路MP0’〜M
P15’の出力D0Wn’〜D15Wn’(n:0〜7
の整数)を選択するセレクタ回路SLN0〜SLN15
を有しており、上記各セレクタ回路SLN0〜SLN1
5には、それぞれに対応する出力回路OUT0〜OUT
15が接続されている。これらの各出力回路OUT0〜
OUT15は、該セレクタ回路SLN0〜SLN15に
より選択された選択データD0〜D15に増幅等の信号
処理を施して、出力データDO0〜DO15として出力
する構成となっている。
【0170】次に作用効果について説明する。この実施
形態2においても、ページモードでの通常の読み出し動
作は、実施形態1のものと同様に行われる。
【0171】そして、本実施形態2では1つの主メモリ
部10に対して2つの冗長回路部101a,102aを
備えることにより、1つのページデータ当たり2ビット
(ワード)までデータ置換を行うことができる。
【0172】つまり、上記実施形態1と同様に、ランダ
ムアクセス時に、入力アドレスのページアドレスが、上
記2つの冗長回路部101a,102aのいずれかの置
換ページ指定格納部に記憶されている置換対象ページア
ドレスに一致した場合、ページ指定アドレスに基づいて
置換セルデータ記憶部の置換セルデータをマルチプレク
サ回路まで読み出し、対応する冗長回路部におけるペー
ジ内ワード指定格納部及び置換ビット指定格納部に記憶
されている情報に従って、読み出した置換セルデータを
マルチプレクサ回路MPm’によりページデータの所定
のワードと置換する。
【0173】このとき、入力アドレスのページアドレス
が該両冗長回路部の一方の置換ページ指定格納部に記憶
されている置換対象ページアドレスの1つに一致する場
合、当該冗長回路部、例えば冗長回路部101aは、そ
のページ内ワード指定格納部に記憶されているページ内
ワード指定アドレスに従って置換ワード選択線RWD0
nの1つをアクティプ(“High”レベル)にし、さ
らにその置換ビット指定格納部に記憶されている置換ビ
ット指定データに従って、対応するビットの置換ビット
選択線RD0mの1つをアクティブにする。これにより
上記マルチプレクサ回路MPm’の該当する置換回路M
PXn’では、センスアンプ回路群SAGmからのペー
ジデータDmSn(n:0〜7の整数)の所定のワード
データWnを、冗長回路部101aからの置換セルデー
タRDAT0に置換する。
【0174】さらに上記入力アドレスのページ指定部分
がもう一方の冗長回路部102aの置換ページ指定格納
部に記憶されている置換用ページアドレスの1つにも一
致する場合には、同様にセンスアンプ回路群SAGmか
らのページデータDmSn(n:0〜7の整数)の、上
記ワードデータWnとは異なるワードデータを、冗長回
路部102aからの置換セルデータRDAT1に置換す
る。
【0175】このように本実施形態2では、1つのペー
ジデータ当たり2つのワードデータまで置換することが
できる。
【0176】
【発明の効果】以上のように本発明によれば、冗長救済
方式を採用したページアクセス等の高速アクセスモード
を有する半導体記憶装置において、ページアクセス時に
おいてもアクセスタイムの遅れなしに、選択されたペー
ジに含まれる欠陥メモリセルの救済を行うことができ、
アクセス速度を犠牲にすることなく歩留まりの向上を図
ることができる。
【0177】また、不揮発性メモリでは、バンク単位で
の欠陥が生じる場合が多いため、バンク領域を構成する
メモリセルの配列方向とは直交する方向に並ぶメモリセ
ルのセルデータからなるページデータには、欠陥が集中
することは少ない。また一般に置換セルデータの容量は
主メモリの容量より極めて少ないため、ページデータを
構成する多くのワード(個々のメモリセルのセルデー
タ)に欠陥が生じるような場合は、救済が困難である
が、同一ページデータに多くのワードの置換を許容しな
くても、数ワードの置換により、十分な効果が得られる
ことが多い。
【0178】従って、本発明のように、置換セルデータ
をバンク領域単位で記憶し、データ置換を行うか否かの
判定を、置換対象バンク領域と重なるすべてのページに
共通する置換対象ページアドレスが入力アドレスの対応
する部分と一致したか否かにより行うようにすることに
より、欠陥部分の救済を、バンク領域単位で記憶してい
る置換セルデータを用いて集中的に行うことができると
ともに、欠陥部分の救済を行うか否かの判定を、欠陥メ
モリセルの属するバンク領域に重なるページ群単位で効
率よく行うことができる。
【図面の簡単な説明】
【図1】本発明の実施形態1によるマスクROMの全体
構成を示す図である。
【図2】上記実施形態1のマスクROMにおける主メモ
リ部を構成するメモリセルアレイの詳細な構成を示す図
である。
【図3】上記実施形態1のマスクROMにおけるマルチ
プレクサ回路を説明するための図であり、図3(a)
は、該マルチプレクサ回路の内部構成を示し、図3
(b)は、該マルチプレクサ回路を構成する置換回路の
具体的な構成を示し、図3(c)は、該置換回路の入力
信号と出力信号と関係を示す動作の説明図である。
【図4】上記実施形態1のマスクROMにおける冗長回
路部を構成する置換ページ指定格納部の具体的な回路構
成を示す図である。
【図5】上記実施形態1のマスクROMにおける冗長回
路部を構成する置換セルデータ記憶部の具体的な回路構
成を示す図である。
【図6】上記実施形態1のマスクROMにおける冗長回
路部を構成するページ内ワード指定格納部の具体的な回
路構成を示す図である。
【図7】上記実施形態1のマスクROMにおける冗長回
路部を構成する置換ビット指定格納部の具体的な回路構
成を示す図である。
【図8】上記実施形態1のマスクROMにおけるページ
モードのアクセス動作をタイムチャートを用いて説明す
るための図である。
【図9】上記実施形態1のマスクROMにおけるデータ
置換動作を説明するための図であり、ページ内ワード指
定及びビット指定が行われる様子を示している。
【図10】本発明の実施形態2によるマスクROMの構
成を説明するための図であり、この実施形態のマスクR
OMの全体構成とともに、その主メモリ部を構成するメ
モリセルアレイの詳細な構成を示している。
【図11】上記実施形態2のマスクROMにおけるマル
チプレクサ回路を説明するための図であり、図11
(a)は、該マルチプレクサ回路の内部構成を示し、図
11(b)は、該マルチプレクサ回路を構成する置換回
路の具体的な構成を示し、図11(c)は、該置換回路
の入力信号と出力信号と関係を示す動作の説明図であ
る。
【図12】従来のページモードを有するマスクROMの
全体構成を示す図である。
【図13】図12に示す従来のマスクROMにおける主
メモリ部を構成するメモリセルアレイの詳細な構成を示
す図である。
【図14】図12に示す従来のマスクROMのメモリセ
ルアレイとともに、そのYデコーダ部を構成するYデコ
ーダについて、その詳細な構成を示す図である。
【図15】図12に示す従来のマスクROMにおけるペ
ージモードのアクセス動作をタイムチャートを用いて説
明するための図である。
【図16】従来の冗長救済方式を採用したマスクROM
の全体構成を示す図である。
【図17】図16に示すマスクROMにおける主メモリ
部を構成するメモリセルアレイの詳細な構成を示す図で
ある。
【符号の説明】
10 主メモリ部 10a バンク領域 11,21,31 入力バッファ 12 プリロウデコーダ(PRD) 13 Xデコーダ 22 プリカラムデコーダ(PCD) 23 Yデコーダ部 32 ページモードデコーダ(PMD) 101,102 マスクROM(半導体記憶装置) 101a,102a 冗長回路部(冗長メモリ部) 110 置換ページ指定格納部 120 置換セルデータ記憶部 130 ページ内ワード指定格納部 140 置換ビット指定格納部 AM1,AMj ページ記憶判定回路 BM1,BMm 置換ビット指定格納回路 BS0,BS1 バンク選択線 DM1,DMj データ記憶回路 MA0,MA1,MAm,MA15 メモリセルアレイ MB0,MB1 主ビット線 MG 主グランド線 MP0,MP1,MPm,MP15,MP0’,MP
1’,MPm’,MP15’ マルチプレクサ回路 MPX0,MPXn,MPX7,MPX0’,MPX
n’,MPX7’ 置換回路 OUT0,OUT1,OUTm,OUT15 出力回路 RDAT,RDAT0,RDAT1 置換セルデータ RDm,RD0m,RD1m(m=0〜15) 置換ビ
ット選択線 RPG1,RPGj 置換ページ選択線 RWDn,RWD0n,RWD1n(n=0〜7) 置
換ワード選択線 SAG0,SAG1,SAGm,SAG15 センスア
ンプ回路群 SB0,SB1 副ビット線 SLN0,SLN1,SLNm,SLN15 セレクタ
回路 TB0,TB1 バンク選択トランジスタ WM1,WMn ワード指定記憶回路 WL0,WL1,WLi,WL15 ワード線 YD0,YD1,YDm,YD15 Yデコーダ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 603 G11C 7/00 312 G11C 16/06

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数のメモリセルをマトリクス状に配置
    してなり、データを記憶する主メモリ部と、 主メモリ部における所定のメモリセルのセルデータと置
    換すべき置換セルデータが記憶される置換セルデータ記
    憶部、及び入力アドレスに基づいてデータ置換のための
    制御信号を発生する制御信号発生部を有する冗長メモリ
    部と、 該入力アドレスに基づいて同時に所定数のメモリセル
    を、該主メモリ部の所定のページに対応する複数のメモ
    リセルとして選択するメモリセル選択手段と、 該選択された複数のアドレス分に相当するメモリセルの
    セルデータをページデータとして同時にセンスするセン
    スアンプ手段と、 該冗長メモリ部からの置換セルデータ及び制御信号を受
    けるとともに、該センスアンプ手段からのページデータ
    を受け、該制御信号に基づいて、該ページデータに置き
    換えの必要なセルデータが含まれている場合は、該当す
    るセルデータを該置換セルデータと置き換えた置換ペー
    ジデータを出力し、該センスアンプ手段からのページデ
    ータに置き換えの必要なセルデータが含まれていない場
    合は、該センスアンプ手段の出力であるページデータを
    そのまま出力するデータ置換手段と、 該データ置換手段から出力されるページデータより該入
    力アドレスに基づいて順次切り換えて対応するデータを
    出力するデータ選択手段とを備え、 該冗長メモリ部から該データ置換手段への置換セルデー
    タ及び制御信号の供給は、該入力アドレスの確定タイミ
    ングから、該センスアンプ手段の出力であるページデー
    タの確定タイミングまでの間に行われるよう構成した半
    導体記憶装置であって、 前記冗長メモリ部の制御信号発生部は、 前記主メモリ部における置換対象となるメモリセルが含
    まれる置換対象ページを指定するためのページ指定アド
    レスを記憶する置換ページ指定格納部を有し、前記入力
    アドレスのページ指定部分が該ページ指定アドレスと一
    致したとき、前記データ置換手段を、該記憶データと置
    換セルデータとの置き換えが行われるよう制御する構成
    となっている半導体記憶装置に於いて、 前記主メモリ部は、 複数ビットのデータが記憶可能となるよう、該データの
    各ビットに対応する、それぞれメモリセルがマトリクス
    状に配列されている複数のメモリセルアレイを有してお
    り、 前記メモリセル選択手段は、 該データの各ビットに対応させて設けられ、対応するメ
    モリセルアレイにおける1つのページを構成するメモリ
    セルの属する列を同時選択する複数の列選択手段を有
    し、 前記センスアンプ手段は、 該データの各ビットに対応させて設けられ、対応する列
    選択手段により選択された複数のメモリセルのセルデー
    タをページデータとして同時にセンスする、複数のセン
    スアンプからなる複数のセンスアンプ回路群から構成さ
    れており、 前記データ置換手段は、 該データの各ビットに対応させて設けられ、前記制御信
    号に基づいて、対応するセンスアンプ回路群からの出力
    であるページデータに対して、必要に応じてデータ置換
    処理を行う複数の置換回路から構成されており、 前記データ選択手段は、 該データの各ビットに対応させて設けられ、該入力アド
    レスに基づいて、対応する置換回路から出力されるペー
    ジデータにおける、個々のメモリセルに対応する記憶デ
    ータを順次切り換えて出力する複数の選択回路から構成
    されており、 前記冗長メモリ部の制御信号発生部は、 前記置換ページ指定格納部に加えて、置換対象ページに
    おける置換対象となるメモリセルを指定するページ内ワ
    ード指定アドレスを記憶するページ内ワード指定格納部
    と、該主メモリ部から読み出される複数ビットのデータ
    における置換対象となる置換ビットを指定する置換ビッ
    ト指定データを記憶する置換ビット指定格納部とを有
    し、前記入力アドレスのページ指定部分が、該置換ペー
    ジ指定格納部に記憶されているページ指定アドレスと一
    致したとき、該ページ内ワード指定アドレス及び該置換
    ビット指定データを該各置換回路に出力する構成となっ
    ている半導体記憶装置。
  2. 【請求項2】 複数のメモリセルをマトリクス状に配置
    してなり、データを記憶する主メモリ部と、 主メモリ部における所定のメモリセルのセルデータと置
    換すべき置換セルデータが記憶される置換セルデータ記
    憶部、及び入力アドレスに基づいてデータ置換のための
    制御信号を発生する制御信号発生部を有する冗長メモリ
    部と、 該入力アドレスに基づいて同時に所定数のメモリセル
    を、該主メモリ部の所定のページに対応する複数のメモ
    リセルとして選択するメモリセル選択手段と、 該選択された複数のアドレス分に相当するメモリセルの
    セルデータをページデータとして同時にセンスするセン
    スアンプ手段と、 該冗長メモリ部からの置換セルデータ及び制御信号を受
    けるとともに、該センスアンプ手段からのページデータ
    を受け、該制御信号に基づいて、該ページデータに置き
    換えの必要なセルデータが含まれている場合は、該当す
    るセルデータを該置換セルデータと置き換えた置換ペー
    ジデータを出力し、該センスアンプ手段からのページデ
    ータに置き換えの必要なセルデータが含まれていない場
    合は、該センスアンプ手段の出力であるページデータを
    そのまま出力するデータ置換手段と、 該データ置換手段から出力されるページデータより該入
    力アドレスに基づいて順次切り換えて対応するデータを
    出力するデータ選択手段とを備え、 該冗長メモリ部から該データ置換手段への置換セルデー
    タ及び制御信号の供給は、該入力アドレスの確定タイミ
    ングから、該センスアンプ手段の出力であるページデー
    タの確定タイミングまでの間に行われるよう構成した半
    導体記憶装置であって、 前記主メモリ部は、 セルデータが読み出される際のメモリ領域の単位とな
    る、所定数のメモリセルが含まれる複数のバンク領域に
    区分されており、 前記冗長メモリ部の置換セルデータ記憶部は、 置換対象となるメモリセルの属する置換対象バンク領域
    内のすべてのメモリセルに対応する置換セルデータが含
    まれるよう、該バンク領域単位でもって該置換セルデー
    タを記憶したものであり、 該冗長メモリ部の制御信号発生部は、 前記入力アドレスに基づいて、マトリクス配置の同時に
    選択された複数のメモリセルの行と、該置換対象となる
    メモリセルの属する置換対象バンク領域とが重なるか否
    かを判定する判定手段を有し、該選択されたメモリセル
    の行と該置換対象バンク領域とが重なるとき、前記デー
    タ置換手段を、該記憶データと置換セルデータとの置き
    換えが行われるよう制御する構成となっており、 前記冗長メモリ部の制御信号発生部は、 前記主メモリ部における置換対象となるメモリセルが含
    まれる置換対象ページを指定するためのページ指定アド
    レスを記憶する置換ページ指定格納部を有し、前記入力
    アドレスのページ指定部分が該ページ指定アドレスと一
    致したとき、前記データ置換手段を、該記憶データと置
    換セルデータとの置き換えが行われるよう制御する構成
    となっている半導体記憶装置に於いて、 前記主メモリ部は、 複数ビットのデータが記憶可能となるよう、該データの
    各ビットに対応する、それぞれメモリセルがマトリクス
    状に配列されている複数のメモリセルアレイを有してお
    り、 前記メモリセル選択手段は、 該データの各ビットに対応させて設けられ、対応するメ
    モリセルアレイにおける1つのページを構成するメモリ
    セルの属する列を同時選択する複数の列選択手段を有
    し、 前記センスアンプ手段は、 該データの各ビットに対応させて設けられ、対応する列
    選択手段により選択された複数のメモリセルのセルデー
    タをページデータとして同時にセンスする、複数のセン
    スアンプからなる複数のセンスアンプ回路群から構成さ
    れており、 前記データ置換手段は、 該データの各ビットに対応させて設けられ、前記制御信
    号に基づいて、対応するセンスアンプ回路群からの出力
    であるページデータに対して、必要に応じてデータ置換
    処理を行う複数の置換回路から構成されており、 前記データ選択手段は、 該データの各ビットに対応させて設けられ、該入力アド
    レスに基づいて、対応する置換回路から出力されるペー
    ジデータにおける、個々のメモリセルに対応する記憶デ
    ータを順次切り換えて出力する複数の選択回路から構成
    されており、 前記冗長メモリ部の制御信号発生部は、 前記置換ページ指定格納部に加えて、置換対象ページに
    おける置換対象となるメモリセルを指定するページ内ワ
    ード指定アドレスを記憶するページ内ワード指定格納部
    と、該主メモリ部から読み出される複数ビットのデータ
    における置換対象となる置換ビットを指定する置換ビッ
    ト指定データを記憶する置換ビット指定格納部とを有
    し、前記入力アドレスのページ指定部分が、該置換ペー
    ジ指定格納部に記憶されているページ指定アドレスと一
    致したとき、該ページ内ワード指定アドレス及び該置換
    ビット指定データを該各置換回路に出力する構成となっ
    ている半導体記憶装置。
  3. 【請求項3】 請求項1記載の半導体記憶装置におい
    て、 前記置換ページ指定格納部は、1つのページ指定アドレ
    スを記憶するページ指定記憶回路を複数有するものであ
    り、 前記ページ内ワード指定格納部は、1つのページ内ワー
    ド指定アドレスを記憶するページ内ワード指定記憶回路
    を複数有するものであり、 前記置換ビット指定格納部は、1つの置換ビット指定デ
    ータを記憶する置換ビット指定格納回路を複数有するも
    のであり、 前記置換セルデータ記憶部は、1つの置換セルデータを
    記憶する置換セルデータ記憶回路を複数有するものであ
    り、 前記データ置換手段は、 該ページ内ワード指定アドレス及び置換ビット指定デー
    タに基づいて、複数のページデータに対するセルデータ
    の置き換えを可能な構成としたものである半導体記憶装
  4. 【請求項4】 請求項2記載の半導体記憶装置におい
    て、 前記置換ページ指定格納部は、1つのページ指定アドレ
    スを記憶するページ指定記憶回路を複数有するものであ
    り、 前記ページ内ワード指定格納部は、1つのページ内ワー
    ド指定アドレスを記憶 するページ内ワード指定記憶回路
    を複数有するものであり、 前記置換ビット指定格納部は、1つの置換ビット指定デ
    ータを記憶する置換ビット指定格納回路を複数有するも
    のであり、 前記置換セルデータ記憶部は、1つの置換セルデータを
    記憶する置換セルデータ記憶回路を複数有するものであ
    り、 前記データ置換手段は、 該ページ内ワード指定アドレス及び置換ビット指定デー
    タに基づいて、複数のページデータに対するセルデータ
    の置き換えを可能な構成としたものである半導体記憶装
    置。
  5. 【請求項5】 請求項1記載の半導体記憶装置におい
    て、 前記データ置換手段は、 前記複数ビットのデータの各ビット毎に設けられた、前
    記制御信号に基づいて、対応するセンスアンプ回路群か
    らの出力であるページデータに対して、必要に応じてデ
    ータ置換処理を行う複数の置換回路からなるマルチプレ
    クサ回路である半導体記憶装置。
  6. 【請求項6】 請求項記載の半導体記憶装置におい
    て、 前記データ置換手段は、 前記複数ビットのデータの各ビット毎に設けられた、前
    記制御信号に基づいて、対応するセンスアンプ回路群か
    らの出力であるページデータに対して、必要に応じてデ
    ータ置換処理を行う複数の置換回路からなるマルチプレ
    クサ回路である半導体記憶装置。
  7. 【請求項7】 請求項ないし6のいずれかに記載の半
    導体記憶装置において、 前記各置換回路は、 前記対応するセンスアンプ回路群から出力されたページ
    データと、前記置換セルデータ記憶部に記憶されている
    置換セルデータとを入力とし、前記ページ内ワード指定
    アドレス及び置換ビット指定データがアクティブである
    とき、該センスアンプ回路群からのページデータを構成
    する各メモリセルのセルデータを、該置換セルデータ記
    憶部における置換セルデータに書き換え、前記ページ内
    ワード指定アドレス及び置換ビット指定データが非アク
    ティブであるとき、該センスアンプ回路群からのページ
    データをそのまま出力する構成となっている半導体記憶
    装置。
  8. 【請求項8】 請求項1ないし7のいずれかに記載の半
    導体記憶装置において、 1つの冗長メモリ部の置換ページ指定格納部は、置換ペ
    ージ指定アドレスが1つだけ記憶されるよう構成されて
    いる半導体記憶装置。
  9. 【請求項9】 請求項1ないし8のいずれかに記載の半
    導体記憶装置において、 前記冗長回路部を複数備え、所定のセンスアンプ回路群
    から読み出される1つのページデータにおける複数のメ
    モリセルのセルデータを、少なくとも2つ以上書き換え
    可能に構成した半導体記憶装置。
  10. 【請求項10】 請求項ないし9のいずれかに記載の
    半導体記憶装置において、 前記各バンク領域におけるメモリセル群は、 前記ページを構成するメモリセルの配列方向と直交する
    方向に一列に並ぶ複数のメモリセルから構成されている
    半導体記憶装置。
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