JP2004110870A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、メモリセルアレイがブロックに分割された構成において、回路面積を削減した半導体記憶装置を提供することを目的とする。
【解決手段】半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、複数のブロックに接続され複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。
【選択図】 図４
【解決手段】半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、複数のブロックに接続され複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくはメモリセルアレイが複数のブロックに分割された半導体記憶装置に関する。
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やフラッシュメモリ等の半導体記憶装置においては、メモリセルアレイを複数のブロックに分割し、Ｘデコーダ、Ｙデコーダ、センスアンプ等のメモリコア周辺回路をそれぞれのブロックに別個に設ける構成が一般にとられる。このようにブロックに分割することにより、例えばビット線やワード線の負荷を小さくして高速なデータアクセスを可能にする等の利点が得られる。
【０００２】
メモリセルアレイを複数のブロックに分割した場合、データ読み出し時に、選択されたブロックから出力を選択して出力回路に供給するマルチプレクサが必要となる。
【０００３】
図１は、メモリセルブロックが複数ブロックに分割された従来の半導体記憶装置の構成の一例を示す図である。
【０００４】
図１の半導体記憶装置は、メモリセルアレイ１１−０乃至１１−３、センスアンプ１２−０乃至１２−３、マルチプレクサ１３、出力回路１４、制御回路１５、バッファ１６−０乃至１６−３、冗長ビット信号線１７−０乃至１７−３、及びデータ信号線１８−０乃至１８−３を含む。
【０００５】
メモリセルアレイ１１−０乃至１１−３は、縦横に配置されるメモリセル、複数のワード線、複数のビット線、ワード線を選択するＸデコーダ、Ｙアドレスを選択するＹデコーダ等を含む。メモリセルアレイ１１−０乃至１１−３に対するデータアクセス動作は、制御回路１５により制御される。センスアンプ１２−０乃至１２−３は、メモリセルアレイ１１−０乃至１１−３に対応して設けられ、メモリセルから読み出されたデータを増幅する。増幅されたデータは、データ信号線１８−０乃至１８−３を介してマルチプレクサ１３に供給される。また同様に、メモリセルアレイ１１−０乃至１１−３から読み出される冗長ビット信号が、センスアンプ１２−０乃至１２−３により増幅され、冗長ビット信号線１７−０乃至１７−３を介してマルチプレクサ１３に供給される。この例においては、各メモリセルアレイ１１−ｎ（ｎ＝０〜３）から読み出されるデータ信号ＤＳＩＢ（６３：０）＿ｎは６４ビットであり、また冗長ビット信号ＤＳＩＢＲＥＤ＿ｎは１ビットである。
【０００６】
マルチプレクサ１３は、６４ビットの冗長選択信号ＲＥＤ（６３：０）＿ｎに基づいて、データ信号ＤＳＩＢ（６３：０）＿ｎの６４ビットについて冗長ビットＤＳＩＢＲＥＤ＿ｎで置き換えるか否かの選択を行う。また更に、マルチプレクサ１３は、ブロック選択信号ＭＵＸ＿（３：０）に基づいて、メモリセルアレイ１１−０乃至１１−３のうち１つのメモリセルアレイ（ブロック）に対応する読み出し信号を選択する。即ち、４対１のデータ選択を実行する。更にマルチプレクサ１３は、ページ選択信号ＰＡＧＥ（３：０）に基づいて、６４ビットのうちの各１６ビットにより定義される４つのページから、１つのページを選択する。これによりマルチプレクサ１３は、１６ビットの出力データを出力回路１４に供給する。
【０００７】
図２は、マルチプレクサ１３の構成の一部を示す回路図である。
【０００８】
図２に示されるマルチプレクサ１３の部分は、冗長ビットの置換及びページ選択を行う部分に関する回路部分である。図２の回路は、メモリセルアレイ１１−０からのデータ信号ＤＳＩＢ（６３：０）＿０及び冗長ビット信号ＤＳＩＢＲＥＤ＿０に関する部分であり、図２に示されるのと同一の回路構成がメモリセルアレイ１１−１、メモリセルアレイ１１−２、及びメモリセルアレイ１１−３の各々について設けられる。
【０００９】
図２の回路は、セレクタ回路２０−０乃至２０−１５を含む。セレクタ回路２０−０乃至２０−１５は同一の構成であり、セレクタ回路２０−０に代表して示すように、トランスファーゲート２１乃至２８及びトランスファーゲート３１乃至３４を含む。それぞれのセレクタ回路は、データ信号ＤＳＩＢ（６３：０）＿０中の連続する４ビットを入力として受け取る。トランスファーゲート２１乃至２８は、冗長選択信号ＲＥＤ（６３：０）＿０中の対応４ビットにより制御され、データ信号ＤＳＩＢ（６３：０）＿０中の対応４ビットについて冗長ビットＤＳＩＢＲＥＤ＿０で置き換えるか否かの選択を行う。
【００１０】
更に、トランスファーゲート３１乃至３４は、冗長処理後の対応４ビットから、ページ選択信号ＰＡＧＥ（３：０）に基づいて１ビットを選択する。これによりセレクタ回路２０−０乃至２０−１５は、それぞれ信号ＤＳＯ（０）＿０乃至ＤＳＯ（１５）＿０を出力する。図２と同一の構成でメモリセルアレイ１１−１に対応する回路は、信号ＤＳＯ（０）＿１乃至ＤＳＯ（１５）＿１を出力する。更にメモリセルアレイ１１−２に対応する回路は信号ＤＳＯ（０）＿２乃至ＤＳＯ（１５）＿２を出力し、メモリセルアレイ１１−３に対応する回路は信号ＤＳＯ（０）＿３乃至ＤＳＯ（１５）＿３を出力する。
【００１１】
以上により冗長ビットの置換及びページ選択が実行される。
【００１２】
図３は、マルチプレクサ１３の構成の別の一部を示す回路図である。
【００１３】
図３に示されるマルチプレクサ１３の部分は、ブロック選択を行う部分に関する回路部分である。図３の回路は、セレクタ回路４０−０乃至４０−１５を含む。セレクタ回路４０−０乃至４０−１５は同一の構成であり、セレクタ回路４０−０に代表して示すように、トランスファーゲート４１乃至４４を含む。１つのセレクタ回路４０−ｍ（ｍ＝０〜１５）は、４つのブロックに対応して設けられる図２の構成の４つの回路のそれぞれから対応する１ビットを受け取り、ＤＳＯ（ｍ）＿０乃至ＤＳＯ（ｍ）＿３の４ビットが入力される。トランスファーゲート４１乃至４４は、これらの４ビットの入力から、ブロック選択信号ＭＵＸ＿（３：０）に基づいて１ビットを選択する。これによりセレクタ回路４０−０乃至４０−１５は、ブロック選択後の信号として、それぞれ信号ＤＳＯ（０）乃至ＤＳＯ（１５）を出力する。
【００１４】
以上により、冗長ビットの置換、ページ選択、及びブロック選択が実行される。
【００１５】
なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。
【００１６】
また従来技術として、メモリブロックから読み出されたデータを二次的に選択するデータセレクタを有するものがある（特許文献１参照）。
【００１７】
【特許文献１】
特開平６−１５０６４４
【００１８】
【発明が解決しようとする課題】
図２の回路においては、１ビットの冗長ビット信号ＤＳＩＢＲＥＤ＿０が６４個のトランスファーゲートに入力される。このように冗長ビット信号ＤＳＩＢＲＥＤ＿ｎ（ｎ＝０〜３）にかかる負荷が大きいので、正常な動作を補償するために、図１に示されるように冗長ビット信号線１７−ｎにバッファ１６−ｎを挿入する必要がある。このバッファ１６−ｎは、６４本の信号配線を駆動する能力が必要であり面積が大きな回路素子となる。
【００１９】
また各ブロック（メモリセルアレイ１１−０乃至１１−３）からマルチプレクサ１３までの距離が長いために、データ信号線１８−０乃至１８−３の容量負荷が大きくなり、メモリセルの読み出しが遅くなるという問題がある。
【００２０】
以上を鑑みて、本発明は、メモリセルアレイがブロックに分割された構成において、回路面積を削減した半導体記憶装置を提供することを目的とする。
【００２１】
また本発明は、メモリセルアレイがブロックに分割された構成において、メモリセルの読み出し速度を向上した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、該複数のブロックに接続され該複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、該第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。
【００２２】
上記半導体記憶装置においては、第１のマルチプレクサでブロック選択を実行した後に第２のマルチプレクサで冗長処理を実行するので、冗長信号を駆動するバッファを第１のマルチプレクサと第２のマルチプレクサとの間において既にブロック選択済みの冗長信号に対して設ければよい。従って、ブロック選択前の全ての冗長信号にバッファを設ける従来の構成と比較してバッファ数を削減することが出来る。
【００２３】
また第１のマルチプレクサを少なくとも２つ設け、少なくとも２つの第１のマルチプレクサの各々を複数のブロックのうちの対応するブロックに接続するようにすれば、第２のマルチプレクサよりも対応するブロックに近い位置に第１のマルチプレクサを設けることが出来る。これによりデータ信号線及び冗長ビット信号線を従来に比して短くし、信号線の負荷容量を小さくすることが可能となり、メモリセルからの読み出し速度を向上することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２４】
図４は、メモリセルブロックが複数ブロックに分割された本発明による半導体記憶装置の構成の一例を示す図である。
【００２５】
図４の半導体記憶装置は、メモリセルアレイ１１−０乃至１１−３、センスアンプ１２−０乃至１２−３、出力回路１４、マルチプレクサ５１−０及び５１−１、マルチプレクサ５２、データ信号線５３−０及び５３−１、冗長ビット信号線５４−０及び５４−１、データ信号線５５、バッファ５６−０及び５６−１、冗長ビット信号線５７−０乃至５７−３、データ信号線５８−０乃至５８−３、及び制御回路６０を含む。
【００２６】
メモリセルアレイ１１−０乃至１１−３は、縦横に配置されるメモリセル、複数のワード線、複数のビット線、ワード線を選択するＸデコーダ、Ｙアドレスを選択するＹデコーダ等を含む。メモリセルアレイ１１−０乃至１１−３に対するデータアクセス動作は、制御回路６０により制御される。センスアンプ１２−０乃至１２−３は、メモリセルアレイ１１−０乃至１１−３に対応して設けられ、メモリセルから読み出されたデータを増幅する。メモリセルアレイ１１−０及び１１−２から読み出され増幅されたデータは、データ信号線５８−０及び５８−２を介してマルチプレクサ５１−０に供給される。メモリセルアレイ１１−１及び１１−３から読み出され増幅されたデータは、データ信号線５８−１及び５８−３を介してマルチプレクサ５１−１に供給される。また同様に、メモリセルアレイ１１−０及び１１−２から読み出される冗長ビット信号が、センスアンプ１２−０及び１２−２により増幅され、冗長ビット信号線５７−０及び５７−２を介してマルチプレクサ５１−０に供給される。メモリセルアレイ１１−１及び１１−３から読み出される冗長ビット信号は、センスアンプ１２−１及び１２−３により増幅され、冗長ビット信号線５７−０及び５７−３を介してマルチプレクサ５１−１に供給される。この例においては、各メモリセルアレイ１１−ｎ（ｎ＝０〜３）から読み出されるデータ信号ＤＳＩＢ（６３：０）＿ｎは６４ビットであり、また冗長ビット信号ＤＳＩＢＲＥＤ＿ｎは１ビットである。
【００２７】
マルチプレクサ５１−０は、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、メモリセルアレイ１１−０及び１１−２のうちで選択された１つのメモリセルアレイ（ブロック）に対応する読み出し信号（データ信号及び冗長ビット信号）を選択する。選択されたデータ信号ＤＳＩＢ（６３：０）は、データ信号線５３−０及び５５を介してマルチプレクサ５２に供給され、選択された冗長ビット信号ＤＳＩＢＲＥＤ＿Ｌは、冗長ビット信号線５４−０及びバッファ５６−０を介してマルチプレクサ５２に供給される。ここでメモリセルアレイ１１−０及び１１−２のうち何れも選択されない場合、マルチプレクサ５１−０の出力は浮遊状態である。
【００２８】
マルチプレクサ５１−１は、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、メモリセルアレイ１１−１及び１１−３のうちで選択された１つのメモリセルアレイ（ブロック）に対応する読み出し信号（データ信号及び冗長ビット信号）を選択する。選択されたデータ信号ＤＳＩＢ（６３：０）は、データ信号線５３−１及び５５を介してマルチプレクサ５２に供給され、選択された冗長ビット信号ＤＳＩＢＲＥＤ＿Ｒは、冗長ビット信号線５４−１及びバッファ５６−１を介してマルチプレクサ５２に供給される。ここでメモリセルアレイ１１−１及び１１−３のうち何れも選択されない場合、マルチプレクサ５１−１の出力は浮遊状態である。
【００２９】
ブロック選択信号ＭＵＸ＿０乃至ＭＵＸ＿３により４対１の選択が既に行われているので、マルチプレクサ５１−０からのデータ信号ＤＳＩＢ（６３：０）とマルチプレクサ５１−１からのデータ信号ＤＳＩＢ（６３：０）とは、そのまま結線により結合されて、データ信号線５５としてマルチプレクサ５２に供給される。
【００３０】
マルチプレクサ５２は、冗長有無を示す冗長有無信号ＲＥＤと、それぞれが６４ビットの冗長選択信号ＲＥＤ（６３：０）＿Ｌ及びＲＥＤ（６３：０）＿Ｒに基づいて、データ信号ＤＳＩＢ（６３：０）の６４ビットについて冗長ビットＤＳＩＢＲＥＤ＿Ｌ或いはＤＳＩＢＲＥＤ＿Ｒで置き換えるか否かの選択を行う。また更に、マルチプレクサ５２は、ページ選択信号ＰＡＧＥ（３：０）に基づいて、６４ビットのうちの各１６ビットにより定義される４つのページから、１つのページを選択する。これによりマルチプレクサ１３は、１６ビットの出力データＤＳＯ（１５：０）を出力回路１４に供給し、出力回路１４はこのデータを半導体記憶装置外部に読み出しデータとして出力する。
【００３１】
図５は、マルチプレクサ５１−０の構成を示す回路図である。図６は、マルチプレクサ５１−１の構成を示す回路図である。
【００３２】
図５に示されるように、マルチプレクサ５１−０は、セレクタ回路６１とセレクタ回路６２−０乃至６２−６３を含む。セレクタ回路６１は、トランスファーゲート６３及び６４を含み、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、冗長ビット信号ＤＳＩＢＲＥＤ＿０及びＤＳＩＢＲＥＤ＿２のうち選択された一つを出力する。セレクタ回路６２−０乃至６２−６３は、同一の回路構成であり、セレクタ回路６２−０に代表して示すように、トランスファーゲート６５及び６６を含む。セレクタ回路６２−ｋ（ｋ＝０〜６３）は、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、対応するデータ信号ＤＳＩＢ（ｋ）＿０及びＤＳＩＢ（ｋ）＿２のうち選択された一つを出力する。
【００３３】
図６に示されるように、マルチプレクサ５１−１は、セレクタ回路７１とセレクタ回路７２−０乃至７２−６３を含む。セレクタ回路７１は、トランスファーゲート７３及び７４を含み、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、冗長ビット信号ＤＳＩＢＲＥＤ＿１及びＤＳＩＢＲＥＤ＿３のうち選択された一つを出力する。セレクタ回路７２−０乃至７２−６３は、同一の回路構成であり、セレクタ回路７２−０に代表して示すように、トランスファーゲート７５及び７６を含む。セレクタ回路７２−ｋ（ｋ＝０〜６３）は、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、対応するデータ信号ＤＳＩＢ（ｋ）＿１及びＤＳＩＢ（ｋ）＿３のうち選択された一つを出力する。
【００３４】
以上のようにして、マルチプレクサ５１−０及び５１−１により、ブロック選択が実行される。
【００３５】
図７は、マルチプレクサ５２の構成を示す回路図である。
【００３６】
図７のマルチプレクサ５２は、セレクタ８０−１乃至８０−１５を含む。セレクタ回路８０−０乃至８０−１５は同一の構成であり、セレクタ回路８０−０に代表して示すように、トランスファーゲート８１乃至９６を含む。１つのセレクタ回路８０−ｍ（ｍ＝０〜１５）は、データ信号ＤＳＩＢ（６３：０）中の対応する連続４ビットＤＳＩＢ（４ｍ）乃至ＤＳＩＢ（４ｍ＋３）を入力として受け取る。即ち、例えばセレクタ回路８０−１であれば、データ信号ＤＳＩＢ（６３：０）中の対応する連続４ビットとしてデータ信号ＤＳＩＢ（４）乃至ＤＳＩＢ（７）を入力として受け取る。
【００３７】
各セレクタ回路８０−ｍ（ｍ＝０〜１５）において、トランスファーゲート８１乃至９２は、冗長有無信号ＲＥＤ、冗長選択信号ＲＥＤ（４ｍ）＿Ｌ乃至ＲＥＤ（４ｍ＋３）＿Ｌ、及び冗長選択信号ＲＥＤ（４ｍ）＿Ｒ乃至ＲＥＤ（４ｍ＋３）＿Ｒにより制御され、データ信号ＤＳＩＢ（４ｍ）乃至ＤＳＩＢ（４ｍ＋３）について冗長ビットＤＳＩＢＲＥＤ＿Ｌ或いはＤＳＩＢＲＥＤ＿Ｒで置き換えるか否かの選択を行う。
【００３８】
また更に各セレクタ回路８０−ｍ（ｍ＝０〜１５）において、トランスファーゲート９３乃至９６は、冗長処理後の対応４ビットから、ページ選択信号ＰＡＧＥ（３：０）に基づいて１ビットを選択する。これによりセレクタ回路８０−０乃至８０−１５は、それぞれ信号ＤＳＯ（０）乃至ＤＳＯ（１５）を出力する。これら出力信号は、出力回路１４に供給される。
【００３９】
以上のようにして、マルチプレクサ５２により冗長ビットの置換及びページ選択が実行される。
【００４０】
図４に示される構成においては、マルチプレクサ５１−０とマルチプレクサ５１−１とが、それぞれ対応するメモリセルアレイ１１−０及び１１−２とメモリセルアレイ１１−１及び１１−３とに近い位置に設けられている。従って、データ信号線５８−ｎ（ｎ＝０〜３）及び冗長ビット信号線５７−ｎ（ｎ＝０〜３）が、図１に示される従来のデータ信号線１８−ｎ及び冗長ビット信号線１７−ｎに比べて短くなる。これにより信号線の負荷容量が小さくなり、メモリセルからの読み出し速度を向上することが出来る。
【００４１】
またマルチプレクサ５１−０及び５１−１によるブロック選択実行後にマルチプレクサ５２により冗長処理を実行するようにしたので、信号線駆動のためのバッファは、バッファ５６−０と５６−１の２つでよくなり、図１の従来構成の場合と比較してバッファ数を半減することが出来る。これにより回路面積の削減を図ることが可能となる。なおマルチプレクサ５１−０及び５１−１により４対１のブロック選択を実行しているので、選択ブロックの冗長ビット信号の１ビットのみをマルチプレクサ５２に供給すればよい場合であれば、冗長ビット信号線５４−０及び５４−１を結線により接続して、結合後の冗長ビット信号を単一のバッファを介してマルチプレクサ５２に供給すればよい。この場合には、更に回路面積の削減を図ることが出来る。
【００４２】
また図４の構成にすることによって、カットダウンを効率的に実行できるという利点がある。ここでいうカットダウンとは、図４のような４ブロック構成の半導体記憶装置を設計した後に、この設計データを利用して２ブロック構成の半導体記憶装置を設計・製造することである。図４の構成においては、下半分の２つのブロック（メモリセルアレイ１１−０及び１１−１）を残して、上半分の２つのブロック（メモリセルアレイ１１−２及び１１−３）を容易に削除することが出来る。これは、マルチプレクサ５１−０及び５１−１において、それぞれメモリセルアレイ１１−２及び１１−３側の信号線を所定の電位にクランプする等の処理が可能であるからであり、この場合マルチプレクサ５１−０、５１−１、及び５２の回路設計を変更する必要は無い。
【００４３】
また図４の構成においては、マルチプレクサ５２への入力信号線は全部で６６本であり、図１の構成におけるマルチプレクサ１３への入力信号線数である２６０本より大幅に少ない。従って、設計レイアウト上でマルチプレクサ５２の位置を移動する際の手間が、信号線数が減った分少なくなるので、柔軟な回路設計を実現する手助けとなる。
【００４４】
また上記実施例においては、ブロックの数を４つとして説明したが、ブロック数は４以外の数であってもよい。例えば６つのブロックが設けられる場合には、６つのブロックを２つずつ３つのグループに纏めて、マルチプレクサ５１−０と同等の選択手段を３つ提供することにより６対１のブロック選択を実行し、その後に冗長処理及びページ選択処理を実行するようにすればよい。またマルチプレクサ５１−０及び５１−１のように、トランスファーゲートを一箇所に纏めて２入力１出力の形態をとる必要は無く、各ブロックの近傍に当該ブロックからの出力信号の通過／遮断を制御するトランスファーゲートを配置しても良い。即ち例えば、マルチプレクサ５１−０のトランスファーゲート６５をメモリセルアレイ１１−２の近傍に配置し、マルチプレクサ５１−０のトランスファーゲート６６をメモリセルアレイ１１−０の近傍に配置するよう構成しても良い。
【００４５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体記憶装置においては、第１のマルチプレクサでブロック選択を実行した後に第２のマルチプレクサで冗長処理を実行するので、冗長信号を駆動するバッファを第１のマルチプレクサと第２のマルチプレクサとの間において既にブロック選択済みの冗長信号に対して設ければよい。従って、ブロック選択前の全ての冗長信号にバッファを設ける従来の構成と比較してバッファ数を削減することが出来る。
【００４６】
また第１のマルチプレクサを少なくとも２つ設け、少なくとも２つの第１のマルチプレクサの各々を複数のブロックのうちの対応するブロックに接続するようにすれば、第２のマルチプレクサよりも対応するブロックに近い位置に第１のマルチプレクサを設けることが出来る。これによりデータ信号線及び冗長ビット信号線を従来に比して短くし、信号線の負荷容量を小さくすることが可能となり、メモリセルからの読み出し速度を向上することが出来る。
【図面の簡単な説明】
【図１】メモリセルブロックが複数ブロックに分割された従来の半導体記憶装置の構成の一例を示す図である。
【図２】マルチプレクサの構成の一部を示す回路図である。
【図３】マルチプレクサの構成の別の一部を示す回路図である。
【図４】メモリセルブロックが複数ブロックに分割された本発明による半導体記憶装置の構成の一例を示す図である。
【図５】マルチプレクサの構成を示す回路図である。
【図６】マルチプレクサの構成を示す回路図である。
【図７】マルチプレクサの構成を示す回路図である。
【符号の説明】
１１−０、１１−１、１１−２、１１−３ メモリセルアレイ
１２−０、１２−１、１２−２、１２−３ センスアンプ
１４ 出力回路
５１−０、５１−１ マルチプレクサ
５２ マルチプレクサ
５３−０、５３−１ データ信号線
５４−０、５４−１ 冗長ビット信号線
５５ データ信号線
５６−０、５６−１ バッファ
５７−０、５７−１、５７−２、５７−３ 冗長ビット信号線
５８−０、５８−１、５８−２、５８−３ データ信号線
６０ 制御回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくはメモリセルアレイが複数のブロックに分割された半導体記憶装置に関する。
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やフラッシュメモリ等の半導体記憶装置においては、メモリセルアレイを複数のブロックに分割し、Ｘデコーダ、Ｙデコーダ、センスアンプ等のメモリコア周辺回路をそれぞれのブロックに別個に設ける構成が一般にとられる。このようにブロックに分割することにより、例えばビット線やワード線の負荷を小さくして高速なデータアクセスを可能にする等の利点が得られる。
【０００２】
メモリセルアレイを複数のブロックに分割した場合、データ読み出し時に、選択されたブロックから出力を選択して出力回路に供給するマルチプレクサが必要となる。
【０００３】
図１は、メモリセルブロックが複数ブロックに分割された従来の半導体記憶装置の構成の一例を示す図である。
【０００４】
図１の半導体記憶装置は、メモリセルアレイ１１−０乃至１１−３、センスアンプ１２−０乃至１２−３、マルチプレクサ１３、出力回路１４、制御回路１５、バッファ１６−０乃至１６−３、冗長ビット信号線１７−０乃至１７−３、及びデータ信号線１８−０乃至１８−３を含む。
【０００５】
メモリセルアレイ１１−０乃至１１−３は、縦横に配置されるメモリセル、複数のワード線、複数のビット線、ワード線を選択するＸデコーダ、Ｙアドレスを選択するＹデコーダ等を含む。メモリセルアレイ１１−０乃至１１−３に対するデータアクセス動作は、制御回路１５により制御される。センスアンプ１２−０乃至１２−３は、メモリセルアレイ１１−０乃至１１−３に対応して設けられ、メモリセルから読み出されたデータを増幅する。増幅されたデータは、データ信号線１８−０乃至１８−３を介してマルチプレクサ１３に供給される。また同様に、メモリセルアレイ１１−０乃至１１−３から読み出される冗長ビット信号が、センスアンプ１２−０乃至１２−３により増幅され、冗長ビット信号線１７−０乃至１７−３を介してマルチプレクサ１３に供給される。この例においては、各メモリセルアレイ１１−ｎ（ｎ＝０〜３）から読み出されるデータ信号ＤＳＩＢ（６３：０）＿ｎは６４ビットであり、また冗長ビット信号ＤＳＩＢＲＥＤ＿ｎは１ビットである。
【０００６】
マルチプレクサ１３は、６４ビットの冗長選択信号ＲＥＤ（６３：０）＿ｎに基づいて、データ信号ＤＳＩＢ（６３：０）＿ｎの６４ビットについて冗長ビットＤＳＩＢＲＥＤ＿ｎで置き換えるか否かの選択を行う。また更に、マルチプレクサ１３は、ブロック選択信号ＭＵＸ＿（３：０）に基づいて、メモリセルアレイ１１−０乃至１１−３のうち１つのメモリセルアレイ（ブロック）に対応する読み出し信号を選択する。即ち、４対１のデータ選択を実行する。更にマルチプレクサ１３は、ページ選択信号ＰＡＧＥ（３：０）に基づいて、６４ビットのうちの各１６ビットにより定義される４つのページから、１つのページを選択する。これによりマルチプレクサ１３は、１６ビットの出力データを出力回路１４に供給する。
【０００７】
図２は、マルチプレクサ１３の構成の一部を示す回路図である。
【０００８】
図２に示されるマルチプレクサ１３の部分は、冗長ビットの置換及びページ選択を行う部分に関する回路部分である。図２の回路は、メモリセルアレイ１１−０からのデータ信号ＤＳＩＢ（６３：０）＿０及び冗長ビット信号ＤＳＩＢＲＥＤ＿０に関する部分であり、図２に示されるのと同一の回路構成がメモリセルアレイ１１−１、メモリセルアレイ１１−２、及びメモリセルアレイ１１−３の各々について設けられる。
【０００９】
図２の回路は、セレクタ回路２０−０乃至２０−１５を含む。セレクタ回路２０−０乃至２０−１５は同一の構成であり、セレクタ回路２０−０に代表して示すように、トランスファーゲート２１乃至２８及びトランスファーゲート３１乃至３４を含む。それぞれのセレクタ回路は、データ信号ＤＳＩＢ（６３：０）＿０中の連続する４ビットを入力として受け取る。トランスファーゲート２１乃至２８は、冗長選択信号ＲＥＤ（６３：０）＿０中の対応４ビットにより制御され、データ信号ＤＳＩＢ（６３：０）＿０中の対応４ビットについて冗長ビットＤＳＩＢＲＥＤ＿０で置き換えるか否かの選択を行う。
【００１０】
更に、トランスファーゲート３１乃至３４は、冗長処理後の対応４ビットから、ページ選択信号ＰＡＧＥ（３：０）に基づいて１ビットを選択する。これによりセレクタ回路２０−０乃至２０−１５は、それぞれ信号ＤＳＯ（０）＿０乃至ＤＳＯ（１５）＿０を出力する。図２と同一の構成でメモリセルアレイ１１−１に対応する回路は、信号ＤＳＯ（０）＿１乃至ＤＳＯ（１５）＿１を出力する。更にメモリセルアレイ１１−２に対応する回路は信号ＤＳＯ（０）＿２乃至ＤＳＯ（１５）＿２を出力し、メモリセルアレイ１１−３に対応する回路は信号ＤＳＯ（０）＿３乃至ＤＳＯ（１５）＿３を出力する。
【００１１】
以上により冗長ビットの置換及びページ選択が実行される。
【００１２】
図３は、マルチプレクサ１３の構成の別の一部を示す回路図である。
【００１３】
図３に示されるマルチプレクサ１３の部分は、ブロック選択を行う部分に関する回路部分である。図３の回路は、セレクタ回路４０−０乃至４０−１５を含む。セレクタ回路４０−０乃至４０−１５は同一の構成であり、セレクタ回路４０−０に代表して示すように、トランスファーゲート４１乃至４４を含む。１つのセレクタ回路４０−ｍ（ｍ＝０〜１５）は、４つのブロックに対応して設けられる図２の構成の４つの回路のそれぞれから対応する１ビットを受け取り、ＤＳＯ（ｍ）＿０乃至ＤＳＯ（ｍ）＿３の４ビットが入力される。トランスファーゲート４１乃至４４は、これらの４ビットの入力から、ブロック選択信号ＭＵＸ＿（３：０）に基づいて１ビットを選択する。これによりセレクタ回路４０−０乃至４０−１５は、ブロック選択後の信号として、それぞれ信号ＤＳＯ（０）乃至ＤＳＯ（１５）を出力する。
【００１４】
以上により、冗長ビットの置換、ページ選択、及びブロック選択が実行される。
【００１５】
なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。
【００１６】
また従来技術として、メモリブロックから読み出されたデータを二次的に選択するデータセレクタを有するものがある（特許文献１参照）。
【００１７】
【特許文献１】
特開平６−１５０６４４
【００１８】
【発明が解決しようとする課題】
図２の回路においては、１ビットの冗長ビット信号ＤＳＩＢＲＥＤ＿０が６４個のトランスファーゲートに入力される。このように冗長ビット信号ＤＳＩＢＲＥＤ＿ｎ（ｎ＝０〜３）にかかる負荷が大きいので、正常な動作を補償するために、図１に示されるように冗長ビット信号線１７−ｎにバッファ１６−ｎを挿入する必要がある。このバッファ１６−ｎは、６４本の信号配線を駆動する能力が必要であり面積が大きな回路素子となる。
【００１９】
また各ブロック（メモリセルアレイ１１−０乃至１１−３）からマルチプレクサ１３までの距離が長いために、データ信号線１８−０乃至１８−３の容量負荷が大きくなり、メモリセルの読み出しが遅くなるという問題がある。
【００２０】
以上を鑑みて、本発明は、メモリセルアレイがブロックに分割された構成において、回路面積を削減した半導体記憶装置を提供することを目的とする。
【００２１】
また本発明は、メモリセルアレイがブロックに分割された構成において、メモリセルの読み出し速度を向上した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、該複数のブロックに接続され該複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、該第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。
【００２２】
上記半導体記憶装置においては、第１のマルチプレクサでブロック選択を実行した後に第２のマルチプレクサで冗長処理を実行するので、冗長信号を駆動するバッファを第１のマルチプレクサと第２のマルチプレクサとの間において既にブロック選択済みの冗長信号に対して設ければよい。従って、ブロック選択前の全ての冗長信号にバッファを設ける従来の構成と比較してバッファ数を削減することが出来る。
【００２３】
また第１のマルチプレクサを少なくとも２つ設け、少なくとも２つの第１のマルチプレクサの各々を複数のブロックのうちの対応するブロックに接続するようにすれば、第２のマルチプレクサよりも対応するブロックに近い位置に第１のマルチプレクサを設けることが出来る。これによりデータ信号線及び冗長ビット信号線を従来に比して短くし、信号線の負荷容量を小さくすることが可能となり、メモリセルからの読み出し速度を向上することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２４】
図４は、メモリセルブロックが複数ブロックに分割された本発明による半導体記憶装置の構成の一例を示す図である。
【００２５】
図４の半導体記憶装置は、メモリセルアレイ１１−０乃至１１−３、センスアンプ１２−０乃至１２−３、出力回路１４、マルチプレクサ５１−０及び５１−１、マルチプレクサ５２、データ信号線５３−０及び５３−１、冗長ビット信号線５４−０及び５４−１、データ信号線５５、バッファ５６−０及び５６−１、冗長ビット信号線５７−０乃至５７−３、データ信号線５８−０乃至５８−３、及び制御回路６０を含む。
【００２６】
メモリセルアレイ１１−０乃至１１−３は、縦横に配置されるメモリセル、複数のワード線、複数のビット線、ワード線を選択するＸデコーダ、Ｙアドレスを選択するＹデコーダ等を含む。メモリセルアレイ１１−０乃至１１−３に対するデータアクセス動作は、制御回路６０により制御される。センスアンプ１２−０乃至１２−３は、メモリセルアレイ１１−０乃至１１−３に対応して設けられ、メモリセルから読み出されたデータを増幅する。メモリセルアレイ１１−０及び１１−２から読み出され増幅されたデータは、データ信号線５８−０及び５８−２を介してマルチプレクサ５１−０に供給される。メモリセルアレイ１１−１及び１１−３から読み出され増幅されたデータは、データ信号線５８−１及び５８−３を介してマルチプレクサ５１−１に供給される。また同様に、メモリセルアレイ１１−０及び１１−２から読み出される冗長ビット信号が、センスアンプ１２−０及び１２−２により増幅され、冗長ビット信号線５７−０及び５７−２を介してマルチプレクサ５１−０に供給される。メモリセルアレイ１１−１及び１１−３から読み出される冗長ビット信号は、センスアンプ１２−１及び１２−３により増幅され、冗長ビット信号線５７−０及び５７−３を介してマルチプレクサ５１−１に供給される。この例においては、各メモリセルアレイ１１−ｎ（ｎ＝０〜３）から読み出されるデータ信号ＤＳＩＢ（６３：０）＿ｎは６４ビットであり、また冗長ビット信号ＤＳＩＢＲＥＤ＿ｎは１ビットである。
【００２７】
マルチプレクサ５１−０は、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、メモリセルアレイ１１−０及び１１−２のうちで選択された１つのメモリセルアレイ（ブロック）に対応する読み出し信号（データ信号及び冗長ビット信号）を選択する。選択されたデータ信号ＤＳＩＢ（６３：０）は、データ信号線５３−０及び５５を介してマルチプレクサ５２に供給され、選択された冗長ビット信号ＤＳＩＢＲＥＤ＿Ｌは、冗長ビット信号線５４−０及びバッファ５６−０を介してマルチプレクサ５２に供給される。ここでメモリセルアレイ１１−０及び１１−２のうち何れも選択されない場合、マルチプレクサ５１−０の出力は浮遊状態である。
【００２８】
マルチプレクサ５１−１は、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、メモリセルアレイ１１−１及び１１−３のうちで選択された１つのメモリセルアレイ（ブロック）に対応する読み出し信号（データ信号及び冗長ビット信号）を選択する。選択されたデータ信号ＤＳＩＢ（６３：０）は、データ信号線５３−１及び５５を介してマルチプレクサ５２に供給され、選択された冗長ビット信号ＤＳＩＢＲＥＤ＿Ｒは、冗長ビット信号線５４−１及びバッファ５６−１を介してマルチプレクサ５２に供給される。ここでメモリセルアレイ１１−１及び１１−３のうち何れも選択されない場合、マルチプレクサ５１−１の出力は浮遊状態である。
【００２９】
ブロック選択信号ＭＵＸ＿０乃至ＭＵＸ＿３により４対１の選択が既に行われているので、マルチプレクサ５１−０からのデータ信号ＤＳＩＢ（６３：０）とマルチプレクサ５１−１からのデータ信号ＤＳＩＢ（６３：０）とは、そのまま結線により結合されて、データ信号線５５としてマルチプレクサ５２に供給される。
【００３０】
マルチプレクサ５２は、冗長有無を示す冗長有無信号ＲＥＤと、それぞれが６４ビットの冗長選択信号ＲＥＤ（６３：０）＿Ｌ及びＲＥＤ（６３：０）＿Ｒに基づいて、データ信号ＤＳＩＢ（６３：０）の６４ビットについて冗長ビットＤＳＩＢＲＥＤ＿Ｌ或いはＤＳＩＢＲＥＤ＿Ｒで置き換えるか否かの選択を行う。また更に、マルチプレクサ５２は、ページ選択信号ＰＡＧＥ（３：０）に基づいて、６４ビットのうちの各１６ビットにより定義される４つのページから、１つのページを選択する。これによりマルチプレクサ１３は、１６ビットの出力データＤＳＯ（１５：０）を出力回路１４に供給し、出力回路１４はこのデータを半導体記憶装置外部に読み出しデータとして出力する。
【００３１】
図５は、マルチプレクサ５１−０の構成を示す回路図である。図６は、マルチプレクサ５１−１の構成を示す回路図である。
【００３２】
図５に示されるように、マルチプレクサ５１−０は、セレクタ回路６１とセレクタ回路６２−０乃至６２−６３を含む。セレクタ回路６１は、トランスファーゲート６３及び６４を含み、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、冗長ビット信号ＤＳＩＢＲＥＤ＿０及びＤＳＩＢＲＥＤ＿２のうち選択された一つを出力する。セレクタ回路６２−０乃至６２−６３は、同一の回路構成であり、セレクタ回路６２−０に代表して示すように、トランスファーゲート６５及び６６を含む。セレクタ回路６２−ｋ（ｋ＝０〜６３）は、ブロック選択信号ＭＵＸ＿０及びＭＵＸ＿２に基づいて、対応するデータ信号ＤＳＩＢ（ｋ）＿０及びＤＳＩＢ（ｋ）＿２のうち選択された一つを出力する。
【００３３】
図６に示されるように、マルチプレクサ５１−１は、セレクタ回路７１とセレクタ回路７２−０乃至７２−６３を含む。セレクタ回路７１は、トランスファーゲート７３及び７４を含み、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、冗長ビット信号ＤＳＩＢＲＥＤ＿１及びＤＳＩＢＲＥＤ＿３のうち選択された一つを出力する。セレクタ回路７２−０乃至７２−６３は、同一の回路構成であり、セレクタ回路７２−０に代表して示すように、トランスファーゲート７５及び７６を含む。セレクタ回路７２−ｋ（ｋ＝０〜６３）は、ブロック選択信号ＭＵＸ＿１及びＭＵＸ＿３に基づいて、対応するデータ信号ＤＳＩＢ（ｋ）＿１及びＤＳＩＢ（ｋ）＿３のうち選択された一つを出力する。
【００３４】
以上のようにして、マルチプレクサ５１−０及び５１−１により、ブロック選択が実行される。
【００３５】
図７は、マルチプレクサ５２の構成を示す回路図である。
【００３６】
図７のマルチプレクサ５２は、セレクタ８０−１乃至８０−１５を含む。セレクタ回路８０−０乃至８０−１５は同一の構成であり、セレクタ回路８０−０に代表して示すように、トランスファーゲート８１乃至９６を含む。１つのセレクタ回路８０−ｍ（ｍ＝０〜１５）は、データ信号ＤＳＩＢ（６３：０）中の対応する連続４ビットＤＳＩＢ（４ｍ）乃至ＤＳＩＢ（４ｍ＋３）を入力として受け取る。即ち、例えばセレクタ回路８０−１であれば、データ信号ＤＳＩＢ（６３：０）中の対応する連続４ビットとしてデータ信号ＤＳＩＢ（４）乃至ＤＳＩＢ（７）を入力として受け取る。
【００３７】
各セレクタ回路８０−ｍ（ｍ＝０〜１５）において、トランスファーゲート８１乃至９２は、冗長有無信号ＲＥＤ、冗長選択信号ＲＥＤ（４ｍ）＿Ｌ乃至ＲＥＤ（４ｍ＋３）＿Ｌ、及び冗長選択信号ＲＥＤ（４ｍ）＿Ｒ乃至ＲＥＤ（４ｍ＋３）＿Ｒにより制御され、データ信号ＤＳＩＢ（４ｍ）乃至ＤＳＩＢ（４ｍ＋３）について冗長ビットＤＳＩＢＲＥＤ＿Ｌ或いはＤＳＩＢＲＥＤ＿Ｒで置き換えるか否かの選択を行う。
【００３８】
また更に各セレクタ回路８０−ｍ（ｍ＝０〜１５）において、トランスファーゲート９３乃至９６は、冗長処理後の対応４ビットから、ページ選択信号ＰＡＧＥ（３：０）に基づいて１ビットを選択する。これによりセレクタ回路８０−０乃至８０−１５は、それぞれ信号ＤＳＯ（０）乃至ＤＳＯ（１５）を出力する。これら出力信号は、出力回路１４に供給される。
【００３９】
以上のようにして、マルチプレクサ５２により冗長ビットの置換及びページ選択が実行される。
【００４０】
図４に示される構成においては、マルチプレクサ５１−０とマルチプレクサ５１−１とが、それぞれ対応するメモリセルアレイ１１−０及び１１−２とメモリセルアレイ１１−１及び１１−３とに近い位置に設けられている。従って、データ信号線５８−ｎ（ｎ＝０〜３）及び冗長ビット信号線５７−ｎ（ｎ＝０〜３）が、図１に示される従来のデータ信号線１８−ｎ及び冗長ビット信号線１７−ｎに比べて短くなる。これにより信号線の負荷容量が小さくなり、メモリセルからの読み出し速度を向上することが出来る。
【００４１】
またマルチプレクサ５１−０及び５１−１によるブロック選択実行後にマルチプレクサ５２により冗長処理を実行するようにしたので、信号線駆動のためのバッファは、バッファ５６−０と５６−１の２つでよくなり、図１の従来構成の場合と比較してバッファ数を半減することが出来る。これにより回路面積の削減を図ることが可能となる。なおマルチプレクサ５１−０及び５１−１により４対１のブロック選択を実行しているので、選択ブロックの冗長ビット信号の１ビットのみをマルチプレクサ５２に供給すればよい場合であれば、冗長ビット信号線５４−０及び５４−１を結線により接続して、結合後の冗長ビット信号を単一のバッファを介してマルチプレクサ５２に供給すればよい。この場合には、更に回路面積の削減を図ることが出来る。
【００４２】
また図４の構成にすることによって、カットダウンを効率的に実行できるという利点がある。ここでいうカットダウンとは、図４のような４ブロック構成の半導体記憶装置を設計した後に、この設計データを利用して２ブロック構成の半導体記憶装置を設計・製造することである。図４の構成においては、下半分の２つのブロック（メモリセルアレイ１１−０及び１１−１）を残して、上半分の２つのブロック（メモリセルアレイ１１−２及び１１−３）を容易に削除することが出来る。これは、マルチプレクサ５１−０及び５１−１において、それぞれメモリセルアレイ１１−２及び１１−３側の信号線を所定の電位にクランプする等の処理が可能であるからであり、この場合マルチプレクサ５１−０、５１−１、及び５２の回路設計を変更する必要は無い。
【００４３】
また図４の構成においては、マルチプレクサ５２への入力信号線は全部で６６本であり、図１の構成におけるマルチプレクサ１３への入力信号線数である２６０本より大幅に少ない。従って、設計レイアウト上でマルチプレクサ５２の位置を移動する際の手間が、信号線数が減った分少なくなるので、柔軟な回路設計を実現する手助けとなる。
【００４４】
また上記実施例においては、ブロックの数を４つとして説明したが、ブロック数は４以外の数であってもよい。例えば６つのブロックが設けられる場合には、６つのブロックを２つずつ３つのグループに纏めて、マルチプレクサ５１−０と同等の選択手段を３つ提供することにより６対１のブロック選択を実行し、その後に冗長処理及びページ選択処理を実行するようにすればよい。またマルチプレクサ５１−０及び５１−１のように、トランスファーゲートを一箇所に纏めて２入力１出力の形態をとる必要は無く、各ブロックの近傍に当該ブロックからの出力信号の通過／遮断を制御するトランスファーゲートを配置しても良い。即ち例えば、マルチプレクサ５１−０のトランスファーゲート６５をメモリセルアレイ１１−２の近傍に配置し、マルチプレクサ５１−０のトランスファーゲート６６をメモリセルアレイ１１−０の近傍に配置するよう構成しても良い。
【００４５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体記憶装置においては、第１のマルチプレクサでブロック選択を実行した後に第２のマルチプレクサで冗長処理を実行するので、冗長信号を駆動するバッファを第１のマルチプレクサと第２のマルチプレクサとの間において既にブロック選択済みの冗長信号に対して設ければよい。従って、ブロック選択前の全ての冗長信号にバッファを設ける従来の構成と比較してバッファ数を削減することが出来る。
【００４６】
また第１のマルチプレクサを少なくとも２つ設け、少なくとも２つの第１のマルチプレクサの各々を複数のブロックのうちの対応するブロックに接続するようにすれば、第２のマルチプレクサよりも対応するブロックに近い位置に第１のマルチプレクサを設けることが出来る。これによりデータ信号線及び冗長ビット信号線を従来に比して短くし、信号線の負荷容量を小さくすることが可能となり、メモリセルからの読み出し速度を向上することが出来る。
【図面の簡単な説明】
【図１】メモリセルブロックが複数ブロックに分割された従来の半導体記憶装置の構成の一例を示す図である。
【図２】マルチプレクサの構成の一部を示す回路図である。
【図３】マルチプレクサの構成の別の一部を示す回路図である。
【図４】メモリセルブロックが複数ブロックに分割された本発明による半導体記憶装置の構成の一例を示す図である。
【図５】マルチプレクサの構成を示す回路図である。
【図６】マルチプレクサの構成を示す回路図である。
【図７】マルチプレクサの構成を示す回路図である。
【符号の説明】
１１−０、１１−１、１１−２、１１−３ メモリセルアレイ
１２−０、１２−１、１２−２、１２−３ センスアンプ
１４ 出力回路
５１−０、５１−１ マルチプレクサ
５２ マルチプレクサ
５３−０、５３−１ データ信号線
５４−０、５４−１ 冗長ビット信号線
５５ データ信号線
５６−０、５６−１ バッファ
５７−０、５７−１、５７−２、５７−３ 冗長ビット信号線
５８−０、５８−１、５８−２、５８−３ データ信号線
６０ 制御回路
Claims (7)
- 各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、
該複数のブロックに接続され該複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、
該第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサ
を含むことを特徴とする半導体記憶装置。 - 該第２のマルチプレクサは、更にページ選択を実行することを特徴とする請求項１記載の半導体記憶装置。
- 該第１のマルチプレクサと該第２のマルチプレクサとの間に設けられ該冗長信号を駆動するバッファを更に含むことを特徴とする請求項１記載の半導体記憶装置。
- 該第１のマルチプレクサは少なくとも２つ設けられ、該少なくとも２つの第１のマルチプレクサの各々は、該複数のブロックのうちの対応するブロックに接続され、該第２のマルチプレクサよりも該対応するブロックに近い位置に設けられることを特徴とする請求項１記載の半導体記憶装置。
- 該冗長信号は１ビットの信号であり、該第２のマルチプレクサは、該ブロック選択後のデータ信号の各ビットに対して該冗長信号の１ビットで置き換えるか否かを決定することを特徴とする請求項１記載の半導体記憶装置。
- 該第２のマルチプレクサの出力を受け取り該半導体記憶装置の外部に該出力を供給する出力回路を更に含むことを特徴とする請求項２記載の半導体記憶装置。
- 該マルチプレクサを制御する制御回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (8)
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|---|---|---|---|---|
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| US5268866A (en) * | 1992-03-02 | 1993-12-07 | Motorola, Inc. | Memory with column redundancy and localized column redundancy control signals |
| JPH06150644A (ja) | 1992-11-13 | 1994-05-31 | Hitachi Ltd | 半導体記憶装置 |
| US5706292A (en) * | 1996-04-25 | 1998-01-06 | Micron Technology, Inc. | Layout for a semiconductor memory device having redundant elements |
| US5673227A (en) * | 1996-05-14 | 1997-09-30 | Motorola, Inc. | Integrated circuit memory with multiplexed redundant column data path |
| JP3338755B2 (ja) * | 1996-10-24 | 2002-10-28 | シャープ株式会社 | 半導体記憶装置 |
| US5953745A (en) * | 1996-11-27 | 1999-09-14 | International Business Machines Corporation | Redundant memory array |
| US6298007B1 (en) * | 2000-03-15 | 2001-10-02 | Advanced Micro Device, Inc. | Method and apparatus for eliminating false data in a page mode memory device |
-
2002
- 2002-09-13 JP JP2002268314A patent/JP2004110870A/ja active Pending
-
2003
- 2003-08-29 TW TW092123939A patent/TWI223280B/zh not_active IP Right Cessation
- 2003-09-02 US US10/652,563 patent/US6914832B2/en not_active Expired - Fee Related
- 2003-09-09 KR KR1020030063223A patent/KR100920783B1/ko not_active IP Right Cessation
- 2003-09-09 CN CNB031565808A patent/CN100409364C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7418637B2 (en) | 2003-08-07 | 2008-08-26 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
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