KR101274204B1 - 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치 - Google Patents

로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치 Download PDF

Info

Publication number
KR101274204B1
KR101274204B1 KR1020070079784A KR20070079784A KR101274204B1 KR 101274204 B1 KR101274204 B1 KR 101274204B1 KR 1020070079784 A KR1020070079784 A KR 1020070079784A KR 20070079784 A KR20070079784 A KR 20070079784A KR 101274204 B1 KR101274204 B1 KR 101274204B1
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
local input
output line
precharge
Prior art date
Application number
KR1020070079784A
Other languages
English (en)
Other versions
KR20090015457A (ko
Inventor
김명오
김병철
주용규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070079784A priority Critical patent/KR101274204B1/ko
Priority to US12/187,269 priority patent/US7872932B2/en
Publication of KR20090015457A publication Critical patent/KR20090015457A/ko
Application granted granted Critical
Publication of KR101274204B1 publication Critical patent/KR101274204B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 오픈비트라인 구조를 가지고 제 1 내지 제 n 메모리 셀 어레이 블록(n은 자연수)의 비트라인들과 연결되는 로컬 입출력 라인들을 통하여 데이터를 전송하는 반도체 메모리 장치에 있어서, 프리차지부 및 제어부를 구비한다. 상기 프리차지부는 상기 로컬 입출력 라인들의 프리차지를 결정하는 복수의 프리차지 신호들을 출력한다. 상기 제어부는 상기 각각의 메모리 셀 어레이 블록의 활성화 여부에 대응하는 블록 정보 및 상기 프리차지 신호에 응답하여 상기 각각의 로컬 입출력 라인의 프리차지를 제어하고, 활성화된 제 k 메모리 셀 어레이 블록(k는 2이상 n-1이하의 자연수)의 비트라인들과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인이 프리차지 되도록 제어하며, 나머지 로컬 입출력 라인들은 프리차지 되지 않도록 제어한다.

Description

로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는 반도체 메모리 장치{Precharge method of local input output line and semiconductor memory device for using the method}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로컬 입출력 라인(local input output line)의 프리차지(precharge) 방법 및 그 방법을 이용하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위하여 복수의 셀(cell)들을 구비한다. 상기 셀들은 일정한 개수로 블록별로 배치되는데, 상기 셀들이 블록별로 배치된 메모리 셀 어레이 블록은 각 뱅크별로 배치된다.
상기 메모리 셀 어레이 블록은 복수의 셀이 매트릭스 단위로 배치되며, 복수의 워드라인과 복수의 비트라인이 각각 교차한다. 하나의 데이터를 액세스하기 위해서는 먼저 뱅크가 선택되고, 상기 선택된 뱅크의 복수의 메모리 셀 어레이 블록들 중 하나가 선택된다. 그리고, 상기 선택된 메모리 셀 어레이의 복수의 워드라인들 중 하나가 활성화되고 데이터가 비트라인에 인가된다. 센스앰프는 상기 비트라인에 인가된 신호를 감지 증폭하여 출력된다. 이 경우, 상기 센스앰프는 비트라인 과 그 기준신호가 인가된 반전비트라인의 전압차이를 감지한다. 상기 데이터가 인가되는 비트라인과 상기 기준신호가 인가되는 반전비트라인이 동일한 메모리 셀 어레이 블록에 배치되는 경우를 폴디드 비트라인(folded bit line) 구조라 하고, 상기 비트라인과 상기 반전비트라인이 이웃한 2개의 메모리 셀 어레이 블록에 각각 배치되는 경우를 오픈 비트라인(open bit line) 구조라고 한다.
도 1은 종래의 오픈 비트라인 구조를 가지는 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 n개의 메모리 셀 어레이 블록(MCB_1, MCB_2, ... , MCB_n)을 구비한다. 센스앰프(SA)는 각각의 메모리 셀 어레이 블록들 사이에서 비트라인(BL) 및 반전비트라인(/BL)과 연결된다. 다만, 가장자리 부분의 메모리 셀 어레이 블록(MCB_1, MCB_n)는 더미 비트라인들(DBL)을 가진다. 각각의 더미 비트라인(DBL)에 연결된 셀들은 노말 동작 중에 데이터를 저장하지 않는다.
예를 들어, 메모리 셀 어레이 블록(MCB_1)의 데이터를 액세스 하는 경우, 우측의 비트라인을 통하여 데이터를 액세스 하지만, 좌측의 더미 비트라인을 통하여는 데이터를 액세스 하지 못한다. 그러므로, 이 경우 일반적으로 중간에 있는 메모리 셀 어레이 블록(MCB_k)의 셀들 중 절반의 셀들을 사용하게 된다. 즉, 메모리 셀 어레이 블록(MCB_1)의 데이터를 액세스하는 경우, 메모리 셀 어레이 블록(MCB_1)의 우측 비트라인들 및 메모리 셀 어레이 블록(MCB_k)의 좌측 비트라인들을 통하여 데이터를 액세스한다. 따라서, 메모리 셀 어레이 블록(MCB_k)의 우측 비트라인들(BL) 을 통하여 데이터는 액세스 되지만, 로컬 입출력 라인(LIO_kR)을 통하여 데이터를 전송하지는 않는다.
메모리 셀 어레이 블록(MCB_n)의 데이터를 액세스 하는 경우에도 마찬가지로, 메모리 셀 어레이 블록(MCB_n)의 좌측 비트라인들(BL) 및 중간의 메모리 셀 어레이 블록(MCB_k)의 우측 비트라인들(BL)을 통하여 데이터를 액세스한다.
상기와 같이 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우 중간의 메모리 셀 어레이 블록(MCB_k)도 활성화된다. 이 경우, 종래에는 전체 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_2R, ... , LIO_n)을 계속하여 프리차지(precharge) 하였다. 즉, 메모리 셀 어레이 블록(MCB_1, MCB_k)의 데이터를 리드 또는 라이트하기 위하여 리드 명령 또는 라이트 명령이 연속적으로 입력되는 경우 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_k-1R, LIO_kL, LIO_kR, LIO_k+1L)을 계속하여 프리차지하여 불필요한 전력을 소모하였다.
또한, 종래에 데이터를 전송하는 입출력 라인들에 대하여는 프리차지를 수행하지 않는 경우, 반도체 메모리 장치(100)가 정상적으로 동작하지 않는 경우가 발생하였다. 예를 들어, 메모리 셀 어레이 블록(MCB_1, MCB_k)의 데이터를 리드 또는 라이트하는 경우, 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_k-1R, LIO_kL, LIO_kR, LIO_k+1L)을 프리차지 하지 않아 로컬 입출력 라인(LIO_kR)이 플로팅(floating) 상태가 되는 경우가 발생하여 이후의 리드 또는 라이트 동작에서 반도체 메모리 장치(100)가 정상적으로 동작하지 않는 문제가 발생하였다.
본 발명이 해결하고자 하는 과제는 데이터를 입출력하는 비트라인들에 연결되지만 데이터를 전송하지 않는 로컬 입출력 라인(local input output line)을 프리차지(precharge)함으로써 과도한 전력 소모 및 비정상적인 동작을 방지하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 메모리 장치의 로컬 입출력 라인의 프리차지 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 오픈비트라인 구조를 가지고 제 1 내지 제 n 메모리 셀 어레이 블록(n은 자연수)의 비트라인들과 연결되는 로컬 입출력 라인들을 통하여 데이터를 전송하는 반도체 메모리 장치에 있어서, 프리차지부 및 제어부를 구비한다. 상기 프리차지부는 상기 로컬 입출력 라인들의 프리차지를 결정하는 복수의 프리차지 신호들을 출력한다. 상기 제어부는 상기 각각의 메모리 셀 어레이 블록의 활성화 여부에 대응하는 블록 정보 및 상기 프리차지 신호에 응답하여 상기 각각의 로컬 입출력 라인의 프리차지를 제어하고, 활성화된 제 k 메모리 셀 어레이 블록(k는 2이상 n-1이하의 자연수)의 비트라인들과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인이 프리차지 되도록 제어하며, 나머지 로컬 입출력 라인들은 프리차지 되지 않도록 제어한다.
상기 제 1 내지 제 n 메모리 셀 어레이 블록들은 홀수 개이고, 상기 제 k 메 모리 셀 어레이 블록은 제 (n+1)/2 메모리 셀 어레이 블록인 것이 바람직하다.
상기 제어부는 상기 블록 정보 및 상기 프리차지 신호가 인에이블된 경우 대응하는 로컬 입출력 라인이 프리차지 되도록 제어하고, 상기 블록 정보 및 상기 프리차지 신호 중 적어도 하나의 신호가 디스에이블 된 경우 대응하는 로컬 입출력 라인이 프리차지 되지 않도록 제어하는 것이 바람직하다.
상기 프리차지부는 상기 로컬 입출력 라인들의 프리차지를 결정하는 제 1 프리차지 신호 및 제 2 프리차지 신호를 출력하고, 상기 제어부는 상기 제 1 내지 제 k 메모리 셀 어레이 블록의 비트라인들과 연결된 로컬 입출력 라인들 중 상기 제 k 메모리 셀 어레이 블록과 제 k+1 메모리 셀 어레이 블록 사이의 로컬 입출력 라인을 제외한 로컬 입출력 라인들과 연결된 제 1 제어수단 및 상기 제 1 제어수단과 연결된 로컬 입출력 라인들을 제외한 나머지 로컬 입출력 라인들과 연결된 제 2 제어수단을 구비하는 것이 바람직하다.
상기 프리차지부는 상기 제 1 메모리 셀 어레이 블록 및 상기 제 k 메모리 셀 어레이 블록이 활성화된 경우, 상기 제 1 제어수단으로 상기 제 1 프리차지 신호를 출력하고 상기 제 2 제어수단으로 상기 제 2 프리차지 신호를 출력하는 것이 바람직하다.
상기 제어부는 상기 블록 정보 및 상기 제 1 프리차지 신호가 인에이블된 경우 또는 상기 블록 정보 및 상기 제 2 프리차지 신호가 인에이블된 경우 대응하는 로컬 입출력 라인이 프리차지 되도록 제어하고, 상기 블록 정보 및 상기 제 1 프리차지 신호 중 적어도 하나의 신호가 디스에이블 된 경우 또는 상기 블록 정보 및 상기 제 2 프리차지 신호 중 적어도 하나의 신호가 디스에이블된 경우 대응하는 로컬 입출력 라인이 프리차지 되지 않도록 제어하는 것이 바람직하다.
상기 프리차지부는 상기 제 k 메모리 셀 어레이 블록 및 상기 제 n 메모리 셀 어레이 블록이 활성화된 경우, 상기 제 1 제어수단으로 상기 제 2 프리차지 신호를 출력하고 상기 제 2 제어수단으로 상기 제 1 프리차지 신호를 출력하는 것이 바람직하다.
상기 제어부는 상기 블록 정보 및 상기 제 1 프리차지 신호가 인에이블된 경우 또는 상기 블록 정보 및 상기 제 2 프리차지 신호가 인에이블된 경우 대응하는 로컬 입출력 라인이 프리차지 되도록 제어하고, 상기 블록 정보 및 상기 제 1 프리차지 신호 중 적어도 하나의 신호가 디스에이블 된 경우 또는 상기 블록 정보 및 상기 제 2 프리차지 신호 중 적어도 하나의 신호가 디스에이블된 경우 대응하는 로컬 입출력 라인이 프리차지 되지 않도록 제어하는 것이 바람직하다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 오픈비트라인 구조를 가지고 제 1 내지 제 n 메모리 셀 어레이 블록(n은 자연수)의 비트라인들과 연결되는 로컬 입출력 라인들을 통하여 데이터를 전송하는 반도체 메모리 장치에 있어서, 프리차지부, 제어부, 제 1 노드 및 제 2 노드를 구비한다. 상기 프리차지부는 상기 로컬 입출력 라인들의 프리차지를 결정하는 복수의 프리차지 신호들을 출력한다. 상기 제어부는 상기 각각의 메모리 셀 어레이 블록의 활성화 여부에 대응하는 블록 정보 및 상기 프리차지 신호에 응답하여 상기 각각의 로컬 입출력 라인의 프리차지를 제어하는 제 1 제어수단 및 제 2 제어수단을 구비 한다. 상기 제 1 노드는 상기 제 1 제어수단과 상기 프리차지부를 연결하고, 상기 제 2 노드는 상기 제 2 제어수단과 상기 프리차지부를 연결한다. 상기 제 1 제어수단은 상기 제 1 내지 제 k 메모리 셀 어레이 블록(k는 2이상 n-1 이하의 자연수)의 비트라인들과 연결된 로컬 입출력 라인들 중 상기 제 k 메모리 셀 어레이 블록과 제 k+1 메모리 셀 어레이 블록 사이의 로컬 입출력 라인을 제외한 로컬 입출력 라인들과 연결되며, 상기 제 2 제어수단은 상기 제 1 제어수단과 연결된 로컬 입출력 라인들을 제외한 나머지 로컬 입출력 라인들과 연결된다.
상기 제어부는 활성화된 상기 제 k 메모리 셀 어레이 블록의 비트라인과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인이 프리차지 되도록 제어하고, 나머지 로컬 입출력 라인들은 프리차지 되지 않도록 제어하는 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인 프리차지 방법은 오픈비트라인 구조를 가지고 제 1 내지 제 n 메모리 셀 어레이 블록(n은 자연수)의 비트라인들과 연결되는 로컬 입출력 라인들을 통하여 데이터를 전송하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 방법에 있어서, 상기 각각의 메모리 셀 어레이 블록의 활성화 여부에 대응하는 블록 정보 및 상기 로컬 입출력 라인들의 프리차지를 결정하는 복수의 프리차지 신호들 중 하나의 프리차지 신호에 응답하여, 활성화된 제 k 메모리 셀 어레이 블록(k는 2이상 n-1이하의 자연수)의 비트라인들과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인을 프리차지 하는 단계 및 상기 블록 정보 및 상기 복수의 프리차지 신호들 중 하나의 프리차지 신호에 응답하여 상기 프리차지 되는 로컬 입출력 라인 을 제외한 나머지 로컬 입출력 라인들은 프리차지 하지 않는 단계를 구비한다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인 프리차지 방법은 오픈비트라인 구조를 가지고 제 1 내지 제 n 메모리 셀 어레이 블록(n은 자연수)의 비트라인들과 연결되는 로컬 입출력 라인들을 통하여 데이터를 전송하는 반도체 메모리 장치의 로컬 입출력 라인 프리차지 방법에 있어서, 상기 각각의 메모리 셀 어레이 블록의 활성화 여부에 대응하는 블록 정보 및 상기 로컬 입출력 라인들의 프리차지를 결정하는 제 1 프리차지 신호를 상기 제 1 내지 제 k 메모리 셀 어레이 블록(k는 2이상 n-1 이하의 자연수)의 비트라인들과 연결된 로컬 입출력 라인들 중 상기 제 k 메모리 셀 어레이 블록과 제 k+1 메모리 셀 어레이 블록 사이의 로컬 입출력 라인을 제외한 로컬 입출력 라인들에 인가하는 단계, 상기 블록 정보 및 상기 로컬 입출력 라인들의 프리차지를 결정하는 제 2 프리차지 신호를 나머지 로컬 입출력 라인들에 인가하는 단계, 상기 블록 정보 및 상기 제 1 또는 제 2 프리차지 신호가 인에이블되는 경우 대응하는 로컬 입출력 라인을 프리차지 하는 단계 및 상기 블록 정보 및 상기 제 1 또는 제 2 프리차지 신호 중 적어도 하나의 신호가 디스에이블되는 경우 대응하는 로컬 입출력 라인을 프리차지 하지 않는 단계를 구비한다.
본 발명에 따른 로컬 입출력 라인(local input output line)의 프리차지(precharge) 방법 및 그 방법을 이용하는 반도체 메모리 장치는 플로팅(floating) 상태가 될 수 있는 로컬 입출력 라인에 대하여는 프리차지를 수행하 고 나머지 로컬 입출력 라인들에 대하여는 프리차지를 수행하지 않음으로써 과도한 전력 소모 및 반도체 메모리 장치의 비정상적인 동작을 방지할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제 1 내지 제 n 메모리 셀 어레이 블록(MCB_1, MCB_2, ... , MCB_n), 프리차지부(210) 및 제어부(250)를 구비할 수 있다. 반도체 메모리 장치(200)는 복수의 로컬 입출력 라인들(LIO : Local Input Output line)(LIO_1, LIO_2L, LIO_2R, ... , LIO_n)을 구비하고, 상기 로컬 입출력 라인들은 각각의 메모리 셀 어레이 블록의 비트라인(BL)과 연결되어 데이터를 전송한다. 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 오픈 비트라인(open bit line) 구조를 가지는 것이 바람직하다. 그러므로, 센스앰프(SA)는 각각의 메모리 셀 어레이 블록들 사이에서 비트라인(BL) 및 반전비트라인(/BL)과 연결된다. 또한, 가장자리 부분의 메모리 셀 어레이(MCB_1, MCB_n)는 더미 비트라인 들(DBL)을 가진다. 각각의 더미 비트라인(DBL)에 연결된 셀들은 노말 동작 중에 데이터를 저장하지 않는다.
프리차지부(210)는 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_2R, ... , LIO_n)의 프리차지(precharge)를 결정하는 복수의 프리차지 신호들(PR_1, PR_2)을 출력한다. 도 2의 경우에는 두 개의 프리차지 신호를 출력하는 경우에 대하여 도시하였으나, 이는 일 실시예에 불과할 뿐 더 많은 프리차지 신호를 출력하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
제어부(250)는 각각의 메모리 셀 어레이 블록(MCB_1, MCB_2, ... , MCB_n)의 활성화에 대응하는 블록 정보(BS_1, BS_2, ... , BS_n) 및 프리차지 신호(PR_1, PR_2)에 응답하여 각각의 로컬 입출력 라인(LIO_1, LIO_2L, LIO_2R, ... , LIO_n)의 프리차지를 제어한다. 예를 들어, 제어부(250)는 제 1 메모리 셀 어레이 블록(MCB_1)의 블록 정보(BS_1) 및 제 1 프리차지 신호(PR_1)에 응답하여 로컬 입출력 라인(LIO_1)의 프리차지를 제어한다.
제어부(250)는 제 1 제어수단(255) 및 제 2 제어수단(257)을 구비할 수 있다. 제 1 제어수단(255)은 제 1 내지 제 k 메모리 셀 어레이 블록(MCB_1, MCB_2, ... , MCB_k-1, MCB_k)의 비트라인들(BL)과 연결된 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_2R, ... LIO_k-1R, LIO_kL, LIO_kR)들 중 제 k 메모리 셀 어레이 블록(MCB_k)과 제 k+1 메모리 셀 어레이 블록(MCB_k+1) 사이의 로컬 입출력 라인(LIO_kR)을 제외한 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_2R, ... LIO_k-1R, LIO_kL)과 연결된다. 제 2 제어수단(257)은 제 1 제어수단(255)과 연결된 로컬 입 출력 라인들(LIO_1, LIO_2L, LIO_2R, ... LIO_k-1R, LIO_kL)을 제외한 나머지 로컬 입출력 라인들(LIO_kR, LIO_k+1L, ... , LIO_n)과 연결된다.
일반적으로 오픈 비트라인 구조를 가지는 반도체 메모리 장치는 홀수개의 메모리 셀 어레이 블록을 구비한다. 따라서, 이하에서 반도체 메모리 장치(200)는 홀수개의 메모리 셀 어레이 블록(n은 홀수)을 구비하는 것으로 한다. 또한, 제 k 메모리 셀 어레이 블록(MCB_k)은 중간의 메모리 셀 어레이 블록(k=(n+1)/2)인 것으로 가정한다. 앞서 살펴보았듯이, 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우 중간의 메모리 셀 어레이 블록(MCB_k)이 동시에 활성화되는 것이 일반적이다. 다만, 제 k 메모리 셀 어레이 블록(MCB_k)이 반드시 중간의 메모리 셀 어레이 블록일 필요는 없고, 가장자리의 메모리 셀 어레이 블록과 함께 활성화되는 임의의 위치의 메모리 셀 어레이 블록이어도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
제 1 제어수단(255) 및 제 2 제어수단(257)은 복수의 NAND 게이트를 구비할 수 있다. 상기 각각의 NAND 게이트는 블록 정보들(BS_1, ... , BS_n) 중 하나의 불록 정보 및 프리차지 신호들(PR_1, PR_2) 중 하나의 프리차지 신호를 입력으로 하여 부정 논리곱 연산을 하여 대응하는 로컬 입출력 라인으로 출력한다. 예를 들어, 제 1 로컬 입출력 라인(LIO_1)과 연결되는 상기 NAND 게이트는 제 1 메모리 셀 어레이 블록(MCB_1)의 블록 정보(BS_1) 및 제 1 프리차지 신호(PR_1)를 부정 논리곱 연산을 하여 출력한다. 상기 각각의 NAND 게이트의 출력 신호에 따라 대응하는 로컬 입출력 라인의 프리차지 여부가 결정된다. 본 발명에서는 NAND 게이트를 이용하 는 경우를 예로 들고 있으나, 이는 일 실시예에 불과할 뿐 상기 블록 신호 또는 상기 프리차지 신호들의 논리 상태을 변경하고 다른 논리 게이트를 사용하여도 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
제 1 제어수단(255)과 프리차지부(210)는 제 1 노드(node a)에서 연결되고, 제 2 제어수단(257)과 프리차지부(210)는 제 2 노드(node b)에서 연결된다. 즉, 프리차지부(210)에서 출력하는 제 1 프리차지 신호(PR_1)는 제 1 노드(node a)를 통하여 제 1 제어수단(255)에 인가되고, 프리차지부(210)에서 출력하는 제 2 프리차지 신호(PR_2)는 제 2 노드(node b)를 통하여 제 2 제어수단(257)에 인가된다.
도 3은 도 2의 반도체 메모리 장치(200)의 제 1 메모리 셀 어레이 블록(MCB_1)이 활성화되는 경우 각 신호의 파형도이다.
도 4는 도 2의 반도체 메모리 장치(200)의 제 n 메모리 셀 어레이 블록(MCB_n)이 활성화되는 경우 각 신호의 파형도이다.
도 2 내지 도 4를 참조하여 반도체 메모리 장치(200)의 프리차지하는 방법에 대하여 설명한다. 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우 효과적이다. 그러므로, 이하에서는 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우에 대하여 설명한다. 앞서 설명한 바와 같이, 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우 임의의 메모리 셀 어레이 블록이 동시에 활성화된다. 이하에서는 가장자리의 메모리 셀 어레이 블록(MCB_1 or MCB_n)이 활성화되는 경우 제 k 메모리 셀 어레이 블록(MCB_k)이 활성화된다고 가정한다.
도 3 및 도 4에서는 두 사이클의 클럭(CLK)에 대응하여 칼럼 선택 라인(CSL : Column Select Line)이 한 사이클을 가지는 경우를 도시하였다. 즉, 리드 명령 또는 라이트 명령이 두 클럭(CLK)마다 입력되고, 상기 리드 명령 또는 라이트 명령이 입력되는 칼럼 선택 라인(CSL)은 인에이블되고, 한 클럭(CLK) 경과 후 디스에이블 된다.
먼저, 도 2 및 도 3을 참조하여, 제 1 메모리 셀 어레이 블록(MCB_1)이 활성화되는 경우에 대하여 설명한다. 제 1 메모리 셀 어레이 블록(MCB_1)이 활성화되면, 더미 비트라인들(DBL)을 통하여 데이터를 출력하지 못하므로, 제 k 메모리 셀 어레이 블록(MCB_k)이 활성화된다. 이 경우, 데이터는 제 k 메모리 셀 어레이 블록(MCB_k)의 좌측 비트라인들(BL)과 연결되는 로컬 입출력 라인(LIO_kL)을 통하여 전송된다. 그러나, 제 k 메모리 셀 어레이 블록(MCB_k)의 우측 비트라인들(BL)과 연결되는 로컬 입출력 라인(LIO_kR)을 통하여는 데이터가 전송되지 않는다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 데이터를 전송하는 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_k-1R, LIO_kL)은 프리차지 되지 않도록 하고, 활성화된 메모리 셀 어레이 블록(MCB_k)의 비트라인들(BL)과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인(LIO_kR)은 프리차지 되도록 한다.
프리차지부(210)는 제 1 노드(node a)를 통하여 제 1 제어수단(255)으로 제 1 프리차지 신호(PR_1)를 출력한다. 제 1 프리차지 신호(PR_1)는 제 1 논리 상태를 가진다. 이하에서 상기 제 1 논리 상태는 논리 로우 상태를 의미한다. 프리차지부(210)는 제 2 노드(node b)를 통하여 제 2 제어수단(257)으로 제 2 프리차지 신 호(PR_2)를 출력한다. 제 2 프리차지 신호(PR_2)는 컬럼 선택 신호(CSL)가 제 1 논리 상태일 때 제 2 논리 상태를 가지고, 컬럼 선택 신호(CSL)가 제 2 논리 상태일 때 제 1 논리 상태를 가진다. 이하에서 상기 제 2 논리 상태는 논리 하이 상태를 의미한다. 제 1 메모리 셀 어레이 블록(MCB_1) 및 제 k 메모리 셀 어레이 블록(MCB_k)은 활성화된 상태이므로, 블록 정보(BS_1, BS_k)는 제 2 논리 상태를 가진다. 나머지 메모리 셀 어레이 블록들(MCB_2, ... , MCB_k-1, MCB_k+1, ... , MCB_n)은 활성화되지 않은 상태이므로, 블록 정보(BS_2, ... , BS_k-1, BS_k+1, ... , BS_n)는 제 1 논리 상태를 가진다.
상기 각각의 로컬 입출력 라인들은 제어부(250)의 출력 신호가 제 1 논리 상태인 경우 프리차지 된다. 제 1 제어수단(255)에서 제 1 로컬 입출력 라인(LIO_1)으로 출력하는 신호는 제 2 논리상태이므로 로컬 입출력 라인(LIO_1)은 프리차지 되지 않는다. 즉, 제 1 프리차지 신호(PR_1)가 제 1 논리상태이므로 블록 정보(BS_1, ... , BS_k)와 무관하게 제 1 제어수단(255)의 출력 신호는 제 2 논리상태를 가진다. 그러므로, 로컬 입출력 라인들(LIO_1, LIO_2L, ... , LIO_kL)은 프리차지 동작을 수행하지 않는다.
제 2 제어수단(257)의 출력 신호는 제 1 논리상태를 가지는 경우가 있다. 즉, 컬럼 선택 신호(CSL)가 제 1 논리상태일 때 제 2 제어수단(257)에서 로컬 입출력 라인(LIO_kR)으로 출력하는 신호는 제 1 논리상태를 가진다. 따라서, 로컬 입출력 라인(LIO_kr)은 프리차지 된다. 다만, 제 2 제어수단(257)과 연결되는 나머지 로컬 입출력 라인들(LIO_k+1L, ... , LIO_n)은 프리차지 되지 않는다. 블록 정 보(BS_k+1, ... , BS_n)가 제 1 논리 상태이므로 제 2 프리차지 신호(PR_2)와 무관하게 제 2 제어수단(257)에서 상기 로컬 입출력 라인들(LIO_k+1L, ... , LIO_n)로 출력하는 출력 신호는 제 2 논리상태를 가지기 때문이다.
따라서, 제 1 메모리 셀 어레이 블록(MCB_1) 및 제 k 메모리 셀 어레이 블록(MCB_k)이 활성화된 경우, 로컬 입출력 라인(LIO_kR)만 컬럼 선택 라인(CSL)이 제 1 논리상태일 때 프리차지 된다. 그리고, 나머지 로컬 입출력 라인들(LIO_1, LIO_2L, ... , LIO_kL, LIO_k+1L, ... , LIO_n)은 해당 셀에서 라이트 동작을 수행하는 동안 프리차지 되지 않는다. 도 3에서는 라이트 동작을 수행하는 경우를 예로 들어 설명하였으나, 리드 동작을 수행하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
프리차지 되지 않고 데이터를 전송하는 로컬 입출력 라인들(LIO_1, LIO_2L, LIO_k-1R, LIO_kL)은 컬럼 어드레스가 입력되지 않는 경우에 프리차지를 된다.
도 2 및 도 4를 참조하여, 제 n 메모리 셀 어레이 블록(MCB_n)이 활성화되는 경우에 대하여 설명한다. 제 n 메모리 셀 어레이 블록(MCB_n)이 활성화되면, 더미 비트라인들(DBL)을 통하여 데이터를 출력하지 못하므로, 제 k 메모리 셀 어레이 블록(MCB_k)이 활성화된다. 이 경우, 데이터는 제 k 메모리 셀 어레이 블록(MCB_k)의 우측 비트라인들(BL)과 연결되는 로컬 입출력 라인(LIO_kR)을 통하여 전송된다. 그러나, 제 k 메모리 셀 어레이 블록(MCB_k)의 좌측 비트라인들(BL)과 연결되는 로컬 입출력 라인(LIO_kL)을 통하여는 데이터가 전송되지 않는다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(200)는 데이터를 전송하는 로컬 입출력 라인들(LIO_kR, LIO_k+1L, LIO_n-1R, LIO_n)은 프리차지 되지 않도록 하고, 활성화된 메모리 셀 어레이 블록(MCB_k)의 비트라인들(BL)과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인(LIO_kL)은 프리차지 되도록 한다.
프리차지부(210)는 제 1 노드(node a)를 통하여 제 1 제어수단(255)으로 제 1 프리차지 신호(PR_1)를 출력한다. 또한, 프리차지부(210)는 제 2 노드(node b)를 통하여 제 2 제어수단(257)으로 제 2 프리차지 신호(PR_2)를 출력한다. 도 4의 제 1 프리차지 신호(PR_1)는 도 3의 제 2 프리차지 신호(PR_2)와 동일하고, 도 4의 제 2 프리차지 신호(PR_2)는 도 3의 제 1 프리차지 신호(PR_1)와 동일하다. 즉, 제 1 프리차지 신호(PR_1)는 컬럼 선택 신호(CSL)가 제 1 논리 상태일 때 제 2 논리 상태를 가지고, 컬럼 선택 신호(CSL)가 제 2 논리 상태일 때 제 1 논리 상태를 가진다. 또한, 제 2 프리차지 신호(PR_2)는 제 1 논리 상태를 가진다.
제 k 메모리 셀 어레이 블록(MCB_k) 및 제 n 메모리 셀 어레이 블록(MCB_n)은 활성화된 상태이므로, 블록 정보(BS_k, BS_n)는 제 2 논리 상태를 가진다. 나머지 메모리 셀 어레이 블록들(MCB_1, ... , MCB_k-1, MCB_k+1, ... , MCB_n-1)은 활성화되지 않은 상태이므로, 블록 정보(BS_1, ... , BS_k-1, BS_k+1, ... , BS_n-1)는 제 1 논리 상태를 가진다.
상기 각각의 로컬 입출력 라인들은 제어부(250)의 출력 신호가 제 1 논리 상태인 경우 프리차지 된다. 제 2 프리차지 신호(PR_1)가 제 1 논리상태이므로 블록 정보(BS_k, ... , BS_n)와 무관하게 제 2 제어수단(255)의 출력 신호는 제 2 논리상태를 가진다. 그러므로, 로컬 입출력 라인들(LIO_kR, ... , LIO_n)은 프리차지 되지 않는다.
제 1 제어수단(255)의 출력 신호는 제 1 논리상태를 가지는 경우가 있다. 즉, 컬럼 선택 신호(CSL)가 제 1 논리상태일 때 제 1 제어수단(255)에서 로컬 입출력 라인(LIO_kL)으로 출력하는 신호는 제 1 논리상태를 가진다. 따라서, 로컬 입출력 라인(LIO_kL)은 프리차지 된다. 다만, 제 1 제어수단(255)과 연결되는 나머지 로컬 입출력 라인들(LIO_1, ... , LIO_k-1R)은 프리차지 되지 않는다. 블록 정보(BS_1, ... , BS_k-1)가 제 1 논리 상태이므로 제 1 프리차지 신호(PR_1)와 무관하게 제 1 제어수단(255)에서 상기 로컬 입출력 라인들(LIO_1, ... , LIO_k-1R)로 출력하는 출력 신호는 제 2 논리상태를 가지기 때문이다.
따라서, 제 k 메모리 셀 어레이 블록(MCB_k) 및 제 n 메모리 셀 어레이 블록(MCB_n)이 활성화된 경우, 로컬 입출력 라인(LIO_kL)만 컬럼 선택 라인(CSL)이 제 1 논리상태일 때 프리차지 된다. 그리고, 나머지 로컬 입출력 라인들(LIO_1, LIO_2L, ... , LIO_k-1R, LIO_kR, ... , LIO_n)은 리드 동작을 수행하는 동안 프리차지 되지 않는다. 도 4에서는 리드 동작을 수행하는 경우를 예로 들어 설명하였으나, 라이트 동작을 수행하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
도 3의 경우와 마찬가지로, 프리차지 되지 않고 데이터를 전송하는 로컬 입출력 라인들(LIO_kR, LIO_k+1L, LIO_n-1R, LIO_n)은 컬럼 어드레스가 입력되지 않는 경우에 프리차지 된다.
도 5는 도 2의 반도체 메모리 장치(200)의 로컬 입출력 라인을 프리차지 하 는 방법의 흐름도이다.
도 2 및 도 5를 참조하면, 반도체 메모리 장치(200)는 상기 블록 정보 및 상기 프리차지 인에이블 신호에 응답해서 활성화된 메모리 셀 어레이 블록의 비트라인들과 연결되어 데이터를 전송하지 않는 로컬 입출력 라인에 대하여 프리차지 동작을 수행한다(S510 단계). 또한, 상기 프리차지 동작을 수행하는 상기 로컬 입출력 라인을 제외한 나머지 로컬 입출력 라인들은 상기 블록 정보 및 상기 프리차지 인에이블 신호에 응답하여 프리차지 동작을 수행하지 않는다(S520 단계).
예를 들어, 도 3과 같이 제 1 메모리 셀 어레이 블록(MCB_1) 및 제 k 메모리 셀 어레이 블록(MCB_k)가 활성화된 경우, 블록 정보(BS_k) 및 제 2 프리차지 인에이블 신호(PR_2)에 응답하여 로컬 입출력 라인(LIO_kR)이 프리차지 된다. 즉, 블록 정보(BS_k) 및 제 2 프리차지 인에이블 신호(PR_2)가 모두 활성화되었으므로 로컬 입출력 라인(LIO_kR)이 프리차지 된다. 그러나, 나머지 로컬 입출력 라인들(LIO_1, ... , LIO_kL, LIO_k+1L, ... , LIO_n)은 상기 블록 정보 및 상기 제 1 또는 제 2 프리차지 신호 중 적어도 하나의 신호가 디스에이블 되었으므로 프리차지 되지 않는다. 로컬 입출력 라인들(LIO_1, ... , LIO_kL)의 경우, 제 1 프리차지 신호(PR_1)가 디스에이블 되었으므로 로컬 입출력 라인(LIO_1, ... , LIO_kL)은 프리차지 되지 않는다. 또한, 로컬 입출력 라인들(LIO_k+1L, ... , LIO_n)의 경우, 대응하는 블록 정보(MCB_k+1, ... , MCB_n)가 디스에이블 되었으므로 로컬 입출력 라인들(LIO_k+1L, ... , LIO_n)은 프리차지 되지 않는다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 오픈 비트라인 구조를 가지는 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 도 2의 반도체 메모리 장치의 제 1 메모리 셀 어레이 블록이 활성화되는 경우 각 신호의 파형도이다.
도 4는 도 2의 반도체 메모리 장치의 제 n 메모리 셀 어레이 블록이 활성화되는 경우 각 신호의 파형도이다.
도 5는 도 2의 반도체 메모리 장치의 로컬 입출력 라인을 프리차지 하는 방법의 흐름도이다.

Claims (37)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 오픈 비트라인 구조를 포함하는 반도체 메모리 장치에 있어서,
    제1 내지 제n 메모리 셀 어레이 블락들의 비트라인들과 연결되고, 데이터를 전송하는 다수개의 로컬 입/출력 라인들;
    상기 제1 내지 제n 메모리 셀 어레이 블락들은 제1 내지 제(k-1), 제k, 그리고 제(k+1) 내지 제n 메모리 셀 어레이 블락을 포함하고,
    적어도 제1 및 제2 프리차아지 신호를 출력하는 프리차아지부; 및
    상기 제1 프리차아지 신호를 수신하는 제1 제어 유닛과 상기 제2 프리차아지 신호를 수신하는 제2 제어 유닛을 포함하는 제어부;
    상기 제1 및 제2 제어 유닛 각각은 상기 메모리 셀 어레이 블락들의 적어도 하나의 블락 정보와 적어도 하나의 상기 프리차아지 신호에 응답하여 상기 로컬 입/출력 라인들의 프리차아징을 제어하고,
    상기 제1 내지 제(k-1) 메모리 셀 어레이 블락들 각각은 상기 제1 제어 유닛에 연결되는 적어도 하나의 로컬 입/출력 라인에 연결되고, 상기 제2 제어 유닛에는 연결되지 않으며, 상기 적어도 하나의 로컬 입/출력 라인은 상기 블락들의 비트라인들과 연결되고,
    상기 제(k+1) 내지 제n 메모리 셀 어레이 블락들 각각은 상기 제2 제어 유닛에 연결되는 적어도 하나의 로컬 입/출력 라인에 연결되고, 상기 제1 제어 유닛에는 연결되지 않으며, 상기 적어도 하나의 로컬 입/출력 라인은 상기 블락들의 비트라인들과 연결되고,
    상기 제k 메모리 셀 어레이 블락은 상기 제1 제어 유닛에 연결된 제1 로컬 입/출력 라인과 연결되는 제1 비트라인과 상기 제2 제어 유닛에 연결된 제2 로컬 입/출력 라인과 연결되는 제2 비트라인을 포함하고,
    더미 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화되면, 상기 제k 메모리 셀 어레이 블락의 제1 로컬 입/출력 라인 또는 상기 제2 로컬 입/출력 라인이 프리차아지되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    더미 비트라인들과 상기 제1 제어 유닛에 연결된 로컬 입/출력 라인에 연결된 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화될 때, 상기 제1 로컬 입/출력 라인은 프리차아지되지 않고, 상기 제2 로컬 입/출력 라인은 프리차아지되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    더미 비트라인들과 상기 제2 제어 유닛에 연결된 로컬 입/출력 라인에 연결된 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화될 때, 상기 제2 로컬 입/출력 라인은 프리차아지되지 않고, 상기 제1 로컬 입/출력 라인은 프리차아지되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 제2 로컬 입/출력 라인은 상기 제k 및 제k+1 메모리 셀 어레이 블락들 사이에 배치되고, 더미 비트라인들과 상기 제2 제어 유닛에 연결된 로컬 입/출력 라인에 연결된 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화될 때, 데이터를 전송하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 블락 정보는 상기 메모리 셀 어레이 블락들의 적어도 하나의 활성화에 해당하고, n은 자연수인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    칼럼 어드레스가 입력되지 않을 때, 상기 제어부는 상기 적어도 하나의 활성화된 메모리 셀 어레이 블락에 연결된 상기 로컬 입/출력 라인의 적어도 하나를 프리차아지시키기 위하여 상기 로컬 입/출력 라인들의 프리차아징을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제12항에 있어서,
    상기 n은 홀수이고,
    상기 제k 메모리 셀 어레이 블락은 제{(n+1)/2} 번째 메모리 셀 어레이 블락인 것을 특징으로 하는 반도체 메모리 장치.
  19. 오픈 비트라인 구조를 포함하는 반도체 메모리 장치에 있어서,
    제1 내지 제n 메모리 셀 어레이 블락들의 비트라인들과 연결되고, 데이터를 전송하는 다수개의 로컬 입/출력 라인들;
    상기 제1 내지 제n 메모리 셀 어레이 블락들은 제1 내지 제(k-1), 제k, 그리고 제(k+1) 내지 제n 메모리 셀 어레이 블락을 포함하고, 적어도 하나의 블락은 더미 비트라인들을 포함하고,
    적어도 제1 및 제2 프리차아지 신호를 출력하는 프리차아지부;
    상기 메모리 셀 어레이 블락들의 적어도 하나의 활성화에 해당하는 블락 정보에 응답하고, 적어도 하나의 상기 프리차아지 신호에 응답하여 상기 적어도 하나의 로컬 입/출력 라인의 프리차아징을 제어하는 제어부; 및
    상기 제1 내지 제(k-1) 메모리 셀 어레이 블락들 각각은 상기 제1 프리차아지 신호에 연결되는 적어도 하나의 로컬 입/출력 라인에 연결되고, 상기 제2 프리차아지 신호에는 연결되지 않으며, 상기 적어도 하나의 로컬 입/출력 라인은 상기 블락들의 비트라인들과 연결되고,
    상기 제(k+1) 내지 제n 메모리 셀 어레이 블락들 각각은 상기 제2 프리차아지 신호에 연결되는 적어도 하나의 로컬 입/출력 라인에 연결되고, 상기 제1 프리차아지 신호에는 연결되지 않으며, 상기 적어도 하나의 로컬 입/출력 라인은 상기 블락들의 비트라인들과 연결되고,
    제1 로컬 입/출력 라인은 상기 제k 메모리 셀 어레이 블락의 제1 비트라인들과 연결되고, 상기 제1 프리차아지 신호와 연결되고,
    제2 로컬 입/출력 라인은 상기 제k 메모리 셀 어레이 블락의 제2 비트라인들과 연결되고, 상기 제2 프리차아지 신호와 연결되고,
    더미 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화되면, 상기 메모리 셀 어레이 블락의 비트라인들과 연결되는 로컬 입/출력 라인은 프리차아지되지 않는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    더미 비트라인들과 상기 제1 프리차아지 신호에 연결된 로컬 입/출력 라인에 연결된 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화될 때, 상기 제1 로컬 입/출력 라인은 프리차아지되지 않고, 상기 제2 로컬 입/출력 라인은 프리차아지되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 제2 로컬 입/출력 라인은 더미 비트라인들과 상기 제1 프리차아지 신호에 연결된 로컬 입/출력 라인에 연결된 비트라인들을 포함하는 메모리 셀 어레이 블락이 활성화될 때, 데이터를 전송하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
KR1020070079784A 2007-08-08 2007-08-08 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치 KR101274204B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070079784A KR101274204B1 (ko) 2007-08-08 2007-08-08 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치
US12/187,269 US7872932B2 (en) 2007-08-08 2008-08-06 Method of precharging local input/output line and semiconductor memory device using the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070079784A KR101274204B1 (ko) 2007-08-08 2007-08-08 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090015457A KR20090015457A (ko) 2009-02-12
KR101274204B1 true KR101274204B1 (ko) 2013-06-17

Family

ID=40346377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070079784A KR101274204B1 (ko) 2007-08-08 2007-08-08 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7872932B2 (ko)
KR (1) KR101274204B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548562B2 (en) * 2004-12-14 2009-06-16 Agilent Technologies, Inc. High speed acquisition system that allows capture from a packet network and streams the data to a storage medium

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980080431A (ko) * 1997-03-31 1998-11-25 야마자키요시오 선택적 프리차지 회로를 포함한 저전력 메모리
KR20010077494A (ko) * 2000-02-03 2001-08-20 윤종용 반도체 메모리 장치 및 이 장치의 프리차지 방법
KR20040071110A (ko) * 2001-10-19 2004-08-11 세이코 엡슨 가부시키가이샤 액체 방울 토출 헤드의 고정 장치 및 고정 방법과 헤드유닛의 조립 장치
KR20070035937A (ko) * 2005-09-28 2007-04-02 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482405B1 (ko) * 2002-11-01 2005-04-14 삼성전자주식회사 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법
KR100618844B1 (ko) 2004-07-13 2006-09-01 삼성전자주식회사 개선된 동작 주파수를 가지는 로컬 센스 증폭 회로 및반도체 메모리 장치
KR100600056B1 (ko) 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100597791B1 (ko) 2004-12-08 2006-07-06 삼성전자주식회사 프리차아지 전압 변화시점이 지연되는 로컬 데이터라인쌍을 가지는 반도체 메모리 장치
JP4941644B2 (ja) * 2005-09-28 2012-05-30 ハイニックス セミコンダクター インク 半導体メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980080431A (ko) * 1997-03-31 1998-11-25 야마자키요시오 선택적 프리차지 회로를 포함한 저전력 메모리
KR20010077494A (ko) * 2000-02-03 2001-08-20 윤종용 반도체 메모리 장치 및 이 장치의 프리차지 방법
KR20040071110A (ko) * 2001-10-19 2004-08-11 세이코 엡슨 가부시키가이샤 액체 방울 토출 헤드의 고정 장치 및 고정 방법과 헤드유닛의 조립 장치
KR20070035937A (ko) * 2005-09-28 2007-04-02 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548562B2 (en) * 2004-12-14 2009-06-16 Agilent Technologies, Inc. High speed acquisition system that allows capture from a packet network and streams the data to a storage medium

Also Published As

Publication number Publication date
US20090040853A1 (en) 2009-02-12
KR20090015457A (ko) 2009-02-12
US7872932B2 (en) 2011-01-18

Similar Documents

Publication Publication Date Title
JP4424770B2 (ja) 半導体記憶装置
US7239566B2 (en) Semiconductor memory device and method of precharging global input/output lines thereof
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
KR100790446B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
US6175533B1 (en) Multi-port memory cell with preset
EP2082399B1 (en) Memory bus output driver of a multi-bank memory device and method therefor
KR20000055354A (ko) 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 및 그것의 입출력 라인 프리차지 방법
JP2010231828A (ja) 半導体記憶装置
JPH0636560A (ja) 半導体記憶装置
US8406073B1 (en) Hierarchical DRAM sensing
US7116585B2 (en) Memory systems and methods
KR101274204B1 (ko) 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는반도체 메모리 장치
KR100334574B1 (ko) 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치
US7027347B2 (en) Semiconductor memory device
US7804725B2 (en) Write driving circuit and semiconductor memory apparatus using the same
KR100442225B1 (ko) 고속 판독이 가능한 반도체 기억 장치
US10607692B2 (en) Serializer and memory device including the same
KR100666929B1 (ko) 메모리 뱅크 구조
CN115836347A (zh) 一种存储器及数据迁移方法
US7830734B2 (en) Asymetric data path position and delays technique enabling high speed access in integrated circuit memory devices
CN106469566B (zh) 半导体器件
KR102483906B1 (ko) Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이
KR100702767B1 (ko) 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로
JP2005063553A (ja) 磁性体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee