KR100442225B1 - 고속 판독이 가능한 반도체 기억 장치 - Google Patents

고속 판독이 가능한 반도체 기억 장치 Download PDF

Info

Publication number
KR100442225B1
KR100442225B1 KR10-2002-0062633A KR20020062633A KR100442225B1 KR 100442225 B1 KR100442225 B1 KR 100442225B1 KR 20020062633 A KR20020062633 A KR 20020062633A KR 100442225 B1 KR100442225 B1 KR 100442225B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
sense amplifier
output
bit line
Prior art date
Application number
KR10-2002-0062633A
Other languages
English (en)
Other versions
KR20030069775A (ko
Inventor
다나카신지
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030069775A publication Critical patent/KR20030069775A/ko
Application granted granted Critical
Publication of KR100442225B1 publication Critical patent/KR100442225B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Abstract

본 발명은 고속 판독이 가능한 반도체 기억 장치를 제공하는 것으로, 두 개의 메모리셀 어레이 MA#00, MA#11 사이에 배치되는 센스 앰프대 SAB#0에는, 메모리셀 어레이 MA#00의 비트선쌍을 이퀄라이즈하는 이퀄라이즈 회로(20, 21)와, 메모리셀 어레이 MA#11의 비트선쌍을 이퀄라이즈하는 이퀄라이즈 회로(24, 25)에 더하여, 센스 앰프를 초기화하기 위한 이퀄라이즈 회로(22, 23)를 더 포함한다. 센스 앰프는 메모리셀 어레이 MA#00, MA#11 중 어느 하나의 워드선이 활성화 지시에 응답하여 펄스 형상의 이퀄라이즈 신호로 초기화된다. 따라서, 이전에 판독한 데이터는 센스 앰프(62, 63)에 유지되어 있으므로, 워드선의 활성화에 관계없이 센스 앰프(62, 63)에 유지되어 있는 데이터를 고속 판독하는 것이 가능해진다.

Description

고속 판독이 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF READING AT HIGH SPEED}
본 발명은 고속 동작이 가능한 반도체 기억 장치에 관한 것이다.
최근의 컴퓨터에 주로 이용되는 반도체 기억 장치, 예컨대, 동기형 다이내믹 랜덤 액세스 메모리(SDRAM) 등은 워드선을 활성화하는 활성 커맨드(ACT 커맨드)와 센스 앰프에 축적된 값을 판독하는 리드 커맨드(RD 커맨드)의 조합으로 판독 동작을 실행한다. 복수의 컬럼 어드레스의 데이터를 연속하여 출력하는 버스트 동작을 실행하므로, 동일한 워드선에 대하여 RD 커맨드를 연속하여 입력하여도, SDRAM은 도중에서 끊기는 일없이 데이터를 출력할 수 있다.
단, 별도의 워드선에 연결되는 메모리셀에 대하여 기입 판독을 행하는 경우, 현재 활성화되어 있는 워드선을 비활성화한 후에 원하는 워드선을 활성화해야 한다. 그 동작에 시간이 필요하기 때문에, 판독하는 데이터가 도중에서 끊겨버려, 전송 레이트의 실효값이 저하한다.
전송 레이트의 저하를 방지하기 위해서, SDRAM에서는, 메모리 뱅크라고 불리는 독립적으로 동작할 수 있는 부분에 메모리 영역이 분할되어 있다. 그러나, 동일한 메모리 뱅크 내의 복수의 로우 어드레스의 메모리셀에 액세스하는 경우에는, 메모리 영역을 메모리 뱅크로 분할하는 효과는 얻어지지 않았다.
도 21은 종래의 SDRAM의 센스 앰프대 주변의 구성을 나타낸 회로도이다.
도 21을 참조하면, 복수의 센스 앰프가 띠 형상으로 배열되는 센스 앰프대 SABX의 양편에 이 센스 앰프대를 공유하는 메모리셀 어레이 MA#00, MA#11이 배치된다. 메모리셀 어레이 MA#00은, 행렬 형상으로 배치되는 복수의 메모리셀 Cel100, Cel110, Cel101, Cel111, …을 포함한다. 각 메모리셀은 일정 전위인 셀 플레이트 전위 Vcp에 일단을 고정시킨 캐패시터(16)와, 대응하는 비트선과 캐패시터(16)의 타단 사이에 접속되어 대응하는 워드선에 접속되는 게이트를 갖는 트랜지스터(18)를 포함한다.
센스 앰프대 SABX는 비트선쌍 BL0, /BL0에 대응하는, 센스 앰프(962), 이퀄라이즈 회로(922) 및 접속 회로(964)를 포함한다. 센스 앰프대 SABX는 비트선쌍 BL1, /BL1에 대응하는, 센스 앰프(963), 이퀄라이즈 회로(923) 및 접속 회로(965)를 더 포함한다.
센스 앰프대 SABX는 신호 BLTG0의 활성화에 따라 도통하고, 비트선쌍 BL0, /BL0을 이퀄라이즈 회로(922) 및 센스 앰프(962)에 접속하여, 신호 BLTG0의 비활성화에 따라 센스 앰프(962) 및 이퀄라이즈 회로(922)를 비트선쌍 BL0, /BL0으로부터 분리하는 분리 게이트(960)와, 신호 BLTG0의 활성화에 따라 비트선쌍 BL1, /BL1을센스 앰프(963), 이퀄라이즈 회로(923)와 접속하고, 신호 BLTG0의 비활성화에 따라 센스 앰프(963) 및 이퀄라이즈 회로(923)를 비트선쌍 BL1, /BL1과 분리하는 분리 게이트(961)를 더 포함한다.
또, 센스 앰프(962) 및 이퀄라이즈 회로(922)는 메모리셀 어레이 MA#11에 포함되는 비트선쌍 BL10, /BL10에 공유되어 있다.
이 때문에 센스 앰프대 SABX는 신호 BLTG1의 활성화에 따라 비트선쌍 BL10, /BL10을 센스 앰프(962) 및 이퀄라이즈 회로(922)에 접속하고, 신호 BLTG1의 비활성화에 따라 센스 앰프(962) 및 이퀄라이즈 회로(922)로부터 비트선쌍 BL10, /BL10을 분리하는 분리 게이트(966)와, 신호 BLTG1의 활성화에 따라 비트선쌍 BL11, /BL11을 센스 앰프(963) 및 이퀄라이즈 회로(923)와 접속하고 신호 BLTG1의 비활성화에 따라 센스 앰프(963) 및 이퀄라이즈 회로(923)로부터 비트선쌍 BL11, /BL11을 분리하는 분리 게이트(967)를 포함한다.
이와 같이 센스 앰프의 레이아웃 면적을 삭감하기 때문에, 센스 앰프의 양측에 비트선쌍을 2조 마련하는 분리 센스 앰프 구성은 일반적으로 자주 사용된다.
센스 앰프는 구동 신호 S0, /S0에 의해서 제어된다. 신호 S0, /S0은 블럭마다 독립된 동작을 행하기 때문에, 각 블럭의 번호를 부여하여 구별하는 것으로 한다. 따라서, 예컨대, 블럭 BLOCK0에 대응하는 구동 신호는 S0, 블럭1에 대응하는 구동 신호는 S1로 나타내어진다.
이퀄라이즈 회로(922, 923)는 신호 BLEQ에 따라 상보인 비트선쌍을 접속하는 트랜지스터와, 신호 BLEQ에 따라 도통시켜 비트선쌍을 구성하는 두 개의 비트선을전위 VBL에 결합하는 두 개의 트랜지스터의 총 세 개의 트랜지스터를 포함한다.
접속 회로(964, 965)는 각각 컬럼 선택선 CSL0, CSL1의 활성화에 따라 대응하는 비트선을 로컬 IO선 LIO, /LIO에 접속한다.
로컬 IO선 LIO, /LIO에 판독된 데이터는 신호 IOSW0에 따라 도통하는 접속 회로(968)에 의해서 글로벌 IO선 GIO, /GIO에 전달되어, 입출력 회로(14)에 인가된다.
도 22는 종래의 SDRAM의 주로 센스 앰프대의 제어에 이용되는 내부 신호를 발생하는 센스 앰프 제어 회로(1005)의 구성을 나타낸 회로도이다.
도 22를 참조하면, 제어 회로(1002)는 커맨드 CMD와 어드레스 ADDRESS를 수취하고, 커맨드로서 활성 커맨드 ACT나 프리차지 커맨드 PRE가 외부로부터 인가된 경우에 메모리 블럭 BLOCK0에 대응하는 어드레스 ADDRESS가 입력되면 이에 따라 발생되는 신호 ACT0, PRE0을 출력한다.
여기서, 메모리 블럭 BLOCK0을 대표적으로 취급하므로, 이하 메모리 블럭 BLOCK0을 선택하는 신호 B0SEL에 관련되는 구성만을 나타내는 것으로 한다. 또한, 설명의 편의상, 입력되는 커맨드는 전부 뱅크0을 대상으로 하는 것으로 한다.
센스 앰프 제어 회로(1005)는 신호 ACT0이 H 레벨이고, 또한, 로우 어드레스 RA5, RA6이 모두 L 레벨인 것을 검지하여 출력을 L 레벨로 활성화하는 게이트 회로(1038)와, 게이트 회로(1038)의 출력을 받는 인버터(1040)와, 인버터(1040)의 출력에 따라 세트되고 신호 PRE0에 따라 리셋되는 SR 래치 회로(1042)를 포함한다. SR 래치 회로(1042)의 Q 출력으로부터는 메모리 블럭 BLOCK0의 선택을 나타내는B0SEL이 출력된다.
센스 앰프 제어 회로(1005)는 신호 B0SEL, ACT0이 모두 H 레벨이며, 또한, 신호 RA4가 L 레벨인 경우에 출력을 L 레벨로 활성화하는 게이트 회로(1012)와, 게이트 회로(1012)의 출력을 받아 반전시키는 인버터(1014)와, 신호 PRE0을 받아 지연시키는 지연 회로(1028)와, 지연 회로(1028)의 출력에 따라 세트되고, 인버터(1014)의 출력에 따라 리셋되어 Q 출력으로부터 신호 BLTG1을 출력하는 SR 래치 회로(1016)를 더 포함한다.
센스 앰프 제어 회로(1005)는 신호 RA4, B0SEL, ACT0을 받는 NAND 회로(1018)와, NAND 회로(1018)의 출력을 받아 반전시키는 인버터(1020)와, 지연 회로(1028)의 출력에 따라 세트되고, 인버터(1020)의 출력에 따라 리셋되어 Q 출력으로부터 신호 BLTG0을 출력하는 SR 래치(1022)와, 지연 회로(1028)의 출력에 따라 세트되고 신호 ACT0에 따라 리셋되어 이퀄라이즈 신호 BLEQ를 출력하는 SR 래치 회로(1024)를 더 포함한다.
센스 앰프 제어 회로(1005)는 신호 ACT0을 받는 지연 회로(1026)와, 지연 회로(1026)의 출력을 받는 지연 회로(1030)와, 지연 회로(1030)의 출력 및 신호 B0SEL을 받는 NAND 회로(1032)와, NAND 회로(1032)의 출력을 받아 반전시키는 인버터(1034)와, 인버터(1034)의 출력에 따라 세트되고 지연 회로(1028)의 출력에 따라 리셋되어 Q 출력으로부터 신호 S0을 출력하는 SR 래치 회로(1036)와, 지연 회로(1026)의 출력에 따라 세트되고 신호 PRE0에 따라 리셋되어 Q 출력으로부터 신호 RAE를 출력하는 SR 래치 회로(1044)를 더 포함한다.
신호 RAE는 로우 어드레스를 디코드하는 로우 디코더(1046)를 활성화하기 위한 신호이다. 로우 디코더(1046)는 신호 RAE의 활성화에 따라서, 워드선 WL00∼WL7F 중 어느 하나를 활성화한다.
도 23은 종래의 센스 앰프대 SABX의 동작을 설명하기 위한 동작 파형도이다.
도 21, 도 23을 참조하면, 시각 t0의 초기 상태에 있어서는, 신호 BLTG0, BLTG1은 모두 H 레벨이며, 분리 게이트(960, 961, 966, 967)는 센스 앰프(962, 963)를 대응하는 비트선에 접속한다. 이 때 신호 BLEQ가 H 레벨이므로, 이퀄라이즈 회로(922, 923)는 활성화되어 있고, 비트선쌍은 전원 전위 VDD의 2분의 1의 전위인 전위 VBL로 결합되어 있다.
구동 신호 S0, /S0, S1, /S1은 전위 VBL로 설정되어 있다. 또한, 컬럼 선택선 CSL0, CSL1은 L 레벨이고, 접속 회로(964, 965)는 모두 비도통 상태이며 비트선과 로컬 IO선 LIO는 분리되어 있다.
시각 t1에 있어서, 커맨드 CMD로서 활성 커맨드 ACT가 인가되면, 신호 BLEQ와 신호 BLTG1은 모두 H 레벨로부터 L 레벨로 변화된다. 이퀄라이즈 회로(922, 923)는 비활성화되어 이퀄라이즈 동작을 중지한다. 또한, 분리 게이트(966, 967)는 비트선쌍 BL10, /BL10, BL11, /BL11을 대응하는 센스 앰프로부터 분리한다.
도 22의 지연 회로(1026)에 대응하는 소정의 지연 시간 경과 후에는, 지정된 로우 어드레스에 대응하는 워드선 WL00이 활성화된다. 메모리셀 Cel100, Cel101에 포함되는 트랜지스터가 도통되고, 각 메모리셀의 전위가 대응하는 비트선으로 판독된다.
또한, 지연 회로(1030)에 대응하는 지연 시간 경과 후에 구동 신호 S0, /S0이 각각 H 레벨, L 레벨로 되어 센스 앰프가 활성화된다. 센스 앰프는 활성화되어 비트선쌍의 전위차를 증폭한다.
시각 t2에는, 리드 커맨드 RD 및 어드레스00이 외부로부터 입력된다. 그렇게 하면, 어드레스에 대응하는 컬럼 선택선 CSL0이 H 레벨로 활성화되고, 접속 회로(964)가 도통되어 센스 앰프(962)에 의해서 증폭된 데이터가 로컬 IO선쌍으로 전달된다. 계속해서 신호 IOSW0이 H 레벨로 활성화되고, 접속 회로(968)가 도통되어 로컬 IO선쌍의 전위가 글로벌 IO선쌍을 거쳐서 입출력 회로(14)로 전달된다.
시각 t3에 있어서, 프리차지 커맨드 PRE가 외부로부터 인가되면, 그 직후에는 워드선 WL00이 L 레벨로 비활성화되어, 도 22의 지연 회로(1028)에 상당하는 지연 시간 경과 후에 신호 BLTG1이 H 레벨, 신호 BLEQ가 H 레벨, 신호 S0, /S0이 이퀄라이즈 상태로 각각 설정된다.
시각 t4에 있어서, 활성 커맨드 ACT 및 어드레스30이 외부로부터 입력된다. 따라서, 워드선 WL30이 H 레벨로 활성화되어, 이미 설명한 시각 t1에 있어서의 동작과 마찬가지로 메모리셀로부터 데이터가 판독되어 센스 동작이 행해진다.
시각 t5에서는, 라이트 커맨드 WRT 및 어드레스00이 외부로부터 입력된다. 따라서, 신호 IOSW1 및 컬럼 선택선 CSL0이 H 레벨로 설정되어, 입출력 회로(14)로부터 인가되는 데이터가 글로벌 IO선 및 로컬 IO선을 거쳐서 메모리셀에 기록된다.
시각 t6에 있어서는, 다시 프리차지 커맨드 PRE가 외부로부터 입력된다. 따라서, 워드선 WL30은 L 레벨로 비활성화되고, 신호 BLTG, BLEQ는 H 레벨로 설정되며 비트선쌍은 전위 VBL로 전위가 설정된다. 또한 구동 신호 S1, /S1은 모두 전위 VBL로 설정되어 대기 상태로 된다.
시각 t8에 있어서, 리드 커맨드 RD 및 어드레스 01이 외부로부터 입력된다. 따라서, 컬럼 선택선 CSL1이 H 레벨로 활성화되고, 신호 IOSW0이 H 레벨로 활성화되며, 시각 t2의 경우와 마찬가지로, 센스 앰프에 의해서 증폭된 전위가 로컬 IO선 및 글로벌 IO선을 거쳐서 입출력 회로(14)로 전달된다.
이상 설명한 바와 같이, 동일 뱅크가 다른 워드선에 접속되는 메모리셀에 대하여, 판독, 기록을 실행하는 경우에는, 판독, 기록의 각 사이클에 대하여 커맨드 ACT, RD, PRE 또는 커맨드 ACT, WRT, PRE 세 개의 명령이 필요하게 된다. 이 경우, 연속하는 어드레스로부터의 판독을 반복하는 경우의 3배의 시간이 필요하므로, 데이터의 실효 전송 레이트를 크게 저하시켜 버린다.
이 문제에 대한 대책은, 종래에도, 일본 특허 출원 제2000-217069호, 일본 특허 공개 평성 제11-250653호, 일본 특허 공개 평성 제11-317072호, 일본 특허 공개 제2000-137982호 등의 공보에 나타내는 바와 같이 몇 개인가 제안되어 있다.
예컨대, 센스 앰프에 인접하여 래치 회로를 마련하고, 이 래치 회로로 센스 앰프의 데이터를 전송하여 유지되면, 센스 앰프를 초기화한 후에도 래치 회로로부터 이전 데이터의 판독을 고속으로 실행할 수 있다. 단, 래치 회로를 센스 앰프의 옆에 배치하는 것에 의한 칩 면적 증가가 단점이다.
또한, 일본 특허 공개 평성 제11-250653호 공보에 개시된 기술은 1조의 비트선쌍에 복수의 센스 앰프를 배치하는 구성을 취하고 있다. 이 기술도, 마찬가지로 칩 면적 증가의 단점이 매우 크고, 실제로 이들의 기술을 이용한 제품이 실현될 가능성은 낮다.
또한, 일본 특허 공개 평성 제11-317072호 공보에 개시된 기술은 공유 센스 앰프 방식을 채용하는 메모리에 있어서 두 개의 방법을 제안하고 있다. 제 1 방법은 서로 센스 앰프를 공유하지 않는 복수 블럭에서 각각 한 개씩 워드선을 복수개 활성화하는 것이다. 또한, 제 2 방법은 이미 선택되어 있는 제 1 워드선을 포함하는 제 1 블럭과 같은 센스 앰프를 공유하는 제 2 블럭의 제 2 워드선이 제 1 워드선에 계속해서 선택된 경우에는 제 2 워드선의 활성화와 센스 앰프의 이퀄라이즈가 평행하게 실행되는 것이다. 그러나, 제 1 방법은 뱅크의 세분화와 같다. 또한, 제 1, 제 2 중 어느 쪽의 방법도 관리해야 할 로우 어드레스가 매우 많아지기 때문에 메모리 컨트롤러 측의 부담이 커져 버린다고 하는 문제점이 있다.
일본 특허 공개 제2000-137982호 공보에 개시된 기술은 FCRAM라고 불리는 사이클을 고속화한 메모리의 개량 특허이지만, 판독 중에 센스 앰프의 초기화를 실행하기 때문에, 버스트 길이 분량의 데이터를 병렬로 버퍼에 전송하기 위한 기구가 필요해지고, 이것도 칩 면적 증가의 단점이 커진다.
본 발명의 목적은 동일 뱅크가 다른 워드선에 접속되는 메모리셀에 대하여 판독이나 기록을 연속하여 실행하는 경우에 데이터의 실효 전송 레이트가 향상된 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치의 구성을 나타내는 블럭도,
도 2는 메모리셀 어레이(7)의 어레이 배치를 나타낸 도면,
도 3은 실시예 1의 반도체 기억 장치(1)의 센스 앰프대 주변의 구성을 나타낸 회로도,
도 4는 로우 어드레스의 할당을 설명하기 위한 도면,
도 5는 컬럼 어드레스의 할당을 설명하기 위한 도면,
도 6은 도 1에 있어서의 센스 앰프 제어 회로(5)의 구성을 나타낸 회로도,
도 7은 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,
도 8은 실시예 2의 반도체 기억 장치(1A)의 구성을 나타내는 블럭도,
도 9는 도 8에 있어서의 로우 어드레스 비교부(8A)의 구성을 나타낸 회로도,
도 10은 도 9에 있어서의 레지스터 어레이(210)의 구성을 나타내는 회로도,
도 11 도 8에 있어서의 센스 앰프 제어 회로(5A)의 구성을 설명하기 위한 회로도,
도 12는 실시예 2의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,
도 13은 실시예 3의 반도체 기억 장치의 메모리셀 어레이의 배치를 나타낸 도면,
도 14는 메모리셀 어레이의 상세한 구성을 나타낸 회로도,
도 15는 실시예 3에 있어서 이용되는 센스 앰프 제어 회로(5B)의 구성을 나타내는 블럭도,
도 16은 도 15에 있어서의 기준 타이밍 발생부(502)의 구성을 나타낸 회로도,
도 17은 도 15에 있어서의 센스 앰프 제어부(504)의 구성을 나타내는 회로도,
도 18은 도 15에 있어서의 분리 게이트 제어부(506)의 구성을 나타낸 회로도,
도 19는 도 15에 있어서의 IOSW 제어부(508)의 구성을 나타내는 회로도,
도 20은 실시예 3의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도,
도 21은 종래의 SDRAM의 센스 앰프대 주변의 구성을 나타낸 회로도,
도 22는 종래의 SDRAM의 주로 센스 앰프대의 제어에 이용되는 내부 신호를 발생하는 센스 앰프 제어 회로(1005)의 구성을 나타낸 회로도,
도 23은 종래의 센스 앰프대 SABX의 동작을 설명하기 위한 동작 파형도,
도면의 주요 부분에 대한 부호의 설명
1, 1A : 반도체 기억 장치
2, 2A : 제어 회로
3 : 로우 디코더
4 : 컬럼 디코더
5, 5A, 5B : 센스 앰프 제어 회로
6, 14 : 입출력 회로
7 : 메모리셀 어레이
8A : 로우 어드레스 비교부
9 : 메모리 제어 장치
16 : 캐패시터
18 : 트랜지스터
20∼25 : 이퀄라이즈 회로
60, 61, 66, 67 : 분리 게이트 회로
62, 63 : 센스 앰프
64, 65, 450, 451 : 접속 회로
76 : 펄스 발생 회로
102, 104, 106, 124, 126, 144, 510, 512, 514, 516, 520, 522, 524, 526, 540, 542, 544, 546, 550, 552, 554, 796, 798, 800, 804 : 지연 회로
112, 120, 134, 136, 142, 146, 152, 160, 166 : 래치 회로
122 : 구동 회로
147, 168, 404, 610, 612, 614, 710, 712, 714, 814 : 신호 발생 회로
202 : 어드레스 비교부
204 : 내부 커맨드 신호 발생부
206 : 제어 신호 출력부
210 : 레지스터 어레이
330∼334 : 어드레스 비트 비교부
344, 346 : 저항
502 : 기준 타이밍 발생부
504 : 센스 앰프 제어부
506 : 분리 게이트 제어부
508 : IOSW 제어부
570, 571 : 센스 앰프 제어 신호 발생 회로
604 : 구동 회로
760, 762 : 펄스 발생 회로
BL, /BL, BL0, BL1, BL00∼BL21, /BL0, /BL1, /BL00∼/BL21 : 비트선
BLOCK0∼BLOCK2 : 메모리 블록
CSL, CSL0∼CSL11 : 컬럼 선택선
Cel100, Cel110, Cel101, Cel111 : 메모리셀
G#0∼G#2 : 접속 게이트 회로
GIO, /GIO : 글로벌 IO선
LIO0, /LIO0, LIO1, /LIO1 : 로컬 IO선
MA#00∼MA#21 : 메모리셀 어레이
RD#00∼RD#21 : 로우 디코더
SAB#0∼SAB#2 : 센스 앰프대
SW : 스위치 어레이
WL, WL00∼WL5F : 워드선
본 발명은 요약하면, 반도체 기억 장치로서, 제 1 메모리셀 어레이와, 제 2 메모리셀 어레이와, 센스 앰프대와, 제어 회로를 구비한다.
제 1 메모리셀 어레이는 행렬 형상으로 배치되는 복수의 제 1 메모리셀 그룹, 제 1 비트선쌍 및 제 1 비트선쌍에 교차하여 마련되는 제 1 워드선 그룹을 포함한다. 제 2 메모리셀 어레이는 행렬 형상으로 배치되는 복수의 제 2 메모리셀 그룹, 제 2 비트선쌍 및 제 2 비트선쌍에 교차하여 마련되는 제 2 워드선 그룹을 포함한다. 센스 앰프대는 제 1, 제 2 비트선쌍에 공유되는 센스 앰프를 포함한다. 제어 회로는 센스 앰프의 초기화, 제 1, 제 2 비트선쌍의 초기화 및 제 1, 제 2 워드선 그룹의 활성화를 제어한다. 제어 회로는 제 1 커맨드에 따라서, 제 1, 제 2 워드선 그룹 중 어느 하나의 워드선을 비활성 상태로부터 활성 상태로 천이시키는 타이밍 신호를 출력함과 동시에, 제 1, 제 2 비트선쌍의 초기화를 해제하며, 또한 소정 기간 센스 앰프를 초기화한다.
본 발명의 다른 국면에 따르면, 반도체 기억 장치에 있어서, 제 1 메모리 블록과, 제 2 메모리 블록과, 스위치 회로와, 제어 회로를 구비한다.
제 1 메모리 블럭은 행렬 형상으로 배치되는 복수의 제 1 메모리셀 그룹, 제 1 비트선쌍 및 제 1 비트선쌍에 교차하여 마련되는 제 1 워드선 그룹을 포함하는 제 1 메모리셀 어레이와, 행렬 형상으로 배치되는 복수의 제 2 메모리셀 그룹, 제 2 비트선쌍 및 제 2 비트선쌍에 교차하여 마련되는 제 2 워드선 그룹을 포함하는 제 2 메모리셀 어레이와, 제 1, 제 2 비트선쌍에 공유되는 제 1 센스 앰프를 포함하는 제 1 센스 앰프대를 포함한다.
제 2 메모리 블록은 행렬 형상으로 배치되는 복수의 제 3 메모리셀 그룹, 제 3 비트선쌍 및 제 3 비트선쌍에 교차하여 마련되는 제 3 워드선 그룹을 포함하는 제 3 메모리셀 어레이와, 행렬 형상으로 배치되는 복수의 제 4 메모리셀 그룹, 제 4 비트선쌍 및 제 4 비트선쌍에 교차하여 마련되는 제 4 워드선 그룹을 포함하는 제 4 메모리셀 어레이와, 제 3, 제 4 비트선쌍에 공유되는 제 2 센스 앰프를 포함하는 제 2 센스 앰프대를 포함한다.
스위치 회로는 제 1, 제 2 메모리 블럭 사이에 마련되어, 제 2 비트선쌍과 제 3 비트선쌍을 접속한다. 제어 회로는 제 1, 제 2 센스 앰프 및 스위치 회로의 제어를 행하고, 제 1, 제 2 센스 앰프 사이에서 데이터 전송을 행하게 한다.
따라서, 본 발명의 주된 이점은, 워드선 활성화 지시가 될 때까지 센스 앰프로 판독한 데이터를 유지하므로, 유지하고 있는 데이터에 대해서는, 워드선의 활성화를 기다리지 않고 고속으로 판독할 수 있게 되는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 상당 부분을 나타낸다.
(실시예 1)
도 1은 본 발명의 실시예 1의 반도체 기억 장치의 구성을 나타내는 블럭도이다.
도 1을 참조하면, 반도체 기억 장치(1)는 메모리 제어 장치(9)로부터 커맨드 CMD, 어드레스 ADDRESS 및 데이터 DATA를 받는다. 반도체 기억 장치(1)는 제어 회로(2)와, 로우 디코더(3)와, 컬럼 디코더(4)와, 센스 앰프 제어 회로(5)와, 입출력 회로(6) 및 메모리셀 어레이(7)를 구비한다. 메모리 제어 장치(9)로부터 커맨드 제어 신호 CMD와 어드레스 신호 ADDRESS가 반도체 기억 장치에 전달되면, 그에 따라서 반도체 기억 장치(1)는 데이터 DATA의 송수신을 메모리 제어 장치(9)와의 사이에서 실행한다. 실제로는, 메모리셀 어레이(7)는 복수의 뱅크로 분할되고, 어드레스 신호에는 뱅크를 지정하는 뱅크 어드레스가 포함되어 있지만, 설명의 편의상, 뱅크 어드레스는 생략하고, 뱅크0에 대한 커맨드만이 인가되는 경우에 대하여 이후 설명을 진행시킨다.
도 2는 메모리셀 어레이(7)의 어레이 배치를 나타낸 도면이다.
도 2를 참조하면, 설명용의 모식적인 어레이 구성을 나타낸다. 통상 SDRAM은, 독립적으로 동작 가능한 뱅크를 복수를 가지고 있지만, 본 명세서에 있어서는, 하나의 뱅크0에 관한 구성에 대해서만 설명을 실행하는 것으로 한다.
메모리셀 어레이(7)는 메모리 블럭 BLOCK0, BLOCK1, BLOCK2, …을 포함한다. 메모리 블럭 BLOCK0은 센스 앰프대 SAB#0과, 센스 앰프대 SAB#0을 공유하고, 이 센스 앰프대 SAB#0의 양측에 배치되는 메모리셀 어레이 MA#00, MA#01을 포함한다.
메모리 블럭 BLOCK1은 센스 앰프대 SAB#1과, 센스 앰프대 SAB#1을 공유하고, 이 센스 앰프대 SAB#1의 양측에 배치되는 메모리셀 어레이 MA#10, MA#11을 포함한다.
메모리 블럭 BLOCK2는 센스 앰프대 SAB#2와, 센스 앰프대 SAB#2를 공유하고, 이 센스 앰프대 SAB#2의 양측에 배치되는 메모리셀 어레이 MA#20, MA#21을 포함한다.
로우 디코더(3)는 메모리셀 어레이 MA#00에 대응하여 마련되어 워드선 WL00∼WL0F의 제어를 실행하는 로우 디코더 RD#00과, 메모리셀 어레이 MA#01에 대응하여 마련되어 워드선 WL10∼WL1F의 제어를 실행하는 로우 디코더 RD#01과, 메모리셀 어레이 MA#10에 대응하여 마련되어 워드선 WL20∼WL2F의 제어를 실행하는 로우 디코더 RD#10과, 메모리셀 어레이 MA#11에 대응하여 마련되어 워드선 WL30∼WL3F의 제어를 실행하는 로우 디코더 RD#11과, 메모리셀 어레이 MA#20에 대응하여 마련되어 워드선 WL40∼WL4F의 제어를 실행하는 로우 디코더 RD#20과, 메모리셀 어레이 MA#21에 대응하여 마련되어 워드선 WL50∼WL5F의 제어를 실행하는 로우 디코더 RD#21을 포함한다.
즉, 메모리셀 어레이는 센스 앰프대를 사이에 유지하도록 양측에 존재하고 있다. 각 메모리셀 어레이에는, 로우 어드레스 신호 RA0∼RA3에 의해서 구별되는 워드선이 16개 씩 있다. 하나의 메모리 블럭은 센스 앰프대를 중앙으로 하여 좌우로 분할되어 있고, 로우 어드레스 신호 RA4에 의해서 지정된다. 메모리 블럭은 네 개 있고, 로우 어드레스 신호 RA5, RA6에 의해서 지정된다. 또한, 각 블럭마다 로컬 IO선 LIO를 글로벌 IO선 GIO에 접속하는 접속 게이트 회로 G#0∼G#2가 마련되어 있다.
또, 도 2에는 도시되어 있지 않지만, 컬럼 어드레스는 신호 CA0∼CA3에 의해서 지정되는 16 어드레스로 한다. 도시되어 있지 않은 컬럼 선택선 CSL0∼CSLF가 워드선 그룹과 직교하고, 도시된 복수의 메모리셀 어레이에 공통하여도 받을 수 있다.
도 3은 실시예 1의 반도체 기억 장치(1)의 센스 앰프대 주변의 구성을 나타낸 회로도이다.
도 3을 참조하면, 센스 앰프대 SAB#0의 양편에는 분할된 메모리셀 어레이 MA#00, MA#11이 배치되어 있다.
메모리셀 어레이 MA#00은 워드선 WL0과 비트선 BL00의 교점에 대응하여 마련되는 메모리셀 Cel100과, 워드선 WL1과 비트선 /BL00의 교점에 대응하여 마련되는 메모리셀 Cel110과, 워드선 WL0과 비트선 BL01의 교점에 마련되는 메모리셀 Cel101과, 워드선 WL1과 비트선 /BL01의 교점에 대응하여 마련되는 메모리셀 Cel111을 포함한다.
메모리셀 Cel100은, 셀 플레이트 전위 Vcp에 일단이 결합되는 캐패시터(16)와, 캐패시터(16)의 타단에 대응하는 비트선 사이에 접속되어 대응하는 워드선에 게이트가 접속되는 트랜지스터(18)를 포함한다. 메모리셀 Cel110, Cel101, Cel111도, 메모리셀 Cel100과 마찬가지의 구성을 갖고 있고, 각 메모리셀의 구성의 설명은 반복하지 않는다.
또한, 메모리셀 어레이 MA#11은 메모리셀 어레이 MA#00과 마찬가지의 구성을 갖고 있어 설명은 반복하지 않는다.
센스 앰프대 SAB#0은 센스 앰프(62, 63)와, 센스 앰프(62)에 대응하여 마련되는 이퀄라이즈 회로(20, 22, 24), 분리 게이트 회로(60, 66) 및 접속 회로(64)를 포함한다.
이퀄라이즈 회로(22)는 신호 SAEQ0의 활성화에 따라 센스 앰프를 초기화하기 위해 이퀄라이즈한다. 이퀄라이즈 전위로서 전위 VBL이 이퀄라이즈 회로(22)에 인가된다.
이퀄라이즈 회로(22)는 비트선 BL0과 비트선 /BL0 사이에 접속되어 신호 SAEQ0을 게이트로 받는 N 채널 MOS 트랜지스터(34)와, 전위 VBL이 인가되는 노드와 비트선 BL0 사이에 접속되어 게이트로 신호 SAEQ0을 받는 N 채널 MOS 트랜지스터(35)와, 전위 VBL이 인가되는 노드와 비트선 /BL0 사이에 접속되어 게이트로 신호 SAEQ0을 받는 N 채널 MOS 트랜지스터(36)를 포함한다.
분리 게이트 회로(60)는 비트선 BL0과 비트선 BL00 사이에 접속되어 게이트로 신호 BLTG0을 받는 N 채널 MOS 트랜지스터(30)와, 비트선 /BL0과 비트선 /BL00 사이에 접속되어 게이트로 신호 BLTG0을 받는 N 채널 MOS 트랜지스터(31)를 포함한다. 분리 게이트 회로(66)는 비트선 BL0과 비트선 BL10 사이에 접속되어 게이트로 신호 BLTG1을 받는 N 채널 MOS 트랜지스터(40)와, 비트선 /BL0과 비트선 /BL10 사이에 접속되어 게이트로 신호 BLTG1을 받는 N 채널 MOS 트랜지스터(41)를 포함한다.
접속 회로(64)는 로컬 IO선 LIO와 비트선 BL0 사이에 접속되어 게이트가 컬럼 선택선 CSL0에 접속되는 N 채널 MOS 트랜지스터(50)와, 로컬 IO선 /LIO와 비트선 /BL0 사이에 접속되어 게이트가 컬럼 선택선 CSL0에 접속되는 N 채널 MOS 트랜지스터(51)를 포함한다.
이퀄라이즈 회로(20, 24)는 신호 SAEQ0에 대신하여 신호 BLEQ를 받는 점이 다르지만 내부의 회로 구성은 이퀄라이즈 회로(22)와 마찬가지이므로 설명은 반복하지 않는다. 단, 이퀄라이즈 회로(22)가 이퀄라이즈하는 비트선쌍 BL0, /BL0은 메모리셀 어레이가 접속되는 비트선 BL00, /BL00, BL10, /BL10에 비하여 용량이 작으므로, 이퀄라이즈 회로(22)에 포함되는 세 개의 트랜지스터의 크기는 이퀄라이즈 회로(20, 24)에 포함되는 트랜지스터의 크기와 비교하여 작다.
센스 앰프대 SAB#0은 센스 앰프(63)에 대응하여 마련되는 이퀄라이즈 회로(21, 23, 25), 분리 게이트 회로(61, 67) 및 접속 회로(65)를 더 포함한다.
이퀄라이즈 회로(23)는 비트선 BL1과 비트선 /BL1 사이에 접속되어 신호 SAEQ0을 게이트로 받는 N 채널 MOS 트랜지스터(37)와, 전위 VBL이 인가되는 노드와 비트선 BL1 사이에 접속되어 게이트로 신호 SAEQ0을 받는 N 채널 MOS 트랜지스터(38)와, 비트선 VBL이 인가되는 노드와 비트선 /BL1 사이에 접속되어 게이트로 신호 SAEQ0을 받는 N 채널 MOS 트랜지스터(39)를 포함한다.
분리 게이트 회로(61)는 비트선 BL1과 비트선 BL01 사이에 접속되어 게이트로 신호 BLTG0을 받는 N 채널 MOS 트랜지스터(32)와, 비트선 /BL1과 비트선 /BL01 사이에 접속되어 게이트로 신호 BLTG0을 받는 N 채널 MOS 트랜지스터(33)를 포함한다. 분리 게이트 회로(67)는 비트선 BL1과 비트선 BL11 사이에 접속되어 게이트로 신호 BLTG1을 받는 N 채널 MOS 트랜지스터(42)와, 비트선 /BL1과 비트선 /BL11 사이에 접속되어 게이트로 신호 BLTG1을 받는 N 채널 MOS 트랜지스터(43)를 포함한다.
접속 회로(65)는 로컬 IO선 LIO와 비트선 BL1 사이에 접속되어 게이트가 컬럼 선택선 CSL1에 접속되는 N 채널 MOS 트랜지스터(52)와, 로컬 IO선 /LIO와 비트선 /BL1 사이에 접속되어 게이트가 컬럼 선택선 CSL1에 접속되는 N 채널 MOS 트랜지스터(53)를 포함한다.
이퀄라이즈 회로(21, 25)는 신호 SAEQ0에 대신하여 신호 BLEQ를 받는 점이 다르지만 내부의 회로 구성은 이퀄라이즈 회로(23)와 마찬가지이므로 설명은 반복하지 않는다. 단, 이퀄라이즈 회로(23)가 이퀄라이즈하는 비트선쌍 BL1, /BL1은 메모리셀 어레이가 접속되는 비트선 BL01, /BL01, BL11, /BL11에 비해 용량이 작으므로, 이퀄라이즈 회로(23)에 포함되는 세 개의 트랜지스터의 크기는 이퀄라이즈 회로(21, 25)에 포함되는 트랜지스터의 크기에 비해 작다.
센스 앰프에 의해서 로컬 IO선 LIO, /LIO에 판독된 데이터는 게이트 회로 G#0을 거쳐서 글로벌 IO선 GIO, /GIO에 판독되어, 입출력 회로(14)로 전달된다.
게이트 회로 G#0은 로컬 IO선 LIO와 글로벌 IO선 GIO 사이에 접속되어 게이트로 신호 IOSW0을 받는 N 채널 MOS 트랜지스터(10)와, 로컬 IO선 /LIO와 글로벌 IO선 /GIO 사이에 접속되어 게이트로 신호 IOSW0을 받는 N 채널 MOS 트랜지스터(11)를 포함한다.
다음에, 반도체 기억 장치(1)의 어드레스 할당에 대하여 설명한다.
도 4는 로우 어드레스의 할당을 설명하기 위한 도면이다.
도 4를 참조하면, 외부로부터 인가되는 어드레스 신호 A0∼A6은 소정의 활성 커맨드 ACT와 함께 인가된 경우에는, 로우 어드레스 RA0∼RA6으로서 내부에서 인식된다. 로우 어드레스 신호 RA0∼RA3에 의해서 메모리셀 어레이 내의 워드선 선택이 이루어진다. 예컨대, (RA3, RA2, RA1, RA0)이 (0000)이면 워드선 WL(0)이 지정되고, (0001)이면 워드선 WL(1)이 지정되며, (1111)이면 워드선 WL(F)가 지정된다.
로우 어드레스 신호 RA4에서는, 블럭 내의 좌우의 영역 중 어느 하나가 지정된다. 로우 어드레스 신호 RA4로서 0이 인가되면 왼쪽 영역이 지정되고, 1이 인가되면 오른쪽 영역이 지정된다.
로우 어드레스 신호 RA5, RA6은 블럭 지정용으로서 이용된다. 예컨대, (RA6, RA5)=(00)이면 블럭 BLOCK0이 지정되고, (RA6, RA5)=(01)이면 블럭1이 지정된다.
도 5는 컬럼 어드레스의 할당을 설명하기 위한 도면이다.
도 5를 참조하면, 외부로부터 리드 커맨드 RD나 라이트 커맨드 WRT와 함께 어드레스 A0∼A6이 인가되면, 이것은 컬럼 어드레스 CA0∼CA6으로서 인식된다. 컬럼 어드레스 신호 CA0∼CA3은 컬럼 선택선을 선택하기 위한 신호이다. 예컨대, (CA3, CA2, CA1, CA0)으로서 (0000)이 인가되면 컬럼 선택선 CSL(0)이 선택되고, (0001)이 인가되면 컬럼 선택선 CSL(1)이 선택되며, (1111)이 인가되면 컬럼 선택선 CSL(F)이 선택된다.
컬럼 어드레스 신호 CA4는, 본 발명에 있어서, 센스 앰프로부터 신호를 워드선을 구동하지 않고서 직접 판독하기 위한 지정에 이용된다. 컬럼 어드레스 신호CA4가 0이면, 통상 동작이 지정되고, 컬럼 어드레스 CA4가 1이면 센스 앰프로부터의 직접 판독이 지정된다.
컬럼 어드레스 신호 CA5, CA6은 판독하는 센스 앰프가 존재하는 블럭을 지정하기 위한 신호이다. 신호 CA4가 1로 설정되어 있을 때에 (CA6, CA5)=(00)이 인가되면 블럭 BLOCK0의 센스 앰프로부터 데이터가 판독된다. 또한, (CA6, CA5)=(01)이 인가되면 블럭1의 센스 앰프로부터 직접 데이터가 판독된다.
도 6은 도 1에 있어서의 센스 앰프 제어 회로(5)의 구성을 나타낸 회로도이다. 도 6을 참조하면, 블럭 BLOCK0을 선택하는 제어에 필요한 구성을 나타내고 있다.
센스 앰프 제어 회로(5)는 제어 회로(2)로부터 내부 어드레스 신호 IADDRESS와 신호 RD0을 수신하여 블럭 BLOCK0을 선택하는 신호 B0SEL을 출력하는 신호 발생 회로(147)를 포함한다.
신호 발생 회로(147)는 로우 어드레스 신호 RA5, RA6을 받는 OR 회로(154)와, 신호 CA4, RD0 및 OR 회로(154)의 출력을 받는 게이트 회로(148)와, 게이트 회로(148)의 출력을 받아 반전시키는 인버터(150)와, 인버터(150)를 세트 입력으로 받고 클럭 신호 CLK를 리셋 입력으로 받는 SR 래치 회로(152)를 포함한다. 게이트 회로(148)는 신호 CA4, RD0이 H 레벨이고, 또한, OR 회로(154)의 출력이 L 레벨인 경우에 출력을 L 레벨로 활성화하는 회로이다.
신호 발생 회로(147)는 지연 회로(102)의 출력 및 OR 회로(154)의 출력을 받는 게이트 회로(156)와, 게이트 회로(156)의 출력을 받아 반전시키는 인버터(158)와, 인버터(158)의 출력을 세트 입력으로 받고 클럭 신호 CLK를 리셋 입력으로 받는 SR 래치 회로(160)와, SR 래치 회로(152, 160)의 출력을 받아 신호 B0SEL을 출력하는 OR 회로(162)를 포함한다. 게이트 회로(156)는 지연 회로(102)의 출력이 H 레벨이고, 또한 OR 회로(154)의 출력이 L 레벨인 경우에 출력을 L 레벨로 활성화하는 회로이다.
센스 앰프 제어 회로(5)는 제어 회로(2)로부터 인가되는 신호 ACT0을 받는 직렬로 접속된 지연 회로(102, 104, 106)를 포함한다.
센스 앰프 제어 회로(5)는 신호 ACT0을 세트 입력으로 받고 지연 회로(104)의 출력을 리셋 입력으로 받는 SR 래치 회로(112)와, 지연 회로(106)의 출력과 신호 B0SEL을 받는 NAND 회로(108)와, NAND 회로(108)의 출력을 받아 반전시키는 인버터(110)와, 신호 B0SEL과 SR 래치 회로(112)의 출력을 받는 NAND 회로(114)와, NAND 회로(114)의 출력을 받아 반전시키는 인버터(116)를 더 포함한다.
센스 앰프 제어 회로(5)는 제어 회로(2)로부터 출력되는 신호 PRE0을 지연시키는 지연 회로(124)와, 제어 회로(2)로부터 출력되는 신호 PALL을 지연시키는 지연 회로(126)와, 지연 회로(124)의 출력과 지연 회로(126)의 출력을 받는 OR 회로(128)와, 지연 회로(126)의 출력을 받아 지연시키는 지연 회로(144)와, 지연 회로(126)의 출력에 따라 세트되고 지연 회로(144)의 출력에 따라 리셋되는 SR 래치 회로(146)를 더 포함한다.
센스 앰프 제어 회로(5)는 인버터(116)의 출력과 SR 래치 회로(146)의 출력을 받아 신호 SAEQ0을 출력하는 OR 회로(118)와, 인버터(110)의 출력에 따라 세트되고 OR 회로(118)의 출력에 따라 리셋되는 SR 래치 회로(120)와, SR 래치 회로(120)의 출력에 따라 센스 앰프 구동 신호 S0, /S0을 구동하는 구동 회로(122)를 더 포함한다.
센스 앰프 제어 회로(5)는 지연 회로(104)의 출력과 신호 B0SEL, RA4를 받는 게이트 회로(130)와, 게이트 회로(130)의 출력을 받아 반전시키는 인버터(132)와, 인버터(132)의 출력에 따라 세트되고 OR 회로(128)의 출력에 따라 리셋되는 신호 BLTG0을 출력하는 SR 래치 회로(136)를 더 포함한다. 게이트 회로(130)는 지연 회로(104)의 출력 및 신호 B0SEL이 H 레벨이고, 또한 신호 RA4가 L 레벨일 경우에 출력이 L 레벨이 되는 회로이다.
센스 앰프 제어 회로(5)는 지연 회로(104)의 출력과 신호 B0SEL, RA4를 받는 NAND 회로(138)와, NAND 회로(138)의 출력을 받아 반전시키는 인버터(140)와, 인버터(140)의 출력에 따라 세트되고 OR 회로(128)의 출력에 따라 리셋되어 신호 BLTG1을 출력하는 SR 래치 회로(142)와, OR 회로(128)의 출력에 따라 세트되고 신호 ACT0에 따라 리셋되어 신호 BLEQ를 출력하는 SR 래치 회로(134)를 더 포함한다.
센스 앰프 제어 회로(5)는 신호 PRE0, PALL을 받는 OR 회로(164)와, 지연 회로(102)의 출력에 따라 세트되고 OR 회로(164)의 출력에 따라 리셋되어 신호 RAE를 출력하는 SR 래치 회로(166)와, 내부 어드레스 신호 IADDRESS와 신호 WRT0, RD0에 따라서 신호 IOSW0을 출력하는 신호 발생 회로(168)를 더 포함한다.
신호 RAE는 로우 디코더(3)를 활성화한다. 로우 디코더(3)는 활성화되면 로우 어드레스 RA에 따라 워드선 WL00∼WL7F 중 어느 하나를 활성화한다.
도 7은 실시예 1의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.
또, 설명을 간단히 하기 위해, 하나의 뱅크 어드레스에 대하여 동작이 행해지는 것으로 한다. 또한, 버스트 길이를 1클럭으로 하고있다.
도 3, 도 7을 참조하면, 시각 t0의 초기 상태에 있어서는, 신호 BLTG0, BLTG1은 모두 L 레벨이다. 따라서, 트랜지스터(30∼33, 40∼43)는 모두 비도통 상태로 되어있다.
신호 BLEQ는 H 레벨이므로, 이퀄라이즈 회로(20, 21, 24, 25)는 활성화되어 있고, 비트선쌍은 전원 전위 VDD의 2분의 1의 전위 VBL로 초기화되어 있다. 또한, 센스 앰프 구동 신호 S0, /S0은 모두 전위 VBL로 설정되어 있고, 센스 앰프(62, 63)는 비활성화 상태에 있다. 또한, 신호 SAEQ0은 L 레벨이므로, 이퀄라이즈 회로(22, 23)는 비활성화되어 있다. 또한, 컬럼 선택선 CSL0, CSL1은 L 레벨이므로, 트랜지스터(50∼53)는 비도통 상태이다.
시각 t1에 있어서, 커맨드 신호 CMD로서 활성 커맨드 ACT가 입력되고 어드레스 신호 ADDRESS로서 00이 입력된다. 그러면, 신호 BLEQ는 H 레벨로부터 L 레벨로 변화된다. 그러면, 이퀄라이즈 회로(20, 21, 24, 25)는 비활성화된다. 또한, 신호 SAEQ0은 H 레벨로 변화되고, 신호 S0, /S0은 모두 전위 VBL로 설정된다. 도 6의 지연 회로(102)에 상당하는 기간 경과 후에 로우 디코더(3)가 활성화되어 지정된 로우 어드레스에 해당하는 워드선 WL00이 L 레벨로부터 H 레벨로 변화된다.
워드선 WL00이 활성화되면, 메모리셀 Cel100, Cel101에 포함되는 트랜지스터가 도통되어 캐패시터(16)의 축적된 전하가 비트선 BL00, BL01로 전달된다.
또한, 지연 회로(104)에 상당하는 소정 시간 경과 후에 신호 BLTG0이 H 레벨로 변화되고 신호 SAEQ0이 L 레벨로 변화된다.
즉, 신호 SAEQ0이 펄스 형상으로, H 레벨로 되어있는 동안에 이퀄라이즈 회로(22, 23)가 일정 기간 작동하여, 센스 앰프의 초기화를 실행한다. 그리고, 신호 BLTG0이 L 레벨로부터 H 레벨로 변화되면, 비트선쌍의 데이터가 트랜지스터(30∼33)를 거쳐서 센스 앰프(62, 63)로 전달된다. 그 후, 신호 S0, /S0이 각각 H 레벨, L 레벨로 활성화되어 센스 앰프(62, 63)가 비트선쌍의 전위를 증폭한다.
시각 t2에 있어서, 리드 커맨드 RD 및 어드레스00이 외부로부터 입력된다. 그러면, 컬럼 선택선 CSL0이 펄스 형상으로 활성화되어 트랜지스터(50, 51)가 도통된다. 따라서, 센스 앰프(62)의 전위가 로컬 IO선쌍으로 전해진다. 그리고, 신호 IOSW0이 H 레벨이 되고, 트랜지스터(10, 11)가 도통되어 로컬 IO선 LIO, /LIO의 전위가 글로벌 IO선 GIO, /GIO를 거쳐서 입출력 회로(14)로 전달된다.
시각 t3에는, 프리차지 커맨드 PRE가 외부로부터 입력된다. 그러면, 도 6의 신호 RAE의 비활성화에 따라 워드선은 L 레벨로 비활성화된다. 또한, 지연 회로(124)에 상당하는 지연 시간 경과 후에 신호 BLEQ가 H 레벨로 변화되고, 신호 BLTG0이 L 레벨로 변화된다. 그러면, 비트선쌍의 전위는 전위 VBL로 복귀하지만, 트랜지스터(30∼33)가 비도통 상태에 있기 때문에, 신호 S0, /S0이 각각 H, L 레벨로 유지되어 있으면 센스 앰프(62, 63)는 메모리셀로부터 판독한 데이터를 유지한채로의 상태를 유지할 수 있다.
다음에, 시각 t4에는, 외부로부터 활성 커맨드 ACT 및 어드레스30이 입력된다. 따라서, 워드선 WL30이 L 레벨로부터 H 레벨로 활성화되고, 대응하는 메모리셀의 데이터가 비트선에 판독되어, 블럭 BLOCK1의 센스 앰프가 신호 SAEQ1에 의해서 소정 기간 초기화된 후에 센스 동작이 행해진다.
시각 t5에 있어서는, 라이트 커맨드 WRT 및 어드레스00과 기록 데이터가 외부로부터 입력된다. 따라서, 신호 IOSW1이 H 레벨로 활성화되고, 컬럼 선택선 CSL0이 H 레벨로 활성화된다. 그러면, 입출력 회로(14)로부터의 데이터가 글로벌 IO선 GIO, 로컬 IO선 LIO 및 비트선 BL을 거쳐서 대응하는 메모리셀에 기록된다.
시각 t6에 있어서, 리드 커맨드 RD와 함께 어드레스11이 외부로부터 입력된다. 어드레스의 상위 비트 A4는 센스 앰프에 유지되어 있는 데이터를 직접 판독하는 지정에 이용되고 있다. 즉, 블럭 BLOCK0, 컬럼 어드레스 CA=1에 대응하는 센스 앰프로부터의 판독이 지정되어 있다. 이 때문에, 컬럼 선택선 CSL1이 H 레벨로 활성화되고, 또한 신호 IOSW0이 H 레벨로 활성화되는 것에 따라서 센스 앰프(63)의 유지 데이터가 로컬 IO선 LIO, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)로 전달된다.
시각 t7에 있어서, 라이트 커맨드 WRT 및 어드레스01과 기록 데이터가 외부로부터 입력된다. 따라서, 신호 IOSW1이 H 레벨로 활성화되고, 또한 컬럼 선택선 CSL1이 H 레벨로 활성화된다. 그러면, 입출력 회로(14)로부터의 데이터가 글로벌 IO선 GIO, 로컬 IO선 LIO, 비트선 BL을 거쳐서 대응하는 메모리셀에 기록된다.
동작 파형도를 비교하면 알 수 있듯이, 종래의 동작에서는, 도 23에서 설명한 바와 같이, 복수의 워드선에 연결되는 메모리셀에 액세스하는 경우에는, 프리차지 커맨드 PRE 및 활성 커맨드 ACT가 리드 커맨드 RD 또는 라이트 커맨드 WRT 전에 매회 필요하게 된다. 그러나, 도 7에 나타낸 실시예 1의 반도체 기억 장치의 동작에서는, 판독 동작에 관련되는 두 번째 이후의 활성 커맨드 ACT는 필요 없고, 센스 앰프에 유지된 데이터를 판독하는 것만으로 충분하다.
또, 본 실시예에서는, 버스트 길이를 1 클럭으로 하고있기 때문에 판독 동작의 레이턴시가 크게 영향을 미치지만, 버스트 길이가 긴 경우에는, 센스 앰프로부터 직접 데이터를 판독하는 효과는 더욱 높아진다.
또한, 다른 블럭으로의 액세스는 기록 동작으로 했지만, 판독 동작의 경우, 즉, 시각 t5에서 판독 동작을 실행한 경우에도 완전히 마찬가지로 동작시킬 수 있다.
이상과 같이, 실시예 1의 반도체 기억 장치에 있어서는, 동일 뱅크에 액세스가 집중된 경우에도, 일단 활성 커맨드로 워드선으로부터의 판독을 행하는 센스 앰프에 유지하는 것으로 일단 활성화한 워드선에 접속되는 메모리셀의 데이터를 1회의 명령으로 판독할 수 있다. 따라서, 실행 전송 레이트를 높게 유지하는 것이 가능해진다.
또한, 본 발명은 면적 상의 패널티가 작기 때문에, 표준 메모리와 본 발명에 따른 메모리를 동일한 칩에 함께 제작 분리하는 것이 충분히 가능하다. 리드 커맨드 RD와 함께 입력하는 확장 어드레스 CA4를 무효로 할 뿐만 아니라, 센스 앰프의이퀄라이즈 타이밍을 종래의 메모리와 마찬가지로 프리차지 커맨드가 들어갔을 때에 개시하도록 변경하는 것도 용이하다.
표준 메모리와 본 발명에 따른 메모리를 만들어 나누는 방법으로는, 웨이퍼 프로세스에 있어서의 금속 배선의 옵션이나, 레이저 트리머 등에 의한 프로그램을 실행하는 방법 및 어셈블리 공정에서의 내부 패드의 전위 고정, 장치의 특정 단자의 전위 고정 등이 생각된다.
또한, 전원 투입 후의 레지스터 세트 커맨드에 의해서 표준 메모리로서 동작하는 것인지 본 발명에 따른 메모리로서 동작하는 것인지를 선택하도록 구성하는 것도 가능하다.
이상 설명한 바와 같이, 실시예 1의 반도체 기억 장치는, 비트선쌍은 워드선을 비선택으로 한 후에 초기화되지만, 센스 앰프는 그 시점에서는 아직 초기화되지 않는다. 센스 앰프가 초기화되는 것은 그 센스 앰프에 대응하는 메모리 블럭 내의 어느 하나의 워드선이 다음에 활성화될 때이다. 이에 따라, 각 메모리 블럭의 센스 앰프는 전회(前回)에 활성화한 워드선에 연결되는 메모리셀의 데이터를 유지하고 있다. 따라서, 이 유지 데이터를 판독하는 경우에는 워드선을 활성화시키지 않더라도 직접 센스 앰프로부터 판독하는 것이 가능해진다. 로우계의 동작을 따르지 않으므로 이 판독은 매우 고속으로 이루어진다.
종래의 DRAM에서도 페이징 동작을 기대하여 워드선을 장시간 활성화해 두어 센스 앰프에 데이터를 유지한 채로 대기시키는 것도 가능하지만, 그 경우 다른 워드선을 선택하고자 하는 경우에 프리차지 커맨드 PRE를 입력한 후에 활성 커맨드ACT를 입력해야 하므로 프리차지에 걸리는 시간만큼 지연이 발생해 버린다.
실시예 1에서는, 워드선은 표준 메모리와 같은 타이밍으로 비활성화되고, 용량이 크고 이퀄라이즈에 시간이 필요한 비트선쌍도 이미 이퀄라이즈되어 있으므로, 어떤 메모리 블럭도 활성 커맨드 ACT를 입력하는 타이밍은 표준 메모리와 마찬가지로 좋다. 종래의 DRAM에 비해 센스 앰프 전용의 이퀄라이즈 회로가 필요하게 되는 것과, 센스 앰프의 이퀄라이즈가 워드선 활성화 후에 시작되는 점이 다르지만, 센스 앰프의 용량은 작으므로 시간적인 패널티는 작다. 또한, 이퀄라이즈 회로의 면적은 큰 손실로는 되지 않는다고 생각된다.
(실시예 2)
실시예 1에서는, 메모리 제어 장치 측에서, 반도체 기억 장치의 센스 앰프에 유지되어 있는 데이터에 대응하는 로우 어드레스를 관리해 두어야 했다. 그 때문에, 메모리 제어 장치에 요구되는 기능이 매우 복잡하게 되어, 메모리 제어 장치의 부담이 지나치게 커진다고 하는 문제점이 있다. 실시예 2는 이 문제의 대책에 대한 것이다.
도 8은 실시예 2의 반도체 기억 장치(1A)의 구성을 나타내는 블럭도이다. 도 8을 참조하면, 실시예 2의 반도체 기억 장치(1A)는, 도 1에 나타낸 반도체 기억 장치(1)의 구성에 있어서, 제어 회로(2) 대신 제어 회로(2A)를 포함하고, 센스 앰프 제어 회로(5) 대신 센스 앰프 제어 회로(5A)를 포함한다. 그리고, 반도체 기억 장치(1A)는, 또한 로우 어드레스 비교부(8A)를 포함하는 점이 반도체 기억 장치(1)와 구성이 다르다. 다른 구성은 마찬가지이므로 설명은 반복하지 않는다.
실시예 2의 반도체 기억 장치(1A)에서는, 현재 활성화되어 있는 워드선에 대응하는 로우 어드레스와, 센스 앰프가 데이터를 유지하고 있는 메모리셀에 대응하는 로우 어드레스를 내부에 유지한다. 반도체 기억 장치(1A)는 외부로부터 지정된 로우 어드레스와 이들이 유지하고 있는 로우 어드레스를 비교하여, 결과를 외부로 통지하는 기능을 구비하고 있다. 이에 따라서, 메모리 제어 장치 측이 메모리의 워드선의 활성화/비활성화의 어드레스를 관리할 필요가 없어져, 알맞은 제어를 실행할 수 있다.
실시예 2에 나타내는 반도체 기억 장치(1A)에서 제어 방법이 일반적인 SDRAM과 다른 점을 설명한다.
우선, 프리차지 올 커맨드 PALL을 제외하고 프리차지 커맨드는 존재하지 않는다. 리드 커맨드 RD의 2클럭 전에 반드시 커맨드 SEN의 입력이 필요하게 된다. 라이트 커맨드 WRT의 2클럭 전에 반드시 활성 커맨드 ACT가 필요하게 된다.
커맨드 ACT나 커맨드 SEN의 입력이 필요한 것은 동일 뱅크 어드레스 내에 복수의 활성화된 행이 존재하므로, 리드 커맨드 RD/라이트 커맨드 WRT와 대응하는 로우 어드레스를 명확히 할 필요가 있기 때문이다.
활성 커맨드 ACT는, 워드선을 반드시 활성화시키는 커맨드이며, 기록 동작 시에 사용한다. 일단 활성화한 워드선은 연속한 기록 동작(버스트 기록)을 상정하고, 동일한 메모리 블럭 내의 다른 워드선을 다음에 활성화시킬 때까지 활성화 상태를 유지한다.
커맨드 SEN은 활성 커맨드 ACT와 사용 방법은 유사하지만, 이미 로우 어드레스에 대응하는 메모리셀의 데이터가 센스 앰프에 유지되어 있는 경우에는 워드선을 활성화시키지 않는다. 이 커맨드 SEN은 판독 동작 시에 이용한다. 커맨드 SEN에서 활성화된 워드선은 센스 동작 완료 후 자동적으로 비활성화되고, 비트선쌍은 이퀄라이즈 상태로 된다. 데이터 판독이 종료한 후에는 워드선이 비활성화 상태에 있으므로, 메모리셀로의 액세스는 할 수 없다.
프리차지 올 커맨드 PALL을 입력한 경우에는, 모든 센스 앰프는 초기 상태로 되돌려진다.
도 8의 로우 어드레스 비교부(8A)는 활성화 상태에 있는 로우 어드레스와, 센스 앰프에 데이터를 유지하고 있는 로우 어드레스를 내부에 유지하고 있다. 외부로부터 로우 어드레스가 입력되면, 로우 어드레스 비교부(8A)는 보관하고 있는 어드레스 정보와 입력된 어드레스 정보의 비교를 행한다. 로우 어드레스에 해당하는 메모리 블럭 내의 별도의 로우 어드레스가 현재 활성 상태에 있는 경우에는, 신호 IntBUSY를 제어 회로(2A)로 복귀시킨다. 한편, 로우 어드레스 비교부(8A)는 센스 앰프에 데이터가 유지되어 있는 메모리셀에 입력된 로우 어드레스가 대응하는 경우에는, 신호 Ready를 제어 회로(2A)로 복귀시킨다. 제어 회로(2A)는 로우 어드레스 비교부(8A)로부터 비지 신호 IntBUSY가 인가된 경우에는, 외부에 대하여 신호 BUSY를 출력하고 메모리 제어 장치(9)에 대하여 커맨드의 재입력을 촉구한다.
도 9는 도 8에 있어서의 로우 어드레스 비교부(8A)의 구성을 나타낸 회로도이다.
도 9를 참조하면, 로우 어드레스 비교부(8A)는 입력된 로우 어드레스를 내부에 유지하는 로우 어드레스와 비교하는 어드레스 비교부(202)와, 신호 SENREQ, ACTREQ에 따라 내부 커맨드 신호 ACT0, PRE0 등을 출력하는 내부 커맨드 신호 발생부(204)와, 어드레스 비교부(202), 내부 커맨드 신호 발생부(204)의 출력에 따라 제어 신호를 출력하는 제어 신호 출력부(206)를 포함한다.
어드레스 비교부(202)는 메모리 블럭 BLOCK0∼BLOCK3에 각각 대응하는 레지스터 어레이(210∼213)를 포함한다. 내부 커맨드 신호 발생부(204)는 신호 SEN0REQ, HIT를 받는 NAND 회로(222)와, NAND 회로(222)의 출력을 받아 반전시키는 인버터(224)와, 신호 ACT0REQ, HIT, WLON을 받는 3입력의 NAND 회로(226)와, NAND 회로(226)의 출력을 반전시키는 인버터(228)와, 인버터(224)의 출력과 인버터(228)의 출력을 받는 OR 회로(230)와, OR 회로(230)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되어 신호 Ready를 출력하는 SR 플립플롭 회로(232)를 포함한다.
내부 커맨드 신호 발생부(204)는 신호 SEN0REQ, WLON, HIT을 받는 게이트 회로(234)와, 게이트 회로(234)의 출력을 받아 반전시키는 인버터(236)와, 신호 ACT0REQ, WLON을 받는 게이트 회로(238)와, 게이트 회로(238)의 출력을 받아 반전시키는 인버터(240)와, 인버터(236)의 출력과 인버터(240)의 출력을 받는 OR 회로(242)와, OR 회로(242)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되어 신호 ACT0을 출력하는 SR 플립플롭 회로(244)를 더 포함한다.
게이트 회로(234)는 신호 SEN0REQ가 H 레벨이고, 또한 신호 WLON이 L 레벨이며, 또한 신호 HIT가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화한다. 또한,게이트 회로(238)는 신호 ACT0REQ가 H 레벨이고, 또한 신호 WLON이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화한다.
내부 커맨드 신호 발생부(204)는 클럭 신호 /CLK에 따라 활성화하여 인버터(236)의 출력을 받아 반전시키는 클럭 인버터(246)와, 클럭 신호 CLK에 따라 활성화하여 클럭 인버터(246)의 출력을 받아 반전시키는 클럭 인버터(248)와, 클럭 신호 /CLK에 따라 활성화하여 클럭 인버터(248)의 출력을 받아 반전시키는 클럭 인버터(250)와, 클럭 신호 CLK에 따라 활성화하여 클럭 인버터(250)의 출력을 받아 반전시키는 클럭 인버터(252)를 더 포함한다.
내부 커맨드 신호 발생부(204)는 신호 SEN0REQ, WLON, HIT을 받는 게이트 회로(254)와, 게이트 회로(254)의 출력을 받아 반전시키는 인버터(256)와, 신호 ACT0REQ, HIT, WLON을 받는 게이트 회로(258)와, 게이트 회로(258)의 출력을 받아 반전시키는 인버터(260)와, 인버터(256)의 출력과 인버터(260)의 출력을 받는 OR 회로(262)를 더 포함한다.
게이트 회로(254)는 신호 SEN0REQ 및 신호 WLON이 모두 H 레벨이고, 또한, 신호 HIT가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화시킨다. 게이트 회로(258)는 신호 ACT0REQ, WLON이 모두 H 레벨이고, 또한, 신호 HIT가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화시킨다.
내부 커맨드 신호 발생부(204)는 신호 INBURST와 OR 회로(262)의 출력을 받는 게이트 회로(264)와, 게이트 회로(264)의 출력을 받아 반전시키는 인버터(266)와, 인버터(266)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되는 SR 플립플롭 회로(268)를 더 포함한다. 게이트 회로(264)는 신호 INBURST가 L 레벨이고, 또한, OR 회로(262)의 출력이 H 레벨인 것을 검출하여 출력을 L 레벨로 활성화시킨다.
내부 커맨드 신호 발생부(204)는 OR 회로(262)의 출력과 신호 INBURST를 받는 NAND 회로(270)와, NAND 회로(270)의 출력을 받아 반전시키는 인버터(272)와, 인버터(272)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되어 신호 NOP0을 출력하는 SR 플립플롭 회로(274)와, 클럭 인버터(252)의 출력과 SR 플립플롭 회로(268)의 출력을 받아 신호 PRE0을 출력하는 OR 회로(276)를 더 포함한다.
제어 신호 출력부(206)는 신호 HIT0∼HIT3을 받아 신호 HIT를 출력하는 4입력의 OR 회로(282)와, 신호 INBURST0∼INBURST3을 받아 신호 INBURST를 출력하는 4입력의 OR 회로(284)와, 신호 WLON0∼WLON3을 받아 신호 WLON을 출력하는 4입력의 OR 회로(286)와, 신호 ACT0, PRE0, NOP0을 받아 신호 IntBUSY를 출력하는 3입력의 OR 회로(288)를 포함한다.
도 10은 도 9에 있어서의 레지스터 어레이(210)의 구성을 나타내는 회로도이다.
도 10을 참조하면, 레지스터 어레이(210)는 신호 ACT0, B0SEL을 받는 NAND 회로(302)와, NAND 회로(302)의 출력을 받아 반전시키는 인버터(304)와, 인버터(304)의 출력에 따라 세트되고 신호 BLEQ0에 따라 리셋되는 SR 플립플롭 회로(306)와, SR 플립플롭 회로(306)의 출력과 신호 B0SEL을 받는 NAND 회로(308)와, NAND 회로(308)의 출력을 받아 반전시켜 신호 WLON0을 출력하는 인버터(309)를 포함한다.
레지스터 어레이(210)는 인버터(304)의 출력을 한쪽의 입력으로 받고, 로우 어드레스 신호 RA0∼RA4를 다른쪽의 입력으로 각각 받는 NAND 회로(310∼314)와, NAND 회로(310∼314)의 출력에 따라 각각 세트되는 SR 플립플롭 회로(320∼324)를 포함한다. SR 플립플롭 회로(320∼324)는 모두 신호 SAEQ0에 따라 리셋된다.
레지스터 어레이(210)는 전원 노드와 노드 N11 사이에 접속되는 저항(344)과, 접지 노드와 노드 N00 사이에 접속되는 저항(346)과, 신호 B0SEL을 받아 반전시키는 인버터(342)와, 노드 N11과 노드 N00 사이에 병렬로 접속되어 로우 어드레스 신호 RA0∼RA4를 각각 전회(前回)에 입력된 값과 비교하는 어드레스 비트 비교부(330∼334)를 더 포함한다.
어드레스 비트 비교부(330)는 전원 노드와 노드 N00 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터(352, 354, 356)와, 노드 N11과 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(358, 360, 362)를 포함한다.
P 채널 MOS 트랜지스터(352)의 게이트에는 SR 플립플롭 회로(320)의 출력이 인가되고, P 채널 MOS 트랜지스터(354)의 게이트에는 입력되는 로우 어드레스 신호 RA0이 인가되며, P 채널 MOS 트랜지스터(356)의 게이트에는 인버터(342)의 출력이 인가된다. N 채널 MOS 트랜지스터(358)의 게이트에는 신호 B0SEL이 인가되고, N 채널 MOS 트랜지스터(360)의 게이트에는 SR 플립플롭 회로(320)의 출력이 인가되며, N 채널 MOS 트랜지스터(362)의 게이트에는 입력되는 로우 어드레스 신호 RA0이 인가된다.
어드레스 비트 비교부(331∼334)는 입력되는 로우 어드레스 신호 RA0 대신 각각 로우 어드레스 신호 RA1∼RA4가 인가되고, SR 플립플롭 회로(320)의 출력 대신 각각 SR 플립플롭 회로(321∼324)의 출력이 인가되는 점이 어드레스 비트 비교부(330)와 다르지만, 내부의 구성은 어드레스 비트 비교부(330)와 마찬가지이므로 설명은 반복하지 않는다.
레지스터 어레이(210)는 노드 N11이 H 레벨이고, 노드 N00이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(348)와, 게이트 회로(348)의 출력을 반전시켜 신호 HIT0을 출력하는 인버터(350)를 포함한다.
레지스터 어레이(210)는 신호 RD0과 신호 WRT0을 받는 OR 회로(364)와, OR 회로(364)의 출력과 신호 B0SEL을 받는 NAND 회로(366)와, NAND 회로(366)의 출력을 받아 반전시키는 인버터(368)와, 인버터(368)의 출력을 받는 직렬로 접속된 클럭 인버터(370∼380)와, 인버터(368)의 출력에 따라 세트되고 클럭 인버터(380)의 출력에 따라 리셋되어 신호 INBURST0을 출력하는 SR 플립플롭 회로(382)를 포함한다.
클럭 인버터(370, 374, 378)는 클럭 신호 CLK가 H 레벨일 경우에 활성화된다. 한편, 클럭 인버터(372, 376, 380)는 클럭 신호 /CLK가 H 레벨일 경우에 활성화된다.
여기서 도 9, 도 10을 참조하여 로우 어드레스 비교부(8A)의 동작에 대하여 간단히 설명한다.
우선, 메모리 제어 장치(9)로부터 커맨드로서 ACT가 입력된 경우에는, 제어회로(2A)는 로우 어드레스 비교부에 대하여 신호 ACTREQ가 활성화된다. 도 9에서는, 블럭 BLOCK0에 대응하여 신호 ACT0REQ가 활성화된다. 신호 HIT가 H 레벨이고, 또한 신호 WLON이 H 레벨일 경우에는, 대응하는 워드선이 활성화되어 있으므로 로우 어드레스 비교부는 신호 Ready를 활성화시켜 메모리 제어 장치(9)로부터 계속해서 전송되는 라이트 커맨드 WRT를 기다리게 된다.
한편, 신호 WLON이 L 레벨일 경우에는, 워드선을 활성화시킬 필요가 있으므로, SR 플립플롭 회로(244)에 의해서 신호 ACT0이 활성화된다.
또한, 신호 HIT가 L 레벨이고, 또한, 신호 WLON이 H 레벨의 경우에는, 지정된 메모리 블럭이 사용 중이므로, 비지 신호 BUSY가 출력된다. 이 경우에 신호 INBURST가 L 레벨일 경우에는, 신호 PRE0이 동시에 활성화되지만, 신호 INBURST가 H 레벨의 경우에는, 신호 PRE0은 활성화되지 않아 프리차지는 실행되지 않는다.
다음에, 리드 커맨드에 앞서 메모리 제어 장치(9)로부터 커맨드 SEN이 인가되는 경우에 대하여 설명한다. 커맨드 SEN이 인가되면, 제어 회로(2A)는 로우 어드레스 비교부(8A)에 대하여 로우 어드레스 RA0∼RA4와 신호 SEN0REQ를 송신한다. 로우 어드레스가 일치하여 신호 HIT가 H 레벨이 된 경우에는, 로우 어드레스 비교부(8A)는 신호 Ready를 출력하고 계속하여 리드 커맨드 RD가 전송되는 것을 기다린다.
한편, 신호 HIT가 L 레벨이고, 또한 신호 WLON이 L 레벨인 경우에는, 워드선을 활성화시킬 필요가 있으므로, 신호 ACT0을 활성화시켜 워드선을 활성화시키고, 그 후 2 클럭 후에 자동적으로 신호 PRE0을 활성화시켜 워드선을 비활성화시킨다.
또한, 신호 HIT가 L 레벨이고, 또한, 신호 WLON이 H 레벨인 경우에는, 메모리 블럭이 사용 중이기 때문에, 신호 BUSY가 활성화되고, 이 때 신호 INBURST가 L 레벨일 경우에는 동시에 신호 PRE0이 활성화된다. 신호 INBURST가 H 레벨일 경우에는 신호 PRE0은 활성화되지 않아 프리차지는 실행되지 않는다.
도 11은 도 8에 있어서의 센스 앰프 제어 회로(5A)의 구성을 설명하기 위한 회로도이다.
도 11을 참조하면, 제어 회로(2A)는 외부로부터 입력되는 커맨드 CMD에 따라서 신호 ACT0REQ, SEN0REQ, RD0, WRT0, PALL을 출력한다. 설명의 편의상 뱅크 어드레스는 생략되어 있고, 커맨드는 뱅크O에 대한 것이 나타내어져 있다.
센스 앰프 제어 회로(5A)는 도 6에서 나타낸 센스 앰프 제어 회로(5)의 구성에, 신호 B0SEL과 신호 PRE0을 받는 NAND 회로(402)를 더 포함하고, 이 NAND 회로(402)의 출력이 지연 회로(124) 및 OR 회로(164)에 인가되는 점이 다르다.
또한, 센스 앰프 제어 회로(5A)는 신호 발생 회로(147) 대신 신호 발생 회로(404)를 포함하는 점이 센스 앰프 제어 회로(5)와 다르다. 센스 앰프 제어 회로(5A)의 다른 부분의 구성은 도 6의 센스 앰프 제어 회로(5)와 마찬가지이므로 설명은 반복하지 않는다.
신호 발생 회로(404)는 신호 ACT0REQ, SEN0REQ를 받는 OR 회로(406)와, 신호 Ready와 지연 회로(102)의 출력을 받는 OR 회로(408)와, 신호 RA5, RA6을 받는 OR 회로(410)와, OR 회로(408, 410)의 출력을 받는 게이트 회로(412)와, 게이트 회로(412)의 출력을 받아 반전시키는 인버터(416)와, 인버터(416)의 출력에 따라세트되고 클럭 신호 CLK에 따라 리셋되는 SR 플립플롭 회로(418)를 포함한다.
게이트 회로(412)는 OR 회로(408)의 출력이 H 레벨이고, 또한 OR 회로(410)의 출력이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화시킨다.
신호 발생 회로(404)는 OR 회로(410, 406)의 출력을 받는 게이트 회로(414)와, 게이트 회로(414)의 출력을 받아 반전시키는 인버터(420)와, 인버터(420)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되는 SR 플립플롭 회로(422)를 더 포함한다. 게이트 회로(414)는 OR 회로(410)의 출력이 L 레벨이고, 또한, OR 회로(406)의 출력이 H 레벨인 것을 검출하여 출력을 L 레벨로 활성화시킨다.
신호 발생 회로(404)는 SR 플립플롭 회로(418)의 출력을 받는 직렬로 접속된 네 개의 클럭 인버터(424∼430)와, SR 플립플롭 회로(418, 422)의 출력과 클럭 인버터(430)의 출력을 받아 신호 B0SEL을 출력하는 3입력의 OR 회로(432)를 더 포함한다. 클럭 인버터(424, 428)는 클럭 신호 /CLK가 H 레벨일 경우에 활성화하여 반전 동작을 실행한다. 한편, 클럭 인버터(426, 430)는 클럭 신호 CLK가 H 레벨일 경우에 활성화하여 반전 동작을 실행한다.
도 12는 실시예 2의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.
도 12를 참조하면, 시각 t1에 있어서, 외부로부터 커맨드 SEN 및 어드레스O 0이 입력된다. 첫 회의 입력이므로 센스 앰프에 데이터는 유지되어 있지 않다. 이 때문에 실제로 워드선의 활성화가 행해진다. 즉, 워드선 중 워드선 WL00이 선택되어 H 레벨로 활성화된다.
그 후 실시예 1의 경우와 마찬가지로, 센스 앰프가 신호 SAEQ0에 따라 펄스 형상으로 이퀄라이즈되고, 신호 BLTG0이 L 레벨로부터 H 레벨로 활성화된 후에 센스 동작이 행해진다. 센스 동작이 완료되면, 커맨드 SEN에서 활성화된 워드선은 자동적으로 비활성화되고, 신호 BLEQ0은 활성화되는 것에 따라서 비트선쌍의 이퀄라이즈가 개시된다.
시각 t2에 있어서, 리드 커맨드 RD 및 어드레스00이 입력된다. 이에 따라, 컬럼 선택선 CSL0, CSL1, CSL2, CSL3이 순차적으로 활성화되어, 센스 앰프에 판독 유지되고 있는 데이터를 외부로 판독한다.
시각 t3에 있어서, 커맨드 SEN 및 어드레스00이 다시 입력된다.
이미 어드레스00에 대응하는 메모리셀의 데이터는 센스 앰프에 유지되어 있으므로, 로우 어드레스 비교부(8A)는 제어 회로(2A)에 대하여 신호 Ready를 활성화시킨다. 이 경우에 로우계의 동작은 필요가 없다.
시각 t4에 있어서, 리드 커맨드 RD 및 어드레스04가 입력된다. 컬럼 어드레스에 따라 컬럼 선택선 CSL4, CSL5, CSL6, CSL7이 순차적으로 활성화되어 센스 앰프에 유지된 데이터가 판독된다. 이상의 동작에 의해 외부로 출력 신호로서 데이터 Q0∼Q7이 출력된다.
계속해서 시각 t5에 있어서, 기록 동작을 실행하기 위해서 활성 커맨드 ACT 및 어드레스20이 입력된다. 메모리 블럭1은 비활성 상태이기 때문에, 로우 어드레스에 대응하는 워드선의 활성화가 행해진다. 즉, 워드선 WL20이 선택되어 L 레벨로부터 H 레벨로 활성화된다. 워드선의 활성화와 동시에 센스 앰프가 신호 SAEQ0에 의해서 펄스 형상으로 이퀄라이즈되어, 신호 BLTG1에 따라 분리 게이트가 열린 후에 센스 동작이 행해진다.
다만, 센스 동작이 완료되어도 버스트 기록이 실행되기 때문에 H 레벨로 활성화된 워드선 WL20은 활성화 상태를 유지한다.
시각 t6에 있어서, 라이트 커맨드 WRT 및 어드레스00이 입력된다. 그리고, 기록 데이터 D0∼D3이 외부로부터 순차적으로 인가된다. 따라서, 워드선 WL20 및 컬럼 선택선 CSL0, CSL1, CSL2, CSL3으로 지정되는 메모리셀에 순차적으로 데이터가 기록된다.
시각 t7에 있어서, 외부로부터 활성 커맨드 ACT 및 어드레스20이 입력된다.
그러나, 메모리 블럭 BLOCK1은 워드선 WL20이 활성화 상태에 있고 기록 동작을 실행하고 있는 도중이기 때문에, 다른 워드선을 활성화할 수는 없다. 그래서, 로우 어드레스 비교부(8A)는 제어 회로(2A)에 대하여 IntBUSY를 출력한다. 또한, 현재 버스트 동작 중이기 때문에, 프리차지 동작도 실시할 수는 없다. 따라서, 외부로부터 활성 커맨드 ACT를 인가하여도, 내부 동작으로서는 NOP(No Operation)으로 된다. 이 경우 외부의 메모리 제어 장치(9)에 대해서는 신호 BUSY에 의해서 그 취지가 통지된다.
시각 t8에 있어서, 재차 외부로부터 활성 커맨드 ACT와 어드레스21이 입력된다. 메모리 블럭 BLOCK1은 아직 워드선 WL20이 활성화 상태에 있으므로, 시각 t7의 경우와 마찬가지로 로우 어드레스 비교부(8A)는 신호 IntBUSY를 출력한다. 다만, 버스트 동작은 종료되고 있으므로, 반도체 기억 장치 내부에서는 프리차지 동작이 개시된다.
시각 t9에 있어서, 다시 활성 커맨드 ACT 및 어드레스21이 입력된다. 메모리 블럭 BLOCK1은 비활성 상태에 있기 때문에, 워드선 WL21의 활성화가 행해진다.
시각 t10에 있어서, 라이트 커맨드 WRT 및 어드레스00이 입력된다. 그러면, 워드선 WL21 및 컬럼 선택선 CSL0, CSL1, CSL2, CSL3에 의해서 지정되는 메모리셀에 순차적으로 데이터가 기록된다.
시각 t11에 있어서, 커맨드 SEN 및 어드레스00이 입력된다. 이 경우에는, 이미 센스 앰프에 데이터가 판독되어 있으므로, 로우 어드레스 비교부(8A)는 신호 Ready에 의해서 커맨드의 접수를 통지한다. 로우계를 동작시킬 필요 없이, 즉시 판독 커맨드의 접수가 가능해진다.
시각 t12에 있어서, 리드 커맨드 RD 및 어드레스08이 입력된다.
따라서, 컬럼 선택선 CSL8, CSL9, CSLA, CSLB가 순차적으로 활성화되어 센스 앰프에 유지되어 있는 데이터를 판독한다.
이상 설명한 바와 같이, 실시예 2의 반도체 기억 장치는 내부에 로우 어드레스 비교부를 구비하여 로우 어드레스의 관리를 행한다. 따라서, 칩셋 등의 메모리 제어 장치 측에서 로우 어드레스를 관리할 필요가 없어진다. 그 때문에, 칩셋 측의 로우 어드레스의 관리 능력에 의해서, 유효 데이터를 유지하고 있는 센스 앰프가 비활성화되지 않고도 반도체 기억 장치로서 최대한의 퍼포먼스를 발휘할 수 있게 된다.
또, 이들의 로우 어드레스 정보를 메모리 장치 내부에서 관리하는 경우에는,워드선의 활성화가 실제로 필요한 경우와 불필요한 경우에는, 판독이나 기록에 필요하게 되는 시간이 달라진다. 이것을 외부로 통지하는 기능이 별도로 필요하게 된다. 칩셋은 CPU로부터의 액세스 요구가 있었을 경우에, 해당 어드레스의 워드선이 활성화되어 있는지 여부를, 칩셋 자신의 레지스터로 판단하는 것이 아니라 메모리로부터의 신호를 바탕으로 판단하는 것으로 된다. 이에 따라, 칩셋 측이 메모리의 워드선의 활성화/비활성화의 제어 관리를 할 필요가 없어져, 메모리 측에서 알맞은 워드선 제어를 실행할 수 있다.
또한, 실시예 2의 반도체 기억 장치에서는, 워드선의 활성화 회수가 적고 또 비트선쌍의 충방전도 적어지므로, 소비 전력도 감소시키는 것이 가능해진다.
(실시예 3)
반도체 기억 장치에 있어서, 제어의 간단함과 고속 동작의 밸런스가 중요하다. 제어를 간단히 하기 위해서, 기록을 위한 워드선의 활성화를 실행하고 있는 동안에는, 같은 뱅크에 대한 로우계의 동작은 행할 수 없다고 하는 종래의 SDRAM의 제어 방법을 지켜야 하는 경우도 있다. 이러한 경우에도, 판독용의 워드선의 활성화의 고속화를 도모하는 것은 가능하다.
도 13은 실시예 3의 반도체 기억 장치의 메모리셀 어레이의 배치를 나타낸 도면이다.
도 13을 참조하면, 메모리 블럭으로서, BLOCK0, BLOCK1이 대표적으로 나타내어지고, 메모리 블럭 BLOCK0과 메모리 블럭 BLOCK1 사이에는 대응하는 비트선 끼리를 신호 ARTG01에 따라 접속하는 스위치 어레이 SW가 배치되어 있다.
다른 부분의 구성은 도 2에서 설명한 배치와 마찬가지이므로 설명은 반복하지 않는다.
도 14는 메모리셀 어레이의 상세한 구성을 나타낸 회로도이다.
도 14를 참조하면, 메모리 블럭 BLOCK0은 메모리셀 어레이 MA#00, MA#01과, 메모리셀 어레이 MA#00과 메모리셀 어레이 MA#01 사이에 배치되어 이들의 메모리셀 어레이에 공유되는 센스 앰프대 SAB#0을 포함한다. 메모리 블럭 BLOCK1은 메모리셀 어레이 MA#10, MA#11과, 메모리셀 어레이 MA#10과 MA#11 사이에 배치되어 이들의 메모리셀 어레이에 공유되는 센스 앰프대 SAB#1을 포함한다. 센스 앰프대 SAB#0은 도 3에서 설명한 구성과 마찬가지의 구성을 가지므로 설명은 반복하지 않는다. 센스 앰프대 SAB#1의 구성도, 센스 앰프대 SAB#0과 마찬가지이므로 설명은 반복하지 않는다.
또, 센스 앰프대 SAB#1은 블럭 BLOCK1에 대응하는 제어 신호가 블럭 BLOCK0에 대응하는 제어 신호 대신에 인가되는 점은 다르다.
스위치 어레이 SW는 메모리셀 어레이 MA#01과 메모리셀 어레이 MA#10 사이에 배치된다.
스위치 어레이 SW는 비트선쌍 BL10, /BL10과 비트선쌍 BL20, /BL20을 접속하는 접속 회로(450)와, 비트선쌍 BL11, /BL11과 비트선쌍 BL21, /BL21을 접속하는 접속 회로(451)를 포함한다.
접속 회로(450)는 비트선 BL10과 비트선 BL20 사이에 접속되는 N 채널 MOS트랜지스터(460)와, 비트선 /BL10과 비트선 /BL20 사이에 접속되는 N 채널 MOS 트랜지스터(461)를 포함하고, 접속 회로(451)는 비트선 BL11과 비트선 BL21 사이에 접속되는 N 채널 MOS 트랜지스터(462)와, 비트선 /BL11과 비트선 /BL21 사이에 접속되는 N 채널 MOS 트랜지스터(463)를 포함한다. N 채널 MOS 트랜지스터(460∼463)는 모두 게이트로 신호 ARTG01을 받는다.
도 15는 실시예 3에서 이용되는 센스 앰프 제어 회로(5B)의 구성을 나타내는 블럭도이다.
도 15를 참조하면, 센스 앰프 제어 회로(5B)는 신호 ACT0, SEN0, PRE0, PALL에 따라 로우 어드레스를 인에이블 상태로 하는 신호 RAE와 비트선의 이퀄라이즈를 지시하는 신호 BLEQ를 출력하고, 또한, 기준 타이밍 신호 ACTD1∼ACTD3, SEND1∼SEND7, ACTSEN, ACTSEND1∼ACTSEND3, PRED1, PALLD1, PALLD2, PCD1을 출력하는 기준 타이밍 발생부(502)를 포함한다.
센스 앰프 제어 회로(5B)는 신호 S0, /S0, SAEQ0, S1, /S1, SAEQ1을 출력하는 센스 앰프 제어부(504)와, 로우 어드레스 신호 /RA4 및 클럭 선택 신호 B0SEL, B1SEL 및 기준 타이밍 발생부의 출력에 따라 비트선에 마련된 분리 게이트의 제어를 실행하기 위한 신호 ARTG01, BLTG0∼BLTG3을 출력하는 분리 게이트 제어부(506)와, 신호 RD0, WRT0, IADDRESS에 따라 신호 CAE, IOSW0, IOSW1, B0SEL, B1SEL을 출력하는 IOSW 제어부(508)를 더 포함한다.
도 16은 도 15에 있어서의 기준 타이밍 발생부(502)의 구성을 나타낸 회로도이다.
도 16을 참조하면, 기준 타이밍 발생부(502)는 신호 ACT0을 지연시켜 신호 ACTD1을 출력하는 지연 회로(510)와, 신호 ACTD1을 지연시켜 신호 ACTD2를 출력하는 지연 회로(512)와, 신호 ACTD2를 지연시켜 신호 ACTD3을 출력하는 지연 회로(514)와, 신호 ACTD3을 지연시키는 지연 회로(516)를 포함한다.
기준 타이밍 발생부(502)는 신호 SEN0을 지연시켜 신호 SEND1을 출력하는 지연 회로(520)와, 신호 SEND1을 지연시켜 신호 SEND2를 출력하는 지연 회로(522)와, 신호 SEND2를 지연시켜 신호 SEND3을 출력하는 지연 회로(524)와, 신호 SEND3을 지연시키는 지연 회로(526)를 더 포함한다.
기준 타이밍 발생부(502)는 신호 ACT0과 신호 SEN0을 받아 신호 ACTSEN을 출력하는 OR 회로(530)와, 신호 ACTD1과 신호 SEND1을 받아 신호 ACTSEND1을 출력하는 OR 회로(532)와, 신호 ACTD2와 신호 SEND2를 받아 신호 ACTSEND2를 출력하는 OR 회로(534)와, 신호 ACTD3과 신호 SEND3을 받아 신호 ACTSEND3을 출력하는 OR 회로(536)와, 지연 회로(516, 526)의 출력을 받아 신호 SEND4를 출력하는 OR 회로(538)를 더 포함한다.
기준 타이밍 발생부(502)는 신호 SEND4를 지연시켜 신호 SEND5를 출력하는 지연 회로(540)와, 신호 SEND5를 지연시켜 신호 SEND6을 출력하는 지연 회로(542)와, 신호 SEND6을 지연시켜 신호 SEND7을 출력하는 지연 회로(544)를 더 포함한다.
기준 타이밍 발생부(502)는 신호 PRE0을 지연시켜 신호 PRED1을 출력하는 지연 회로(546)와, 신호 PALL을 지연시켜 신호 PALLD1을 출력하는 지연 회로(552)와, 신호 PALLD1을 지연시켜 신호 PALLD2를 출력하는 지연 회로(554)와, 신호 PRE0과신호 PALL을 받아 신호 PC를 출력하는 OR 회로(548)와, 신호 PC를 받아 지연시켜 신호 PCD1을 출력하는 지연 회로(550)를 포함한다.
기준 타이밍 발생부(502)는 신호 PALL과 신호 PRE0을 받는 OR 회로(556)와, 신호 ACTD1에 따라 세트되고 OR 회로(556)의 출력에 따라 리셋되는 SR 플립플롭 회로(558)와, 신호 SEND1에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(560)와, SR 플립플롭 회로(558, 560)의 출력을 받아 신호 RAE를 출력하는 OR 회로(562)를 더 포함한다.
기준 타이밍 발생부(502)는 신호 SEND7과 신호 PCD1을 받는 OR 회로(564)와, OR 회로(564)의 출력에 따라 세트되고 신호 ACTSEN에 따라 리셋되어 신호 BLEQ를 출력하는 SR 플립플롭 회로(566)를 더 포함한다.
도 16의 회로에서 발생되는 주요한 신호 RAE를 설명한다.
신호 RAE는 활성 커맨드에 따라 출력되는 신호 ACTD1에 의해 활성화되어 프리차지 커맨드가 입력되면 비활성화된다. 한편, 커맨드 SEN이 입력되면, 소정의 지연 시간 경과 후 신호 SEND1의 활성화에 따라 신호 RAE는 활성화되고, 소정 시간 경과하면 신호 SEND7에 따라 플립플롭 회로(560)가 리셋되므로 신호 RAE는 비활성화된다. 이 신호 RAE의 활성 기간에 의해서 워드선의 활성화 타이밍이 규정된다.
이와 같이, 기준 타이밍 발생부(502)는 신호 ACT0, SEN0, PRE0, PALL을 지연시키는 복수의 지연 회로의 출력의 조합에 의해서, 로우계의 동작 기준 타이밍을 발생시키고 있다.
도 17은 도 15에 있어서의 센스 앰프 제어부(504)의 구성을 나타내는 회로도이다.
도 17을 참조하면, 센스 앰프 제어부(504)는 도 14의 센스 앰프대 SAB#0의 제어를 실행하기 위해서 신호 S0, /S0, SAEQ0을 출력하는 센스 앰프 제어 신호 발생 회로(570)와, 센스 앰프대 SAB#1의 제어를 실행하기 위해서 신호 S1, /S1, SAEQ1을 출력하는 센스 앰프 제어 신호 발생 회로(571)를 포함한다.
센스 앰프 제어 신호 발생 회로(570)는 신호 B1SEL, SEND6을 받는 NAND 회로(574)와, NAND 회로(574)의 출력을 받아 반전시키는 인버터(576)와, 신호 SEND4에 따라 세트되고 신호 SEND5에 따라 리셋되는 SR 플립플롭 회로(572)와, 신호 B1SEL과 SR 플립플롭 회로(572)의 출력을 받는 NAND 회로(578)와, NAND 회로(578)의 출력을 받아 반전시키는 인버터(580)와, 신호 PALLD1에 따라 세트되고 신호 PALLD2에 따라 리셋되는 SR 플립플롭 회로(582)와, 인버터(580)의 출력과 SR 플립플롭 회로(582)의 출력을 받는 OR 회로(584)와, 인버터(576)의 출력에 따라 세트되고 OR 회로(584)의 출력에 따라 리셋되는 SR 플립플롭 회로(586)를 포함한다.
센스 앰프 제어 신호 발생 회로(570)는 신호 ACTSEND3, B0SEL을 받는 NAND 회로(588)와, NAND 회로(588)의 출력을 받아 반전시키는 인버터(590)와, 신호 ACTSEN에 따라 세트되고 신호 ACTSEND2에 따라 리셋되는 SR 플립플롭 회로(592)와, 신호 B0SEL과 SR 플립플롭 회로(592)의 출력을 받는 NAND 회로(594)와, NAND 회로(594)의 출력을 받아 반전시키는 인버터(596)와, SR 플립플롭 회로(582)의 출력과 인버터(596)의 출력을 받는 OR 회로(598)와, 인버터(590)의 출력에 따라 세트되고 OR 회로(598)의 출력에 따라 리셋되는 SR 플립플롭 회로(600)를 더 포함한다.
센스 앰프 제어 신호 발생 회로(570)는 SR 플립플롭 회로(586, 600)의 출력을 받는 OR 회로(602)와, OR 회로(602)의 출력에 따라 신호 S0, /S0을 구동하는 구동 회로(604)와, OR 회로(584, 598)의 출력을 받아 신호 SAEQ0을 출력하는 OR 회로(606)를 더 포함한다.
센스 앰프 제어 신호 발생 회로(571)는, 센스 앰프 제어 신호 발생 회로(570)의 구성에 있어서, 신호 B1SEL 대신 신호 B0SEL을 받고, 신호 B0SEL 대신 신호 B1SEL을 받으며, 신호 S0, /S0, SAEQ0 대신 신호 S1, /S1, SAEQ1을 출력하는 점이 다르지만, 내부의 구성에 대해서는 센스 앰프 제어 신호 발생 회로(570)와 마찬가지이므로 설명은 반복하지 않는다.
이와 같이, 센스 앰프 제어부(504)는 블럭 선택 신호로 지정된 메모리 블럭에 대하여, 기준 타이밍 발생부(502)로부터 인가되는 동작 기준 타이밍에 근거해서 센스 앰프의 이퀄라이즈, 활성화, 비활성화의 제어를 실행한다.
도 18은 도 15에 있어서의 분리 게이트 제어부(506)의 구성을 나타낸 회로도이다.
도 18을 참조하면, 분리 게이트 제어부(506)는 메모리 블럭 BLOCK0의 분리 게이트의 제어를 실행하기 위해서 신호 BLTG0, BLTG1을 출력하는 신호 발생 회로(610)와, 메모리 블럭 BLOCK1의 분리 게이트의 제어를 실행하기 위해서 신호 BLTG2, BLTG3을 출력하는 신호 발생 회로(612)와, 메모리 블럭 BLOCK0, BLOCK1의 사이에 배치되는 스위치 어레이의 제어를 실행하기 위해서 신호 ARTG01을 출력하는 신호 발생 회로(614)를 포함한다.
신호 발생 회로(610)는 신호 ACTD2, B0SEL, RA4를 받는 3입력의 NAND 회로(620)와, NAND 회로(620)의 출력을 받아 반전시키는 인버터(622)와, 인버터(622)의 출력에 따라 세트되어 신호 PCD1에 따라 리셋되는 SR 플립플롭 회로(624)를 더 포함한다.
신호 발생 회로(610)는 신호 SEND2, B0SEL, RA4를 받는 3입력의 NAND 회로(626)와, NAND 회로(626)의 출력을 받아 반전시키는 인버터(628)와, 인버터(628)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(630)를 더 포함한다.
신호 발생 회로(610)는 신호 SEND4, B0SEL이 모두 H 레벨이고, 신호 RA4가 L 레벨일 때에 출력을 L 레벨로 활성화하는 게이트 회로(632)와, 게이트 회로(632)의 출력을 받아 반전시키는 인버터(634)와, 인버터(634)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(636)를 더 포함한다. 신호 발생 회로(610)는 신호 SEND5, B1SEL을 받는 NAND 회로(638)와, NAND 회로(638)의 출력을 받아 반전시키는 인버터(640)와, 인버터(640)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭(642)과, SR 플립플롭 회로(624, 630, 636, 642)의 출력을 받아 신호 BLTG1을 출력하는 4입력의 OR 회로(643)를 더 포함한다.
신호 발생 회로(610)는 신호 ACTD2, B0SEL이 H 레벨이고, 또한 신호 RA4가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(644)와, 게이트 회로(644)의 출력을 받아 반전시키는 인버터(646)와, 인버터(646)의 출력에 따라 세트되고 신호 PCD1에 따라 리셋되는 SR 플립플롭 회로(648)를 더 포함한다.
신호 발생 회로(610)는 신호 SEND2, B0SEL이 H 레벨이고, 또한 신호 RA4가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(650)와, 게이트 회로(650)의 출력을 받아 반전시키는 인버터(652)와, 인버터(652)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(654)와, SR 플립플롭 회로(648, 654)의 출력을 받아 신호 BLTG0을 출력하는 OR 회로(656)를 더 포함한다.
신호 발생 회로(612)는 신호 ACTD2, B1SEL이 H 레벨이고, 또한 신호 RA4가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(660)와, 게이트 회로(660)의 출력을 받아 반전시키는 인버터(662)와, 인버터(662)의 출력에 따라 세트되고 신호 PCD1에 따라 리셋되는 SR 플립플롭 회로(664)를 더 포함한다.
신호 발생 회로(612)는 신호 SEND2, B1SEL이 H 레벨이고, 또한 신호 RA4가 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(666)와, 게이트 회로(666)의 출력을 받아 반전시키는 인버터(668)와, 인버터(668)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(670)를 더 포함한다.
신호 발생 회로(612)는 신호 SEND4, B1SEL, RA4를 받는 NAND 회로(672)와, NAND 회로(672)의 출력을 받아 반전시키는 인버터(674)와, 인버터(674)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(676)를 더 포함한다.
신호 발생 회로(612)는 신호 SEND5, B0SEL을 받는 NAND 회로(678)와, NAND 회로(678)의 출력을 받아 반전시키는 인버터(680)와, 인버터(680)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(682)와, SR 플립플롭회로(664, 670, 676, 682)의 출력을 받아 신호 BLTG2를 출력하는 4입력의 OR 회로(684)를 더 포함한다.
신호 발생 회로(612)는 신호 ACTD2, B1SEL, RA4를 받는 3입력의 NAND 회로(686)와, NAND 회로(686)의 출력을 받아 반전시키는 인버터(688)와, 인버터(688)의 출력에 따라 세트되고 신호 PCD1에 따라 리셋되는 SR 플립플롭 회로(690)와, 신호 SEND2, B1SEL, RA4를 받는 3입력의 NAND 회로(692)와, NAND 회로(692)의 출력을 받아 반전시키는 인버터(694)와, 인버터(694)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(696)와, SR 플립플롭 회로(690, 696)의 출력을 받아 신호 BLTG3을 출력하는 OR 회로(698)를 더 포함하다.
신호 발생 회로(614)는 신호 SEND4, B0SEL을 받는 NAND 회로(700)와, NAND 회로(700)의 출력을 받아 반전시키는 인버터(702)와, 인버터(702)의 출력에 따라 세트되고 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(704)와, 신호 SEND4, B1SEL을 받는 NAND 회로(706)와, NAND 회로(706)의 출력을 받아 반전시키는 인버터(708)와, 인버터(708)의 출력에 따라 세트되어 신호 SEND7에 따라 리셋되는 SR 플립플롭 회로(707)와, SR 플립플롭 회로(707, 704)의 출력을 받아 신호 ARTG01을 출력하는 OR 회로(709)를 포함한다.
신호 BLTG0, BLTG3은 인접하는 메모리 블럭으로 센스 앰프에 유지된 데이터를 전송하는 경우의 제어에는 관계하지 않는다.
한편, 신호 BLTG1은 인접 블럭으로의 센스 앰프의 유지 데이터를 전송하기위한 제어에 관련하고 있다. 따라서, 신호 BLTG0이 발생하는 회로 구성에 대응하는 회로에 부가하여, 신호 BLTG1을 발생시키기 위해서, 게이트 회로(632), 인버터(634), SR 플립플롭 회로(636)와 NAND 회로(638), 인버터(640), SR 플립플롭 회로(642)가 마련되어 있다.
신호 BLTG2도 마찬가지로 센스 앰프에 유지된 데이터를 인접 메모리 블럭으로 전송하는 제어에 관련된다. 따라서, 신호 BLTG3을 발생시키는 회로 구성에 대응하는 회로에 더하여, NAND 회로(672, 678), 인버터(674, 680) 및 SR 플립플롭 회로(676, 682)가 신호 BLTG2를 발생시키기 위해서 부가되어 있다.
도 19는 도 15에 있어서의 IOSW 제어부(508)의 구성을 나타내는 회로도이다.
도 19를 참조하면, IOSW 제어부(508)는 로우 어드레스 신호 RA5, RA6에 따라 블럭을 선택하기 위한 신호 B0SEL, B1SEL을 출력하는 신호 발생 회로(710)와, 신호 WRT0, RD0에 따라 컬럼 디코더를 활성화시키기 위한 신호 CAE 및 버스트 동작에 대응하는 펄스 형상으로 활성화되는 신호 WIOSW, RIOSW를 출력하는 신호 발생 회로(712)와, 신호 IOSW0, IOSW1을 출력하는 신호 발생 회로(714)를 포함한다.
신호 발생 회로(710)는 신호 RA5, RA6을 받는 OR 회로(720)와, OR 회로(720)의 출력을 받아 반전시키는 인버터(722)와, 인버터(722)의 출력과 신호 ACTSEN을 받는 NAND 회로(724)와, NAND 회로(724)의 출력을 받아 반전시키는 인버터(726)와, 인버터(726)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되는 SR 플립플롭 회로(728)를 포함한다.
신호 발생 회로(710)는 SR 플립플롭 회로(728)의 출력을 받는 직렬로 접속된클럭 인버터(730∼736)와, SR 플립플롭 회로(728)의 출력과 클럭 인버터(736)의 출력을 받아 신호 B0SEL을 출력하는 OR 회로(738)를 더 포함한다.
클럭 인버터(730, 734)는 클럭 신호 /CLK의 활성화에 따라 반전 동작을 실행한다. 또한, 클럭 인버터(732, 736)는 클럭 신호 CLK의 활성화에 응하여 반전 동작을 실행한다.
신호 발생 회로(710)는 신호 RA5가 H 레벨이고, 또한, 신호 RA6이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(740)와, 게이트 회로(740)의 출력을 받아 반전시키는 인버터(742)와, 인버터(742)의 출력과 신호 ACTSEN을 받는 NAND 회로(744)와, NAND 회로(744)의 출력을 받아 반전시키는 인버터(746)와, 인버터(746)의 출력에 따라 세트되고 클럭 신호 CLK에 따라 리셋되는 SR 플립플롭 회로(748)를 더 포함한다.
신호 발생 회로(710)는 SR 플립플롭 회로(748)의 출력을 받는 직렬로 접속된 클럭 인버터(750∼756)와, SR 플립플롭 회로(748)의 출력과 클럭 인버터(756)의 출력을 받아 신호 B1SEL을 출력하는 OR 회로(758)를 더 포함한다.
클럭 인버터(750, 754)는 클럭 신호 /CLK의 활성화에 따라 반전 동작을 실행한다. 또한, 클럭 인버터(752, 756)는 클럭 신호 CLK의 활성화에 따라 반전 동작을 실행한다.
신호 발생 회로(712)는 신호 WRT0에 따라 버스트 동작에 대응하는 펄스 신호를 발생하는 펄스 발생 회로(760)와, 신호 RD0에 따라 버스트 동작에 대응하는 펄스 신호를 발생하는 펄스 발생 회로(762)와, 펄스 발생 회로(760)로부터 신호 WCSL을 받고 펄스 발생 회로(762)로부터 신호 RCSL을 받아 신호 CAE를 컬럼 디코더(4)에 대하여 출력하는 OR 회로(764)와, 펄스 발생 회로(760, 762)로부터 각각 신호 INBURSTW, INBURSTR를 받는 OR 회로(766)와, OR 회로(766)의 출력과 신호 B0SEL을 받는 NAND 회로(768)와, NAND 회로(768)의 출력을 받아 반전시켜 신호 INBURST0을 출력하는 인버터(770)와, OR 회로(766)의 출력과 신호 B1SEL을 받는 NAND 회로(772)와, NAND 회로(772)의 출력을 받아 반전시켜 신호 INBURST1을 출력하는 인버터(774)를 포함한다.
펄스 발생 회로(762)는 신호 RD0을 받는 직렬로 접속된 여섯 개의 클럭 인버터(780∼790)와, 신호 RD0에 따라 세트되고 클럭 인버터(790)의 출력에 따라 리셋되어 신호 INBURSTR를 출력하는 SR 플립플롭 회로(794)를 포함한다. 클럭 인버터(780, 784, 788)는 클럭 신호 CLK에 따라 활성화하여 반전 동작을 실행한다. 클럭 인버터(782, 786, 790)는 클럭 신호 /CLK에 따라 활성화되어 반전 동작을 실행한다.
펄스 발생 회로(762)는 클럭 인버터(780, 784, 788)의 출력과 신호 RD0을 받는 4입력의 OR 회로(792)와, OR 회로(792)의 출력을 받는 직렬로 접속된 지연 회로(796, 798, 800, 804)와, 지연 회로(796)의 출력에 따라 세트되고 지연 회로(800)의 출력에 따라 리셋되어 신호 RCSL을 출력하는 SR 플립플롭 회로(802)와, 지연 회로(798)의 출력에 따라 세트되고 지연 회로(804)의 출력에 따라 리셋되어 신호 RIOSW를 출력하는 SR 플립플롭 회로(806)를 더 포함한다.
펄스 발생 회로(760)는 신호 RD0 대신 신호 WRT0을 받아 신호 INBURSTR,RCSL, RIOSW 대신 각각 신호 INBURSTW, WIOSW, WCSL을 출력하는 점이 펄스 발생 회로(762)와 다르지만, 내부의 구성은 펄스 발생 회로(762)와 마찬가지이므로 설명은 반복하지 않는다.
신호 발생 회로(714)는 신호 ACTSEN, B0SEL을 받는 NAND 회로(810)와, NAND 회로(810)의 출력을 받아 반전시키는 인버터(812)와, 신호 INBURST0, RIOSW가 H 레벨이고, 또한 인버터(812)의 출력이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화하는 게이트 회로(814)와, 게이트 회로(814)의 출력을 받아 반전시키는 인버터(816)를 포함한다.
신호 발생 회로(714)는 신호 ACTSEN, B1SEL을 받는 NAND 회로(818)와, NAND 회로(818)의 출력을 받아 반전시키는 인버터(820)와, 신호 INBURST1, RIOSW 및 인버터(820)의 출력을 받는 3입력의 NAND 회로(822)와, NAND 회로(822)의 출력을 받아 반전시키는 인버터(824)를 더 포함한다.
신호 발생 회로(714)는 신호 INBURST0, WIOSW를 받는 NAND 회로(826)와, NAND 회로(826)의 출력을 받아 반전시키는 인버터(828)와, 인버터(816, 824, 828)의 출력을 받아 신호 IOSW0을 출력하는 3입력의 OR 회로(830)를 더 포함한다.
신호 발생 회로(714)는 신호 ACTSEN, B1SEL을 받는 NAND 회로(832)와, NAND 회로(832)의 출력을 받아 반전시키는 인버터(834)와, 신호 INBURST1, RIOSW가 모두 H 레벨이고, 또한 인버터(834)의 출력이 L 레벨인 것을 검출하여 출력을 L 레벨로 활성화시키는 게이트 회로(836)와, 게이트 회로(836)의 출력을 받아 반전시키는 인버터(838)를 더 포함한다.
신호 발생 회로(714)는 신호 ACTSEN, B0SEL을 받는 NAND 회로(840)와, NAND 회로(840)의 출력을 받아 반전시키는 인버터(842)와, 신호 INBURST0, RIOSW 및 인버터(842)의 출력을 받는 3입력의 NAND 회로(844)와, NAND 회로(844)의 출력을 받아 반전시키는 인버터(846)를 더 포함한다.
신호 발생 회로(714)는 신호 INBURST1, WIOSW를 받는 NAND 회로(848)와, NAND 회로(848)의 출력을 받아 반전시키는 인버터(850)와, 인버터(838, 846, 850)의 출력을 받아 신호 IOSW1을 출력하는 3입력의 OR 회로(852)를 더 포함한다.
도 19의 회로에서 발생되는 주요한 신호를 설명한다.
신호 INBURSTR는 신호 RD0에 따라 발생되어, 버스트 길이의 기간 H 레벨로 되는 신호이다. 신호 RCSL, RIOSW는 신호 RD0에 따라 버스트 기간에 출력되는 데이터 수만큼 펄스 형상으로 활성화되는 신호이다.
마찬가지로, 신호 INBURSTW는 신호 WRT0에 따라 버스트 길이의 기간 동안 H 레벨이 되는 신호이다. 신호 WCSL, WIOSW는 신호 WRT0에 따라 발생되어 버스트 동작의 데이터 수만큼 펄스 형상으로 활성화되는 신호이다.
신호 IOSW0은 이하의 세 가지의 경우에 출력된다.
제 1 경우는 신호 INBURST0=H이고, 신호 RIOSW=H, 또한, 메모리 블럭 BLOCK0이 커맨드 ACT 또는 커맨드 SEN을 접수하고 있지 않은 경우이다.
제 2 경우는 신호 INBURST1=H이고, 신호 RIOSW=H, 또한, 메모리 블럭 BLOCK1이 커맨드 ACT 또는 커맨드 SEN을 접수한 경우이다.
제 3 경우는 신호 INBURST0=H이고, 또한 신호 WIOSW=H인 경우이다.
마찬가지로, 신호 IOSW1은 이하의 세 가지의 경우에 출력된다.
제 1 경우는 신호 INBURST1=H이고, 신호 RIOSW=H, 또한, 메모리 블럭 BLOCK1이 커맨드 ACT 또는 커맨드 SEN을 접수하고 있지 않은 경우이다.
제 2 경우는 신호 INBURST0=H이고, 신호 RIOSW=H, 또한, 메모리 블럭 BLOCK0이 커맨드 ACT 또는 커맨드 SEN을 접수한 경우이다.
제 3 경우는 신호 INBURST1=H, 또한, 신호 WIOSW=H인 경우이다.
이와 같이, 신호 IOSW0, IOSW1을 제어함으로써, 통상은 선택된 메모리 블록 측의 IOSW0, IOSW1 중 어느 하나가 활성화되어 출력이 행해지지만, 버스트 동작 중에 선택된 메모리 블럭에 대하여 커맨드 ACT 또는 커맨드 SEN이 입력된 경우에는, 인접하는 메모리 블록 측의 게이트 회로를 열어 데이터 출력을 계속한다.
도 20은 실시예 3의 반도체 기억 장치의 동작을 설명하기 위한 동작 파형도이다.
도 14, 도 20을 참조하면, 동일 메모리 블럭에 속하는 복수의 워드선으로부터 판독 동작이 행해지는 예를 설명한다. 또, 버스트 길이는 4클럭이라고 한다.
우선, 시각 t0의 초기 상태에서는, 신호 BLEQ는 H 레벨이다. 또한, 신호 SAEQ0, SAEQ1은 모두 L 레벨이다. 신호 BLTG0, BLTG1, BLTG2는 모두 L 레벨이다. 신호 S0, S1, /S0, /S1은 모두 전위 VBL(전원 전위 VDD의 2분의 1)이다.
시각 t1에 있어서, 커맨드 SEN 및 어드레스00이 입력된다. 따라서, 신호 BLEQ가 H 레벨로부터 L 레벨로 변화된다. 또한, 신호 SAEQ0이 펄스 형상으로, H 레벨로 활성화된다. 따라서, 도 14의 비트선 BL00, /BL00, BL01, /BL01은 하이 임피던스 상태로 된다. 센스 앰프(62, 63)는 초기화된다.
어드레스00에 대응하는 워드선 WL00이 H 레벨로 활성화되어, 메모리셀의 데이터가 비트선 BL00으로 판독된다. 그 후, 신호 BLTG0이 L 레벨로부터 H 레벨로 활성화되어, 비트선쌍의 전위를 센스 앰프(62, 63)로 전달한다.
그리고, 신호 S0, /S0이 각각 H 레벨, L 레벨로 활성화되어 센스 앰프(62, 63)에 있어서 비트선쌍의 전위차가 증폭된다.
메모리 블럭 BLOCK1에 포함되는 센스 앰프(62, 63)에는 유효한 데이터가 축적되어 있지 않기 때문에, 메모리 블럭 BLOCK0에 포함되는 센스 앰프(62, 63)에 의해서 증폭된 데이터가 메모리 블럭 BLOCK1에 포함되는 센스 앰프(62, 63)에 전송되는 동작이 시작된다.
신호 BLTG1, ARTG01이 L 레벨로부터 H 레벨로 활성화되어, 센스 앰프에 의해서 증폭된 비트선쌍의 전위가 메모리 블럭 BLOCK1 측으로 전달된다. 즉, 비트선 BL00의 전위는 비트선 BL10으로 전달되고, 또한 비트선 BL20으로 전달된다. 마찬가지로 비트선 /BL00의 전위는 우선 비트선 /BLl0으로 전달되고 계속해서 비트선 /BL20으로 전달된다.
그 후, 신호 SAEQ1이 펄스 형상으로, H 레벨로 활성화되어, 센스 앰프대 SAB#1에 포함되는 센스 앰프(62, 63)가 초기화된다. 그 후, 신호 BLTG2가 L 레벨로부터 H 레벨로 활성화되고, 신호 S1, /S1이 각각 H 레벨, L 레벨로 활성화되어, 비트선 BL20, /BL20의 전위차가 증폭된다. 이 전위는, 원래는 비트선 BL00, /BL00의 전위차이므로, 센스 앰프대 SAB#0의 센스 앰프(62)와 센스 앰프대 SAB#1의 센스앰프(62)는 같은 값을 유지하게 된다.
커맨드 SEN에 따라 활성화되었기 때문에, 워드선 WL00은 소정 시간이 경과하여 센스 앰프로 데이터가 판독되면, 자동적으로 L 레벨로 비활성화된다.
데이터의 전송이 완료되면, 신호 BLTG0, ARTG01, BLTG1, BLTG2는 L 레벨로 설정되고, 신호 BLEQ는 H 레벨로 설정된다.
이상의 동작이 시각 t1에 있어서의 커맨드 SEN의 입력에 따라 실행된다.
이들의 동작과 병행하여, 시각 t2로 되면, 외부로부터 커맨드 RD 및 어드레스00이 입력된다. 버스트 길이가 4이기 때문에, 컬럼 어드레스00∼03에 대응하는 데이터가 판독된다.
커맨드 RD의 입력에 따라 컬럼 선택선 CSL0이 H 레벨로 활성화되어 센스 앰프대 SAB#0, SAB#1의 센스 앰프(62)가 각각 로컬 IO선 LIO0, LIO1에 접속된다.
신호 IOSW0이 H 레벨로 되고, 로컬 IO선 LIO0이 글로벌 IO선 GIO에 접속되어, 센스 앰프대 SAB#0의 센스 앰프(62)의 데이터가 로컬 IO선 LIO0, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)로 전달된다.
계속해서 버스트 동작에 따라서, 컬럼 선택선 CSL1이 H 레벨로 활성화되고 센스 앰프대 SAB#0, SAB#1의 센스 앰프(63)가 각각 로컬 IO선 LIO0, LIO1에 접속된다.
신호 IOSW0이 H 레벨로 활성화되고, 로컬 IO선 LIO0이 글로벌 IO선 GIO에 접속되어, 센스 앰프대 SAB#0의 센스 앰프(63)의 데이터가 로컬 IO선 LIO0, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)에 전달된다.
시각 t3에 있어서, 커맨드 SEN 및 어드레스01이 입력된다. 따라서, 신호 BLEQ가 L 레벨로 설정되고, 신호 SAEQ0이 펄스 형상으로, H 레벨로 활성화된다. 비트선쌍의 이퀄라이즈가 정지되어, 센스 앰프는 초기화된다.
이 때, 판독 동작의 도중이므로, 데이터를 계속해서 판독할 필요가 있는 것에 관계없이 데이터를 유지하고 있던 메모리 블럭 BLOCK0의 센스 앰프(62, 63)는 초기화되어 버렸다. 그러나, 메모리 블럭 BLOCK0 측에 있는 센스 앰프(62, 63)의 데이터는 모두 시각 t2에 있어서 신호 ARTG01이 활성화되는 것에 의해 블럭 BLOCK1 측으로 전송되고 있으므로, 메모리 블럭 BLOCK1 측의 센스 앰프(62, 63)로부터 판독 동작을 계속할 수 있다.
버스트 동작에 따라서, 컬럼 선택선 CSL2가 H 레벨로 활성화되고, 도시되어 있지 않은 센스 앰프가 국부 IO선쌍에 접속된다.
신호 IOSW0 대신 신호 IOSW1이 H 레벨로 활성화되어 로컬 IO선 LIO1이 글로벌 IO선 GIO에 접속된다. 메모리 블럭 BLOCK1 측의 센스 앰프의 데이터가 로컬 IO선 LIO1, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)에 전달된다. 최초 2회의 신호 IOSW0의 펄스는 게이트 회로(814), 인버터(816)를 경유하여 OR 회로(830)로부터 출력되고, 계속되는 2회의 IOSW1의 펄스는 도중에서 메모리 블럭 BLOCK0에 활성 커맨드가 입력되는 것에 따라서 NAND 회로(844), 인버터(846)를 경유하여 OR 회로(852)로부터 출력된다.
또한, 계속하여 컬럼 선택선 CSL3, 신호 IOSW1이 H 레벨로 활성화되고, 도시되어 있지 않은 대응하는 센스 앰프의 데이터가 로컬 IO선 LIO1, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)로 전달된다.
워드선 관련의 동작도 시각 t1의 경우와 마찬가지로 실시된다. 우선 워드선 WL01이 H 레벨로 되어, 메모리셀의 데이터를 판독한다. 센스 앰프에 판독된 데이터를 전달하기 위해서 신호 BLTG0은 H 레벨로 된다. 신호 S0, /S0이 각각 H 레벨, L 레벨로 설정되어, 센스 앰프가 비트선쌍의 전위차를 증폭한다.
또한, 메모리 블럭 BLOCK0 측의 센스 앰프로부터 메모리 블럭 BLOCK1 측의 센스 앰프로의 데이터의 전송이 시각 t1에 있어서의 커맨드 SEN의 입력 시와 마찬가지로 실행된다. 우선 신호 ARTG01, BLTG1이 H 레벨로 설정되고, 신호 S1, /S1은 모두 전위 VBL로 설정된다. 그리고, 신호 SAEQ1이 펄스 형상으로, H 레벨로 활성화된다. 그 후, 신호 BLTG2가 H 레벨, 신호 S1, /S1이 각각 H 레벨, L 레벨로 설정되어, 메모리 블럭 BLOCK0으로부터 전송된 데이터를 센스 앰프대 SAB#1의 센스 앰프(62, 63)가 증폭하여 데이터 전송 완료 후 신호 BLTG0, ARTG01, BLTG1, BLTG2 및 워드선 W01은 L 레벨로, 신호 BLEQ는 H 레벨로 설정된다.
계속해서 시각 t4에 있어서, 리드 커맨드 RD 및 어드레스00이 입력된다.
전회와 다르게, 판독 동작의 마지막에 커맨드 SEN이 입력되지 않았으므로, 통상의 SDRAM과 마찬가지의 버스트 판독 동작이 일어난다. 즉, 컬럼 선택선 CSL0, CSL1, CSL2, CSL3이 순서대로, H 레벨의 펄스 형상으로 활성화된다. 그리고, 각 컬럼 선택선의 활성화에 대응하여 신호 IOSW0이 4회 펄스 형상으로 활성화된다. 로컬 IO선 LIO0이 글로벌 IO선 GIO에 접속되고, 센스 앰프대 SAB#0 내부의 센스 앰프(62, 63) 및 도시하지 않은 컬럼 선택선 CSL2, CSL3에 대응하는 센스 앰프의 데이터가 로컬 IO선 LIO0, 글로벌 IO선 GIO를 거쳐서 입출력 회로(14)에 전달된다.
시각 t5 이후는 기록 동작에 대하여 설명한다. 우선 커맨드 ACT 및 어드레스01이 입력된다.
시각 t1에 있어서의 커맨드 SEN에 따른 워드선 활성화와 마찬가지의 동작이 실시된다. 우선 워드선 WL01이 H 레벨로 활성화되어, 메모리셀의 데이터를 판독한다. 그리고, 신호 BLTG0이 H 레벨로 설정되어 신호 S0, /S0이 각각 H 레벨, L 레벨로 활성화되어 센스 앰프가 비트선쌍의 전위차를 증폭시킨다.
또한, 메모리 블럭 BLOCK0 측의 센스 앰프로부터 메모리 블럭 BLOCK1 측의 센스 앰프로의 데이터의 전송이 시각 t1의 경우와 마찬가지로 실행된다. 신호 ARTG01, BLTG1이 H 레벨로 설정되고, 신호 S1, /S1이 모두 전위 VBL로 설정되며, 신호 SAEQ1이 펄스 형상으로, H 레벨로 활성화된다.
그 후, 신호 BLTG2가 H 레벨, 신호 S1, /S1이 각각 H 레벨, L 레벨로 활성화되어 메모리 블럭 BLOCK0으로부터 전송된 데이터를 센스 앰프대 SAB#1 내부의 센스 앰프(62, 63, …)가 증폭하여, 데이터 전송 완료 후 신호 ARTG01, BLTG1, BLTG2는 L 레벨로 설정된다.
시각 t6에 있어서, 라이트 커맨드 WRT 및 어드레스04가 입력된다.
신호 IOSW0이 H 레벨로 설정되고, 컬럼 선택선 CSL4가 H 레벨로 활성화되어, 컬럼 선택선 CSL4에 대응하는 도시되어 있지 않은 센스 앰프가 글로벌 IO선 GIO, 로컬 IO선 LIO0을 거쳐서 데이터를 수취하고, 또한 메모리셀에 데이터가 기록된다.
이후, 버스트 동작에 의해서 컬럼 선택선 CSL5, CSL6, CSL7이 순서대로 H 레벨로 활성화되어, 각각 대응하는 컬럼 어드레스의 메모리셀에 데이터의 기록이 실행된다.
이상 설명한 바와 같이, 실시예 3에 따른 반도체 기억 장치를 사용한 경우에는, 판독 동작의 도중에도 로우 어드레스의 입력을 가능하게 하고 있기 때문에, 데이터의 실효 전송 레이트를 매우 높게 유지하는 것이 가능하다.
본 발명에 따른 반도체 기억 장치는 이론적으로 실효 전송 레이트를 높게 할 수 있는 방법을 제공하고 있음에도 불구하고 제어하는 쪽의 부담이 크기 때문에 최대의 효과를 발휘하고 있지 않은 종래의 기술에 비하여 큰 이점을 갖는다.
또한, 실시예 3에서는, 통상의 센스 앰프를 대피 데이터의 저장 장소로서 사용하고 있기 때문에, 레이아웃 면적의 증대가 적어 제조 비용면에서의 단점이 작게 억제된다고 하는 효과도 있다.
실시예 3의 반도체 기억 장치는 회로 추가에 따른 칩 면적의 증가가 거의 없기 때문에, 표준의 SDRAM으로서 이용하여도 비용면에서 불리하게 되지 않는다. 실시예 3에 기재한 기능이 유효하게 되는 특정한 커맨드를 판정하는 수단을 구비하면, 일반 시스템에서는 통상의 SDRAM 호환품으로서 동작시키는 것이 가능하다.
또한, 표준 메모리와 함께 제작 분할하는 것도 가능하다. 제작 분할 방법으로는, 웨이퍼 프로세스에 있어서의 금속 배선의 옵션, 레이저 트리머 등에 의한 프로그래밍 및 어셈블리 공정에서의 내부 패드의 전위 고정이나 장치의 특정 단자의 전위 고정 등을 이용한 동작 전환이 생각된다.
본 발명의 일 국면에 따른 반도체 기억 장치는, 워드선 활성화 지시가 될 때까지 센스 앰프로 판독한 데이터를 유지하고 있으므로, 유지하고 있는 데이터에 대해서는, 워드선의 활성화를 기다리지 않고서 고속으로 판독하는 것이 가능해진다.
본 발명의 다른 국면에 따른 반도체 기억 장치는, 워드선 활성화 지시가 될 때까지 센스 앰프에 판독한 데이터를 유지하고 있으므로, 유지하고 있는 데이터에 대해서는, 워드선의 활성화를 기다리지 않고 고속으로 판독하는 것이 가능해지고, 또한, 두 개의 센스 앰프 중 어느 하나로부터도 데이터 판독을 실행할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 반도체 기억 장치에 있어서,
    행렬 형상으로 배치되는 복수의 제 1 메모리셀 그룹, 제 1 비트선쌍 및 상기 제 1 비트선쌍에 교차하여 마련되는 제 1 워드선 그룹을 포함하는 제 1 메모리셀 어레이와,
    행렬 형상으로 배치되는 복수의 제 2 메모리셀 그룹, 제 2 비트선쌍 및 상기 제 2 비트선쌍에 교차하여 마련되는 제 2 워드선 그룹을 포함하는 제 2 메모리셀 어레이와,
    상기 제 1, 제 2 비트선쌍에 공유되는 센스 앰프를 포함하는 센스 앰프대와,
    상기 센스 앰프의 초기화, 상기 제 1, 제 2 비트선쌍의 초기화 및 상기 제 1, 제 2 워드선 그룹의 활성화를 제어하는 제어 회로를 구비하되,
    상기 제어 회로는, 제 1 커맨드에 따라서, 상기 제 1, 제 2 워드선 그룹 중 어느 하나의 워드선을 비활성 상태로부터 활성 상태로 천이시키는 타이밍 신호를 출력함과 동시에, 상기 제 1, 제 2 비트선쌍의 초기화를 해제하고, 또한 소정 기간 상기 센스 앰프를 초기화하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는, 상기 제 1, 제 2 워드선 그룹에 포함되는 어느 하나의 워드선이 비활성 상태로부터 활성 상태로 천이하여 상기 센스 앰프에 상기 제 1, 제 2 메모리셀 그룹으로부터의 데이터가 판독되면, 상기 제 1, 제 2 워드선 그룹에 포함되는 어느 하나의 워드선이 다음에 비활성 상태로부터 활성 상태로 천이될 때까지 상기 센스 앰프의 활성화 상태를 유지하고,
    상기 센스 앰프는, 판독된 상기 데이터를 상기 제 1, 제 2 워드선 그룹에 포함되는 어느 하나의 워드선이 다음에 비선택 상태로부터 선택 상태로 천이될 때까지 유지하는 반도체 기억 장치.
  3. 반도체 기억 장치에 있어서,
    제 1 메모리 블럭을 구비하되,
    상기 제 1 메모리 블럭은,
    행렬 형상으로 배치되는 복수의 제 1 메모리셀 그룹, 제 1 비트선쌍 및 상기 제 1 비트선쌍에 교차하여 마련되는 제 1 워드선 그룹을 포함하는 제 1 메모리셀 어레이와,
    행렬 형상으로 배치되는 복수의 제 2 메모리셀 그룹, 제 2 비트선쌍 및 상기 제 2 비트선쌍에 교차하여 마련되는 제 2 워드선 그룹을 포함하는 제 2 메모리셀 어레이와,
    상기 제 1, 제 2 비트선쌍에 공유되는 제 1 센스 앰프를 포함하는 제 1 센스 앰프대를 포함하되,
    제 2 메모리 블럭을 더 구비하고,
    상기 제 2 메모리 블럭은,
    행렬 형상으로 배치되는 복수의 제 3 메모리셀 그룹, 제 3 비트선쌍 및 상기 제 3 비트선쌍에 교차하여 마련되는 제 3 워드선 그룹을 포함하는 제 3 메모리셀 어레이와,
    행렬 형상으로 배치되는 복수의 제 4 메모리셀 그룹, 제 4 비트선쌍 및 상기 제 4 비트선쌍에 교차하여 마련되는 제 4 워드선 그룹을 포함하는 제 4 메모리셀 어레이와,
    상기 제 3, 제 4 비트선쌍에 공유되는 제 2 센스 앰프를 포함하는 제 2 센스 앰프대를 포함하고,
    상기 제 1, 제 2 메모리 블럭의 사이에 마련되어, 상기 제 2 비트선쌍과 제 3 비트선쌍을 접속하는 스위치 회로와,
    상기 제 1, 제 2 센스 앰프 및 상기 스위치 회로를 제어하여, 상기 제 1, 제 2 센스 앰프 사이에서 데이터 전송을 행하게 하는 제어 회로를 더 구비하는 반도체 기억 장치.
KR10-2002-0062633A 2002-02-20 2002-10-15 고속 판독이 가능한 반도체 기억 장치 KR100442225B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002043287 2002-02-20
JPJP-P-2002-00043287 2002-02-20

Publications (2)

Publication Number Publication Date
KR20030069775A KR20030069775A (ko) 2003-08-27
KR100442225B1 true KR100442225B1 (ko) 2004-07-30

Family

ID=27678405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0062633A KR100442225B1 (ko) 2002-02-20 2002-10-15 고속 판독이 가능한 반도체 기억 장치

Country Status (4)

Country Link
US (1) US20030156486A1 (ko)
KR (1) KR100442225B1 (ko)
DE (1) DE10246179A1 (ko)
TW (1) TW574693B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7330934B2 (en) * 2004-02-25 2008-02-12 Analog Devices, Inc. Cache memory with reduced power and increased memory bandwidth
KR101551775B1 (ko) * 2009-02-11 2015-09-10 삼성전자 주식회사 개선된 글로벌 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101143471B1 (ko) * 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US9870325B2 (en) * 2015-05-19 2018-01-16 Intel Corporation Common die implementation for memory devices with independent interface paths
CN115083471A (zh) * 2021-03-10 2022-09-20 华邦电子股份有限公司 半导体存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144058B1 (ko) * 1995-03-28 1998-08-17 문정환 시리얼 억세스 메모리 제어 회로
JP2002032985A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20030069775A (ko) 2003-08-27
DE10246179A1 (de) 2003-09-04
TW574693B (en) 2004-02-01
US20030156486A1 (en) 2003-08-21

Similar Documents

Publication Publication Date Title
JP4748828B2 (ja) 半導体記憶装置
US6314042B1 (en) Fast accessible semiconductor memory device
US5471430A (en) Test circuit for refresh counter of clock synchronous type semiconductor memory device
US5831924A (en) Synchronous semiconductor memory device having a plurality of banks distributed in a plurality of memory arrays
JP4424770B2 (ja) 半導体記憶装置
US6967885B2 (en) Concurrent refresh mode with distributed row address counters in an embedded DRAM
US7239566B2 (en) Semiconductor memory device and method of precharging global input/output lines thereof
US20040088475A1 (en) Memory device with column select being variably delayed
KR100790446B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치
US5970016A (en) Dynamic semiconductor memory device with banks capable of operating independently
US6717879B2 (en) Semiconductor memory device requiring refresh operation
US20090083479A1 (en) Multiport semiconductor memory device and associated refresh method
US6768692B2 (en) Multiple subarray DRAM having a single shared sense amplifier
US20120155200A1 (en) Memory device, memory system including the same, and control method thereof
US6449198B1 (en) Semiconductor memory device
US7289385B2 (en) Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method
US6021077A (en) Semiconductor memory device controlled in synchronous with external clock
US5715209A (en) Integrated circuit memory devices including a dual transistor column selection switch and related methods
US6847567B2 (en) Sense amplifier drive circuits responsive to predecoded column addresses and methods for operating the same
JP2001084762A (ja) 半導体メモリ装置
KR100442225B1 (ko) 고속 판독이 가능한 반도체 기억 장치
JP4740737B2 (ja) マルチ−ポートメモリ素子
US7215595B2 (en) Memory device and method using a sense amplifier as a cache
JP2001076482A (ja) 半導体記憶装置
KR100301039B1 (ko) 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee