JP4740737B2 - マルチ−ポートメモリ素子 - Google Patents

Description

本発明は、半導体メモリ設計技術に関し、特に、マルチ−ポートメモリ素子に関し、さらに詳細には、マルチ−ポートメモリ素子のグローバルデータバスに対する駆動方式に関する。

ＲＡＭをはじめとするほとんどのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセットが存在する）を備える。すなわち、チップセットとのデータ交換のための１つのポートだけを備えている。しかし、最近には、チップセットとメモリとの機能の区分けが曖昧になっており、チップセットとメモリとの統合が考慮されている。このような傾向に鑑みて、周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチ−ポートメモリ素子が要求されている。ところが、このようなマルチ−ポートメモリ素子を具現するためには、複数のポートのうち、どのポートでもすべてのメモリセルに対するアクセスが可能でなければならない。

これに、本発明の出願人は、マルチ−ポートメモリ素子の構造を提案したことがある（２００３年１２月１７日付で出願された大韓民国特許出願第２００３−９２３７５号参照）。

図１は、大韓民国特許出願第２００３−９２３７５号による２５６Ｍマルチ−ポートＤＲＡＭの構造を示した図である。

図１に示すように、提案された２５６Ｍマルチ−ポートＤＲＡＭは、それぞれ複数のメモリセルとローデコーダＲＤＥＣとを含み、コア領域を４分割している各四分面に一定の個数だけロー方向（図面では左右方向）に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置されて印加されたコマンド、アドレスなどを用いて、内部コマンド信号、内部アドレス信号、制御信号を生成し、メモリ素子をなす各構成要素の動作を仲裁するための仲裁部１００と、各四分面の端部に配置されて、それぞれ異なるターゲットデバイスと独立的な通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置されて、並列データ送信を行うための第１ないし第４のグローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤと、ロー方向に隣接した２つのグローバルデータバス間に配置されて、２つのグローバルデータバスを選択的に接続するための第１及び第２のグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと、各バンクのカラム方向（図面では上下方向）に配置されて、バンク内部のデータ送信を行うための複数のトランスファーバスＴＢと、カラム方向に隣接した２つのバンク間に配置されて、２つのバンクのそれぞれのトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと、当該バンクが属した四分面のグローバルデータバスとの間に配置されて、各トランスファーバスＴＢと、当該グローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートと、そのポートが属した四分面のグローバルデータバスとの間に配置されて、当該ポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸとを備える。

以下、上記のような２５６Ｍマルチ−ポートＤＲＡＭの細部構成を説明する。

１６個のバンクｂａｎｋ０〜ｂａｎｋ１５の各々は、１６Ｍ（８ｋロー×２ｋカラム）のＤＲＡＭセルとローデコーダＲＤＥＣとを含み、各バンクの内部には通常のＤＲＡＭコア領域で必須のビットライン感知増幅器、イコライザなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面（左側の上）には、バンク０、バンク２、バンク４、バンク６が、２四分面（右側の上）には、バンク８、バンク１０、バンク１２、バンク１４が、３四分面（左側の下）には、バンク1、バンク３、バンク５、バンク７が、4四分面（右側の下）には、バンク９、バンク１１、バンク１３、バンク１５がそれぞれ配置される。一方、ローデコーダＲＤＥＣは、各バンクの一側に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、１つのページ（カラム）は、４個のセグメント（各セグメントは、５１２個のセルからなる）に区分される。

また、仲裁部１００は、パケット形態で送信されたコマンド、アドレスなどを用いて内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リードコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファーゲート制御信号ＴＧＣ、ポート／パイプレジスタフラグ信号ＰＲＦＧ、ポート／パイプレジスタデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの制御信号を生成し、メモリ素子をなす各構成要素の動作を仲裁するコントロールブロックである。

また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分面のダイ（die）の端部（当該四分面のすべてのバンクが共有する長軸辺部）にそれぞれ２個ずつ配置される。具体的に、1四分面には、ｐｏｒｔ０、ｐｏｒｔ２が、２四分面には、ｐｏｒｔ４、ｐｏｒｔ６が、３四分面には、ｐｏｒｔ１、ｐｏｒｔ３が、４四分面には、ｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ／Ｏインターフェスを支援し、それぞれ異なるターゲットデバイス（例えば、チップセット、グラフィックチップなど）と独立的な通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入／出力インターフェスを支援するようにする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７は、データ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝えられた送／受信信号をバッファリングするためのパッドバッファ（リードバッファ、ライトバッファ）と、受信されたデータをデコードするためのデコーダと、送信するデータをエンコードするためのエンコーダと、受信された直列データを並列データに変換し、送信する並列データを直列データに変換するためのデータ変換器とを備える。

また、1四分面のバンクとポートとの間には、第１のグローバルデータバスＧＩＯ＿ＬＵが、２四分面には、第２のグローバルデータバスＧＩＯ＿ＲＵが、３四分面には、第３のグローバルデータバスＧＩＯ＿ＬＤが、４四分面には、第４のグローバルデータバスＧＩＯ＿ＲＤが配置される。第１ないし第４のグローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤは、それぞれ当該四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと接続される両方向データバス（５１２ビット）である。

一方、第１のグローバルデータバスＧＩＯ＿ＬＵと第２のグローバルデータバスＧＩＯ＿ＲＵとは、第１のグローバルデータバス接続部ＰＲ＿Ｕを介して接続されることができ、第３のグローバルデータバスＧＩＯ＿ＬＤと第４のグローバルデータバスＧＩＯ＿ＲＤとは、第２のグローバルデータバス接続部ＰＲ＿Ｄを介して接続されることができる。第１及び第２のグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄは、グローバルデータバスのライン数（５１２個）に対応する両方向パイプレジスタを備える。

また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と、当該バンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、１つのセグメントに該当するセルの数（例えば、５１２個）と同じであり、差動バスで具現される。

なお、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数だけのＭＯＳトランジスタで具現できる。トランスファーバスＴＢが差動バスであるため、１つのトランスファーバス接続部ＴＧは、総５１２対のＭＯＳトランジスタで具現できる。このような理由により、トランスファーバス接続部ＴＧをトランスファーゲートと称することとする。

さらに、バス接続部ＴＬは、５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路（ＤＲＡＭのＩＯ感知増幅器に該当する）とライト用バス接続回路（ＤＲＡＭのライトドライバーに該当する）とから構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに乗せられたリードデータを感知してラッチするためのリード感知増幅器及びラッチされたデータを当該バンクが属した四分面のグローバルデータバスに駆動するためのリードドライバーを備える。また、ライト用バス接続回路は、グローバルデータバスに乗せられたライトデータを感知してラッチするためのライトラッチと、トランスファーバスＴＢにライトデータを駆動するためのライトドライバーとを備える。

また、データ伝達部ＱＴＲＸは、それに対応するポートに印加されたライトデータをグローバルデータバスに伝えるための５１２個の送信機ＱＴｘとグローバルデータバスから印加されたリードデータを受信し、当該ポートに伝えるための５１２個の受信機ＱＲｘとを備える。

その他、図示されてはいないが、提案された２５６Ｍマルチ−ポートＤＲＡＭは、ダイの各隅部に配置され、外部電圧を受け取って内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポート間、そして、３四分面及び４四分面に対応するポート間に配置されたテストロジック、ダイの端部に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。

なお、各四分面には、仲裁部１００からバンクに至るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤと、仲裁部１００からバンクに至るアドレスラインＡＡＡ<０：１>、ＰＡＡ<０：１>、 ＲＡＡ<０：１>、ＷＡＡ<０：１>、 ＲＡ<０：１２>、 ＲＳＡ<０：１>、 ＷＳＡ<０：１>が備えられる。そして、仲裁部１００の左右側には、各々仲裁部１００からトランスファーバス接続部ＴＧに至るトランスファーゲート制御ラインＴＧＣ<０：３>が備えられる。

図２は、前記図１に示された２５６Ｍマルチ−ポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。

図２に示すように、提案された２５６Ｍマルチ−ポートＤＲＡＭは、従来の一般なＤＲＡＭのように、複数のメモリセルアレイ２００とビットライン感知増幅器アレイ２１０とを備える。１つのメモリセルアレイ２００を基準とすれば、１対のトランスファーバスＴＢ<０>、ＴＢｂ<０>は、メモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される（ボックスＡ参照）。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ異なるセグメント選択信号ＳＧＳ<０：３>（従来の一般なＤＲＡＭ のカラム選択信号Ｙｉに対応する信号である）に制御される。したがって、２ｋカラムの場合、１つのローと１つのセグメントとが選択されると同時に、５１２個のセルが選択されて、それに対応する５１２ビットのトランスファーバスＴＢ<０：５１１>とデータ交換がなされるようになる。

一方、１四分面の各バンクに対応するトランスファーバスＴＢは、同じカラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧとを介して接続されることができる（５１２個のＴＧが１セットから構成され、総８セットである）。すなわち、トランスファーゲートＴＧは、同じカラム軸上に配置された２つのバンク（これをアレイと定義する）に対応するトランスファーバスＴＢ間に配置されて、２つのトランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは、仲裁部１００から生成される。

以下、上記のように構成された２５６Ｍマルチ−ポートＤＲＡＭの動作を説明する。

図３Ａは、上記図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルリード経路を示した図であり、図３Ｂは、ノーマルライト経路を示した図である。

まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。

図３Ａに示すように、ポートｐｏｒｔ０を介してリード動作と関連したコマンド、アドレスなどがパケット形態で印加されると、仲裁部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して、特定ロー（ワードライン、ＷＬ）を活性化させ、次いで、バンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレスＲＡＡ及びリードセグメントアドレスＲＳＡを生成する。これにより、ビットライン感知増幅器ＢＬＳＡは、リードセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅して、トランスファーバスＴＢ、ＴＢｂで駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに乗せられたリードデータを感知して、第１のグローバルデータバスＧＩＯ＿ＬＵでデータを駆動する。次いで、第１のグローバルデータバスＧＩＯ＿ＬＵに伝えられたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信機ＱＲｘを経てポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは、一定単位のパケットに変換されて、直列データ形態でポートｐｏｒｔ０と接続したターゲットデバイスに送信される。その後、仲裁部１００は、内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して、当該アレイのローを非活性化させる。この時、当該アレイのトランスファーバス接続部ＴＧは、スイッチ−オフ状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと、同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとの間の接続が切れるようにする。未説明の図面符号「ＢＬ、ＢＬｂ」は、ビットライン対、「Ｔ」は、セルトランジスタ、「Ｃ」は、セルキャパシタをそれぞれ示したものである。

次に、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。

図３Ｂに示すように、ポートｐｏｒｔ０を介してライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されると、仲裁部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して、特定ロー（ワードライン、ＷＬ）を活性化させ、次いで、バンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。この時、仲裁部１００のスケジューリングによってポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータが、ライトセグメントアドレスＷＳＡに対応するセグメント（５１２個のメモリセル）に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＱＴＲＸの送信機ＱＴｘを経て第１のグローバルデータバスＧＩＯ＿ＬＵにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して再度バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレスＷＳＡに対応するビットライン感知増幅器ＢＬＳＡを介して５１２個のメモリセルに格納される。その後、仲裁部１００は、内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して、当該アレイのローを非活性化させる。

図４Ａは、上記図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスリード経路を示した図であり、図４Ｂは、クロスライト経路を示した図である。

まず、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。

図４Ａに示すように、全般的な動作は前述したノーマルリード時とほぼ類似しているが、当該アレイのトランスファーバス接続部ＴＧがスイッチ−オン状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとが互いに接続されるようにすることが違う。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３のグローバルデータバスＧＩＯ＿ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を経てターゲットデバイスに伝えられる。

次に、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。

図４Ｂに示すように、全般的な動作は前述したノーマルライト時とほぼ類似しているが、やはり当該アレイのトランスファーバス接続部ＴＧがスイッチ−オン状態になって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとが互いに接続されるようにすることが違う。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３のグローバルデータバスＧＩＯ＿ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経てバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、以後の過程は前述したノーマルライト時と同じである。

一方、第１のグローバルデータバスＧＩＯ＿ＬＵと第２のグローバルデータバスＧＩＯ＿ＲＵとの間にデータ交換が必要な場合には、第１のグローバルデータバス接続部ＰＲ＿Ｕを介して２つのグローバルデータバスを接続し、第３のグローバルデータバスＧＩＯ＿ＬＤと第４のグローバルデータバスＧＩＯ＿ＲＤとの間にデータ交換が必要な場合には、第２のグローバルデータバス接続部ＰＲ＿Ｄを介して２つのグローバルデータバスを接続すればよい。

前述したように、提案されたマルチ−ポートＤＲＡＭは、すべてのポートｐｏｒｔ０〜ｐｏｒｔ７ですべてのセグメントをアクセスでき、複数のポートを介して独立的なアクセスが可能なため（グローバルデータバスが重複使用されない範囲で）、同時にマルチアクセスが可能である。また、新たな構造の採用を介してコア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入／出力できる。したがって、レイアウト面積の増加を最小化し、パッケージングが容易であり、データバスにおけるデータ線路間のスキュー問題を誘発しないながら、バンド幅を大きく増加させることができる。

図５は、前記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのデータ伝達構造を示した図である。

図５に示すように、マルチ−ポートＤＲＡＭは、入／出力インターフェスであるポートとメモリセルブロックであるバンクとの間には、互いにデータを交換できるグローバルデータバスＧＩＯが存在する。また、グローバルデータバスＧＩＯとポートとの間のデータ送受信のために、データ伝達部ＱＴＲＸが存在し、グローバルデータバスＧＩＯとバンクとの間のデータ送受信のために、バス接続部ＴＬが存在する。

図６は、前記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図である。

図６に示すように、全体のチップは、各々が独立的なＤＲＡＭのように動作可能な４個の四分面ＱＵＡＤＲＡＮＴ＿ＬＵ、ＱＵＡＤＲＡＮＴ＿ＲＵ、ＱＵＡＤＲＡＮＴ＿ＬＤ、ＱＵＡＤＲＡＮＴ＿ＲＤを有しており、各四分ＱＵＡＤＲＡＮＴ＿ＬＵ、ＱＵＡＤＲＡＮＴ＿ＲＵ、ＱＵＡＤＲＡＮＴ＿ＬＤ、ＱＵＡＤＲＡＮＴ＿ＲＤの構成は同じである。１四分面ＱＵＡＤＲＡＮＴ＿ＬＵを例に挙げて説明すれば、グローバルデータバスＧＩＯには、４個のバンクと２個のポート、そして、グローバルデータバス接続部ＰＲ＿Ｕが接続される。すなわち、１つの幹（グローバルデータバス）に７個の枝（ブロック）が接続された形状をなしている。このように、１つのグローバルデータバスＧＩＯを複数のブロックで共有する場合、グローバルデータバスＧＩＯのロードが大きくなる問題と、データ干渉問題などが発生する。

図７は、上記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭにおけるワーストリードケース及びワーストライトケースを示した図である。

図７に示すように、１つのグローバルデータバスＧＩＯは、５１２個のバスラインを備え、横方向配線と縦方向配線とが存在する。通常のシリコンプロセスにおいて、縦方向配線は、第１の金属配線で具現し、横方向配線は、第２の金属配線で具現する。このように、階層的な金属配線構造を使用する理由は、配線をより容易にするためであり、通常、第２の金属配線より下部に位置した第１の金属配線の抵抗値がさらに大きい。また一方で図示されたように、縦方向配線（第１の金属配線）の長さがバスライン別に大きい差を見せることとなる。これは、場合によって各バスラインのロード値が異なって表れる結果を招く。

このような各バスライン別のロード値の差と共に、データ送信経路によるロード値の差が表れることができる。例えば、ポートｐｏｒｔ０とバンクｂａｎｋ６との間にリードまたはライトが起こる時、データ送信経路が一番長く表れるため、グローバルデータバスＧＩＯのロード値もまた一番大きくなる。しかし、これは、グローバルデータバスＧＩＯのライン配置をどのような方式とするかによって変わることができ、ポートｐｏｒｔ０とバンクｂａｎｋ６との間のデータ送信が常にワーストなケースであると見ることはできない。

前述したように、提案されたマルチ−ポートＤＲＡＭは、５１２ビットに達する拡幅のグローバルデータバスＧＩＯを備えている。従来に提案された一番バンド幅が大きいＤＲＡＭ（ＤＤＲ２）のグローバルデータバスが６４個のバスラインを有していることに比べると、バスラインの数が非常に多いことが分かる。

グローバルデータバスのライン数が６４個以下である場合には、バスを介して伝えられるデータがコア電圧ＶＣＣレベルにプルスイングしても、その電流消費量がそれほど大きい問題とならなかったが、グローバルデータバスのライン数が６４個より増えるようになると、すなわち、１２８、２５６、５１２個などに増えると、データ送信に多くの電流が消費されて電力問題を引き起こす。

このような拡幅のグローバルデータバスにおける電力問題を解決するために、本発明の出願人は、従来の電圧駆動方式でない、電流センサ方式を使用するグローバルデータバス送／受信構造を提案したことがある（２００３年１２月２２日付出願された大韓民国特許出願第２００３−９４６９７号参照）。

図８は、大韓民国特許出願第２００３−９４６９７号によるデータ伝達部ＱＴＲＸとバス接続部ＴＬとの送信機及び受信機の回路構成を示した図である。

図８に示すように、バス接続部ＴＬの送信機ＴＸは、グローバルデータバスＧＩＯと接地電圧端ＶＳＳとの間に順に接続され、各々データ信号ＴＸ１及びデータ駆動パルスＤＰ１をゲート入力とするＮＭＯＳトランジスタＮ５、Ｎ６を備える。

そして、バス接続部ＴＬの受信機ＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ２と、ドレインがＰＭＯＳトランジスタＰ１のドレイン（ノードＡ１）に接続され、ソースがグローバルデータバスＧＩＯに接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ１と、ドレインがＰＭＯＳトランジスタＰ２のドレイン（出力ノード）に接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ２と、ドレインがＮＭＯＳトランジスタＮ２のソースに接続され、ソースが接地電圧端ＶＳＳに接続され、ゲートを介してデータ評価信号ＥＶＡＬ１を受け取るＮＭＯＳトランジスタＮ９とを備える。

一方、データ伝達部ＱＴＲＸの送信機ＱＴＸは、グローバルデータバスＧＩＯと接地電圧端ＶＳＳとの間に順に接続され、それぞれデータ信号ＴＸ２及びデータ駆動パルスＤＰ２をゲート入力とするＮＭＯＳトランジスタＮ７、Ｎ８を備える。

そして、データ伝達部ＱＴＲＸの受信機ＱＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレインとゲートとがダイオード接続されたＰＭＯＳトランジスタＰ３と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ４と、ドレインがＰＭＯＳトランジスタＰ３のドレイン（ノードＡ２）に接続され、ソースがグローバルデータバスＧＩＯに接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ３と、ドレインがＰＭＯＳトランジスタＰ４のドレイン（出力ノード）に接続され、ゲートを介して基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ４と、ドレインがＮＭＯＳトランジスタＮ４のソースに接続され、ソースが接地電圧端ＶＳＳに接続され、ゲートを介してデータ評価信号ＥＶＡＬ２を受け取るＮＭＯＳトランジスタＮ１０とを備える。

一方、グローバルデータバスＧＩＯは、実際には長い金属配線で具現するが、これは、等価的な抵抗ＲとキャパシタＣとでモデリングできる。

グローバルデータバスＧＩＯを介したバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ送信をリードＲＤといい、グローバルデータバスＧＩＯを介したデータ伝達部ＱＴＲＸの送信機ＱＴＸとバス接続部ＴＬの受信機ＲＸとの間のデータ送信をライトＷＴという。

このようなデータ送信構造は、基本的に送信機ＴＸ、ＱＴＸで送信するデータ信号ＴＸ１、ＴＸ２の状態に応じて、グローバルデータバスＧＩＯを充電または放電し、受信機ＲＸ、ＱＲＸでグローバルデータバスＧＩＯの状態を感知する方式である。

図９は、上記図８に図示された回路のタイミングチャートである。

以下、図９を参照してバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ送信、すなわち、リードＲＤ動作時を例に挙げて上記図８に示された回路の動作を説明する。

データ駆動パルスＤＰ１は、リード動作時クロックに同期されて論理レベルハイに活性化され、バンクから出力されたデータがグローバルデータバスＧＩＯに乗せられるようにする信号であり、データ評価信号ＥＶＡＬ２は、データ駆動パルスＤＰ１が論理レベルハイに活性化された時点から一定時間（グローバルデータバスＧＩＯの充／放電がある程度なされることができるマージン）後に、論理レベルハイに活性化されて、グローバルデータバスＧＩＯに乗せられたデータを評価する信号である。

まず、バス接続部ＴＬの送信機ＴＸに入力されるデータ信号ＴＸ１及びデータ駆動パルスＤＰ１がそれぞれ論理レベルハイであれば、ＮＭＯＳトランジスタＮ５及びＮ６がターンオンされて、グローバルデータバスＧＩＯが放電される。この時、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２の電位がＶＤＤ−Ｖｔｐ（ＰＭＯＳトランジスタのしきい電圧）以下に下がり、これにより、ＰＭＯＳトランジスタＰ３、Ｐ４がターンオンされて、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルハイとなる。すなわち、論理レベルハイのデータがグローバルデータバスＧＩＯを介して正しく伝えられることが分かる。一方、このようにハイデータを送信する時、ＰＭＯＳトランジスタＰ４がＮＭＯＳトランジスタＮ１０に比べてサイズが大きいため、データ評価信号ＥＶＡＬ２が論理レベルハイになっても、出力信号ＤＡＴＡ２が論理レベルローに下がらず、わずかの揺らぎ（fluctuation）現象を生じる

次に、データ信号ＴＸ１が論理レベルローであり、データ駆動パルスＤＰ１が論理レベルハイであれば、グローバルデータバスＧＩＯが充電された状態を維持するので、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２が放電されなくなり、これにより、ＰＭＯＳトランジスタＰ４が出力端を論理レベルハイに強く駆動できなくなる。このような状態でデータ評価信号ＥＶＡＬ２が論理レベルハイになると、ＮＭＯＳトランジスタＮ１０がターンオンされて出力端が放電され、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は、論理レベルローとなる。すなわち、論理レベルローのデータがグローバルデータバスＧＩＯを介して正しく伝えられることが分かる。

図９に示すように、データ駆動パルスＤＰ１がハイに４回活性化されるが、これは、４回のデータ送信がなされることを意味する。すなわち、２回は、ハイデータを、次の２回は、ローデータを送信することを意味する。

結果的に、データ駆動パルスＤＰ１、ＤＰ２が論理レベルハイの区間の間にのみグローバルデータバスＧＩＯの放電がなされ、グローバルデータバスＧＩＯの充電は、バス接続部ＴＬの受信機ＲＸ及びデータ伝達部ＱＴＲＸの受信機ＱＲＸによりなされる。つまりグローバルデータバスＧＩＯの放電がなされる瞬間にも、各受信機ＲＸ、ＱＲＸによる充電現象が依然として存在するようになるので（基準電圧ＶＲを受け取るＮＭＯＳトランジスタＮ１、Ｎ３が一定程度ターンオンされた状態を維持するのにしたがったものである）、放電機能を行う送信機ＴＸ、ＱＴＸ内のＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７、Ｎ８のサイズを決める時、これを考慮しなければならない。

図１０は、上記図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ＿ＬＵに接続されたデータ送受信ブロックのグローバルデータバス放電時の動作を示した図である。

図１０に示すように、２５６Ｍマルチ−ポートＤＲＡＭの１四分面のグローバルデータバスＧＩＯ＿ＬＵには、４個のバンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と、２個のポートｐｏｒｔ０、ｐｏｒｔ２、そして１つのグローバルデータバス接続部ＰＲ＿Ｕが接続されている。これらが互いにデータをやり取りするためには、いずれにせよ、グローバルデータバスＧＩＯ＿ＬＵと接続された送信機と受信機とが備えられなければならない。すなわち、バンク側のバス接続部ＴＬにも、受信機ＲＸと送信機ＴＸとが必要であり、ポート側のデータ伝達部ＱＴＲＸにも、受信機ＱＲＸと送信機ＱＴＸとが必要であり、グローバルデータバス接続部ＰＲ＿Ｕも同様である。

前述したように、受信機ＲＸ、ＱＲＸは、グローバルデータバスＧＩＯ＿ＬＵの充放電状態に応じて転送されるデータ値を判別する機能とともに、グローバルデータバスＧＩＯ＿ＬＵを充電させる充電ソースとして作用する。

図１０では、バンクｂａｎｋ２においてデータを伝送し、ポートｐｏｒｔ２においてデータを受信する場合を示している。この場合、リード動作時に活性化されるデータ駆動パルスＲＤＰ<２>が論理レベルハイの区間でバンクｂａｎｋ２のバス接続部ＴＬ内の送信機ＴＸでグローバルデータバスＧＩＯ＿ＬＵに対する放電がなされる。

データ駆動パルスＲＤＰが論理レベルハイの区間は、メモリ素子の動作速度によって決められるが、高速動作をする場合であれば、その区間は、数ｎｓに過ぎないこともある。すなわち、バンクｂａｎｋ２のバス接続部ＴＬ内の送信機ＴＸが非常に短い時間内にグローバルデータバスＧＩＯ＿ＬＵを放電させなければならない。

ところが、このようにバンクｂａｎｋ２のバス接続部ＴＬ内の送信機ＴＸがグローバルデータバスＧＩＯ＿ＬＵを放電させる途中でも、グローバルデータバスＧＩＯ＿ＬＵに接続されたすべての受信機ＲＸ、ＱＲＸがグローバルデータバスＧＩＯ＿ＬＵを充電させる動作を行っているため、バンクｂａｎｋ２のバス接続部ＴＬ内の送信機ＴＸがグローバルデータバスＧＩＯ＿ＬＵを效果的に放電させるのに障害となっている。このような問題は、前述したリード動作だけでなく、ライト動作時にも同様に発生する。

一方、このような問題を解決するためには、送信機ＴＸ、ＱＴＸ内のＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７、Ｎ８のサイズを非常に大きく設計しなければならない。これは、短い時間に十分な量の電荷を放電させることができれば、正常な回路動作が可能なためである。

しかし、このようにトランジスタのサイズを増加させる方法は、電流消費の増加を伴うだけでなく、トランジスタのサイズ増加によるレイアウト面積の増加が不回避であるという問題がある。トランジスタのサイズ増加に伴われる問題点は、１つのグローバルデータバスラインに接続された受信機ＲＸ、ＱＲＸの数が増加するほどさらに深刻化され、さらには、グローバルデータバスのルーティングにも甚だ困難さを加重させるようになる。
大韓民国特許出願第２００３−９２３７５号 大韓民国特許出願第２００３−９４６９７号

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、電流センサ方式のグローバルデータバス送受信構造における不要な充電ソースによるグローバルデータバス駆動効率の低下現象を防止できるマルチ−ポートメモリ素子を提供することにある。

そこで、上記の目的を達成するために、本発明の第一の側面によると、複数のバスラインを備えるグローバルデータバスと、該グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する複数のバンクと、前記グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する１つ以上のポートと、前記バンク及び前記ポートのそれぞれの受信手段と前記グローバルデータバスのバスラインとの間に提供されて、当該受信手段と前記グローバルデータバスとを選択的に接続するための複数のスイッチング手段と、前記バンク及び前記ポートの送信手段に印加されるデータ駆動パルスに応答して、前記バンクの送信手段により前記グローバルデータバスが駆動される区間の間、前記バンクの受信手段に対応するスイッチング手段をオフさせ、前記ポートの送信手段により前記グローバルデータバスが駆動される区間の間、前記ポートの受信手段に対応するスイッチング手段をオフさせるスイッチング信号を生成するためのスイッチング信号生成手段とを備えるマルチ−ポートメモリ素子が提供される。

また、本発明の第二の側面によると、上記第一のマルチ−ポートメモリ素子を基本とし、前記複数のスイッチング手段はそれぞれ、当該受信手段と前記グローバルデータバスとの間に接続され、当該受信手段に対応する前記スイッチング信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明の第三の側面によると、上記第一または第二のマルチ−ポートメモリ素子を基本とし、前記スイッチング信号生成手段は、前記バンクの送信手段に印加される複数のリードデータ駆動パルス（リードコマンドを受けてパルスする）を論理組み合わせしてバンク用のスイッチング信号を生成するための第１のロジックゲートと、前記ポートの送信手段に印加される複数のデータ駆動パルス（ライトコマンドを受けてパルスする）を論理組み合わせしてポート用スイッチング信号を生成するための第２のロジックゲートとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明の第四の側面によると、上記第三のマルチ−ポートメモリ素子を基本とし、前記第１及び第２のロジックゲートは、それぞれＮＯＲゲートであることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明の第五の側面によると、上記第一のマルチ−ポートメモリ素子を基本とし、前記送信手段はそれぞれ、前記グローバルデータバスと接地電圧端との間に順に接続され、それぞれデータ信号及び前記データ駆動パルスをゲート入力とする第１及び第２のＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明の第六の側面によると、上記第五のマルチ−ポートメモリ素子を基本とし、前記受信手段はそれぞれ、ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第１のＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２のＰＭＯＳトランジスタと、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第３のＮＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、ドレインが前記第４のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第５のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第七の側面によると、複数のバスラインを備えるグローバルデータバスと、該グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する複数のバンクと、前記グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する１つ以上のポートと、前記バンク及び前記ポートのそれぞれの受信手段と前記グローバルデータバスのバスラインとの間に提供されて、当該受信手段と前記グローバルデータバスとを選択的に接続するための複数のスイッチング手段と、前記バンク及び前記ポートの送信手段に印加されるデータ駆動パルスに応答して、前記バンクまたは前記ポートの送信手段により前記グローバルデータバスが駆動される区間の間、実際にデータを受け取る１つの受信手段を除いた残りの受信手段に対応するスイッチング手段をオフさせるスイッチング信号を生成するためのスイッチング信号生成手段とを備えるマルチ−ポートメモリ素子が提供される。

また、本発明のその他第八の側面によると、上記第七のマルチ−ポートメモリ素子を基本とし、前記複数のスイッチング手段はそれぞれ、当該受信手段と前記グローバルデータバスとの間に接続され、当該受信手段に対応する前記スイッチング信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第九の側面によると、上記第七又は第八のマルチ−ポートメモリ素子を基本とし、前記スイッチング信号生成手段は、前記バンク及び前記ポートのすべての受信手段に対応する前記データ駆動パルスを論理組み合わせするための論理組み合わせ部と、前記グローバルデータバスが駆動される区間で前記論理組み合わせ部の出力信号を選択的にラッチして、前記実際にデータを受ける１つの受信手段に対応する前記スイッチング信号だけを活性化させて出力するための複数のラッチ回路とを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第十の側面によると、上記第九のマルチ−ポートメモリ素子を基本とし、前記論理組み合わせ部は、前記バンク及び前記ポートのすべての受信手段に対応する前記データ駆動パルスを入力とするＮＯＲゲートを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第十一の側面によると、上記第十のマルチ−ポートメモリ素子を基本とし、前記複数のラッチ回路はそれぞれ、前記データ駆動パルスより位相が速く、前記データ駆動パルスのパルス区間が含まれるくらいに広いパルス幅を有するデータキャプチャー信号（前記データキャプチャー信号は、前記バンク及び前記ポートの受信手段のそれぞれから感知されたデータをラッチするのに使用される信号である）に応答して、前記論理組み合わせ部の出力信号を選択的に通過させるためのトランスミッションゲートと、該トランスミッションゲートの出力信号を反転ラッチするためのインバータラッチと、該インバータラッチの出力信号を反転させて、前記スイッチング信号として出力するためのインバータとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第十二の側面によると、上記第七のマルチ−ポートメモリ素子を基本とし、前記送信手段はそれぞれ、前記グローバルデータバスと接地電圧端との間に順に接続され、それぞれデータ信号及び前記データ駆動パルスをゲート入力とする第１及び第２のＮＭＯＳトランジスタを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

また、本発明のその他第十三の側面によると、上記第十二のマルチ−ポートメモリ素子を基本とし、前記受信手段はそれぞれ、ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第１のＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２のＰＭＯＳトランジスタと、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第３のＮＭＯＳトランジスタと、ドレインが前記第２のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、ドレインが前記第４のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第５のＮＭＯＳトランジスタとを備えることを特徴とするマルチ−ポートメモリ素子が提供される。

以上の構成をとる本発明は、電流センサ方式のデータ送受信構造を備えて、グローバルデータバスとデータとを交換するデータ送受信ブロック（バンク、ポート、グローバルデータバス接続部）を備えるマルチ−ポートメモリ素子において、データ送受信ブロックの受信機とグローバルデータバスとの間にスイッチを配置して、グローバルデータの駆動時、不要な充電ソースを遮断するスキームを採択し、合せて、好ましいスイッチオン／オフ制御モデルを提示する。このために、本発明では、リードまたはライトコマンドの印加時、活性化されるデータ駆動パルスＤＰを用い、実質的にデータを受信する受信機がグローバルデータバスから遮断されることを防止するために、受信されたデータをラッチするのに使用されるデータキャプチャー信号ＣＰを用いる。この場合、グローバルデータの駆動時、不要な充電ソースを遮断することによって電力消費を減らし、データ送受信ブロック内の送信機の放電用トランジスタのサイズを減らすことができる。

本発明によれば、電流センサ方式のグローバルデータバス送受信構造を有するマルチ−ポートメモリ素子におけるグローバルデータの駆動時、不要な充電ソースを遮断することによって電力消費を減らし、データ送受信ブロック内の送信機の放電用トランジスタのサイズを減らすことができ、このため、グローバルデータバスルーティングの容易性の確保、チップサイズの減少などの効果を期待することができる。

以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。

図１１は、本発明の一実施の形態に係る２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ＿ＬＵのデータ送受信ブロックのグローバルデータバスの駆動概略を示した図である。

図１１に示すように、本実施の形態に係わる２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ＿ＬＵのデータ送受信ブロックのグローバルデータバスの駆動概略は、上記図１０に示された従来の技術と比較すると、データ送受信ブロック自体の変化はないが、但し相違点として、各データ送受信ブロック（バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６側のバス接続部ＴＬ、ポートｐｏｒｔ０、ｐｏｒｔ２側のデータ伝達部ＱＴＲＸ、そして、グローバルデータバス接続部ＰＲ＿Ｕ）の受信機ＲＸ、ＱＲＸとグローバルデータバスＧＩＯ＿ＬＵとの間にスイッチングＮＭＯＳトランジスタを備えている。

ここで、バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６側のバス接続部ＴＬの受信機ＲＸに接続されたスイッチングＮＭＯＳトランジスタのゲートには、それに対応するスイッチング信号ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>が印加され、ポートｐｏｒｔ０、ｐｏｒｔ２側のデータ伝達部ＱＴＲＸの受信機ＱＲＸに接続されたスイッチングＮＭＯＳトランジスタのゲートには、ｓｗ_ｐ<０>、ｓｗ_ｐ<２>が印加される。

以下、このようなスイッチング信号ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>、ｓｗ_ｐ<０>、ｓｗ_ｐ<２>を生成するためのロジックと、それによるグローバルデータバスＧＩＯ＿ＬＵ駆動方式について説明する。

図１２は、上記図１１のスイッチング信号ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>、ｓｗ_ｐ<０>、ｓｗ_ｐ<２>を生成するためのロジックの第１の具現例を示した図である。

図１２に示すように、図示されたスイッチング信号生成ロジックは、リード動作時、活性化されるデータ駆動パルスＲＤＰ<０>、ＲＤＰ<２>、ＲＤＰ<４>、ＲＤＰ<６>を入力とするＮＯＲゲートＮＯＲ１と、ライト動作時、活性化されるデータ駆動パルスＷＤＰ<０>、ＷＤＰ<２>を入力とするＮＯＲゲートＮＯＲ２とを備える。

ここで、データ駆動パルスＲＤＰ<０>、ＲＤＰ<２>、ＲＤＰ<４>、ＲＤＰ<６>は、該当受信機ＲＸと対をなすバンク側の送信機ＴＸからポート側へデータを送信する時（リード動作時）、論理レベルハイに活性化される信号であり、データ駆動パルスＷＤＰ<０>、ＷＤＰ<２>は、当該受信機ＱＲＸと対をなすポート側の送信機ＱＴＸからバンク側へデータを送信する時（ライト動作時）、論理レベルハイに活性化される信号である。上記図８において、バス接続部ＴＬの送信機ＴＸに印加されるデータ駆動パルスＤＰ１がＲＤＰに該当し、データ伝達部ＱＴＲＸの送信機ＱＴＸに印加されるデータ駆動パルスＤＰ２がＷＤＰに該当する。

本具現例では、バンク側のスイッチング信号ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>がＮＯＲゲートＮＯＲ１から出力されており、実質的に４つの信号のタイミングが同じであるといえ、ＮＯＲゲートＮＯＲ２から出力されるポート側のスイッチング信号ｓｗ_ｐ<０>、ｓｗ_ｐ<２>もまた同じタイミングを有する信号である。

図１３は、上記図１２のロジックのタイミングチャートであって、以下、これを参照して、グローバルデータバスＧＩＯ＿ＬＵの駆動動作を説明する。

データ駆動パルスＲＤＰ<０>、 ＲＤＰ<２>、 ＲＤＰ<４>、ＲＤＰ<６>のうち、いずれか１つが論理レベルハイに活性化される時、グローバルデータバスＧＩＯ＿ＬＵの状態を感知するものは、ポート側の受信機ＱＲＸになるはずである。したがって、この場合には、バンク側の受信機ＲＸはすべて遮断されてもグローバルデータバスＧＩＯ＿ＬＵを介したデータ送信に何らの影響を及ぼさない。

これと反対に、データ駆動パルスＷＤＰ<０>またはＷＤＰ<２>が論理レベルハイに活性化される時、グローバルデータバスＧＩＯ＿ＬＵの状態を感知するものは、バンク側の受信機ＲＸになるはずである。したがって、この場合には、ポート側の受信機ＱＲＸはすべて遮断されてもグローバルデータバスＧＩＯ＿ＬＵを介したデータ送信に何らの影響を及ぼさない。

このような動作を一番簡単に具現できるロジックが、上記図１２に示すようなＮＯＲゲートＮＯＲ１、ＮＯＲ２である。しかし、これは、スイッチング信号ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>、ｓｗ＿ｐ<０>、ｓｗ＿ｐ<２>を生成するための数多い具現例のうち１つに過ぎない。実際には、ＮＯＲゲートのファン−イン（Fan-In）値があまり大きくなると、ＮＯＲゲート自体のサイズが非常に大きくなるため、このロジックをそのまま適用するには問題が随伴され得る（このロジックの使用が不可能であるという意味ではない）。

一方、図１２及び図１３を説明すれば、バンク側の受信機ＲＸが遮断される状況とポート側の受信機ＱＴＸが遮断される状況とが異なっているということが容易に分かる。すなわち、ポート側には、１ラインのグローバルデータバスＧＩＯ＿ＬＵに２個の受信機ＱＲＸが接続されており、バンク側には、４個の受信機ＲＸが接続されており、これは、バンク側の送信機ＴＸとポート側の送信機ＱＴＸとの放電能力（放電用ＮＭＯＳトランジスタのサイズ）が互いに異なるように設計されなければならないことを意味する。

図１４は、このようなバンク−ポート間の構造的不均衡を除去したスイッチング信号生成ロジックの第２の具現例を示した図である。

図１４に示すように、図示されたスイッチング信号生成ロジックは、リード動作時、活性化されるデータ駆動パルスＲＤＰ<０>、ＲＤＰ<２>、ＲＤＰ<４>、ＲＤＰ<６>及びライト動作時、活性化されるデータ駆動パルスＷＤＰ<０>、ＷＤＰ<２>を入力とするＮＯＲゲートＮＯＲ３と、グローバルデータバスＧＩＯ＿ＬＵが駆動される区間でＮＯＲゲートＮＯＲ３の出力信号を選択的にラッチして、実際にデータを受ける受信機ＲＸ、ＱＲＸに対応するスイッチング信号だけを活性化させて出力するための複数のラッチ回路１４１０、１４１２、１４１４、１４１６、１４１８、１４２０とを備える。

スイッチング信号ｓｗ<０>を出力するラッチ回路１４１４を一例に挙げて説明すれば、ラッチ回路１４１４は、パルス幅が増加されたデータキャプチャー信号ＣＰ_Ｗ<０>と、その反転信号ＣＰ＿Ｗｂ<０>に制御されてＮＯＲゲートＮＯＲ３の出力信号を選択的に通過させるためのトランスミッションゲートＴＧと、トランスミッションゲートＴＧの出力信号を反転ラッチするためのインバータラッチＩＮＶ１及びＩＮＶ２と、インバータラッチの出力信号を反転させてスイッチング信号ｓｗ<０>として出力するためのインバータＩＮＶ３とを備える。

残りのラッチ回路１４１０、１４１２、１４１６、１４１８、１４２０の素子構成もまた前述したラッチ回路１４１４と同じであるが、但しその相違点は、トランスミッションゲートＴＧを制御する信号が異なるだけである。

図１５は、上記図１４のパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗを説明するためのタイミングチャートであって、以下、トランスミッションゲートＴＧを制御するパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗに対して説明する。

リードまたはライトコマンドの印加時、送信機ＴＸ、ＱＴＸでデータ駆動パルスＤＰが活性化されるように、受信機ＲＸ、ＱＲＸでは、データ評価信号ＥＶＡＬが活性化されることを上記で説明したことがある。このように、受信機ＲＸ、ＱＲＸでデータを感知した後には、データをラッチする必要があるが、受信機ＲＸ、ＱＲＸで感知されたデータをラッチするのに使用される信号として、データキャプチャー信号ＣＰを使用する。データキャプチャー信号ＣＰは、データ評価信号ＥＶＡＬとほぼ同じ位相を有するので、同じ信号と見ても構わなく、データ駆動パルスＤＰと同様に、ライト動作時、活性化されるデータキャプチャー信号ＷＣＰとリード動作時、活性化されるデータキャプチャー信号ＲＣＰとが存在する。

ところが、データキャプチャー信号ＣＰ自体は、送信機ＴＸ、ＱＴＸでグローバルデータバスＧＩＯ＿ＬＵにデータをロードしてから、すなわち、データ駆動パルスＤＰが論理レベルハイに活性化されてから、受信機ＲＸ、ＱＲＸでこれを感知しなければならないため、データ駆動パルスＤＰに比べて遅れた位相を有する。したがって、リード／ライトコマンドを受け取って、データ駆動パルスＤＰと共に初期データキャプチャー信号を作り、この初期データキャプチャー信号を一定時間の間遅延させて、データキャプチャー信号ＣＰを作っている。

また、本具現例のスイッチング信号生成ロジックを説明すると、ＮＯＲゲートＮＯＲの出力信号が変わる時点で既にトランスミッションゲートＴＧが開いていて初めて正常なラッチが可能であることが容易に分かる。

すなわち、トランスミッションゲートＴＧを制御する信号は、少なくともデータ駆動パルスＤＰに比べて速い位相を有しなければならず、またデータ駆動パルスＤＰが論理レベルハイにてパルス出力した後、さらに論理レベルローに下がった後まで活性化状態を維持して初めてデータ伝送に問題を引き起こさないようになる。したがって、トランスミッションゲートＴＧを制御する信号は、データ駆動パルスＤＰより広いパルス幅を有することが要求され、このような要求に応えるために、データ駆動パルスＤＰより速い位相を有する初期データキャプチャー信号を用いてパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗを作るものである。

上記図１５は、ポートｐｏｒｔ２を介してバンクｂａｎｋ０のデータを読み出す場合の波形を例示している。すなわち、リードコマンドとアドレスとを受けてＲＤＰ<０>と初期ｉＲＣＰ<ｐ２>とが活性化されると、この初期ｉＲＣＰ<ｐ２>信号を遅延させてＲＣＰ<ｐ２>を作り、初期ｉＲＣＰ<ｐ２>信号を受けて ＲＤＰ<０>の活性化区間が十分に含まれることができる程度のパルス幅を有するパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗ<ｐ２>を作っている。

本具現例のスイッチング信号生成ロジックを採用する場合、何らのコマンドも入らない初期状態でＮＯＲゲートＮＯＲ３の出力信号は論理レベルハイ状態であり、すべてのラッチ回路１４１０、１４１２、１４１４、１４１６、１４１８、１４２０のトランスミッションゲートＴＧが開いているため、論理レベルハイ値がラッチされて、スイッチング信号ｓｗ＿ｐ<０>、ｓｗ＿ｐ<２>、ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６> はすべて論理レベルハイ状態を維持する。

一方、バンクｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６と関連したリードコマンドやポートｐｏｒｔ０、ｐｏｒｔ２と関連したライトコマンドが印加されて、データ駆動パルスＷＤＰ<０>、ＷＤＰ<２>、ＲＤＰ<０>、ＲＤＰ<２>、ＲＤＰ<４>、ＲＤＰ<６>のうち、いずれか１つが論理レベルハイにてパルス出力すれば、ＮＯＲゲートＮＯＲ３の出力信号もまた論理レベルローにてパルス出力する。このように、実際にデータを送る送信機ＴＸ、ＱＴＸに対応するデータ駆動パルスＤＰが論理レベルハイにてパルス出力する区間で実際にデータを受ける受信機ＲＸ、ＱＲＸに対応するパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗは、上記図１５に示すように、論理レベルハイの状態を表して、残りは論理レベルローの状態を維持する。つまり、ラッチ回路１４１０、１４１２、１４１４、１４１６、１４１８、１４２０の中から実際にデータを受ける受信機ＲＸ、ＱＲＸに対応するラッチ回路のトランスミッションゲートＴＧは閉められた状態であるため、ラッチ値を変化させなく、残りのラッチ回路のラッチ値は変化される。すなわち、スイッチング信号ｓｗ＿ｐ<０>、ｓｗ＿ｐ<２>、ｓｗ<０>、ｓｗ<２>、ｓｗ<４>、ｓｗ<６>の中から 実際にデータを受ける受信機ＲＸ、ＱＲＸに対応するスイッチング信号だけが論理レベルハイを維持し、残りのスイッチング信号はすべて論理レベルローとなる。

次に、データ駆動パルスＤＰがさらに論理レベルローに下がり、パルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗもまた論理レベルローに下がると、すべてのラッチ回路１４１０、１４１２、１４１４、１４１６、１４１８、１４２０のラッチ値が論理レベルハイとなる。

したがって、本具現例のスイッチング信号生成ロジックを採用する場合、実際にデータを受け取る受信機ＲＸ、ＱＲＸに対応するスイッチングＮＭＯＳトランジスタ（図１１を参照）だけがターンオンされてデータを受信し、残りのスイッチングＮＭＯＳトランジスタは、グローバルデータバスＧＩＯ＿ＬＵと接続が遮断される。つまり、グローバルデータバスＧＩＯ＿ＬＵが放電駆動される区間で常に１つの受信機ＲＸだけがグローバルデータバスＧＩＯ＿ＬＵに対する充電動作を行うことになるので、データを受ける位置がバンク側であろうとポート側であろうと差異がなくなり、前述した構造的な不均衡を解消できるようになる。また、本具現例のスイッチング信号生成ロジックを採用する時には、前述した第１の具現例のロジックを採用する時に比べてターンオンされているスイッチングＮＭＯＳトランジスタの数が少なくなり、全般的な電流消費低減の側面でも有利である。

本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

例えば、上記では、ＤＲＡＭセルを使用するマルチ−ポートＤＲＡＭの場合を一例に挙げて説明したが、本発明は、ＳＲＡＭをはじめとする他のＲＡＭセルを備えたマルチ−ポートメモリ素子にも採用される。

また、発明の詳細な説明において使用されたマルチ−ポートメモリ素子のポートの数、バンクの数などもメモリ素子の容量及びチップサイズによって変更され得る。

なお、前述した実施の形態で使用されたトランジスタ及びロジックゲートは、信号の極性によって変更が可能である。

大韓民国特許出願第２００３−９２３７５号による２５６Ｍマルチ−ポートＤＲＡＭの構造を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルリード経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのノーマルライト経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスリード経路を示した図 図２に図示された２５６Ｍマルチ−ポートＤＲＡＭのクロスライト経路を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのデータ伝達構造を示した図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭにおけるワーストリードケース及びワーストライトケースを示した図 大韓民国特許出願第２００３−９４６９７号によるデータ伝達部ＱＴＲＸとバス接続部ＴＬとの送信機及び受信機の回路構成を示した図 図８に図示された回路のタイミングチャート 図１に図示された２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ＿ＬＵに接続されたデータ送受信ブロックのグローバルデータバス放電時の動作を示した図 本発明の一実施の形態に係る２５６Ｍマルチ−ポートＤＲＡＭのグローバルデータバスＧＩＯ＿ＬＵのデータ送受信ブロックのグローバルデータバス駆動スキームを示した図 図１１のスイッチング信号を生成するためのロジックの第１の具現例を示した図 図１２のロジックのタイミングチャート 図１１のスイッチング信号生成ロジックの第２の具現例を示した図 図１４のパルス幅が増加されたデータキャプチャー信号ＣＰ＿Ｗを説明するためのタイミングチャート

符号の説明

ＲＤＰ、ＷＤＰ データ駆動パルス
ＣＰ データキャプチャー信号

Claims (13)

1. 複数のバスラインを備えるグローバルデータバスと、
   該グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する複数のバンクと、
   前記グローバルデータバスとデータを交換するための電流センサ方式の送信手段及び受信手段を有する１つ以上のポートと、
   前記バンク及び前記ポートのそれぞれの受信手段と前記グローバルデータバスのバスラインとの間に提供されて、当該受信手段と前記グローバルデータバスとを選択的に接続するための複数のスイッチング手段と、
   前記バンク及び前記ポートの送信手段に印加されるデータ駆動パルスに応答して、前記バンクの送信手段により前記グローバルデータバスが駆動される区間の間、前記バンクの受信手段に対応するスイッチング手段をオフさせ、前記ポートの送信手段により前記グローバルデータバスが駆動される区間の間、前記ポートの受信手段に対応するスイッチング手段をオフさせるスイッチング信号を生成するためのスイッチング信号生成手段と
   を備えることを特徴とするマルチ−ポートメモリ素子。
2. 前記複数のスイッチング手段はそれぞれ、
   当該受信手段と前記グローバルデータバスとの間に接続され、当該受信手段に対応する前記スイッチング信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のマルチ−ポートメモリ素子。
3. 前記スイッチング信号生成手段は、
   前記バンクの送信手段に印加される複数のリードデータ駆動パルス（リードコマンドを受けてパルスする）を論理組み合わせしてバンク用のスイッチング信号を生成するための第１のロジックゲートと、
   前記ポートの送信手段に印加される複数のデータ駆動パルス（ライトコマンドを受けてパルスする）を論理組み合わせしてポート用スイッチング信号を生成するための第２のロジックゲートとを備えることを特徴とする請求項１または２に記載のマルチ−ポートメモリ素子。
4. 前記第１及び第２のロジックゲートは、それぞれＮＯＲゲートであることを特徴とする請求項３に記載のマルチ−ポートメモリ素子。
5. 前記送信手段はそれぞれ、
   前記グローバルデータバスと接地電圧端との間に順に接続され、それぞれデータ信号及び前記データ駆動パルスをゲート入力とする第１及び第２のＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のマルチ−ポートメモリ素子。
6. 前記受信手段はそれぞれ、
   ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第１のＰＭＯＳトランジスタと、
   ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２のＰＭＯＳトランジスタと、
   ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第３のＮＭＯＳトランジスタと、
   ドレインが前記第２のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、
   ドレインが前記第４のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第５のＮＭＯＳトランジスタとを備えることを特徴とする請求項５に記載のマルチ−ポートメモリ素子。
7. 複数のバスラインを備えるグローバルデータバスと、
   該グローバルデータバスとデータとを交換するための電流センサ方式の送信手段及び受信手段を有する複数のバンクと、
   前記グローバルデータバスとデータとを交換するための電流センサ方式の送信手段及び受信手段を有する１つ以上のポートと、
   前記バンク及び前記ポートのそれぞれの受信手段と前記グローバルデータバスのバスラインとの間に提供されて、当該受信手段と前記グローバルデータバスとを選択的に接続するための複数のスイッチング手段と、
   前記バンク及び前記ポートの送信手段に印加されるデータ駆動パルスに応答して、前記バンクまたは前記ポートの送信手段により前記グローバルデータバスが駆動される区間の間、実際にデータを受け取る１つの受信手段を除いた残りの受信手段に対応するスイッチング手段をオフさせるスイッチング信号を生成するためのスイッチング信号生成手段と
   を備えることを特徴とするマルチ−ポートメモリ素子。
8. 前記複数のスイッチング手段はそれぞれ、
   当該受信手段と前記グローバルデータバスとの間に接続され、当該受信手段に対応する前記スイッチング信号をゲート入力とするＮＭＯＳトランジスタを備えることを特徴とする請求項７に記載のマルチ−ポートメモリ素子。
9. 前記スイッチング信号生成手段は、
   前記バンク及び前記ポートのすべての受信手段に対応する前記データ駆動パルスを論理組み合わせするための論理組み合わせ部と、
   前記グローバルデータバスが駆動される区間で前記論理組み合わせ部の出力信号を選択的にラッチして、前記実際にデータを受ける１つの受信手段に対応する前記スイッチング信号だけを活性化させて出力するための複数のラッチ回路とを備えることを特徴とする請求項７または８に記載のマルチ−ポートメモリ素子。
10. 前記論理組み合わせ部は、前記バンク及び前記ポートのすべての受信手段に対応する前記データ駆動パルスを入力とするＮＯＲゲートを備えることを特徴とする請求項９に記載のマルチ−ポートメモリ素子。
11. 前記複数のラッチ回路はそれぞれ、
    前記データ駆動パルスより位相が速く、前記データ駆動パルスのパルス区間が含まれるくらいに広いパルス幅を有するデータキャプチャー信号（前記データキャプチャー信号は、前記バンク及び前記ポートの受信手段のそれぞれから感知されたデータをラッチするのに使用される信号である）に応答して、前記論理組み合わせ部の出力信号を選択的に通過させるためのトランスミッションゲートと、
    該トランスミッションゲートの出力信号を反転ラッチするためのインバータラッチと、
    該インバータラッチの出力信号を反転させて、前記スイッチング信号として出力するためのインバータとを備えることを特徴とする請求項１０に記載のマルチ−ポートメモリ素子。
12. 前記送信手段はそれぞれ、
    前記グローバルデータバスと接地電圧端との間に順に接続され、それぞれデータ信号及び前記データ駆動パルスをゲート入力とする第１及び第２のＮＭＯＳトランジスタを備えることを特徴とする請求項７に記載のマルチ−ポートメモリ素子。
13. 前記受信手段はそれぞれ、
    ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第１のＰＭＯＳトランジスタと、
    ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２のＰＭＯＳトランジスタと、
    ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記グローバルデータバスに接続され、ゲートを介して前記基準電圧を受け取る第３のＮＭＯＳトランジスタと、
    ドレインが前記第２のＰＭＯＳトランジスタのドレイン（出力ノード）に接続され、ゲートを介して前記基準電圧を受け取る第４のＮＭＯＳトランジスタと、
    ドレインが前記第４のＮＭＯＳトランジスタのソースに接続され、ソースが前記接地電圧端に接続され、ゲートを介してデータ評価信号を受け取る第５のＮＭＯＳトランジスタとを備えることを特徴とする請求項１２に記載のマルチ−ポートメモリ素子。