KR100605573B1 - 멀티-포트 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 초기 전압 개선 기술에 관한 것이다. 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트)을 구비하는 멀티-포트 메모리 소자에서, 각각의 뱅크와 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 뱅크의 리던던트 컬럼과 노말 컬럼을 선택적으로 글로벌 데이터 버스와 연결하기 위한 다수의 스위치가 불필요하게 장시간 턴온되어 초기 동작시 첫 하이 데이터 페일을 유발하는 것을 방지하기 위하여, 스위치의 턴온 구간을 해당 뱅크가 실질적으로 동작하는 구간으로 제한하기 위한 제어 로직을 채용하였다.
멀티-포트 메모리, 글로벌 데이터 버스, 스위치, 전류 센싱 방식, 첫 하이 데이터 페일

Description

멀티-포트 메모리 소자{MULTI-PORT MEMORY DEVICE}
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.
도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.
도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면.
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면.
도 9는 글로벌 데이터 버스에 대한 초기 전압 경로를 나타낸 도면.
도 10a는 상기 도 8에 도시된 회로의 정상적인 데이터 전송시의 타이밍 다이어그램.
도 10b는 상기 도 8에 도시된 회로의 비정상적인 데이터 전송시의 타이밍 다이어그램.
도 11은 상기 도 9에 도시된 스위치(SW0, SW2, SW4, SW6) 및 그에 대한 제어블럭을 나타낸 256M 멀티-포트 DRAM의 블럭 다이어그램(종래기술).
도 12는 상기 도 11의 선택 로직 및 스위치들의 회로 구성을 예시한 도면.
도 13은 상기 도 9에 도시된 스위치(SW0, SW2, SW4, SW6) 및 그에 대한 제어블럭을 나타낸 256M 멀티-포트 DRAM의 블럭 다이어그램(본 발명의 일 실시예).
도 14 및 도 15는 각각 상기 도 13의 스위치 제어부의 회로 구성을 예시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
RTL : 리던던트 트랜스퍼 래치
TL : 노말 트랜스퍼 래치
TM_YRED : 리던던시 테스트모드 플래그신호
TM_YRED1 : 제1 리던던시 테스트모드 플래그펄스
TM_YRED2 : 제2 리던던시 테스트모드 플래그펄스
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 멀티-포트 메모리 소자에 관한 것이며, 더 자세히는 멀티-포트 메모리 소자의 글로벌 데이터 버스에 대한 초기 전압 개선 기술에 관한 것이다.
RAM을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.
이에 본 발명의 출원인은 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).
도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.
도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15)와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.
이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.
16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.
또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어 신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.
또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.
또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.
또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.
또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.
또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.
또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기(QRx)를 구비한다.
이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.
또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.
도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같 이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.
한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.
이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.
도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.
우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(QRx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.
다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(QTx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.
도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.
우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.
도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.
다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.
도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.
한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.
도 5는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 데이터 전달구조를 나타낸 도면이다.
도 5를 참조하면, 멀티-포트 DRAM은 입/출력 인터페이스인 포트와 메모리 셀 블럭인 뱅크 사이에는 서로 데이터를 교환할 수 있는 글로벌 데이터 버스(GIO)가 존재한다. 또한, 글로벌 데이터 버스(GIO)와 포트 간의 데이터 송수신을 위해 데이터 전달부(QTRX)가 존재하며, 글로벌 데이터 버스(GIO)와 뱅크 간의 데이터 송수신을 위해 버스 연결부(TL)가 존재한다.
도 6은 상기 도 1에 도시된 256M 멀티-포트 DRAM의 글로벌 데이터 버스(GIO) 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 전체 칩은 각각이 독립적인 DRAM과 같이 동작 가능한 4개의 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)을 가지고 있으며, 각 사분면(Quarter_lu, Quarter_ru, Quarter_ld, Quarter_rd)의 구성은 동일하다. 1사 분면(Quarter_lu)의 예를 들어 설명하면, 글로벌 데이터 버스(GIO)에는 4개의 뱅크와 2개의 포트, 그리고 글로벌 데이터 버스 연결부(PR_U)가 연결된다. 즉, 하나의 줄기에 7개의 가지가 연결된 형상을 이루고 있다. 이처럼 하나의 글로벌 데이터 버스(GIO)를 여러 곳에서 공유하는 경우, 글로벌 데이터 버스(GIO)의 로딩이 커지는 문제와 데이터 간섭 문제 등이 발생할 수 있다.
도 7은 상기 도 1에 도시된 256M 멀티-포트 DRAM에서의 워스트 리드 케이스 및 워스트 라이트 케이스를 나타낸 도면이다.
도 7을 참조하면, 하나의 글로벌 데이터 버스(GIO)는 512개의 버스 라인을 구비하며, 가로 방향 배선과 세로 방향 배선이 존재한다. 통상의 실리콘 프로세스에서 세로 방향 배선은 제1 금속배선으로 구현하고 가로 방향 배선은 제2 금속배선으로 구현한다. 이처럼 계층적인 금속배선 구조를 사용하는 이유는 배선을 보다 용이하게 하기 위한 것으로, 통상 제2 금속배선 보다 하부에 위치한 제1 금속배선의 저항값이 더 크다. 그런데, 도시된 바와 같이 세로 방향 배선(제1 금속배선)의 길이 버스 라인별로 큰 차이를 보이게 된다. 이는 경우에 따라 각 버스 라인의 로딩값이 다르게 나타나는 결과를 초래하게 된다.
이러한 각 버스 라인별 로딩값의 차이와 함께 데이터 전송 경로에 따른 로딩값의 차이가 나타날 수 있다. 예컨대, 포트 port0와 뱅크 bank6 사이에 리드 또는 라이트가 일어날 때 데이터 전송 경로가 가장 길게 나타나기 때문에 글로벌 데이터 버스(GIO)의 로딩 또한 가장 크게 나타나게 된다. 그러나, 이는 글로벌 데이터 버스(GIO)의 라인 배치를 어떠한 방식으로 하느냐에 따라 달라질 수 있으며, 포트 port0와 뱅크 bank6 간의 데이터 전송이 항상 워스트한 케이스로 볼 수는 없다.
전술한 바와 같이 제안된 멀티-포트 DRAM은 512 비트에 이르는 광폭의 글로벌 데이터 버스(GIO)를 구비하고 있다. 기존에 제안된 가장 밴드폭이 큰 DRAM(DDR2)의 글로벌 데이터 버스가 64개의 버스 라인을 갖고 있는 것에 비하면 버스 라인의 수가 매우 많음을 알 수 있다.
글로벌 데이터 버스의 라인수가 64개 이하인 경우에는 버스를 통해 전달되는 데이터가 코어 전압(Vcc) 레벨로 풀 스윙하더라도 그 전류 소모량이 그다지 큰 문제가 되질 않았으나, 글로벌 데이터 버스의 라인수가 64개 보다 늘어나게 되면, 즉 128, 256, 512개 등으로 늘어나면 데이터 전송에 많은 전류가 소모되어 전력 문제를 야기하게 된다.
이러한 광폭의 글로벌 데이터 버스에서의 전력 문제를 해결하기 위하여 본 발명의 출원인은 기존의 전압 드라이빙 방식이 아닌 전류 센싱 방식을 사용하는 글로벌 데이터 버스 송/수신 구조를 제안한 바 있다(2003년 12월 22일자 출원된 대한민국 특허출원 제2003-94697호 참조).
도 8은 대한민국 특허출원 제2003-94697호에 따른 데이터 전달부(QTRX)와 버스 연결부(TL)의 송신기 및 수신기의 회로 구성을 나타낸 도면이다.
도 8을 참조하면, 버스 연결부(TL)의 송신기(TX)는 글로벌 데이터 버스(GIO)와 접지전압단(vss) 사이에 차례로 연결되며, 각각 데이터 신호(TX1) 및 데이터 구동펄스(DP1)를 게이트 입력으로 하는 NMOS 트랜지스터 N5, N6를 구비한다.
그리고, 버스 연결부(TL)의 수신기(RX)는 소오스가 전원전압단(VDD)에 접속 되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P1)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P2)와, 소오스가 PMOS 트랜지스터(P1)의 드레인에 접속되고, 드레인이 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N1)와, 소오스가 PMOS 트랜지스터(P2)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N2)와, 소오스가 NMOS 트랜지스터(N2)의 드레인에 접속되고 드레인이 접지전압단(vss)에 접속되며, 게이트로 데이터 평가신호(EVAL1)를 인가받는 NMOS 트랜지스터(N9)를 구비한다.
한편, 데이터 전달부(QTRX)의 송신기(QTX)는 글로벌 데이터 버스(GIO)와 접지전압단(vss) 사이에 차례로 연결되며, 각각 데이터 신호(TX2) 및 데이터 구동펄스(DP2)를 게이트 입력으로 하는 NMOS 트랜지스터 N7, N8를 구비한다.
그리고, 데이터 전달부(QTRX)의 수신기(QRX)는 소오스가 전원전압단(VDD)에 접속되며 드레인과 게이트가 다이오드 접속된 PMOS 트랜지스터(P3)와, 소오스가 전원전압단(VDD)에 접속되며 드레인이 출력 노드에 접속된 PMOS 트랜지스터(P4)와, 소오스가 PMOS 트랜지스터(P3)의 드레인에 접속되고, 드레인이 글로벌 데이터 버스(GIO)에 접속되며 게이트로 기준전압(VR)을 인가받는 NMOS 트랜지스터(N3)와, 소오스가 PMOS 트랜지스터(P4)의 드레인(출력 노드)에 접속되며 게이트로 기준전압(VR)을 인가 받는 NMOS 트랜지스터(N4)와, 소오스가 NMOS 트랜지스터(N4)의 드레인에 접속되고 드레인이 접지전압단(vss)에 접속되며, 게이트로 데이터 평가신호(EVAL2)를 인가받는 NMOS 트랜지스터(N10)를 구비한다.
한편, 글로벌 데이터 버스(GIO)는 실제로는 긴 금속배선으로 구현하는데, 이는 등가적인 저항(R)과 캐패시터(C)로 모델링할 수 있다. 또한, 버스 연결부(TL)와 글로벌 데이터 버스(GIO) 사이에 존재하는 스위치는 도 9에 도시된 바와 같이 각 뱅크별, 각 버스 라인별로 존재하는 스위치인데, 이에 대해서는 후술하기로 한다.
글로벌 데이터 버스(GIO)를 통한 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송을 리드(RD)라 하며, 글로벌 데이터 버스(GIO)를 통한 데이터 전달부(QTRX) 송신기(QTX)와 버스 연결부(TL)의 수신기(RX) 사이의 데이터 전송을 라이트(WT)라 한다.
이러한 데이터 전송 구조는 기본적으로 송신기(TX, QTX)에서 전송할 데이터 신호(TX1, TX2)의 상태에 따라서 글로벌 데이터 버스(GIO)를 충전 또는 방전하고 수신기(RX, QRX)에서 글로벌 데이터 버스(GIO)의 상태를 감지하는 방식이다.
도 10a는 상기 도 8에 도시된 회로의 정상적인 데이터 전송시의 타이밍 다이어그램이다.
이하, 도 10a를 참조하여 버스 연결부(TL)의 송신기(TX)와 데이터 전달부(QTRX)의 수신기(QRX) 사이의 데이터 전송 즉, 리드(RD) 동작시를 예로 들어 상기 도 8에 도시된 회로의 동작을 설명한다.
데이터 구동펄스(DP1)는 리드 동작시 클럭에 동기되어 논리레벨 하이로 활성화되어 뱅크로부터 출력된 데이터가 글로벌 데이터 버스(GIO)에 실리도록 하는 신호이며, 데이터 평가신호(EVAL2)는 데이터 구동펄스(DP1)가 논리레벨 하이로 활성화된 시점으로부터 일정시간(글로벌 데이터 버스(GIO)의 충/방전이 어느 정도 이루 어질 수 있는 마진) 이후에 논리레벨 하이로 활성화되어 글로벌 데이터 버스(GIO)에 실린 데이터를 평가하는 신호이다.
먼저, 버스 연결부(TL)의 송신기(TX)에 입력되는 데이터 신호(TX1) 및 데이터 구동펄스(DP1)가 각각 논리레벨 하이이면, NMOS 트랜지스터 N5 및 N6가 턴온되어 글로벌 데이터 버스(GIO)가 방전된다. 이때, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2의 전위가 VDD-Vtp(PMOS 트랜지스터의 문턱전압) 이하로 떨어지고, 이에 따라 PMOS 트랜지스터 P3, P4가 턴온되어 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 하이가 된다. 즉, 논리레벨 하이의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다.
다음으로, 데이터 신호(TX1)가 논리레벨 로우이고, 데이터 구동펄스(DP1)가 논리레벨 하이이면 글로벌 데이터 버스(GIO)가 충전된 상태를 유지하므로, 데이터 전달부(QTRX)의 수신기(QRX)의 노드 A2가 방전되지 않게 되고, 이에 따라 PMOS 트랜지스터(P4)가 출력단을 강하게 논리레벨 하이로 구동하지 못하게 된다. 이러한 상태에서 데이터 평가신호(EVAL2)가 논리레벨 하이가 되면 NMOS 트랜지스터 N10이 턴온되어 출력단이 방전되고, 데이터 전달부(QTRX)의 수신기(QRX)의 출력신호 DATA2는 논리레벨 로우가 된다. 즉, 논리레벨 로우의 데이터가 글로벌 데이터 버스(GIO)를 통해 제대로 전달됨을 알 수 있다.
도 10a에 도시된 바에 따르면, 데이터 구동펄스(DP1)의 하이 구간이 4번 있는데, 이는 4번의 데이터 전송이 이루어짐을 의미한다. 즉, 2번은 하이 데이터를 다음 2번은 로우 데이터를 전송함을 의미한다.
그런데, 하이 데이터를 전송할 때, PMOS 트랜지스터 P4가 NMOS 트랜지스터 N10에 비해 사이즈가 크기 때문에 정상적인 경우라면 데이터 평가신호(EVAL2)가 논리레벨 하이가 되더라도 출력신호 DATA2가 논리레벨 로우로 떨어지지는 않지만 약간의 출렁임(fluctuation) 현상을 겪게 된다.
그런데, 도 10b에 도시된 바와 같이 초기 동작시 이러한 출렁임 현상이 노이즈로 작용하여 첫 하이 데이터를 잘못 인식하는 현상이 일어날 수 있다.
다시 도 9를 참조하면, 각 뱅크에 대응하는 버스 연결부(TL)와 글로벌 데이터 버스(GIO_LU)의 각 버스 라인 사이에는 스위치(SW0, SW2, SW4, SW6)가 존재하는데, 이 스위치들은 리던던트 컬럼과 노말 컬럼을 선택적으로 스위칭하기 위한 스위치이다.
초기 동작시 각 뱅크에 대응하는 버스 연결부(TL)와 각 포트에 대응하는 데이터 전달부(QTRX)에서 글로벌 데이터 버스(GIO_LU)를 충전시키는데, 리드 또는 라이트 커맨드가 인가되어 글로벌 데이터 버스(GIO_LU)가 첫 하이 데이터를 전송하는 경우에는 해당 뱅크 또는 해당 포트/글로벌 데이터 버스 연결부(PR_U)에서 송신기(TX)의 NMOS 트랜지스터들과 위에서 언급한 스위치로 사용되는 NMOS 트랜지스터가 글로벌 데이터 버스(GIO_LU)를 충분히 방전시키기 못하게 되어, 상기 도 10b에 도시된 바와 같은 데이터 페일을 유발하게 되는 것이다.
도 11은 상기 도 9에 도시된 스위치(SW0, SW2, SW4, SW6) 및 그에 대한 제어블럭을 나타낸 256M 멀티-포트 DRAM의 블럭 다이어그램(종래기술)이다.
도 11을 참조하면, 종래기술에 따른 256M 멀티-포트 DRAM은 하나의 뱅크 bank0에 대해, 한쌍의 리던던트 트랜스퍼 버스(RTB', RTBb') 및 그에 대응하는 리던던트 트랜스퍼 래치(RTL)와, 512 비트의 글로벌 데이터 버스(GIO_LU<0:511>)에 대응하는 512쌍의 트랜스퍼 버스(TB'<0:511>, TBb'<0:511>)와, 그에 대응하는 노말 트랜스퍼 래치(TL)를 구비한다.
또한, 종래기술에 따른 256M 멀티-포트 DRAM은 하나의 뱅크 bank0에 대해, 컬럼 리페어를 위한 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>를 생성하기 위한 퓨즈 롬과, 퓨즈 롬 내의 퓨즈 커팅 없이 테스트가 가능하게 하는 로직을 구비하여, 리던던시 테스트모드 플래그신호 TM_YRED를 생성하기 위한 테스트 로직을 구비한다.
한편, 리던던트 트랜스퍼 래치(RTL)와 첫번째 글로벌 데이터 버스 라인 GIO_LU<0> 사이에는 리던던시 테스트모드 플래그신호 TM_YRED를 게이트 입력으로 하는 NMOS 트랜지스터(MN11)가 구비되며, 각 글로벌 데이터 버스 라인(GIO_LU<0:511>)과 그에 대응하는 트랜스퍼 래치(TL) 사이에는 각각 리던던트 트랜스퍼 래치(RTL)의 출력신호(RTB)를 해당 글로벌 데이터 버스 라인(GIO_LU<0:511>)에 전달하기 위한 NMOS 트랜지스터(MN12)와, 각 트랜스퍼 래치(TL)의 출력신호(TB<0:511>)를 해당 글로벌 데이터 버스 라인(GIO_LU<0:511>)에 전달하기 위한 NMOS 트랜지스터(MN13)와, 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>, 그리고 리던던시 테스트모드 플래그신호 TM_YRED에 응답하여 NMOS 트랜지스터 MN12 및 MN13을 선택적으로 턴온시키기 위한 선택 로직을 구비한다.
여기서, 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>는 512개의 트랜스퍼 래치(TL) 중 어느 하나를 리던던트 트랜스퍼 래치(RTL)로 대체하기 위한 컬럼 리페어 신호이며, 리던던시 테스트모드 플래그신호 TM_YRED는 퓨즈 롬 내의 퓨즈를 커팅하지 않은 상태에서 퓨즈를 커팅한 것과 같은 상태를 제공하여 테스트를 가능하게 하는 신호이다.
도 12는 상기 도 11의 선택 로직 및 스위치들의 회로 구성을 예시한 도면이다.
도 12를 참조하면, 첫번째 글로벌 데이터 버스 라인 GIO_LU<0>에 대응하는 선택 로직은, 컬럼 리던던트 어드레스 YRAD<0> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0>를 입력으로 하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 입력으로 하는 인버터(INV11)와, 낸드게이트(ND1)의 출력신호 및 리던던시 테스트모드 플래그신호 TM_YRED를 입력으로 하는 노아게이트(NOR11)와, 인버터(INV11)의 출력신호와 리던던시 테스트모드 플래그신호 TM_YRED를 입력으로 하는 노아게이트(NOR12)를 구비한다.
여기서, 첫번째 글로벌 데이터 버스 라인 GIO_LU<0>에 대응하는 트랜스퍼 래치(TL)의 출력신호(TB<0>)를 글로벌 데이터 버스 라인 GIO_LU<0>에 전달하기 위한 NMOS 트랜지스터(MN13)는 노아게이트(NOR12)의 출력신호에 제어 받으며, 리던던트 트랜스퍼 래치(RTL)의 출력신호(RTB)를 글로벌 데이터 버스 라인 GIO_LU<0>에 전달하기 위한 NMOS 트랜지스터(MN12)는 노아게이트(NOR11)의 출력신호에 제어 받는다. 한편, 리던던트 트랜스퍼 래치(RTL)의 출력신호(RTB)를 첫번째 글로벌 데이터 버스 라인 GIO_LU<0>에 전달하기 위한 NMOS 트랜지스터(MN11)는 리던던시 테스트모드 플래그신호 TM_YRED에 제어 받는다.
나머지 글로벌 데이터 버스 라인에 대해서도 상기와 같은 방식의 선택 로직이 구비되며, 다만 선택 로직에 입력되는 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>의 비트값을 다르게 할당 받게 된다.
만일, 리던던시 테스트모드 플래그신호 TM_YRED가 논리레벨 하이로 활성화되면, NMOS 트랜지스터 MN11이 턴온되고, NMOS 트랜지스터 MN12, MN13은 턴오프된다. 이에 따라 리던던트 트랜스퍼 래치(RTL)의 출력신호(RTB)가 첫번째 글로벌 데이터 버스 라인 GIO_LU<0>에 전달되어 테스트가 가능하게 된다. 또한, 리던던시 테스트모드 플래그신호 TM_YRED가 논리레벨 로우로 비활성화되면, NMOS 트랜지스터 MN11이 턴오프되고, NMOS 트랜지스터 MN12 및 MN13이 컬럼 리던던트 어드레스 YRAD<0> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0>에 따라 선택적으로 턴온된다.
한편, 퓨즈 롬의 프로그램 방식은 퓨즈를 미리 끊어 놓고 칩을 동작시키는 방식이므로, DC 전압으로서 시간에 관계 없이 스위치를 턴온시키게 된다. 이처럼 실질적인 동작 여부와 관계 없이 모든 뱅크에 대응하는 스위치가 턴온된 상태에서는 상기 도 10b에 도시된 바와 같은 첫 하이 데이터 페일을 방지하기 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으 로, 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있는 멀티-포트 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 버스 라인을 구비하는 글로벌 데이터 버스; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송수신 구조를 가지는 다수의 뱅크; 상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송수신 구조를 가지는 하나 이상의 포트; 각각의 뱅크와 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 뱅크의 리던던트 컬럼과 노말 컬럼을 선택적으로 상기 글로벌 데이터 버스와 연결하기 위한 다수의 스위칭 수단; 상기 스위칭 수단의 턴온 구간을 해당 뱅크가 실질적으로 동작하는 구간으로 제한하기 위한 제어수단을 구비하는 멀티-포트 메모리 소자가 제공된다.
바람직하게, 각 뱅크에 구비된 상기 스위칭 수단은, 해당 뱅크의 상기 리던던트 컬럼에 대응하는 리던던트 버스 연결부; 해당 뱅크의 각 노말 컬럼에 대응하는 다수의 노말 버스 연결부; 상기 노말 버스 연결부와 그에 대응하는 상기 글로벌 데이터 버스의 각 버스 라인 사이에 제공되는 다수의 제1 스위치; 상기 리던던트 버스 연결부와 상기 글로벌 데이터 버스의 각 버스 라인 사이에 제공되는 다수의 제2 스위치; 및 상기 리던던트 버스 연결부와 상기 글로벌 데이터 버스의 특정 버 스 라인 사이에 제공되는 제3 스위치를 구비한다.
바람직하게, 상기 제어수단은, 해당 뱅크에 대한 컬럼 리던던시 정보신호를 생성하기 위한 퓨즈부; 상기 퓨즈부 내의 퓨즈 커팅 없이 테스트가 가능하게 하는 로직을 구비하여, 리던던시 테스트모드 플래그신호를 생성하기 위한 테스트 로직; 상기 리던던시 테스트모드 플래그신호 및 컬럼 커맨드 데이터 구동신호에 응답하여 노말 모드 및 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간정보를 포함하는 제1 및 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 스위치 제어 로직 - 상기 제2 리던던시 테스트모드 플래그펄스가 상기 제3 스위치를 제어함 - ; 및 상기 컬럼 리던던시 정보신호 및 상기 제1 리던던시 테스트모드 플래그펄스에 응답하여 노말 모드에서 상기 제1 또는 제2 스위치를 선택하기 위한 다수의 선택 로직을 구비한다.
바람직하게, 상기 스위치 제어 로직은, 해당 뱅크에 대한 라이트 데이터 구동펄스 및 해당 뱅크에 대한 리드 데이터 구동펄스에 응답하여 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 뱅크동작구간 신호를 생성하기 위한 뱅크동작구간 신호 생성부; 상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 노말 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제1 리던던시 테스트모드 플래그펄스를 생성하기 위한 제1 리던던시 테스트모드 플래그펄스 생성부; 및 상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 제2 리던던시 테스트모드 플래그펄스 생성부를 구비한다.
바람직하게, 상기 스위치 제어 로직은, 해당 뱅크와 상기 글로벌 데이터 버스를 공유하는 다른 뱅크에 대한 라이트 데이터 구동펄스 및 해당 뱅크와 상기 글로벌 데이터 버스를 공유하는 다른 뱅크에 대한 리드 데이터 구동펄스에 응답하여 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 뱅크동작구간 신호를 생성하기 위한 뱅크동작구간 신호 생성부; 상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 노말 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제1 리던던시 테스트모드 플래그펄스를 생성하기 위한 제1 리던던시 테스트모드 플래그펄스 생성부; 및 상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 제2 리던던시 테스트모드 플래그펄스 생성부를 구비한다.
바람직하게, 상기 뱅크동작구간 신호 생성부는, 상기 해당 뱅크에 대한 라이트 데이터 구동펄스를 상기 글로벌 데이터 버스의 지연시간에 대응하는 시간만큼 지연시키기 위한 딜레이 옵션과, 상기 해당 뱅크에 대한 리드 데이터 구동펄스 및 상기 딜레이 옵션에서 지연된 상기 해당 뱅크에 대한 라이트 데이터 구동펄스를 입력으로 하여 상기 뱅크동작구간 신호를 출력하는 낸드게이트를 구비한다.
바람직하게, 상기 뱅크동작구간 신호 생성부는, 상기 다른 뱅크에 대한 라이트 데이터 구동펄스를 입력으로 하는 제1 낸드게이트; 상기 제1 낸드게이트의 출력신호를 상기 글로벌 데이터 버스의 지연시간에 대응하는 시간만큼 지연시키기 위한 딜레이 옵션; 상기 다른 뱅크에 대한 리드 데이터 구동펄스를 입력으로 하는 제2 낸드게이트; 및 상기 제2 낸드게이트의 출력신호 및 사기 딜레이 옵션의 출력신호를 입력으로 하여 상기 뱅크동작구간 신호를 출력하는 노아게이트를 구비한다.
바람직하게, 상기 딜레이 옵션은 다수의 인버터와, 상기 인버터 사이의 노드에 접속된 다수의 캐패시터와, 상기 캐패시터 각각을 상기 노드에 선택적으로 연결하기 위한 다수의 스위치를 구비한다.
본 발명은 전류 센싱 방식의 데이터 송수신 구조를 구비하여 글로벌 데이터 버스와 데이터를 교환하는 데이터 송수신 블럭(뱅크, 포트)을 구비하는 멀티-포트 메모리 소자에서, 각각의 뱅크와 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 뱅크의 리던던트 컬럼과 노말 컬럼을 선택적으로 글로벌 데이터 버스와 연결하기 위한 다수의 스위치가 불필요하게 장시간 턴온되어 초기 동작시 첫 하이 데이터 페일을 유발하는 것을 방지하기 위하여, 스위치의 턴온 구간을 해당 뱅크가 실질적으로 동작하는 구간으로 제한하기 위한 제어 로직을 채용하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 13은 상기 도 9에 도시된 스위치(SW0, SW2, SW4, SW6) 및 그에 대한 제어블럭을 나타낸 256M 멀티-포트 DRAM의 블럭 다이어그램(본 발명의 일 실시예)이다.
도 13을 참조하면, 본 발명의 일 실시에에 따른 256M 멀티-포트 DRAM은 하나 의 뱅크 bank0에 대해, 한쌍의 리던던트 트랜스퍼 버스(RTB', RTBb') 및 그에 대응하는 리던던트 트랜스퍼 래치(RTL)와, 512 비트의 글로벌 데이터 버스(GIO_LU<0:511>)에 대응하는 512쌍의 트랜스퍼 버스(TB'<0:511>, TBb'<0:511>)와, 그에 대응하는 노말 트랜스퍼 래치(TL)를 구비한다.
또한, 본 실시예에 따른 256M 멀티-포트 DRAM은 하나의 뱅크 bank0에 대해, 컬럼 리페어를 위한 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>를 생성하기 위한 퓨즈 롬과, 퓨즈 롬 내의 퓨즈 커팅 없이 테스트가 가능하게 하는 로직을 구비하여, 리던던시 테스트모드 플래그신호 TM_YRED를 생성하기 위한 테스트 로직을 구비한다.
이상의 구성은 종래기술(도 11 참조)과 동일한 부분이라고 볼 수 있다.
그러나, 본 실시예에 따른 256M 멀티-포트 DRAM은 리던던시 테스트모드 플래그신호 TM_YRED 및 컬럼 커맨드 데이터 구동펄스(DP)에 응답하여 노말 모드 및 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간정보를 포함하는 제1 및 제2 리던던시 테스트모드 플래그펄스 TM_YRED1 및 TM_YRED2를 생성하기 위한 스위치 제어부를 더 구비한다.
한편, 리던던트 트랜스퍼 래치(RTL)와 첫번째 글로벌 데이터 버스 라인 GIO_LU<0> 사이에는 제2 리던던시 테스트모드 플래그펄스 TM_YRED2를 게이트 입력으로 하는 NMOS 트랜지스터(MN21)가 구비되며, 각 글로벌 데이터 버스 라인(GIO_LU<0:511>)과 그에 대응하는 트랜스퍼 래치(TL) 사이에는 각각 리던던트 트랜스퍼 래치(RTL)의 출력신호(RTB)를 해당 글로벌 데이터 버스 라인(GIO_LU<0:511>)에 전달하기 위한 NMOS 트랜지스터(MN22)와, 각 트랜스퍼 래치(TL)의 출력신호(TB<0:511>)를 해당 글로벌 데이터 버스 라인(GIO_LU<0:511>)에 전달하기 위한 NMOS 트랜지스터(MN23)와, 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>, 그리고 제1 리던던시 테스트모드 플래그펄스 TM_YRED1에 응답하여 NMOS 트랜지스터 MN22 및 MN23을 선택적으로 턴온시키기 위한 선택 로직을 구비한다.
여기서, 컬럼 리던던트 어드레스 YRAD<0:7> 및 컬럼 리던던트 어드레스 인에이블신호 YRAEN<0:3>는 512개의 트랜스퍼 래치(TL) 중 어느 하나를 리던던트 트랜스퍼 래치(RTL)로 대체하기 위한 컬럼 리페어 신호이며, 리던던시 테스트모드 플래그신호 TM_YRED는 퓨즈 롬 내의 퓨즈를 커팅하지 않은 상태에서 퓨즈를 커팅한 것과 같은 상태를 제공하여 테스트를 가능하게 하는 신호이다.
도 14는 상기 도 13의 스위치 제어부의 회로 구성을 예시한 도면이다.
도 14를 참조하면, 스위치 제어부는, 해당 뱅크에 대한 라이트 데이터 구동펄스(WDP_BKb) 및 해당 뱅크에 대한 리드 데이터 구동펄스(RDPb)에 응답하여 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 뱅크동작구간 신호(RDWT)를 생성하기 위한 뱅크동작구간 신호 생성부(1400)와, 리던던시 테스트모드 플래그신호 TM_YRED 및 뱅크동작구간 신호(RDWT)에 응답하여 노말 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 제1 리던던시 테스트모드 플래그펄스 TM_YRED1를 생성하기 위한 제1 리던던시 테스트모드 플래그펄스 생성부(1410)와, 리던던시 테스트모드 플래그신호 TM_YRED 및 뱅크동작구간 신호(RDWT)에 응답하여 테스트 모드 에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 제2 리던던시 테스트모드 플래그펄스 TM_YRED2를 생성하기 위한 제2 리던던시 테스트모드 플래그펄스 생성부(1420)를 구비한다.
여기서, 뱅크동작구간 신호 생성부(1400)는 라이트 데이터 구동펄스(WDP_BKb)를 지연시키기 위한 딜레이 옵션(DO)과, 리드 데이터 구동펄스(RDPb) 및 딜레이 옵션(DO)에서 지연된 라이트 데이터 구동펄스(WDP_BKb)를 입력으로 하여 뱅크동작구간 신호(RDWT)를 출력하는 낸드게이트(ND21)를 구비한다. 리드 데이터 구동펄스(RDPb)는 해당 뱅크로부터 글로벌 데이터 버스(GIO)에 데이터를 전달할 때 트랜스퍼 래치(TL)의 송신기(TX)를 구동하는 신호로서, 뱅크 정보를 포함하고 있는 로우 펄싱 신호이다. 또한, 라이트 데이터 구동펄스(WDP_BKb)는 포트로부터 글로벌 데이터 버스(GIO)에 데이터를 전달할 때 데이터 전달부(QTRX)의 송신기(QTX)를 구동하는 신호로서, 역시 타겟 뱅크에 대한 정보를 포함하고 있는 로우 펄싱 신호이다. 한편, 딜레이 옵션(DO)은 라이트 데이터 구동펄스(WDP_BKb)가 데이터 전달부(QTRX)의 송신기(QTX)에서 활성화된 후 글로벌 데이터 버스(GIO)를 거쳐 해당 뱅크의 트랜스퍼 래치(TL)에 도달하는 시간을 모델링하기 위한 딜레이로서, 도면에서는 인버터(INV21, INV22), 캐패시터(C1, C2) 및 스위치(sw1, sw2)로 구성하는 경우를 예시하고 있으나, 필요한 딜레이량에 따라 그 구성은 달라질 수 있다.
또한, 제1 리던던시 테스트모드 플래그펄스 생성부(1410)는 리던던시 테스트모드 플래그신호 TM_YRED를 입력으로 하는 인버터(INV23)와, 인버터(INV23)의 출력 신호 및 뱅크동작구간 신호(RDWT)를 입력으로 하는 낸드게이트(ND22)와, 낸드게이트(ND22)의 출력신호를 입력으로 하는 인버터(INV24)와, 인버터(INV24)의 출력신호를 입력으로 하여 제1 리던던시 테스트모드 플래그펄스 TM_YRED1를 출력하기 위한 인버터(INV25)를 구비한다.
한편, 제2 리던던시 테스트모드 플래그펄스 생성부(1420)는, 리던던시 테스트모드 플래그신호 TM_YRED 및 뱅크동작구간 신호(RDWT)를 입력으로 하는 낸드게이트(ND23)와, 낸드게이트(ND23)의 출력신호를 입력으로 하여 제2 리던던시 테스트모드 플래그펄스 TM_YRED2를 출력하기 위한 인버터(INV26)를 구비한다.
전술한 바와 같이 뱅크동작구간 신호(RDWT)는 해당 뱅크가 실질적으로 동작하는 구간에 논리레벨 하이로 활성화되는 신호이다.
우선, 리던던시 테스트모드 플래그신호 TM_YRED가 논리레벨 로우인 경우, 즉, 노말 모드에서는 제2 리던던시 테스트모드 플래그펄스 TM_YRED2가 논리레벨 로우 상태를 유지하여 상기 도 13의 NMOS 트랜지스터 N21가 턴오프 상태를 유지하도록 하고, 제1 리던던시 테스트모드 플래그펄스 TM_YRED1가 해당 뱅크가 실질적으로 동작하는 구간 동안 논리레벨 로우 상태를 나타내므로 상기 도 12의 선택 로직에 입력되어 상기 도 13의 NMOS 트랜지스터 MN22 또는 MN23을 선택적으로 턴온시킨다.
다음으로, 리던던시 테스트모드 플래그신호 TM_YRED가 논리레벨 하이인 경우, 즉, 테스트 모드에서는 제2 리던던시 테스트모드 플래그펄스 TM_YRED2가 해당 뱅크가 실질적으로 동작하는 구간 동안 논리레벨 하이 상태를 유지하여 상기 도 13의 NMOS 트랜지스터 N21가 해당 구간 동안 턴온 상태를 유지하도록 하고, 제1 리던 던시 테스트모드 플래그펄스 TM_YRED1가 논리레벨 하이 상태를 나타내므로 상기 도 12의 선택 로직에 입력되어 상기 도 13의 NMOS 트랜지스터 MN22 및 MN23을 턴오프시킨다.
즉, 본 실시예에 따르면 테스트 모드 및 노말 모드에서 뱅크와 글로벌 데이터 버스 사이의 스위치(도 9의 SW0, SW2, SW4, SW6)가 해당 뱅크가 실질적으로 동작하는 구간에서만 동작하도록 함으로써, 첫 하이 데이터가 글로벌 데이터 버스(GIO)에 전달되었을 때 글로벌 데이터 버스를 빠르게 방전시킬 수 있으며, 이에 따라 상기 도 10b에 도시된 바와 같은 데이터 페일을 방지할 수 있게 된다.
도 15는 상기 도 13의 스위치 제어부의 회로 구성을 예시한 도면이다.
도 15를 참조하면, 도시된 스위치 제어부는, 상기 도 14에 도시된 스위치 제어부와 같이 뱅크동작구간 신호 생성부(1500)와, 제1 리던던시 테스트모드 플래그펄스 생성부(1510)와, 제2 리던던시 테스트모드 플래그펄스 생성부(1520)를 구비한다.
여기서, 뱅크동작구간 신호 생성부(1500)는, 해당 뱅크와 같은 글로벌 데이터 버스(GIO)를 공유하는 다른 뱅크에 대한 라이트 데이터 구동펄스(WDP_BKb<2>, WDP_BKb<4>, WDP_BKb<6>)를 입력으로 하는 낸드게이트(ND31)와, 낸드게이트(ND31)의 출력신호를 지연시키기 위한 딜레이 옵션(DO)과, 해당 뱅크와 같은 글로벌 데이터 버스(GIO)를 공유하는 다른 뱅크에 대한 리드 데이터 구동펄스(RDPb<2>, RDPb<4>, RDPb<6>)를 입력으로 하는 낸드게이트(ND32)와, 낸드게이트(ND32)의 출력신호 및 딜레이 옵션(DO)의 출력신호를 입력으로 하여 뱅크동작구간 신호(RDWT)를 출력하는 노아게이트(NOR31)를 구비한다. 여기서, 딜레이 옵션(DO)은 상기 도 14에서 설명한 바와 같은 목적으로 사용된 것으로, 도면에서는 캐패시터(C3, C4) 및 스위치(sw3, sw4)로 구성되는 경우를 예시하고 있으나, 필요한 딜레이량에 따라 그 구성은 달라질 수 있다.
또한, 제1 리던던시 테스트모드 플래그펄스 생성부(1510) 및 제2 리던던시 테스트모드 플래그펄스 생성부(1520)의 구성은 상기 도 14에 도시된 제1 리던던시 테스트모드 플래그펄스 생성부(1410) 및 제2 리던던시 테스트모드 플래그펄스 생성부(1420)의 구성과 동일하므로, 그에 대한 설명은 생략하기로 한다.
도 15에 도시된 스위치 제어부는 뱅크동작구간 신호(RDWT)를 생성하는 방식이 상기 도 14와 다르다. 즉, 상기 도 14의 경우 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 신호를 사용한 반면, 상기 도 15의 경우 해당 뱅크와 동일한 글로벌 데이터 버스(GIO)를 공유하는 나머지 뱅크가 실질적으로 동작하는 구간 - 이 구간에서 해당 뱅크는 동작하지 않을 것임 - 에 활성화되는 신호들을 사용하는 네거티브 개념을 도입한 것이다.
따라서, 스위치 제어부 및 선택 로직(도 12 참조), 그리고 각 스위치(도 9의 SW0, SW2, SW4, SW6)의 동작은 상기 도 14에서 설명한 바와 동일하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 DRAM 셀을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 SRAM을 비롯한 다른 RAM 셀을 사용하는 경우에도 적용된다.
또한, 전술한 실시예에서는 512 비트의 단위 세그먼트를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 단위 세그먼트의 비트수를 변경하는 경우에도 적용된다.
또한, 전술한 실시예에서 사용된 포트의 수, 뱅크의 수 등도 메모리 소자의 용량에 따라 변경될 수 있다.
전술한 본 발명은 전류 센싱 방식의 글로벌 데이터 버스 송수신 구조를 가지는 멀티-포트 메모리 소자에서의 초기 동작시 첫 하이 데이터 페일 현상을 방지할 수 있으며, 이로 인하여 멀티-포트 메모리 소자의 신뢰도 및 동작 특성을 개선할 수 있다.

Claims (8)

  1. 다수의 버스 라인을 구비하는 글로벌 데이터 버스;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송수신 구조를 가지는 다수의 뱅크;
    상기 글로벌 데이터 버스와 데이터를 교환하기 위한 전류 센싱 방식의 송수신 구조를 가지는 하나 이상의 포트;
    각각의 뱅크와 상기 글로벌 데이터 버스의 버스 라인 사이에 제공되어 해당 뱅크의 리던던트 컬럼과 노말 컬럼을 선택적으로 상기 글로벌 데이터 버스와 연결하기 위한 다수의 스위칭 수단; 및
    해당 뱅크에 대응하는 컬럼 커맨드 데이터 구동신호에 응답하여 상기 스위칭 수단의 턴온 구간을 해당 뱅크가 실질적으로 동작하는 구간으로 제한하기 위한 제어수단
    을 구비하는 멀티-포트 메모리 소자.
  2. 제1항에 있어서,
    각 뱅크에 구비된 상기 스위칭 수단은,
    해당 뱅크의 상기 리던던트 컬럼에 대응하는 리던던트 버스 연결부;
    해당 뱅크의 각 노말 컬럼에 대응하는 다수의 노말 버스 연결부;
    상기 노말 버스 연결부와 그에 대응하는 상기 글로벌 데이터 버스의 각 버스 라인 사이에 제공되는 다수의 제1 스위치;
    상기 리던던트 버스 연결부와 상기 글로벌 데이터 버스의 각 버스 라인 사이에 제공되는 다수의 제2 스위치; 및
    상기 리던던트 버스 연결부와 상기 글로벌 데이터 버스의 특정 버스 라인 사이에 제공되는 제3 스위치를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  3. 제2항에 있어서,
    상기 제어수단은,
    해당 뱅크에 대한 컬럼 리던던시 정보신호를 생성하기 위한 퓨즈부;
    상기 퓨즈부 내의 퓨즈 커팅 없이 테스트가 가능하게 하는 로직을 구비하여, 리던던시 테스트모드 플래그신호를 생성하기 위한 테스트 로직;
    상기 리던던시 테스트모드 플래그신호 및 상기 컬럼 커맨드 데이터 구동신호에 응답하여 노말 모드 및 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간정보를 포함하는 제1 및 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 스위치 제어 로직 - 상기 제2 리던던시 테스트모드 플래그펄스가 상기 제3 스위치를 제어함 - ; 및
    상기 컬럼 리던던시 정보신호 및 상기 제1 리던던시 테스트모드 플래그펄스에 응답하여 노말 모드에서 상기 제1 또는 제2 스위치를 선택하기 위한 다수의 선택 로직을 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  4. 제3항에 있어서,
    상기 스위치 제어 로직은,
    해당 뱅크에 대한 라이트 데이터 구동펄스 및 해당 뱅크에 대한 리드 데이터 구동펄스에 응답하여 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 뱅크동작구간 신호를 생성하기 위한 뱅크동작구간 신호 생성부;
    상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 노말 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제1 리던던시 테스트모드 플래그펄스를 생성하기 위한 제1 리던던시 테스트모드 플래그펄스 생성부; 및
    상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 제2 리던던시 테스트모드 플래그펄스 생성부를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  5. 제3항에 있어서,
    상기 스위치 제어 로직은,
    해당 뱅크와 상기 글로벌 데이터 버스를 공유하는 다른 뱅크에 대한 라이트 데이터 구동펄스 및 해당 뱅크와 상기 글로벌 데이터 버스를 공유하는 다른 뱅크에 대한 리드 데이터 구동펄스에 응답하여 해당 뱅크가 실질적으로 동작하는 구간에 활성화되는 뱅크동작구간 신호를 생성하기 위한 뱅크동작구간 신호 생성부;
    상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 노말 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제1 리던던시 테스트모드 플래그펄스를 생성하기 위한 제1 리던던시 테스트모드 플래그펄스 생성부; 및
    상기 리던던시 테스트모드 플래그신호 및 상기 뱅크동작구간 신호에 응답하여 테스트 모드에서 해당 뱅크가 실질적으로 동작하는 구간을 정의하는 상기 제2 리던던시 테스트모드 플래그펄스를 생성하기 위한 제2 리던던시 테스트모드 플래그펄스 생성부를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  6. 제4항에 있어서,
    상기 뱅크동작구간 신호 생성부는,
    상기 해당 뱅크에 대한 라이트 데이터 구동펄스를 상기 글로벌 데이터 버스의 지연시간에 대응하는 시간만큼 지연시키기 위한 딜레이 옵션과, 상기 해당 뱅크에 대한 리드 데이터 구동펄스 및 상기 딜레이 옵션에서 지연된 상기 해당 뱅크에 대한 라이트 데이터 구동펄스를 입력으로 하여 상기 뱅크동작구간 신호를 출력하는 낸드게이트를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  7. 제5항에 있어서,
    상기 뱅크동작구간 신호 생성부는,
    상기 다른 뱅크에 대한 라이트 데이터 구동펄스를 입력으로 하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호를 상기 글로벌 데이터 버스의 지연시간에 대응하는 시간만큼 지연시키기 위한 딜레이 옵션;
    상기 다른 뱅크에 대한 리드 데이터 구동펄스를 입력으로 하는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력신호 및 사기 딜레이 옵션의 출력신호를 입력으로 하여 상기 뱅크동작구간 신호를 출력하는 노아게이트를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
  8. 제6항 또는 제7항에 있어서,
    상기 딜레이 옵션은 다수의 인버터와, 상기 인버터 사이의 노드에 접속된 다수의 캐패시터와, 상기 캐패시터 각각을 상기 노드에 선택적으로 연결하기 위한 다수의 스위치를 구비하는 것을 특징으로 하는 멀티-포트 메모리 소자.
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