KR100716660B1

KR100716660B1 - 반도체 메모리 소자

Info

Publication number: KR100716660B1
Application number: KR1020040031964A
Authority: KR
Inventors: 박병일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2007-05-09
Also published as: JP4977838B2; JP2005322369A; US7580320B2; US20090059696A1; US7450459B2; CN1694180B; CN1694178A; US20050273670A1; TW200537512A; KR20050106902A; TWI267867B

Abstract

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼 리페어 기술에 관한 것이다. 본 발명은 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인(yi)이 인에이블 되는 경우에도 칩 면적 증가를 최소화할 수 있는 컬럼 리던던시 구조를 가진 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 퓨즈셋의 절단 상태에 따라 노말 yi를 디스에이블 시키고 리던던트 yi를 인에이블 시키는 방식을 사용하지 않고, 페일 컬럼의 물리적 위치정보를 가지는 퓨즈셋을 구성하고, 컬럼 페일이 발생한 경우에 퓨즈셋을 인에이블 시켜 페일 컬럼의 I/O를 디스에이블 시키고 리던던트 I/O를 그 물리적 위치로 전환하는 컬럼 리페어 방식을 사용한다. 이에 따라 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인이 인에이블 되는 경우에도 칩 면적 증가를 최소화할 수 있으며, 컬럼 어드레스가 존재하지 않는 반도체 메모리 소자의 컬럼 리페어가 가능하다.

멀티-포트 메모리, 글로벌 데이터 버스, 컬럼 리던던시, 퓨즈셋, 컬럼선택신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}

도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면.

도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면.

도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면.

도 3b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 라이트 경로를 나타낸 도면.

도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면.

도 4b는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 라이트 경로를 나타낸 도면.

도 5는 종래기술에 따른 컬럼 리던던시 방식을 나타낸 도면.

도 6은 본 발명의 일 실시예에 따른 멀티-포트 메모리 소자의 컬럼 리던던시 방식을 나타낸 도면.

도 7은 상기 도 6의 66개의 트랜스퍼 래치 세트(66 TL)의 블럭 다이어그램.

도 8은 상기 도 7의 하프 블럭의 상세 구성을 예시한 도면.

도 9는 상기 도 8의 리던던트 I/O 스위칭부(810, 812, 814, 816)의 회로 구성을 예시한 도면.

도 10은 상기 도 7의 퓨즈셋 회로의 구성을 예시한 도면이며, 도 11은 상기 도 7의 디코더 회로의 구성을 예시한 도면.

도 11은 상기 도 7의 디코더 회로의 구성을 예시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

600 : 16M 셀 어레이

610 : 포트/PR

본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼 리페어 기술에 관한 것이다.

RAM을 비롯한 대부분의 메모리 소자는 하나의 포트 - 하나의 포트에 다수의 입/출력핀 세트가 존재함 - 를 구비한다. 즉, 칩셋과의 데이터 교환을 위한 하나의 포트만을 구비하고 있다. 그러나, 최근에는 칩셋과 메모리의 기능 구분이 모호해지 고 있으며, 칩셋과 메모리의 통합이 고려되고 있다. 이러한 추세에 비추어 주변의 그래픽 디바이스, CPU 등과 직접 데이터를 교환할 수 있는 멀티-포트 메모리 소자가 요구되고 있다. 그런데, 이와 같은 멀티-포트 메모리 소자를 구현하기 위해서는 다수의 포트 중 어느 포트에서도 모든 메모리 셀에 대한 액세스가 가능해야 한다.

이에 본 발명의 출원인은 멀티-포트 메모리 소자의 아키텍쳐를 제안한 바 있다(2003년 12월 17일자 출원된 대한민국 특허출원 제2003-92375호 참조).

도 1은 대한민국 특허출원 제2003-92375호에 따른 256M 멀티-포트 DRAM의 아키텍쳐를 나타낸 도면이다.

도 1을 참조하면, 제안된 256M 멀티-포트 DRAM은, 각각 다수의 메모리 셀과 로우 디코더(RDEC)를 포함하며, 코어 영역을 4분할하고 있는 각 사분면에 일정 갯수만큼 로우 방향(도면에서는 좌우 방향)으로 배치된 다수의 뱅크(bank0∼bank15)와, 1, 3사분면과 2, 4사분면 사이에 코어 영역을 양분하도록 배치되어 인가된 커맨드, 어드레스 등을 이용하여 내부 커맨드 신호, 내부 어드레스 신호, 제어신호를 생성하여 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하기 위한 중재부(100)와, 각 사분면의 가장자리에 배치되어 각각 다른 타겟 디바이스와 독립적인 통신을 수행하기 위한 다수의 포트(port0∼port7)와, 각 사분면에 대응하는 뱅크와 포트 사이에 로우 방향으로 배치되어 병렬 데이터 전송을 수행하기 위한 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)와, 로우 방향으로 인접한 두 글로벌 데이터 버스 사이에 배치되어 두 글로벌 데이터 버스를 선택적으로 연결하기 위한 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)와, 각 뱅크의 컬럼 방향(도면에서는 상하 방향)으로 배치되어 뱅크 내부의 데이터 전송을 수행하기 위한 다수의 트랜스퍼 버스(TB)와, 컬럼 방향으로 인접한 두 뱅크 사이에 배치되어 두 뱅크 각각의 트랜스퍼 버스(TB)를 선택적으로 연결하기 위한 다수의 트랜스퍼 버스 연결부(TG)와, 각 뱅크와 해당 뱅크가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 각 트랜스퍼 버스(TB)와 해당 글로벌 데이터 버스 사이의 데이터 교환을 수행하기 위한 다수의 버스 연결부(TL)와, 각 포트와 그 포트가 속한 사분면의 글로벌 데이터 버스 사이에 배치되어 해당 포트와 글로벌 데이터 버스 사이의 데이터 송수신을 수행하기 위한 다수의 데이터 전달부(QTRX)를 구비한다.

이하, 상기와 같은 256M 멀티-포트 DRAM의 세부 구성을 살펴본다.

16개의 뱅크(bank0∼bank15) 각각은 16M(8k 로우×2k 컬럼)의 DRAM 셀과 로우 디코더(RDEC)를 포함하며, 각 뱅크 내부에는 통상의 DRAM 코어 영역에서 필수적인 비트라인 감지증폭기, 이퀄라이져 등의 코어 회로를 구비한다. 뱅크(bank0∼bank15)는 코어 영역을 4분할하고 있는 각 사분면에 4개씩 로우 방향으로 배치된다. 구체적으로, 코어 영역의 1사분면(좌측위)에는 뱅크0, 뱅크2, 뱅크4, 뱅크6가, 2사분면(우측위)에는 뱅크8, 뱅크10, 뱅크12, 뱅크14가, 3사분면(좌측아래)에는 뱅크1, 뱅크3, 뱅크5, 뱅크7이, 4사분면(우측아래)에는 뱅크9, 뱅크11, 뱅크13, 뱅크15가 각각 배치된다. 한편, 로우 디코더(RDEC)는 각 뱅크의 일측에 인접 뱅크의 로우 디코더(RDEC)와 짝을 이루도록 배치하는 것이 바람직하다. 그리고, 하나의 페이지(컬럼)는 4개의 세그먼트(각 세그먼트는 512 개의 셀로 이루어짐)로 구분된다.

또한, 중재부(100)는 패킷 형태로 전송된 커맨드, 어드레스 등을 이용하여 내부 활성화 커맨드 신호(ACT), 내부 비활성화 커맨드 신호(PCG), 내부 리드 커맨드 신호(RD), 내부 라이트 커맨드 신호(WD) 등의 내부 커맨드 신호와, 활성화 어레이 어드레스(AAA), 비활성화 어레이 어드레스(PAA), 리드 어레이 어드레스(RAA), 라이트 어레이 어드레스(WAA), 로우 어드레스(RA), 리드 세그먼트 어드레스(RSA), 라이트 세그먼트 어드레스(WSA) 등의 내부 어드레스 신호와, 트랜스퍼 게이트 제어신호(TGC), 포트/파이프 레지스터 플래그 신호(PRFG), 포트/파이프 레지스터 데이터 구동신호(DP), DRAM 코어 테스트 모드 플래그 신호(DTM) 등의 제어신호를 생성하며, 메모리 소자를 이루는 각 구성 요소들의 동작을 중재하는 컨트롤 블럭이다.

또한, 포트(port0∼port7)는 각 사분면의 다이(die) 가장자리 부분(해당 사분면의 모든 뱅크가 공유하는 장축변 부분)에 각각 두개씩 배치된다. 구체적으로, 1사분면에는 port0, port2가, 2사분면에는 port4, port6이, 3사분면에는 port1, port3이, 4사분면에는 port5, port7이 각각 배치된다. 각 포트는 직렬 I/O 인터페이스를 지원하며, 각각 다른 타겟 디바이스(예컨대, 칩셋, 그래픽 칩 등)와 독립적인 통신을 수행한다. 한편, 포트(port0∼port7)가 직렬 입/출력 인터페이스를 지원하도록 하는 경우, 각 포트(port0∼port7)는 데이터, 어드레스, 커맨드 등에 대응하는 다수의 패드와, 패드에 전달된 송/수신 신호를 버퍼링하기 위한 패드 버퍼(리드 버퍼, 라이트 버퍼)와, 수신된 데이터를 디코딩하기 위한 디코더와, 송신할 데이터를 인코딩하기 위한 인코더와, 수신된 직렬 데이터를 병렬 데이터로 변환하고 송신할 병렬 데이터를 직렬 데이터로 변환하기 위한 데이터 변환기 등을 구비한다.

또한, 1사분면의 뱅크와 포트 사이에는 제1 글로벌 데이터 버스(GIO_LU)가, 2사분면에는 제2 글로벌 데이터 버스(GIO_RU)가, 3사분면에는 제3 글로벌 데이터 버스(GIO_LD)가, 4사분면에는 제4 글로벌 데이터 버스(GIO_RD)가 배치된다. 제1 내지 제4 글로벌 데이터 버스(GIO_LU, GIO_RU, GIO_LD, GIO_RD)는 각각 해당 사분면의 뱅크, 포트 및 글로벌 데이터 버스 연결부(PR_U, PR_D)와 접속되는 양방향 데이터 버스(512 비트)이다.

한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU)는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 연결될 수 있으며, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD)는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 연결될 수 있다. 제1 및 제2 글로벌 데이터 버스 연결부(PR_U, PR_D)는 글로벌 데이터 버스의 라인수(512 개)에 대응하는 양방향 파이프 레지스터를 구비한다.

또한, 트랜스퍼 버스(TB)는 각 뱅크의 비트라인 감지증폭기와 해당 뱅크에 대응하는 버스 연결부(TL)를 연결하는 로컬 데이터 버스이다. 트랜스퍼 버스(TB)의 라인수는 하나의 세그먼트에 해당하는 셀의 수(예컨대, 512 개)와 동일하며, 차동 버스로 구현된다.

또한, 트랜스퍼 버스 연결부(TG)는 트랜스퍼 버스(TB)의 라인수 만큼의 모스 트랜지스터로 구현할 수 있다. 트랜스퍼 버스(TB)가 차동 버스이므로, 하나의 트랜스퍼 버스 연결부(TG)는 총 512쌍의 모스 트랜지스터로 구현할 수 있다. 이러한 이유로 트랜스퍼 버스 연결부(TG)를 트랜스퍼 게이트로 칭하기로 한다.

또한, 버스 연결부(TL)는 512개의 트랜스퍼 래치가 1세트이고 총 16세트가 구비된다. 각 트랜스퍼 래치는 리드용 버스 연결회로(DRAM의 IO 감지증폭기에 해당함)와 라이트용 버스 연결회로(DRAM의 라이트 드라이버에 해당함)로 구성된다. 여기서, 리드용 버스 연결회로는 트랜스퍼 버스(TB)에 실린 리드 데이터를 감지하여 래치하기 위한 리드 감지증폭기 및 래치된 데이터를 해당 뱅크가 속한 사분면의 글로벌 데이터 버스로 드라이빙하기 위한 리드 드라이버를 구비한다. 또한, 라이트용 버스 연결회로는 글로벌 데이터 버스에 실린 라이트 데이터를 감지하여 래치하기 위한 라이트 래치와, 트랜스퍼 버스(TB)로 라이트 데이터를 드라이빙하기 위한 라이트 드라이버를 구비한다.

또한, 데이터 전달부(QTRX)는 그에 대응하는 포트에 인가된 라이트 데이터를 글로벌 데이터 버스로 전달하기 위한 512개의 송신기(QTx)와 글로벌 데이터 버스로부터 인가된 리드 데이터를 수신하여 해당 포트로 전달하기 위한 512개의 수신기(QRx)를 구비한다.

이외에도 도시되지는 않았으나, 제안된 256M 멀티-포트 DRAM은 다이의 각 모서리 부분에 배치되며, 외부 전압을 인가 받아 내부 전압을 생성하기 위한 전압 생성기, 1사분면 및 2사분면에 대응하는 포트 사이 그리고 3사분면 및 4사분면에 대응하는 포트 사이에 배치된 테스트 로직, 다이의 가장자리에 배치된 클럭 패드를 비롯한 각종 패드 등을 더 구비한다.

또한, 각 사분면에는 중재부(100)로부터 뱅크에 이르는 커맨드 라인(ACT, PCG, RD, WD)과, 중재부(100)로부터 뱅크에 이르는 어드레스 라인(AAA<0:1>, PAA<0:1>, RAA<0:1>, WAA<0:1>, RA<0:12>, RSA<0:1>, WSA<0:1>)이 구비된다. 그리고, 중재부(100) 좌우측에는 각각 중재부(100)로부터 트랜스퍼 버스 연결부(TG)에 이르는 트랜스퍼 게이트 제어라인(TGC<0:3>)이 구비된다.

도 2는 상기 도 1에 도시된 256M 멀티-포트 DRAM의 컬럼 구성 단위인 세그먼트와 트랜스퍼 버스(TB)의 관계를 설명하기 위한 도면이다.

도 2를 참조하면, 제안된 256M 멀티-포트 DRAM은 기존의 일반적인 DRAM과 같이 다수의 메모리 셀 어레이(200)와 비트라인 감지증폭기 어레이(210)를 구비한다. 하나의 메모리 셀 어레이(200)를 기준으로 보면, 한쌍의 트랜스퍼 버스(TB<0>, TBb<0>)는 메모리 셀 어레이(200) 상하부에 배치된 4개의 비트라인 감지증폭기(BLSA)와 연결된다(박스 A 참조). 이 4개의 비트라인 감지증폭기(BLSA)는 각각 다른 세그먼트 선택신호(SGS<0:3>) - 기존의 일반적인 DRAM의 컬럼선택신호(Yi)에 대응하는 신호임 - 에 제어 받는다. 따라서, 2k 컬럼의 경우, 하나의 로우와 하나의 세그먼트가 선택되면 동시에 512개의 셀이 선택되어 그에 대응하는 512 비트의 트랜스퍼 버스(TB<0:511>)와 데이터 교환이 이루어지게 된다.

한편, 1사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)는 동일 컬럼축 상에 배치된 3사분면의 각 뱅크에 대응하는 트랜스퍼 버스(TB)와 트랜스퍼 게이트(TG)를 통해 연결될 수 있다(512개의 TG가 1세트로 구성되며, 총 8세트임). 즉, 트랜스퍼 게이트(TG)는 동일 컬럼축 상에 배치된 두 뱅크(이를 어레이라 정의함)에 대응하는 트랜스퍼 버스(TB) 사이에 배치되어 두 트랜스퍼 버스(TB)를 선택적으로 연결한다. 트랜스퍼 게이트(TG)를 제어하기 위한 제어신호(TGC)는 중재부(100)에서 생성된다.

이하, 상기와 같이 구성된 256M 멀티-포트 DRAM의 동작을 살펴본다.

도 3a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 노말 리드 경로를 나타낸 도면이며, 도 3b는 노말 라이트 경로를 나타낸 도면이다.

우선, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.

도 3a를 참조하면, 포트 port0을 통해 리드 동작과 관련된 커맨드, 어드레스 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 리드 커맨드 신호(RD), 리드 어레이 어드레스(RAA) 및 리드 세그먼트 어드레스(RSA)를 생성한다. 이에 따라, 비트라인 감지증폭기(BLSA)는 리드 세그먼트 어드레스(RSA)에 대응하는 세그먼트의 512 비트 데이터를 감지증폭하여 트랜스퍼 버스(TB, TBb)로 구동한다. 한편, 뱅크 bank0의 버스 연결부(TL)는 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 실린 리드 데이터를 감지하여 제1 글로벌 데이터 버스(GIO_LU)로 데이터를 구동한다. 이어서, 제1 글로벌 데이터 버스(GIO_LU)에 전달된 리드 데이터는 포트 port0에 대응하는 데이터 전달부(QTRX)의 수신기(QRx)를 거쳐 포트 port0 내의 리드 버퍼에 저장되고, 리드 버퍼에 저장된 데이터는 일정단위의 패킷으로 변환되어 직렬 데이터 형태로 포트 port0와 연결된 타겟 디바이스에 전송된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다. 이때, 해당 어레이의 트랜스퍼 버 스 연결부(TG)는 스위치-오프 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb) 사이의 연결이 끊어지도록 한다. 미설명 도면 부호 'BL, BLb'는 비트라인 쌍, 'T'는 셀 트랜지스터, 'C'는 셀 캐패시터를 각각 나타낸 것이다.

다음으로, 포트 port0를 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.

도 3b를 참조하면, 포트 port0을 통해 라이트 동작과 관련된 커맨드, 어드레스, 데이터 등이 패킷 형태로 인가되면, 중재부(100)는 먼저 뱅크 bank0에 대한 내부 활성화 커맨드 신호(ACT), 활성화 어레이 어드레스(AAA) 및 로우 어드레스(RA)를 생성하여 특정 로우(워드라인, WL)를 활성화시키고, 이어서 뱅크 bank0에 대한 내부 라이트 커맨드 신호(WT), 라이트 어레이 어드레스(WAA) 및 라이트 세그먼트 어드레스(WSA)를 생성한다. 이때, 중재부(100)의 스케쥴링에 의해 포트 port0의 라이트 버퍼에 저장된 512 비트 데이터가 라이트 세그먼트 어드레스(WSA)에 대응하는 세그먼트(512 개의 메모리 셀)에 기록된다. 포트 port0에서 병렬 데이터로 변환된 데이터는 데이터 전달부(QTRX)의 송신기(QTx)를 거쳐 제1 글로벌 데이터 버스(GIO_LU)에 로딩되고, 뱅크 bank0의 버스 연결부(TL)를 통해 다시 뱅크 bank0의 트랜스퍼 버스(TB, TBb)로 구동되며, 뱅크 bank0의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 라이트 세그먼트 어드레스(WSA)에 대응하는 비트라인 감지증폭기(BLSA)를 통해 512개의 메모리 셀에 저장된다. 이후, 중재부(100)는 내부 비활성화 커맨드 신호(PCG), 비활성화 어레이 어드레스(PAA)를 생성하여 해당 어레이의 로우를 비활성화시킨다.

도 4a는 상기 도 2에 도시된 256M 멀티-포트 DRAM의 크로스 리드 경로를 나타낸 도면이며, 도 4b는 크로스 라이트 경로를 나타낸 도면이다.

우선, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트의 데이터(512 비트)를 리드하는 경우를 가정한다.

도 4a를 참조하면, 전반적인 동작은 전술한 노멀 리드시와 거의 유사하나, 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 한편, 뱅크 bank1의 트랜스퍼 버스(TB, TBb)에 로딩된 데이터는 뱅크 bank1에 대응하는 버스 연결부(TL), 제3 글로벌 데이터 버스(GIO_LD), 포트 port1에 대응하는 데이터 전달부(QTRX), 포트 port1을 거쳐 타겟 디바이스로 전달된다.

다음으로, 포트 port1을 통해 뱅크 bank0에 있는 특정 세그먼트에 데이터(512 비트)를 라이트하는 경우를 가정한다.

도 4b를 참조하면, 전반적인 동작은 전술한 노멀 라이트시와 거의 유사하나, 역시 해당 어레이의 트랜스퍼 버스 연결부(TG)가 스위치-온 상태가 되어 뱅크 bank0의 트랜스퍼 버스(TB, TBb)와 동일 어레이 내의 뱅크 bank1의 트랜스퍼 버스(TB, TBb)가 서로 연결되도록 하는 것이 다르다. 이 경우, 포트 port1에 인가된 데이터는 포트 port1에 대응하는 데이터 전달부(QTRX), 제3 글로벌 데이터 버스(GIO_LD), 뱅크 bank1에 대응하는 버스 연결부(TL)를 거쳐 뱅크 bank0의 트랜 스퍼 버스(TB, TBb)로 로딩되며, 이후의 과정은 전술한 노멀 라이트시와 동일하다.

한편, 제1 글로벌 데이터 버스(GIO_LU)와 제2 글로벌 데이터 버스(GIO_RU) 사이에 데이터 교환이 필요한 경우에는 제1 글로벌 데이터 버스 연결부(PR_U)를 통해 두 글로벌 데이터 버스를 연결하고, 제3 글로벌 데이터 버스(GIO_LD)와 제4 글로벌 데이터 버스(GIO_RD) 사이에 데이터 교환이 필요한 경우에는 제2 글로벌 데이터 버스 연결부(PR_D)를 통해 두 글로벌 데이터 버스를 연결하면 된다.

전술한 바와 같이 제안된 멀티-포트 DRAM은 모든 포트(port0∼port7)에서 모든 세그먼트를 액세스할 수 있으며, 다수의 포트를 통해 독립적인 액세스가 가능하기 때문에 - 글로벌 데이터 버스가 중복 사용되지 않는 범위에서 - 동시에 멀티 액세스가 가능하다. 또한, 새로운 아키텍쳐의 적용을 통해 코어 영역의 각 사분면에서 512 비트의 데이터를 병렬로 처리할 수 있으며, 포트에서는 직렬로 데이터를 입/출력할 수 있다. 따라서, 레이아웃 면적 증가를 최소화하고, 패키징이 용이하며, 데이터 버스에서의 데이터 선로간 스큐 문제를 유발하지 않으면서 밴드폭을 크게 증가시킬 수 있다.

한편, 상기와 같은 멀티-포트 메모리 소자와 같이 하나의 컬럼 어드레스에 대해 많은 수(256 또는 512개)의 컬럼선택라인(yi)이 인에이블 되는 반도체 메모리 소자에서 종래와 같은 컬럼 리페어를 수행하는 경우에는 많은 어려움이 따른다.

도 5는 종래기술에 따른 컬럼 리던던시 방식을 나타낸 도면이다.

도 5를 참조하면, 종래기술에 따른 컬럼 리던던시 방식은, 컬럼 페일이 발생할 경우, 페일 컬럼 어드레스에 대하여 퓨즈셋을 절단하고, 컬럼선택라인(yi)을 인 에이블시키기 위하여 입력되는 컬럼 어드레스와 절단된 퓨즈셋 어드레스를 비교하여 동일하면 yikillb 신호를 활성화시켜 노말 yi를 디스에이블 시키고 리던던트 yi를 인에이블 시키는 방식이다.

이와 같은 종래의 컬럼 리던던시 방식은 하나의 컬럼 어드레스에 대해 인에이블 되는 yi의 수가 적은 경우에는 매우 유용하지만, 전술한 멀티-포트 메모리 소자와 같이 yi의 수가 증가하는 경우에는 그에 따라 리던던트 셀의 크기가 같이 증가하게 된다. 따라서, 컬럼 리던던시를 위한 여분의 셀이 차지하는 면적이 증가하게 되고, 리페어 효율 또한 저하된다.

한편, 종래의 컬럼 리던던시 방식은 컬럼 어드레스가 존재하지 않는 반도체 메모리 소자에 적용이 불가능하다는 한계가 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인(yi)이 인에이블 되는 경우에도 칩 면적 증가를 최소화할 수 있는 컬럼 리던던시 구조를 가진 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌 데이터 버스와 각 뱅크 내의 노말 로컬 데이터 버스 사이의 데이터 송수신을 위한 노말 버스 연결수단; 상기 글로벌 데이터 버스와 각 뱅크 내의 리던던트 로컬 데이터 버스 사이의 데이터 송수신을 위한 리던던트 버스 연결수단; 페일 컬럼의 물리적 위치정보를 포함하는 퓨즈셋; 및 상기 페일 컬럼의 물리적 위치정보에 응답하여 해당 페일 컬럼에 대응하는 상기 노말 버스 연결수단의 출력 및 상기 리던던트 버스 연결수단의 출력을 선택적으로 상기 글로벌 데이터 버스에 연결하기 위한 스위칭 수단을 구비하는 반도체 메모리 소자가 제공된다.

본 발명에서는 퓨즈셋의 절단 상태에 따라 노말 yi를 디스에이블 시키고 리던던트 yi를 인에이블 시키는 방식을 사용하지 않고, 페일 컬럼의 물리적 위치정보를 가지는 퓨즈셋을 구성하고, 컬럼 페일이 발생한 경우에 퓨즈셋을 인에이블 시켜 페일 컬럼의 I/O를 디스에이블 시키고 리던던트 I/O를 그 물리적 위치로 전환하는 컬럼 리페어 방식을 사용한다. 이에 따라 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인이 인에이블 되는 경우에도 칩 면적 증가를 최소화할 수 있으며, 컬럼 어드레스가 존재하지 않는 반도체 메모리 소자의 컬럼 리페어가 가능하다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 6은 본 발명의 일 실시예에 따른 멀티-포트 메모리 소자의 컬럼 리던던시 방식을 나타낸 도면이다.

도 6을 참조하면, 본 실시예에 따른 멀티-포트 메모리 소자는, 16M 셀 어레 이(뱅크측, 600)에 대해, 64비트의 트랜스퍼 버스(TB)에 대응하는 64개의 트랜스퍼 래치(TL)와, 좌측 리던던트 트랜스퍼 버스(RTBL) 및 우측 리던던트 트랜스퍼 버스(RTBR)에 대응하는 2개의 리던던트 트랜스퍼 래치(RTL)로 구성된 66개의 트랜스퍼 래치 세트(620)가 8개 존재한다. 즉, 64개의 트랜스퍼 래치(TL) 마다 2개의 리던던트 트랜스퍼 래치(RTL)를 배치하였으며, 66개의 트랜스퍼 래치(TL)와 글로벌 데이터 버스(GIO) 사이에 64개씩의 데이터(DQ)가 교환되도록 하였다. 미설명 도면 부호 '610'은 포트/PR 이다.

도 7은 상기 도 6의 66개의 트랜스퍼 래치 세트(66 TL)의 블럭 다이어그램이다.

도 7을 참조하면, 66개의 트랜스퍼 래치 세트(620)는 다시 하프 블럭으로 구분되며, 하프 블럭이 컬럼 리던던트 단위 블럭이 된다.

66개의 트랜스퍼 래치 세트(700)에 대해, 좌측 하프 블럭은 32개의 노말 I/O와 1개의 리던던트 I/O(RIOL)를 입력 받는 32개의 스위치 블럭(710)과, 페일 컬럼의 I/O를 디스에이블 시키고 리던던트 I/O를 그 물리적 위치로 전환하기 위한 정보를 제공하는 좌측 컬럼리던던시어드레스(YRA) 퓨즈셋/디코더(720)를 구비하며, 우측 하프 블럭은 32개의 노말 I/O와 1개의 리던던트 I/O(RIOR)를 입력 받는 32개의 스위치 블럭(715)과, 페일 컬럼의 I/O를 디스에이블 시키고 리던던트 I/O를 그 물리적 위치로 전환하기 위한 정보를 제공하는 우측 컬럼리던던시어드레스(YRA) 퓨즈셋/디코더(725)를 구비한다.

도 8은 상기 도 7의 하프 블럭의 상세 구성을 예시한 도면이다.

도 8을 참조하면, 각 하프 블럭은 각각 8개의 트랜스퍼 버스쌍(TB, TBb)에 접속되며, 8비트의 노말 I/O(8 TLIO)를 출력하기 위한 4개의 노말 트랜스퍼 래치 세트(800, 802, 804, 806)와, 하나의 리던던트 트랜스퍼 버스쌍(RTB, RTBb)에 접속되며, 1비트의 리던던트 I/O(1 RTLIO)를 출력하기 위한 1개의 리던던트 트랜스퍼 래치(RTL)와, 좌측 컬럼리던던시어드레스(YRA) 퓨즈셋/디코더(720)로부터 출력된 컬럼리던던트어드레스인에이블신호 YRAEN<0:3> 및 컬럼리던던트어드레스신호 YRAD<0:7>, 그리고 리던던시 테스트모드 플래그신호 TM_YRED에 응답하여 각각 8비트의 노말 I/O(8 TLIO) 및 1비트의 리던던트 I/O(1 RTLIO)를 선택적으로 8 비트의 글로벌 데이터 버스 라인(8 DQ)으로 출력하기 위한 4개의 리던던트 I/O 스위칭부(810, 812, 814, 816)와, 리던던시 테스트모드 플래그신호 TM_YRED에 응답하여 1비트의 리던던트 I/O(1 RTLIO)를 1비트의 테스트모드 글로벌 데이터 버스 라인(DQTM)으로 출력하기 위한 테스트모드 리던던트 I/O 스위칭부(818)를 구비한다. 미설명 도면 부호 820은 포트/PR을 나타낸 것이다. 또한, 리던던시 테스트모드 플래그신호 TM_YRED는 퓨즈셋 내의 퓨즈를 커팅하지 않은 상태에서 퓨즈를 커팅한 것과 같은 상태를 제공하여 테스트를 가능하게 하는 테스트모드 신호이다.

도 9는 상기 도 8의 리던던트 I/O 스위칭부(810, 812, 814, 816)의 회로 구성을 예시한 도면이다.

도 9를 참조하면, 리던던트 I/O 스위칭부(810, 812, 814, 816)는 각각, 전원전압단 및 노드 n1 사이에 접속되며 컬럼리던던트어드레스인에이블신호 YRAEN를 게이트 입력으로 하는 PMOS 트랜지스터(MP11)와, 접지전압단에 접속되며 컬럼리던던 트어드레스신호 YRAD를 게이트 입력으로 하는 NMOS 트랜지스터(MN12)와, NMOS 트랜지스터(MN12)와 노드 n1 사이에 접속되며 컬럼리던던트어드레스인에이블신호 YRAEN를 게이트 입력으로 하는 NMOS 트랜지스터(MN11)와, 노드 n1에 걸린 신호를 반전시키기 위한 인버터(INV11)와, 전원전압단 및 노드 n1 사이에 접속되며 인버터(INV11)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP12)와, 인버터(INV11)의 출력신호 및 리던던시 테스트모드 플래그신호 TM_YRED를 입력으로 하는 노아게이트(NOR11)와, 노드 n1에 걸린 신호 및 리던던시 테스트모드 플래그신호 TM_YRED를 입력으로 하는 노아게이트(NOR12)와, 노말 I/O(TLIO)와 글로벌 데이터 버스(DQ) 사이에 접속되며 노아게이트(NOR11)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN13)와, 리던던트 I/O(RTLIO)와 글로벌 데이터 버스(DQ) 사이에 접속되며 노아게이트(NOR12)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN14)를 구비한다.

즉, 각각의 리던던트 I/O 스위칭부(810, 812, 814, 816)는 컬럼리던던시어드레스(YRA) 퓨즈셋/디코더로부터 출력된 컬럼리던던트어드레스인에이블신호 YRAEN<0:3> 및 컬럼리던던트어드레스신호 YRAD<0:7>, 그리고 리던던시 테스트모드 플래그신호 TM_YRED에 응답하여 노말 I/O(TLIO)와 글로벌 데이터 버스(DQ)를 연결하거나, 리던던트 I/O(RTLIO)와 글로벌 데이터 버스(DQ)를 연결한다.

도 10은 상기 도 7의 퓨즈셋 회로의 구성을 예시한 도면이며, 도 11은 상기 도 7의 디코더 회로의 구성을 예시한 도면이다.

도 10을 참조하면, 퓨즈셋 회로는, 전원전압단(VDD)에 접속된 다수의 퓨즈(YAF0, YAF1, YAF2, YAF3, YAF4, YRENF)와, 서로 다른 조합의 퓨즈 접속을 가지는 다수의 YRA 블럭(YRA)을 구비한다.

여기서, 각 YRA 블럭은 하나의 퓨즈와 접지전압단 사이에 접속되며 파워업신호(pwrup)를 게이트 입력으로 하는 NMOS 트랜지스터(MN15)와, 해당 퓨즈에 접속된 인버터(INV12)와, 해당 퓨즈와 접지전압단 사이에 접속되며 인버터(INV12)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN16)를 구비한다.

도 11을 참조하면, 디코더 회로는 컬럼리던던트어드레스신호 YRAD<3:4>에 응답하여 컬럼리던던트어드레스인에이블신호 YRAEN를 디코딩하여 컬럼리던던트어드레스인에이블신호 YRAEN<0:3>를 출력하기 위한 제1 디코더(910)와, 컬럼리던던트어드레스신호 YRAD<0:2>를 디코딩하여 컬럼리던던트어드레스신호 YRAD<0:7>를 출력하기 우한 제2 디코더(915)를 구비한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 멀티-포트 메모리 소자의 컬럼 리페어 경우를 일례로 들어 설명하였으나, 본 발명의 컬럼 리던던시 방식은 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인이 인에이블되는 구조의 반도체 메모리 소자나 페일컬럼 어드레스가 존재하지 않는 경우에 모두 적용할 수 있다.

전술한 본 발명은 하나의 컬럼 어드레스에 대해 많은 수의 컬럼선택라인이 인에이블되는 구조의 반도체 메모리 소자나 페일컬럼 어드레스가 존재하지 않는 경우에도 효율적으로 컬럼 리페어를 수행할 수 있으며, 이로 인하여 리던던시 효율을 향상시키고 칩 면적의 증가를 방지할 수 있다.

Claims

글로벌 데이터 버스와 각 뱅크 내의 노말 로컬 데이터 버스 사이의 데이터 송수신을 위한 노말 버스 연결수단;

상기 글로벌 데이터 버스와 각 뱅크 내의 리던던트 로컬 데이터 버스 사이의 데이터 송수신을 위한 리던던트 버스 연결수단;

페일 컬럼의 물리적 위치정보를 포함하는 퓨즈셋; 및

상기 페일 컬럼의 물리적 위치정보에 응답하여 해당 페일 컬럼에 대응하는 상기 노말 버스 연결수단의 출력 및 상기 리던던트 버스 연결수단의 출력을 선택적으로 상기 글로벌 데이터 버스에 연결하기 위한 스위칭 수단

을 구비하는 반도체 메모리 소자.