JP4777417B2 - 半導体メモリおよびテストシステム - Google Patents
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Description
(付記1)
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
外部アクセスコマンドに応答して、前記セルアレイをアクセスするための制御信号を生成するアレイ制御部と、
前記セルアレイがアクセスされる回数を示すアクセス回数を記憶する回数記憶回路とを備え、
前記ダミー不良出力部は、前記不良検出信号を受けた後、前記セルアレイが前記アクセス回数だけアクセスされるまで前記ダミー不良信号を活性化することを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
不良のメモリセルに接続されたワード線を救済するための複数の冗長ワード線を備え、
前記回数記憶回路が記憶する前記アクセス回数は、前記冗長ワード線の数以上であることを特徴とする半導体メモリ。
(付記4)
付記2記載の半導体メモリにおいて、
不良のメモリセルに接続されたビット線を救済するための複数の冗長ビット線を備え、
前記回数記憶回路が記憶する前記アクセス回数は、前記冗長ビット線の数以上であることを特徴とする半導体メモリ。
(付記5)
付記2記載の半導体メモリにおいて、
前記回数記憶回路は、半導体メモリの外部から設定される前記アクセス回数を記憶するモードレジスタであることを特徴とする半導体メモリ。
(付記6)
付記2記載の半導体メモリにおいて、
前記回数記憶回路は、ヒューズを有し、ヒューズのプログラムに応じて前記アクセス回数を記憶するヒューズ回路であることを特徴とする半導体メモリ。
(付記7)
付記1記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアクセスアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
(付記8)
付記7記載の半導体メモリにおいて、
前記アドレス入力部は、前記ワード線を選択するためのロウアドレスおよび前記ビット線を選択するためのコラムアドレスを前記アクセスアドレスとして受け、
前記アドレス比較回路は、前記不良アドレスが前記ワード線を示すときに、前記不良アドレスを前記ロウアドレスと比較し、前記不良アドレスが前記ビット線を示すときに、前記不良アドレスを前記コラムアドレスと比較することを特徴とする半導体メモリ。
(付記9)
付記7記載の半導体メモリにおいて、
前記不良アドレス保持部は、複数の不良アドレスを保持し、
前記アドレス比較回路は、前記アクセスアドレスを前記複数の不良アドレスとそれぞれ比較し、前記複数の不良アドレス毎に、一致を検出する回数が予め設定されたアクセス回数になるまで前記ダミー不良信号を出力することを特徴とする半導体メモリ。
(付記10)
付記7記載の半導体メモリにおいて、
不良のメモリセルに接続されたワード線を救済するための複数の冗長ワード線を備え、
予め設定された前記アクセス回数は、前記冗長ワード線の数以上であることを特徴とする半導体メモリ。
(付記11)
付記7記載の半導体メモリにおいて、
不良のメモリセルに接続されたビット線を救済するための複数の冗長ビット線を備え、
予め設定された前記アクセス回数は、前記冗長ビット線の数以上であることを特徴とする半導体メモリ。
(付記12)
付記1記載の半導体メモリにおいて、
書き込みデータを受ける複数のデータ端子と、
データ圧縮テストモード中に動作し、データ端子のいずれかで受ける書き込みデータを複数のメモリセルに書き込むために分配し、複数のメモリセルから読み出されるデータの一致または不一致を示す論理を、前記データ出力部を介して前記データ端子のいずれかに前記読み出しデータとして出力する圧縮制御部を備え、
前記データ出力部は、前記ダミー不良信号が活性化している間、一致を示す論理を反転して出力することを特徴とする半導体メモリ。
(付記13)
付記12記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
(付記14)
付記1記載の半導体メモリにおいて、
自己テストモード中に動作し、前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力する自己テスト部を備えていることを特徴とする半導体メモリ。
(付記15)
付記14記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
(付記16)
付記14記載の半導体メモリにおいて、
前記自己テスト部は、前記メモリセルを順次に所定の回数アクセスすることでテストを実施し、前記メモリセルのいずれかの不良を最後のアクセス時に検出した場合、不良のメモリセルに接続されたワード線またはビット線を選択するための複数の読み出しアクセスをさらに実施することを特徴とする半導体メモリ。
(付記17)
付記14記載の半導体メモリにおいて、
前記自己テスト部は、保持している不良の情報を、半導体メモリの外部から供給される不良情報出力コマンドに応答して出力することを特徴とする半導体メモリ。
(付記18)
付記1記載の半導体メモリにおいて、
半導体メモリをテストモードに移行するテスト端子を備え、
前記不良検出入力部および前記ダミー不良出力部は、前記テストモード中のみ動作することを特徴とする半導体メモリ。
(付記19)
付記1記載の半導体メモリにおいて、
半導体メモリの動作モードを設定するモードレジスタを備え、
前記不良検出入力部および前記ダミー不良出力部は、前記モードレジスタにより動作モードがテストモードに設定されるときのみ動作することを特徴とする半導体メモリ。
(付記20)
半導体メモリと、この半導体メモリをテストするテスト装置とで構成されるテストシステムであって、
前記半導体メモリは、
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備え、
前記テスト装置は、
前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力することを特徴とするテストシステム。
Claims (10)
- メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
外部アクセスコマンドに応答して、前記セルアレイをアクセスするための制御信号を生成するアレイ制御部と、
前記セルアレイがアクセスされる回数を示すアクセス回数を記憶する回数記憶回路とを備え、
前記ダミー不良出力部は、前記不良検出信号を受けた後、前記セルアレイが前記アクセス回数だけアクセスされるまで前記ダミー不良信号を活性化することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアクセスアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。 - 請求項3記載の半導体メモリにおいて、
前記アドレス入力部は、前記ワード線を選択するためのロウアドレスおよび前記ビット線を選択するためのコラムアドレスを前記アクセスアドレスとして受け、
前記アドレス比較回路は、前記不良アドレスが前記ワード線を示すときに、前記不良アドレスを前記ロウアドレスと比較し、前記不良アドレスが前記ビット線を示すときに、前記不良アドレスを前記コラムアドレスと比較することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
書き込みデータを受ける複数のデータ端子と、
データ圧縮テストモード中に動作し、データ端子のいずれかで受ける書き込みデータを複数のメモリセルに書き込むために分配し、複数のメモリセルから読み出されるデータの一致または不一致を示す論理を、前記データ出力部を介して前記データ端子のいずれかに前記読み出しデータとして出力する圧縮制御部を備え、
前記データ出力部は、前記ダミー不良信号が活性化している間、一致を示す論理を反転して出力することを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
自己テストモード中に動作し、前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力する自己テスト部を備えていることを特徴とする半導体メモリ。 - 請求項7記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。 - 請求項7記載の半導体メモリにおいて、
前記自己テスト部は、前記メモリセルを順次に所定の回数アクセスすることでテストを実施し、前記メモリセルのいずれかの不良を最後のアクセス時に検出した場合、不良のメモリセルに接続されたワード線またはビット線を選択するための複数の読み出しアクセスをさらに実施することを特徴とする半導体メモリ。 - 半導体メモリと、この半導体メモリをテストするテスト装置とで構成されるテストシステムであって、
前記半導体メモリは、
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備え、
前記テスト装置は、
前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力することを特徴とするテストシステム。
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