CN101405818B - 半导体存储器以及测试系统 - Google Patents

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Abstract

单元阵列具有与存储单元连接的字线、比特线以及与冗余存储单元连接的冗余字线、冗余比特线。读出部，读出所述存储单元中保持的数据。故障检测输入部从测试装置接收故障检测信号。伪故障输出部在故障检测输入部接收到故障检测信号后输出规定期间的伪故障信号；数据输出部在所述伪故障信号激活的期间，翻转从读出电路输出的读出数据的逻辑。因此，不变更测试装置或测试程序，就能够由半导体存储器发生伪故障。即，不改变测试环境，就能够将单比特故障置换成期望的比特线故障或字线故障。从而能够提高补救效率，并能够削减测试成本。

Description

半导体存储器以及测试系统
技术领域
本发明涉及具有用于补救故障的冗余电路的半导体存储器、以及用于测试半导体存储器的测试系统。 
背景技术
通常，半导体存储器具有冗余电路，用于补救由于基板中的晶格缺陷以及在制造过程中产生的杂质而引起的故障，提高成品率。具体地说，DRAM等半导体存储器除正规的字线以及比特线之外还具有冗余字线以及冗余比特线。此外，在测试工序中对形成于半导体存储器上的熔丝电路进行编程，以便当检测出存储单元的故障时，将故障的字线或比特线置换成冗余字线或冗余比特线。 
在测试工序中，按照规定的规则对熔丝电路进行编程。例如，使用冗余字线补救字线故障，使用冗余比特线补救比特线故障。单比特故障优先使用冗余字线以及冗余比特线中的某一个来补救。例如，当LSI测试器以及对熔丝电路进行编程的熔丝熔断装置优先使用冗余字线时，使用冗余字线来补救单比特故障，当还存在故障时，使用冗余比特线。 
例如，当由于半导体存储器的制造条件发生变动而灵敏放大器(senseamplifier)的动作裕量稍有不足时，有时不会发生比特线故障，而是零散地发生多个单比特故障。此时，单比特故障发生在同一个比特线上，因此相比于使用冗余字线来补救的时候，使用冗余比特线来补救时的补救效率更好。但是，当以优先冗余字线的方式设定了LSI测试器以及熔丝熔断装置时，使用冗余字线来补救单比特故障。其结果是，存在补救效率下降以及半导体存储器的成品率下降的情况。 
例如，在专利文献1等中记载了如下办法，即：当由于动作裕量的不足而发生了单比特故障时，直到单比特故障被判定为比特线故障为止，用LSI测试器将正常的储存单元设为故障。 
专利文献1：日本专利申请早期公开第特开2003-7091号公报。 
发明内容
为了用LSI测试器将正常的存储单元显示为故障，需要改变LSI测试器的测试程序，或者更换LSI测试器本身。因此，测试设计变得复杂，测试成本增加。 
本发明的目的在于，在不改变测试装置等的测试环境的情况下提高半导体存储器的故障补救效率，由此削减测试成本。 
单元阵列具有与存储单元相连的字线及比特线、与冗余存储单元相连的冗余字线及冗余比特线。读出部读出存储单元中所保持的数据。故障检测输入部从对半导体存储器进行测试的测试装置接收故障检测信号。伪故障输出部在故障检测输入部接收到故障检测信号之后输出规定期间的伪故障信号。数据输出部在伪故障信号激活着的期间，对从读出部输入的读出数据进行逻辑翻转。因此，可由半导体存储器产生伪故障，而不用改变测试装置或测试程序。就是说，不用改变测试环境，就能够将单比特故障置换成期望的比特线故障或字线故障。其结果是，能够提高补救效率，进而能够削减测试成本。 
例如，次数存储电路存储访问次数，该访问次数表示单元阵列被访问的次数。伪故障输出部在接收到故障检测信号后，激活伪故障信号，直到单元阵列被访问访问次数次。由此，根据测试装置的程序，能够在半导体存储器的内部产生任意数目的伪故障。即，能够配合测试装置的环境来变更半导体存储器的动作方式。 
例如，伪故障输出部具有地址比较电路，该地址比较电路用于检测向地址输入部依次提供的访问地址与保持于故障地址保持部中的故障地址是否一致。在接收到故障检测信号后，伪故障输出部在故障地址每次被访问时输出伪故障信号，直到由地址比较电路检测出一致的次数达到预先设定的访问次数。由此，可以只针对与被检测出故障的存储单元相连接的比特线或字线来发生伪故障。因此，即便在测试装置跳跃访问多个比特线或多个字线来实施测试的情况下，也能够使测试装置认识到与故障的存储单元连接的比特线故障或字线故障。 
发明效果 
能够在不改变测试装置等的测试环境的情况下提高半导体存储器的故障补救效率，从而能够削减测试成本。 
附图说明
图1是示出本发明第一实施方式中的半导体存储器的模块图； 
图2是示出本发明第一实施方式中的测试系统的模块图； 
图3是示出第一实施方式中的存储器的动作测试方法的时序图； 
图4是示出图3所示的动作裕量测试中的单元阵列状态的说明图； 
图5是示出本发明第二实施方式中的半导体存储器的模块图； 
图6是示出本发明第三实施方式中的半导体存储器的模块图； 
图7是示出本发明第四实施方式中的半导体存储器的模块图； 
图8是示出第四实施方式中的存储器的动作测试方法的时序图； 
图9是示出图8所示的动作裕量测试中的单元阵列状态的说明图； 
图10是示出本发明第五实施方式中的半导体存储器的模块图； 
图11是示出本发明第六实施方式中的半导体存储器的模块图； 
图12是示出本发明第七实施方式中的半导体存储器的模块图； 
图13是示出本发明第八实施方式中的半导体存储器的模块图。 
具体实施方式
以下，使用附图来说明本发明的实施方式。图中，用粗线表示的信号线由多条线构成。此外，与粗线相连的一部分模块由多个电路构成。传递信号的信号线使用与信号名相同的符号。图中的双重圆圈表示外部端子。 
图1示出了本发明第一实施方式中的半导体存储器。半导体存储器MEM例如是具有动态存储单元的DRAM。存储器MEM包括：指令输入部10、地址输入部12、故障检测输入部14、伪故障输出部16、数据输入输出部18、阵列控制部20、冗余熔丝电路22、以及存储内核24。
指令输入部10接收提供到指令端子CMD上的指令CMD(外部访问指令)，并向阵列控制部20输出所接收的指令CMD。在本实施方式中，向指令输入部10提供读出指令、写入指令以及刷新指令，以作为指令CMD。 
地址输入部12接收提供到地址端子AD上的外部地址AD，并向存储内核24输出所接收的外部地址AD，以作为行地址RAD(高位地址)以及列地址CAD(低位地址)。外部地址AD表示要访问的存储单元MC。行地址RAD用于选择字线WL。列地址CAD用于选择比特线BL、/BL。行地址RAD以及列地址CAD同时提供给地址端子AD。 
故障检测输入部14只在测试模式信号TEST激活的期间进行动作，并响应于故障检测信号FDET的激活，使故障检测信号FDET1激活规定的时间。伪故障输出部16只在测试模式信号TEST激活的期间进行动作，并响应于故障检测信号FDET1的激活，使数据翻转信号DINV(伪故障信号)激活规定的时间。在本实施方式中，数据翻转信号DINV如后述的图3所示，例如被激活预先设定的4个访问周期。 
当进行读出动作时，数据输入输出部18将从存储内核24经由数据总线SB而输出的读出数据输出到数据端子DT(DT0-7)上。当进行读入动作时，数据输入输出部18将在数据端子DT上接收的写入数据经由数据总线DB而输出到存储内核24中。数据端子DT是共用于读出数据以及写入数据的端子。数据输入输出部18作为输出读出数据的数据输出部以及输入写入数据的数据输入部而发挥作用。此外，数据输入输出部18在数据翻转信号DINV激活的期间，翻转从灵敏放大器SA经由数据总线DB而提供而来的读出数据的逻辑电平，并向数据端子DB输出翻转后的数据。 
阵列控制部20为了执行存储内核24的访问动作，响应于指令CMD而输出用于访问单元阵列ARY的控制信号CNT。作为控制信号CNT，有用于选择字线WL的字线控制信号、用于激活灵敏放大器SA的灵敏放大器控制信号、用于选择列开关的列开关控制信号、用于预充电比特线BL、/BL的预充电控制信号等。 
冗余熔丝电路22包括行冗余熔丝电路和列冗余熔丝电路，所述行冗余熔丝电路用于将故障的字线WL(通常的字线)切换为冗余字线RWL，所述列冗余熔丝电路用于将故障的比特线对BL、/BL(通常的比特线)切换为冗余比特线对RBL、/RBL。冗余熔丝电路22的熔丝在存储器MEM的测试工序中被编程。根据编程结果，输出包含地址信息的冗余控制信号RED。当提供了针对由冗余控制信号RED示出的字线WL(或者，比特线对BL、/BL)的访问指令CMD时，禁止选择该字线WL(或者，比特线对BL、/BL)，而是选择冗余字线RWL(或者，冗余比特线对RBL、/RBL)。由此补救故障。 
存储内核24包括：行地址译码器RDEC、列地址译码器CDEC、灵敏放大器SA、列开关CSW、读放大器RA、写放大器WA、以及单元阵列ARY。单元阵列ARY包括：动态存储单元MC、与动态存储单元MC连接的字线WL以及比特线对BL、/BL。存储单元MC形成于字线WL与比特线对BL、/BL的交叉部分。 
此外，单元阵列ARY包括：冗余存储单元RMC、以及与冗余存储单元RMC连接的冗余字线RWL和冗余比特线对RBL、/RBL。图中，用一条信号线表示冗余比特线对RBL、/RBL。冗余存储单元RMC形成于冗余字线RWL与比特线对BL、/BL、RBL、/RBL的交叉部分、以及冗余比特线对RBL、/RBL与字线WL、RWL的交叉部分。在本实施方式中，单元阵列ARY例如包括4条冗余字线RWL(冗余电路)以及4组冗余比特线对RBL、/RBL(冗余电路)。由此，例如能够补救8个存储单元MC的故障(单比特故障)。或者，能够补救4个字线故障和4个比特线故障。 
行地址译码器RDEC译码来自地址输入部12的行地址RAD，以选择字线WL中的某一个。列地址译码器CDEC译码来自地址输入部12的列地址CAD，以选择与数据端子DT的比特数对应的8组比特线对BL、/BL。读出放大器SA对读出到比特线对BL、/BL上的数据信号的信号量之差进行放大。读出放大器SA作为读出存储单元MC中所保持的数据的读出部而发挥作用。列开关CSW根据列地址CAD，将比特线对BL、/BL连接到数据总线DB。 
当进行读出动作时，读放大器RA对经由列开关CSW而输出的互补的读出数据进行放大。当进行写入动作时，写放大器WA对经由数据总线DB而提供的互补的写入数据进行放大，并向比特线对BL、/BL提供放大后的数据。 
图2示出了本发明第一实施方式的测试系统TS。测试系统TS包括：图1所示的存储器MEM、测试存储器MEM的动作的LSI测试器、以及熔丝熔断装置，该熔丝熔断装置根据LSI测试器的测试结果(熔丝信息FINF)来对存储器MEM的冗余熔丝电路22进行编程。熔丝信息FINF包括故障地址的信息、以及要使用的冗余字线RWL或冗余比特线对RBL、/RBL的信息。例如，当熔丝信息FINF中包含冗余字线RWL的编号信息时，使用与该编号对应的冗余字线RWL来补救故障。当熔丝信息FINF中包含冗余比特线对RBL、/RBL的编号信息时，使用与该编号对应的冗余比特线对RBL、/RBL来补救故障。 
LSI测试器在实施特定的动作测试的期间激活测试模式信号TEST。LSI测试器当在特定的动作测试当中检测出存储单元MC的故障时，激活故障检测信号FDET。通过所述激活，存储器MEM如后述的图3所示，强制翻转向数据端子TD输出的读出数据的逻辑电平。即，LSI测试器使正常的存储单元MC发生伪故障。 
图3示出了第一实施方式中的存储器MEM的动作测试方法。在本示例中，图2所示的LSI测试器实施用于检测故障的通常的测试NTEST，此后将测试模式信号TEST激活为高电平，并实施灵敏放大器SA的动作裕量测试SATEST。这里，为了检测不依赖于电压和时序的实体(solid)故障，通常的测试例如使用跨步图案(marching pattern)来实施。图中读出数据DT0—7中的“T”、“/T”分别表示某数据的逻辑值和将该数据的逻辑翻转后的逻辑值。例如使用形成有多个存储器MEM的半导体晶片来实施动作测试。 
在通常的测试期间NTEST，LSI测试器为了对存储器MEM进行写入访问而向存储器MEM依次提供指令CMD以及地址AD，并对存储器MEM进行读出访问来依次读出读出数据，然后比较该读出数据与期待值 (写入数据)(图3中的(a))。另外，写入数据在图中示出的期间之前预先被写入存储器MEM中。 
接着，为了实施动作裕量测试SATEST，LSI测试器激活测试模式信号TEST(图3中的(b))。然后，LSI测试器在对存储器MEM进行写入访问之后，进行读出访问来依次读出读出数据DT，然后对从数据输入输出部18输出的读出数据与期待值数据EXPD(写入数据)进行比较(图3中的(c))。在本示例中，为了评价灵敏放大器SA的动作裕量，LSI测试器在动作裕量测试SATEST当中，向存储器MEM提供相同的列地址(CAD)。LSI测试器在第3次进行读出动作时，通过读出与期待值数据EXPD不同的错误数据(/T)来检测出存储单元MC的故障，并将故障检测信号FDET激活为高电平(图3中的(d))。被检测出故障的存储单元MC的故障信息(地址AD以及数据端子DT的编号)被保持在LSI测试器内。 
存储器MEM的故障检测输入部14响应于故障检测信号FDET的激活将故障检测信号FDET1激活为高电平(图3中的(e))。存储器MEM的伪故障输出部16响应于故障检测信号FDET1的激活，将数据翻转信号DINV激活为高电平(图3中的(f))。数据翻转信号DINV的激活期间例如等于与4个访问周期对应的期间P1，在期间P1内执行的访问周期的数目(4次)等于冗余字线RWL的数目。 
数据输入输出部18在数据翻转信号DINV的激活期间，翻转经由数据总线DB而提供的读出数据T的逻辑电平，并作为翻转数据/T输出给数据端子DT(图3中的(g))。翻转数据/T被输出4次。由此，LSI测试器在同一列地址CAD中检测出比冗余字线RWL的数目多1次的单比特故障。LSI测试器判断出这些故障虽不能用1个冗余字线RWL来补救、但能够用1个冗余比特线对RBL、/RBL来补救。即，通过存储器MEM发生冗余字线RWL的数目以上的伪故障，能够在不改变LSI测试器以及测试程序的情况下使用希望的冗余比特线对RBL、/RBL或者冗余字线RWL来补救故障。 
LSI测试器将故障地址和指示使用冗余比特线对RBL、/RBL的信息作为熔丝信息FINF传递给熔丝熔断装置。熔丝熔断装置根据从LSI测试器接收的熔丝信息FINF来对冗余熔丝电路22进行编程。从而，当由于灵敏放大器SA的动作裕量不足而零散地发生单比特故障时，不改变测试环境，就能够使用冗余比特线对RBL、/RBL来补救故障，从而能够停止使用作为故障原因的灵敏放大器SA。其结果是，能够提高补救效率。并且，能够防止补救故障后的存储器MEM在进入市场后因为灵敏放大器SA的动作裕量不足而发生故障。即能够提高存储器MEM的可靠性。 
图4示出了图3所示的动作裕量测试SATEST中的单元阵列ARY的状态。用1条信号线表示比特线对BL、/BL以及冗余比特线对RBL、/RBL。此外，比特线对BL、/BL以及冗余比特线对RBL、/RBL例如只表示比特DT0。存储器MEM在从LSI测试器接受发生比特故障(图中的黑色圆圈)的指示后(FDET)，对此后4比特的读出数据的逻辑电平(图中的白色圆圈)进行强制翻转。即，存储器MEM使用自身的功能，使正常动作的存储单元MC发生伪故障。换句话说，不对以往的LSI测试器以及测试程序施加改进，就能够将由灵敏放大器SA引起的单比特故障置换成比特线故障。由此，如图3所示，LSI测试器为了一口气补救所发生的故障而决定使用冗余比特线对RBL、/RBL。其结果是，能够提高补救效率。 
如上所述，在第一实施方式中，不变更LSI测试器或者由LSI测试器实施的测试程序，就能够发生伪故障。即，不改变测试环境，就能够将单比特故障置换成期望的比特线故障或字线故障，从而能够补救效率。 
图5示出了本发明第二实施方式中的半导体存储器。对于与在第一实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有指令输入部10A以及伪故障输出部16A，以代替第一实施方式的指令输入部10以及伪故障输出部16。此外，半导体存储器MEM具有模式寄存器26(次数存储电路)。其他结构与第一实施方式相同。即，半导体存储器MEM被形成为DRAM。 
指令输入部10A除了第一实施方式的指令输入部10的功能之外，还具有经由指令端子CMD接受模式寄存器设定指令的功能。模式寄存器26根据与模式寄存器设定指令一起被提供的外部地址AD或数据DT，设定用于使半导体存储器MEM动作的多种动作模式。当模式寄存器设定指令示出测试模式指令时，模式寄存器26激活测试模式信号TEST。当模式寄存器设定指令示出测试模式解除指令时，模式寄存器26使测试模式信号TEST非激活。此外，当模式寄存器设定指令示出故障输出设定指令时，模式寄存器26存储在地址端子AD或数据端子DT上接收的值，以作为表示访问单元阵列ARY的次数的访问次数NM。模式寄存器26输出表示所存储的访问次数NM的访问次数信号NM。作为访问次数NM，存储冗余字线RWL或者冗余比特线对RBL、/RBL的数目以上(即例如“4”以上)的值。 
伪故障输出部16A具有对访问周期数进行计数的计数器(没有图示)。表示访问周期的信息例如由阵列控制部输出。计数器响应于故障检测信号FDET1来开始动作。伪故障输出部16A在接收到故障检测信息FDET1后，在计数器的计数器值达到访问次数NM之前的期间，激活数据翻转信号DINV。如此，在本实施方式中，存储器MEM通过模式寄存器26的设定而转移到测试模式，并在与模式寄存器26中设定的访问次数NM对应的期间，翻转数据DT的逻辑电平。 
如上所述，在第二实施方式中，也能够获得与上述的第一实施方式相同的效果。此外，在本实施方式中，能够配合实施存储器MEM的动作测试的LSI测试器的测试程序来变更访问次数NM，该访问次数NM表示翻转数据DT的逻辑电平的期间。因此，不变更LSI测试器的测试程序，就能够将由灵敏放大器SA引起的单比特故障置换成线故障。 
图6示出了本发明第三实施方式中的半导体存储器。对于与在第一以及第二实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有模式寄存器26B，以代替第二实施方式的模式寄存器26A。并且，半导体存储器MEM具有第二实施方式的伪故障输出部16A和熔丝电路28。其他结构与第一实施方式相同。即，半导体存储器MEM被形成为DRAM。
模式寄存器26B不具有第二实施方式的模式寄存器26所具有的存储访问次数NM的功能以及输出访问次数NM的功能。熔丝电路28输出访问次数信号NM，该访问次数信号NM表示与内置于熔丝电路28中的熔丝的程序状态相应的值。如此，熔丝电路28作为存储访问次数NM的次数存储电路而发挥作用，该访问次数NM表示访问单元阵列ARY的次数。例如，熔丝电路28在熔丝没有被熔断的状态下输出表示“4次”的访问次数信号NM，在熔丝熔断后输出表示“0次”的访问次数信号NM。熔丝电路28的熔丝在冗余熔丝电路22被编程后被熔断。数据输入输出部18对应每个数据端子DT而具有输入缓存器以及输出缓存器，易于产生电源噪声。在本实施方式中，能够防止在实施了动作测试之后数据DT的逻辑电平因为数据输入输出部18的误动作等而错误翻转。 
如上所述，在第三实施方式中，也能够获得与上述的第一实施方式相同的效果。此外，在本实施方式中，能够在存储器MEM经过动作测试并出厂后防止存储器MEM发生误动作。 
图7示出了本发明第四实施方式中的半导体存储器。对于与在第一以及第二实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有伪故障输出部16C，以代替第二实施方式的伪故障输出部16。并且，半导体存储器MEM具有新的故障地址保持部30。其他结构与第二实施方式相同。即，半导体存储器MEM被形成为DRAM。 
故障地址保持部30经由外部端子FAD、AINF来接收故障地址FAD以及地址信息AINF，并保持所接收的故障地址FAD以及地址信息AINF。例如，故障地址FAD以及地址信息AINF由对存储器MEM进行测试的LSI测试器提供。LSI测试器输出表示故障的存储单元MC的行地址RAD或列地址CAD，以作为故障地址FAD，并输出地址信息AINF，该地址信息AINF表示故障地址FAD是行地址RAD还是列地址CAD。例如，当地址信息AINF为高逻辑电平时，故障地址FAD是行地址RAD，当地址信息AINF为低逻辑电平时，故障地址FAD是列地址CAD。故障地址保持部30具有多个保持电路(没有图示)，用来保持多组故障地址 FAD以及地址信息AINF。图中为了示出多个保持电路而重叠示出了故障地址保持部30的外框。 
伪故障输出部16C具有地址比较电路32以及一致计数器34。当地址信息AINF表示行地址、即故障地址FAD表示字线WL时，地址比较电路32对故障地址FAD与提供给存储内核24的行地址RAD(访问地址)进行比较。此外，当地址信息AINF表示列地址、即故障地址FAD表示比特线对BL、/BL时，地址比较电路32对故障地址FAD与提供给存储内核24的列地址CAD(访问地址)进行比较。 
在本实施方式中，由于与地址信息AINF一起提供故障地址FAD，因此能够减少故障地址端子FAD的数目。并且能够减少在地址比较电路32中进行比较的地址的比特数。由于能够减少端子数和电路规模，因而能够减小存储器MEM的芯片大小。 
地址比较电路32在检测到访问地址与故障地址FAD相一致时，输出一致信号COIN(例如，正的脉冲信号)。此外，地址比较电路32具有多个比较器(没有图示)，用来对多个故障地址FAD与访问地址进行比较。因此，针对多个故障地址FAD中的每一个，输出一致信号COIN。 
一致计数器34对一致信号COIN的输出次数(＝地址比较电路32中的一致次数)进行计数，并在故障地址FAD每次被访问时，与一致信号COIN同步地激活数据翻转信号DINV，直到输出次数达到模式寄存器26中所设定的访问次数NM。在本实施方式中，访问次数NM与冗余字线RWL的数目、或者冗余比特线对RBL、/RBL的数目相同，例如为“4”。 
一致计数器34为了对与多个故障地址FAD分别对应的一致信号COIN进行计数，具有多个子计数器(没有图示)以及接收子计数器的输出的OR电路(没有图示)。当任一个子计数器计到访问次数NM时，OR电路激活数据翻转信号DINV。伪故障输出部16C响应于故障检测信号FDET1的激活而开始动作，并在所有子计数器的计数器值达到访问次数NM时，响应于数据翻转信号DINV的激活而停止动作，并被复位。 
在本实施方式中，在由LSI测试器等检测出故障的存储单元MC(单 比特故障)之后，只有在表示与故障的存储单元MC相连的字线WL或比特线BL、/BL的地址AD与故障地址相一致时，翻转读出数据的逻辑。例如，在灵敏放大器SA的动作裕量测试中，有时跳跃访问多个比特线对BL、/BL。此时，也翻转与故障比特线对应的读出数据的逻辑，直到对连接在故障的存储单元MC上的比特线对BL、/BL(故障比特线)的访问次数超过冗余字线WL的数目。 
此外，由于形成多个保持电路、多个比较器以及多个子计数器，因此能够将多个存储单元MC的故障(单比特故障)分别置换成比特线故障或字线故障。并且，还能够根据地址信息AINF来将比特线故障和字线故障混在一起并虚拟地检测。从而能够使用任意的冗余比特线对RBL、/RBL或冗余字线RWL来补救在单元阵列ARY内的多处发生的单比特故障。 
图8是示出了第四实施方式中的存储器MEM的动作测试方法。对于与上述的图3相同的动作，省略详细的说明。在本示例中示出了实施灵敏放大器SA的动作裕量测试SATEST的过程中的状态。因此，测试模式信号TEST维持高逻辑电平。测试数据已被预先写入存储器MEM中。 
例如，边重复进行相邻列地址CAD(a、b、c)的访问，边依次切换行地址RAD(A、B、C、D、E)来实施动作裕量测试SATEST。LSI测试器检测出行地址RAD＝A、列地址CAD＝b的存储单元MC的故障，将故障检测信号FDET激活为高电平(图8中的(a))。此外，LSI测试器与故障检测信号FDET的激活同步输出故障地址FAD以及地址信息AINF(图8中的(b))。这里，故障地址FAD是列地址CAD(＝b)，地址信息AINF表示列地址。故障地址FAD以及地址信息AINF被提供给存储器MEM的地址比较电路32。 
存储器MEM的故障检测输入部14与图3同样地响应于故障检测信号FDET的激活，将故障检测信号FDET1激活为高电平(图8中的(c))。存储器MEM的伪故障输出部16C响应于故障检测信号FDET1的激活，在检测到列地址CAD为“b”的访问时，激活一致信号COIN(图8中的(d))。数据输入输出部18在数据翻转信号DIVN的激活期间，翻转经由数据总线DB而提供的读出数据T的逻辑电平，并作为翻转数据/T输出给数据端子DT(图8中的(e))。输出由从模式寄存器26输出的访问次数信号NM所示的数目的一致信号COIN。其结果是，读出数据的逻辑电平例如最多翻转4次。因此，LSI测试器检测出连接在同一比特线对BL、/BL上的5个存储单元MC的故障，并判断为需要利用冗余比特线对RBL、/RBL来实现冗余。 
图9示出了图8所示的动作裕量测试SATEST中的单元阵列ARY的状态。图中的图形与上述图4的图形具有相同的意思。比特线对BL、/BL上标注的符号a、b、c表示图8所示的列地址CAD。字线WL上标注的符号A、B、C、D、E表示图8所示的行地址RAD。白色圆圈内的数字表示在从LSI测试器接收发生比特故障(图中的黑色圆圈)的指示后由LSI测试器进行访问的存储单元MC的顺序。在本示例中，存储器MEM在直到对连接在故障的存储单元MC(黑色圆圈)上的比特线对BL、/BL的访问达到4次为止(第3、6、9、12次的访问)，在每次访问中翻转读出数据的逻辑。 
如上所述，在第四实施方式中，也能够获得与上述的第一实施方式相同的效果。此外，在本实施方式中，能够只针对与被检测出故障的存储单元MC相连接的比特线对BL、/BL或字线WL来发生伪故障。因此，即便在跳跃访问多个比特线对BL、/BL或多个字线WL来实施测试的情况下，测试装置LSI也能够判断出与故障的存储单元MC连接的比特线对BL、/BL的故障或字线WL的故障。 
图10示出了本发明第五实施方式中的半导体存储器。对于与在第一以及第二实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有数据输入输出部18D，以代替第二实施方式的数据输入输出部18。并且，半导体存储器MEM在存储内核24与数据输入输出部18D之间具有压缩控制部36。其他结构与第二实施方式相同。即，半导体存储器MEM被形成为DRAM。 
压缩控制部36具有从数据输入输出部18接收1比特的数据DT0的数据压缩控制电路38、以及从数据输入输出部18接收8比特的数据DT0-7的开关电路40。数据压缩控制电路38只在数据压缩测试模式下进行动作。当模式寄存器26的相应比特通过测试指令而被设置时，存储器MEM从通常动作模式转移到数据压缩测试模式，当模式寄存器26的相应比特被复位时，存储器MEM从数据压缩测试模式恢复到通常动作模式。数据压缩控制电路38将在数据端子DT0上接收的写入数据分配给8比特的写入数据WDT0—7。逻辑完全相同的写入数据WDT0—7经由开关电路40被写入对应的存储单元MC。此外，数据压缩控制电路38比较从开关电路40输出的读出数据RDT(8比特)的比特值的一致/不一致，并且，当所有的比特值都相同时，向数据端子DT0输出低逻辑电平(无故障)，当比特值彼此不同时，向数据端子DT0输出高逻辑电平(有故障)。 
开关电路40在数据压缩测试模式下，经由数据压缩控制电路38输入输出数据DT0—7，在通常动作模式下，向数据总线DB直接输入数据DT0—7或从数据总线DB直接输出数据DT0—7。在数据压缩测试模式下，LSI测试器等只向数据端子DT0输出写入数据，并从数据端子DT0接收测试结果。LSI测试器在作为测试结果而输出了低逻辑电平的数据DT0时判断为没有故障，在作为测试结果而输出了高逻辑电平的数据DT0时判断为有故障。在数据压缩测试中，能够使用1个数据端子DT0对8比特的数据进行测试。因此，能够在测试板上安装多个存储器MEM来实施测试，从而能够削减测试成本。 
数据输入输出部18D当在通常动作模式下的测试中接收到数据翻转信号DINV的激活时，将读出数据DT0—7的逻辑电平翻转后输出给数据端子DT0—7。即，通常动作模式的测试中的动作与第二实施方式中的动作相同。数据输入输出部18D当在数据压缩测试模式下接收到数据翻转信号DIVN的激活时，不管测试结果怎样都向数据端子DT0输出高逻辑电平。即，数据输入输出部18D在数据翻转信号DIVN激活的期间将表示一致的逻辑翻转后输出。由此，不仅在通常的测试中，在数据压缩测试中也能够从存储器MEM强制输出故障信息。其结果是，对存储器MEM进行测试的LSI测试器等根据用测试程序评价的动作裕量，可从冗余字线RWL以及冗余比特线对RBL、/RBL中选择最优的线。
如上所述，在第五实施方式中，也能够获得与上述第一以及第二实施方式相同的效果。此外，在本实施方式中，即便在具有数据压缩测试功能的存储器MEM中，不变更LSI测试器的测试程序，也能够将由存储器MEM内特定电路的动作裕量引起的单比特故障置换成字线故障或比特线故障。 
图11示出了本发明第六实施方式中的半导体存储器。对于与在第一、第四以及第五实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有数据输入输出部18D，以代替第四实施方式的数据输入输出部18。并且，半导体存储器MEM在存储内核24与数据输入输出部18D之间具有压缩控制部36。其他结构与第四实施方式相同。即，半导体存储器MEM被形成为DRAM。 
本实施方式与第四实施方式一样，在通常动作模式下的测试中，在检测到半导体存储器MEM的单比特故障后，每当有与发生故障的存储单元MC连接在同一比特线BL、/BL上的存储单元MC被访问时，对读出数据进行由访问次数数据NM表示的次数的逻辑翻转。在数据压缩测试模式下，在检测到存储单元MC的单比特故障之后，每当有与发生故障的存储单元MC连接在同一比特线BL、/BL上的存储单元MC被访问时，表示故障的逻辑电平(＝高逻辑电平)从数据端子DT0被输出访问次数NM次。如上所述，在第六实施方式中也能够获得与第一、第四以及第五实施方式相同的效果。 
图12示出了本发明第七实施方式中的半导体存储器。对于与在第一以及第二实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有模式寄存器26G，以代替第二实施方式的模式寄存器26。并且，半导体存储器MEM具有与外部端子CMD、AD、DT连接的自测试部42G。其他结构与第二实施方式相同。即，半导体存储器MEM被形成为DRAM。 
当模式寄存器26G的相应比特通过测试指令而被设置时，半导体存储器MEM从通常动作模式转移到自测试模式。模式寄存器26G在自测试模式下激活自测试模式信号STEST，在通常动作模式下使自测试模式信号STEST为非激活。当模式寄存器26G的相应比特被复位时，半导体存储器MEM从自测试模式恢复到通常动作模式。 
自测试部42G在自测试模式信号STEST的激活期间(自测试模式下)，生成多个写入测试图案(写入访问图案)，并将生成的测试图案作为内部指令ICMD(写入指令)、内部地址IAD(写入地址)以及内部写入数据IDT0-7而依次输出给存储内核24。之后，自测试部42G生成多个读出测试图案(读出访问图案)，并将生成的测试图案作为内部指令ICMD(读出指令)以及内部地址IAD(读出地址)而依次输出给存储内核24。 
自测试部42G对从灵敏放大器SA依次读出的读出数据IDT0-7与期待值进行比较。当读出数据IDT0-7与期待值不同时，自测试部42G检测出存储单元MC的故障，并激活故障检测信号FDET。半导体存储器MEM此后的动作与上述第二实施方式的动作相同。自测试部42G保持所检测到的故障的信息(地址、数据端子DT的编号等)。自测试部42G在完成自测试后，响应于由连接在存储器MEM上的LSI测试器等提供的故障信息输出指令，输出故障信息。此外，例如在存储器MEM中安装用于补救故障的电熔丝、以及根据该电熔丝的程序而动作的冗余电路等，并基于故障信息对电熔丝进行编程，由此不用测试装置，存储器MEM自己就能够补救故障。 
自测试部42G在用最后4个读出测试图案中的任一个检测出存储单元MC的故障时，为了选择与故障的存储单元MC连接的比特线BL、/BL，进一步生成多个读出测试图案(读出访问图案)，并实施追加的读出访问。由此，即便在测试的最后检测出故障，也能够将单比特故障置换成比特线故障。 
如上所述，在第七实施方式中，也能够获得与上述第一以及第二实施方式相同的效果。此外，在本实施方式中，即便在具有自测试功能的存储器MEM中，也能够将由存储器MEM内特定电路的动作裕量引起的单比特故障置换成字线故障或比特线故障。LSI测试器基于保持在自测试部42G中的包括伪故障在内的故障的信息，不变更测试程序，就能够将由存储器MEM内特定电路的动作裕量引起的单比特故障置换成字线故障或比特线故障。 
图13示出了本发明第八实施方式中的半导体存储器。对于与在第一、第二、第四以及第七实施方式中说明的构成部分相同的构成部分标注相同的符号，并省略对这些构成部分等的详细说明。本实施方式的半导体存储器MEM具有模式寄存器26G，以代替第四实施方式的模式寄存器26。并且，半导体存储器MEM与第七实施方式一样具有与外部端子CMD、AD、DT连接的自测试部42H。其他结构与第四实施方式相同。即，半导体存储器MEM被形成为DRAM。 
自测试部42H除第七实施方式的自测试部42的功能之外还具有输出故障地址FAD以及地址信息AINF的功能。与第四实施方式的LSI测试器的动作同样，与故障检测信号FDET的激活同步，输出故障地址FAD以及地址信息AINF。如上所述，在第八实施方式中，也能够获得与上述第一、第四以及第七实施方式相同的效果。 
在上述的实施方式中描述了将本发明应用到DRAM中的例子。但本发明不限定于上述的实施方式。例如，也可以将本发明应用于虚拟SRAM、SRAM或闪存等中。虚拟SRAM具有DRAM的存储单元以及与SRAM相同的输入输出接口，并在内部执行存储单元的刷新动作。应用本发明的半导体存储器既可以是时钟非同步式存储器也可以是时钟同步式存储器。 
在上述的实施方式中，主要描述了将由灵敏放大器SA引起的单比特故障置换成比特线故障的例子。但本发明不限定于上述的实施方式。例如，也可以将由行译码器RDEC或字线WL引起的单比特故障置换成字线故障。此时，将数据DT的逻辑电平翻转的期间为与冗余比特数对RBL、/RBL的数目以上的访问周期数对应的期间。具体地说，访问次数NM被设定成冗余比特数对RBL、/RBL的数目以上。 
在上述的第五以及第六实施方式中，描述了将本发明应用到将提供到数据端子DT0上的写入数据分配为其他数据DT1—7的半导体存储器MEM中的例子。但本发明不限定于上述的实施方式。例如，也可以将本 发明应用于在压缩控制部36中形成有期待值寄存器以及比特运算电路(例如EOR电路)的半导体存储器MEM中。期待值寄存器是在数据压缩测试中将1比特的写入数据分配给其他比特时保存用于进行比特运算的值的寄存器。例如，比特运算电路对期待值寄存器中保持的“55(16进制数)”与分配了逻辑0的1比特数据的“00(16进制数)”进行EOR运算，并将“55”作为写入数据输出给单元阵列ARY。在此后的读出访问中，数据压缩控制电路将期待值寄存器中保持的值作为期待值来判断读出数据正确与否。 
在上述的实施方式中，描述了将本发明应用到具有比特线对BL、/BL的半导体存储器MEM中的例子。但本发明不限定于上述的实施方式。例如，也可以将本发明应用于只有比特线BL的半导体存储器MEM中。 
另外，也可以在第七以及第八实施方式中形成第五以及第六实施方式所示的压缩控制部36。 
以上对本发明进行了详细说明，但上述的实施方式及其变形例只不过是发明的一个示例，本发明不限于此。当然可在不脱离本发明的范围内进行变形。 
产业上的实用性 
本发明能够应用于具有用于补救故障的冗余电路的半导体存储器。

Claims (20)

1.一种半导体存储器，其特征在于，包括：
单元阵列，具有与存储单元连接的字线、比特线以及与冗余存储单元连接的冗余字线、冗余比特线；
读出部，读出所述存储单元中保持的数据；
接收故障检测信号的故障检测输入部；
伪故障输出部，在被输入的测试模式信号激活的期间，在所述故障检测输入部接收到所述故障检测信号后输出规定期间的伪故障信号；以及
数据输出部，在所述伪故障信号激活的期间，翻转从所述读出部输出的读出数据的逻辑。
2.如权利要求1所述的半导体存储器，其特征在于，包括：
阵列控制部，响应于外部访问指令，生成用于访问所述单元阵列的控制信号；以及
次数存储电路，存储访问次数，该访问次数表示所述单元阵列被访问的次数；
所述伪故障输出部在接收到所述故障检测信号后，激活所述伪故障信号，直到所述单元阵列被访问所述访问次数次。
3.如权利要求2所述的半导体存储器，其特征在于，
包括用于补救与故障的存储单元连接的字线的多个冗余字线，
由所述次数存储电路存储的所述访问次数大于或等于所述冗余字线的数目。
4.如权利要求2所述的半导体存储器，其特征在于，
包括用于补救与故障的存储单元连接的比特线的多个冗余比特线，
由所述次数存储电路存储的所述访问次数大于或等于所述冗余比特线的数目。
5.如权利要求2所述的半导体存储器，其特征在于，所述次数存储电路是存储从半导体存储器的外部设定的所述访问次数的模式寄存器。
6.如权利要求2所述的半导体存储器，其特征在于，
所述次数存储电路是熔丝电路，该熔丝电路具有熔丝，并根据熔丝的程序来存储所述访问次数。
7.如权利要求1所述的半导体存储器，其特征在于，包括：
地址输入部，接收表示要访问的存储单元的地址；以及
故障地址保持部，保持从外部提供的故障地址；
所述伪故障输出部具有地址比较电路，该地址比较电路检测依次提供给所述地址输入部的访问地址与保持在所述故障地址保持部中的所述故障地址是否一致，并且，所述伪故障输出部在接收到所述故障检测信号后，每当所述故障地址被访问时输出所述伪故障信号，直到由所述地址比较电路检测到一致的次数达到预先设定的访问次数。
8.如权利要求7所述的半导体存储器，其特征在于，
所述地址输入部接收用于选择所述字线的行地址以及用于选择所述比特线的列地址，以作为所述访问地址，
所述地址比较电路在所述故障地址表示所述字线时，比较所述故障地址和所述行地址，在所述故障地址表示所述比特线时，比较所述故障地址和所述列地址。
9.如权利要求7所述的半导体存储器，其特征在于，
所述故障地址保持部保持多个故障地址，
所述地址比较电路将所述访问地址分别与所述多个故障地址进行比较，并对于所述多个故障地址中的每一个地址，输出所述伪故障信号，直到检测到一致的次数达到预先设定的访问次数。
10.如权利要求7所述的半导体存储器，其特征在于，
包括用于补救与故障的存储单元连接的字线的多个冗余字线，
预先设定的所述访问次数大于或等于所述冗余字线的数目。
11.如权利要求7所述的半导体存储器，其特征在于，
包括用于补救与故障的存储单元连接的比特线的多个冗余比特线，
预先设定的所述访问次数大于或等于所述冗余比特线的数目。
12.如权利要求1所述的半导体存储器，其特征在于，包括：
接收写入数据的多个数据端子；以及
压缩控制部，在数据压缩测试模式下进行动作，分配通过数据端子中的任一个所接收的写入数据以便写入多个存储单元中，并经由所述数据输出部向所述数据端子中的任一个输出表示从多个存储单元读出的数据的一致或不一致的逻辑，以作为所述读出数据；
所述数据输出部在所述伪故障信号激活的期间，将表示一致的逻辑翻转后输出。
13.如权利要求12所述的半导体存储器，其特征在于，包括：
地址输入部，接收表示要访问的存储单元的地址；以及
故障地址保持部，保持从外部提供的故障地址；
所述伪故障输出部具有地址比较电路，该地址比较电路检测依次提供给所述地址输入部的地址与保持在所述故障地址保持部中的所述故障地址是否一致，并且，所述伪故障输出部在接收到所述故障检测信号后，每当所述故障地址被访问时输出所述伪故障信号，直到由所述地址比较电路检测到一致的次数达到预先设定的访问次数。
14.如权利要求1所述的半导体存储器，其特征在于，
包括自测试部，该自测试部在自测试模式下进行动作，对所述单元阵列进行写入访问以及读出访问，通过将来自所述数据输出部的读出数据与期待值进行比较来检测所述存储单元的故障，保持所检测的故障的信息，并在检测出所述存储单元中的任一个的故障时输出所述故障检测信号。
15.如权利要求14所述的半导体存储器，其特征在于，包括：
地址输入部，接收表示要访问的存储单元的地址；以及
故障地址保持部，保持从外部提供的故障地址；
所述伪故障输出部具有地址比较电路，该地址比较电路检测依次提供给所述地址输入部的地址与保持在所述故障地址保持部中的所述故障地址是否一致，并且，所述伪故障输出部在接收到所述故障检测信号后，每当所述故障地址被访问时输出所述伪故障信号，直到由所述地址比较电路检测到一致的次数达到预先设定的访问次数。
16.如权利要求14所述的半导体存储器，其特征在于，
所述自测试部通过对所述存储单元依次进行规定次数的访问来进行测试，并且，如果在进行最后的访问时检测出所述存储单元中的任一个的故障，则进一步进行用于选择与故障的存储单元连接的字线或比特线的多个读出访问。
17.如权利要求14所述的半导体存储器，其特征在于，
所述自测试部响应于从半导体存储的外部提供的故障信息输出指令而输出所保持的故障的信息。
18.如权利要求1所述的半导体存储器，其特征在于，
包括测试端子，所述测试端子向所述故障检测输入部和所述伪故障输出部输入测试模式信号，用于将半导体存储器移入测试模式，
所述故障检测输入部以及所述伪故障输出部只在所述测试模式下进行动作。
19.如权利要求1所述的半导体存储器，其特征在于，
包括模式寄存器，所述模式寄存器向所述故障检测输入部和所述伪故障输出部输入测试模式信号，用于设定半导体存储器的动作模式，
所述故障检测输入部以及所述伪故障输出部只有在由所述模式寄存器通过激活所述测试模式信号来将动作模式设定为测试模式时进行动作。
20.一种测试系统，包括半导体存储器以及对该半导体存储器进行测试的测试装置，其特征在于，所述
半导体存储器包括：
单元阵列，具有与存储单元连接的字线、比特线以及与冗余存储单元连接的冗余字线、冗余比特线；
读出部，读出所述存储单元中保持的数据；
接收故障检测信号的故障检测输入部；
伪故障输出部，在被输入的测试模式信号激活的期间，在所述故障检测输入部接收到所述故障检测信号后输出规定期间的伪故障信号；以及
数据输出部，在所述伪故障信号激活的期间，翻转从所述读出部输出的读出数据的逻辑，
所述测试装置对所述单元阵列进行写入访问以及读出访问，通过将来自所述数据输出部的读出数据与期待值进行比较来检测所述存储单元的故障，保持所检测的故障的信息，并在检测出所述存储单元中的任一个的故障时输出所述故障检测信号。
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