JPH01133297A - 冗長構成半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長構成半導体メモリに関するものであシ、特
に、試験用として外部端子を新たに設けることなく、試
験時間の大幅な短縮が可能な冗長構成半導体メモリに関
する。

〔従来の技術〕

従来、冗長構成半導体メモリでは、欠陥ビットを検出し
て予備ワード線、予備ビット線という予備ラインへの置
換によって救済を行っていた。その置換方法はアドレス
比較回路方式とデコーダ制御回路方式に大別される。

第５図にアドレス比較回路方式を採る冗長構成半導体メ
モリの構成図を示す。簡略化のために予備ビット線使用
の場合のみを示している。前略４−ｈ＝本方式の特徴は
、欠陥ビットの番地（以下、欠陥番地と表す）を予備コ
ラムデコーダ５６内蔵の記憶素子５７に登録しておき、
欠陥ビット選択時、同デコーダ謁出力がコラムデコーダ
機能傍止回路Ｉを活性化させてコラムデコーダ団出力を
キャンセルすると共に、置換済みの予備ビット線対４′
を選択して欠陥ビット救済を行う点である。図中、予備
コラム回路−ダイネ−モル回路郭は同デコーダ聞と同様
な記憶素子５７を内蔵し、対応する同デコーダあに欠陥
番地が登録済みの場合に予備コラムデコーダイネーブル
信号部′を出力する。また、φｐはプリチャージクロッ
クｌＬｃは電源電圧である。

第３図はデコーダ制御回路方式を採る冗長構成半導体メ
モリの構成図を示す。図は第５図と同様に表したもので
ある。本方式の特徴は、欠陥番地を予め予備コラムデコ
ーダあ内蔵の記憶素子５７に登録すると共に、対応した
ビット線対４につながる記憶素子５７に登録してビット
線対４とマルチプレクサ２２の径路を切り離す点である
。欠陥ビット選択時、関係するビット線対４が選択され
ず、かつ置換済みの予備ビット線対４′が選択され、欠
陥ビット救済が行われる。

従来の冗長構成半導体メモリは、メモリ内に試験時に複
数個の本体メモリセル、予備メモリセルに一括して試験
情報を書き込む回路と、試験時に入力する期待値情報と
前記複数個の本体メモリセルならびに予備メモリセルか
らの読出し情報を一括して比較する回路とを有していな
かった。従って従来の冗長構成半導体メモリの試験では
、メモリセルアレイ１内の本体メモリセル３．予備メモ
リセル３′の１ビツト毎に対して試験情報の書込みと読
出しを行い、読出された情報と期待値情報の一致検出に
係る比較を外部のテスタ側で行っていた。また試験時間
の短縮を目的として、例えば４ブロツクに分割されたメ
モリセルアレイ１のすべてのブロックにおいて本体メモ
リセル３または予備メモリセル３′の五ビットを選択状
態として、同一の試験情報を同時に書込むと共に、これ
ら全ブロックからの本体メモリセル３または予備メモリ
セル３′の読出し情報のＡＮＤ処理をチップ内部で行な
う方法が提案された。この方法では、読出し情報のＡＮ
Ｄ処理結果をテスタ側に送って上記全読出し情報と期待
値情報との一致検出に係る比較を行っていた。

この試験時間短縮の手法はマルチビットテスト法と呼ば
れ、第τ図に本手法を適用した半導体メモリのブロック
構成図を示す。図中、１′が４ブロツクに分割されたメ
モリセルアレイで、第５図に示したコラムデコーダ機能
停止回路５９および第５゜５図に示したセンス回路７．
予備センス回路７′。

マルチプレクサ２２．予備マルチプレクサ２２′、コラ
ムデコーダ団を含んでいる。印がＡＮＤ処理を行り論理
回路、６１が通常の読出し情報またはＡＮＤ処理結果の
いずれかをデータ出力回路５に伝達させる切替回路、６
２が試験情報をメモリセルアレイ１′内の全ブロックに
書込むためのマルチプレクサである。また、試験モード
設定信号ＴＥは試験時に、切替回路６１．デーメ出力回
路５．マルチグレクサ６２を制御し、上記試験情報の書
込みおよびＡＮＤ処理結果の出力をつかさどる。なお、
このマルチビットテスト法を用いた試験の詳細は「西村
安正著。

マルチビットテストモードを用いた１メガビツトＤ　Ｒ
ＡＭの冗長構成試験１．アイ・イー・イー・イー。

国際試験会議、８２６〜８２９頁、　１９８６頁Ｊ　（
１９８６ＩＥＢＥ。

Ｉｎｔｅｒｎａｔｌｏｎａｌ　Ｔｅ５ｔ　Ｃｏｎｆｅｒ
ｅｎｃｅ＋　ｐｐ８２６〜８２９．　Ｒｅｄｕｎ−ｄａ
ｎｃｙ　Ｔｅ５ｔ　ｆｏｒ　ＩＭｂｉｔ　ＤＲＡＭｗｉ
ｔｈ　Ｍｕｌｔｉ−ｂｉｔ−Ｔｅｓｔ　Ｍｏ−ｄｅ、Ｎ
Ｉ８ＨＩＭＵＲＡ　）に詳細に記載されている。

また従来の冗長構成半導体メモリでは、未接続端子があ
る場合を除き、試験モード設定用に新たに外部端子を増
設していた。しかし、電子デバイス技術合同協議会（Ｊ
ＥＤＥＣ，Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃ
ｅＥｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ　）では４
Ｍｂ（メガビット）以上の冗長構成半導体メモリの試験
モード設定に関し、メモリの基本クロックに対する通常
の書込みまたは読出し動作時と異なる遷移タイミングの
変化を利用して、外部端子を増設することなく試験モー
ドが設定できる方法を国際標準化の方法として決定した
状況にある。

以上述べたように従来の冗長構成半導体メモリでは、試
験は各メモリセル毎の比較動作で行われるため、メモリ
容量の増大による試験時間の著しい増加を伴う。例えば
最も簡単な試験情報のひとつのｒＭｓｃＡＮＪ　や隣接
間干渉障害の検出に有効なｒ　ＣＨＥＣＫＥＲＢＯＡＲ
ＤＪを用いてサイクル時間３００　ｎｓで試験を行った
場合、メモリ容量が２５６Ｋｂ（キロビット）の冗長構
成半導体メモリの試験時間は各各０．３秒で済む。また
４ビット一括の比較動作による同様な試験では、試験時
間は各々０．１秒以下で済む。

〔本発明が解決しようとする問題点〕

しかしメモリ容量が１６Ｍｂに増大すると、その試験時
間は各々２０秒ならびに５秒にも達する。これら試験時
間の増加は冗長構成半導体メモリのコスト増加を引き起
こし、ひいては量産化を阻害させるという問題点を有し
ていた。

本発明はこのような点に鑑みてなされたものであシ、そ
の目的とするところは、試験モード設定用に新たに外部
端子を増設することなく、さらにメモリ容量が増設して
も、試験時間の増加、を伴わず、コスト増加とならず、
従って量産化を阻害させない冗長構成半導体メモリを提
供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、試験回路と
して基本クロックの遷移タイミングの違いを検知して試
験モードの設定信号を出力する回路と、選択ワード線に
接続された本体メモリセル。

予備メモリセルに通常のデータ入出力用の外部端子から
「０」または「１」の試験情報を同時に書き込む一括書
込回路と、前記選択ワード線に接続された本体メモリセ
ル、予備メモリセルに書込まれた試験情報の読出し情報
と通常のデータ入出力用の外部端子から印加された「０
」またはＶｌ」の期待値情報との比較を同時に行う一括
比較回路と、期待値情報をラッチする回路と、データ入
出力回路からマルチプレクサまたはラッチ回路または一
括書込回路または一括比較回路へのデータ線を切り替え
るスイッチと欠陥メモリセルとつながる一括比較回路を
他の本体メモリセルまたは予備メモリセルとつながる他
の一括比較回路から切り離す制御回路とを有するように
したものである。

〔作用〕

本発明によると冗長構成半導体メモリ試験時、ワード線
につながる本体メモリセル、予備メモリセルに対して試
験情報の一括書込み、一括比較を行うことができて大巾
の試験時間の短縮が行える。

〔実施例〕

第１図は本発明の第１の実施例の構成を示している。第
１図は、同一メモリセルアレイ内のビット線対がセンス
回路に接続する折シ返し形ビット線構成を対象に、一括
書込みおよび一括比較の単位がワード線上の全メモリセ
ルの場合の例である。

また冗長回路に関しては、予備ワード線、予備ビット線
を共に用いたロウ系とコラム系の欠陥救済が行える回路
構成を例に挙げた。なお、コラム系欠陥救済に関連した
制御回路はロウ系と同様に扱うことができるため、図か
らは省略した。図中、１はメモリセルアレイ、　　２ａ
＋２ｂはワード線、２ｃ＋２ｄは予備ワード線、３ａ＋
　３ｂ＋　３ａ’、　３ｂ’は本体メモリセルで、例え
ばワード１ｆｉＡ２ａに接続されたすべての本体メモリ
セルを簡略化して２個で表している。

３ａ’、　３ｂ’＋　３ｃｔ　３ｃＬ　３ｃ’＋　３ｄ
’＋　３ｃ’＋　３ｄ’は予備メモリセルで、本体メモ
リセル同様、簡略化して表している。４ａ、　４ｂ＋　
４ａ’＋　４ｂ’はビット線で、同様に簡略化して２対
で表している。ここでＢＬＩとＢＬＩ　。

ＢＬ２とＢＬ２が各々ビット線対を形成し、ダミーセル
（図示せず）とセンス回路７の作用により、例えばＢＬ
ＩとＢＬＩには逆相の信号が生じる。５はロウデコーダ
、５′は予備ロウデコーダ、５′はロウデコーダ機能停
止回路、６はワードドライバ、６′は予備ワードドライ
バ、７はセンス回路、７′は予備センス回路、８はビッ
ト線対対応の試験情報書込み制御ゲート、８′は予備ビ
ット線対対応の試験情報書込み制御ゲート、９は試験情
報書込み制御線、１０は試験情報書込み制御回路、１１
　、１２は試験情報書込み線、１３はラッチ回路で、試
験情報のラッチとともＫ、試験情報書込み！１１１．１
２に互いに反転した、つまシ相補的な電圧レベルを持っ
た試験情報を与える。１４はラッチ入力線、■はビット
線対対応の比較回路、１５′は予備ビット線対対応の比
較回路、１６は比較回路１５ｔた娘１５′を単位として
後述のＮＯＲ回路１７と電気的ＫｖＪ！り替えるための
切替制御回路、１７は複数個の比較回路１５または１５
′の出力情報をもとにワード線対応の一致検出を行うＮ
ＯＲ回路、１７′はＮＯＲ回路１７の出力ノード、１８
は試験情報書込み制御ゲート８と８′、試験情報書込み
制御線９．試験情報書込み線１１と比、比較回路１５　
、１５’　。

切替制御回路１６ならびにＮＯＲ回路１７から構成され
る試験回路、１９は比較回路１５の出力ノード、１９′
は比較回路１５′の出力ノード、加は試験結果出力線、
２１はスイッチ、２２はマルチプレクサ、２２′は予備
マルチプレクサ、詔はデータ線、冴はデータ入力回路、
５はデータ出力回路、あはデータ入力端子、ｎはデータ
出力端子である。またＮＯＲ回路１７内のφｐはプリチ
ャージクロック、Ｖｅｃは電源である。

ＲＡＳ、　ＣＡＳは半導体メモリのロウおよびコラム系
の基本クロック、ｗｇは書込み制御クロック、ＴＢＯ〜
ＴＥ３は試験モード設定信号である。

このような構成において、試験情報書込み制御ゲート８
と８′、試験情報書込み制御線９、試験情報書込み制御
回路１０、試験情報書込み線１１と比、ラッチ回路１３
などは一括書込回路を構成し、試験情報書込み制御線９
、試験情報書込み制御回路ｌＯ１試験情報書込み線１１
と戎、ラッチ回路１３、比較回路１５と１５′、切替制
御回路１６、ＮＯＲ回路１７などは一括比較回路を構成
する。なお、ＮＯＲ回路１７の変形例は別途提案してお
る「検出回路（特願昭６ｌ−２４７６４２）　Ｊに記載
されている。また試験モード設定信号発生回路部は例え
ば前記電子デバイス技術合同協議会（ＪＥＤＥＣ）で決
定されたＲＡＳ、　ＣＡ８．ＷＥの遷移タイミングを検
出する回路で、公知の構成で実現できる。まだ第１図の
ようにデータ入出力が分離された回路構成では試験情報
のラッチは必ずしも行わなくても良い。従ってラッチ回
路１３ｔ−省略した構成も本発明の範躊に属する。また
さらに第１図における試験情報書込み制御ゲート８と８
′、試験情報書込み制御線９および試験情報書込み線１
１と球は図中の構成に限定されない。従って例えば第１
図における試験情報書込み線１１と１２を１本にまとめ
、代わシに試験情報書込み制御線９を２本とし、かつ試
験情報省込み制御ゲート８と８′内のそれぞれ２個のト
ランジスタをこの２本の試験情報書込み制御線９で別々
に制御してもよい。

第２図は第１の実施例による試験の１例のフローチャー
トを示している。図中、周辺回路は上記一括書込回路と
一括比較回路から構成される試験回路およびメモリセル
アレイを除いた回路部分を意味する。このフローチャー
トは以下に述べる２点の特徴を持っている。第１点は、
試験の順序である。このフローチャートは、欠陥救済不
可能なチップを早期に検出すること、また不良個所の分
布、つまシフエイルビットマツプを早期に作成すること
を主眼としている。そのためメモリセルアレイの試験で
は、第１図に示した試験回路を用いてワード線対応の一
括試験を行い、その試験結果よシネ良ビットの存在が判
明したワード線のみを対象に通常の１ビツト毎の試験を
実行して不良ビット分布の情報を得る。しかし周辺回路
の不良などによりビット線上の本体メモリ全体が不良と
検出されると、メモリセルアレイ内の全ワードｉ’ｔ−
対象に１ビツト毎の試験を行う必要が生じ、試験時間の
短縮が十分に図れない。従って最初に周辺回路の試験フ
ローを行って上記ビット線不良を検出し、同一フロー内
で予備ビット線への置換を行う。その後、試験回路の試
験フローに移って試験回路の機能正常のチエツクを行い
、引き続きメモリセルアレイの試験フローに移る。第２
図に示したフローチャートの２番目の特徴は、周辺回路
または試験回路の試験において欠陥救済不可能と判定さ
れた場合、次のフローである試験回路以後またはメモリ
セルアレイの試験を行わず、すべての試験を取シ止める
ことである。

第３図は第１の実施例による周辺回路の試験で対象とす
る複数の本体メモリセル列の一例を示している。図中、
斜線部の本体メモリセル列を試験対象とすることによシ
、周辺回路の試験時間が短縮できる。

第４図は第２図で示す試験の試験モード設定信号発生回
路図ならびに試験のタイミング図である。

図において２８〜３１は信号発生回路である。第２図の
フローチャートに従ってすべての試験を実行した場合の
、試験モード設定信号ＴＫＯ−ＴＥ３　、書込み制御ク
ロックｗｇと、ラッチ入力線１４．試験結果出力線加、
データ線幻のレベル確定の関係を示した。図中、斜線部
がもラインのレベルが任意で良い期間を表す。一方、斜
線を除く部分は各ラインのレベル確定の期間を表わす。

なお第４図に示した例では書込み制御クロックＷＥを１
サイクル毎に変化させ、試験情報の書込み、読出しを交
互に行っているが、本発明はこの順序に限定されない。

従って試験情報の書込みをまず全ワード線分行った後に
読出し動作に移っても良い。また図中、周辺回路の試験
開始時期を試験モード設定信号ＴＥＯで規定しているが
、このＴＥＯは必ずしも設ける必要はない。周辺回路の
試験では後に記述するように、通常の書込み、読出し動
作と同様、データ線幻、マルチプレクサ２２ヲ介して試
験情報の書込み、読出しを行うからである。また試験モ
ードの設定および解除に対するＲＡ８．　ＣＡ８．　Ｗ
Ｅの遷移タイミングは例えばｒ４ＭもＩＭも同じパッケ
ージに入れ、テスト・モードの導入も」日経マイクロデ
バイス別冊ＡＩ　（１９８７年５月、　ｐｐ７３〜８０
）に記載されておシ、その引例を第５図に示す。なお、
第４図ａ中の試験モード設定信号発生回路２８〜３１は
第５図に示したＲ、Ａｓ、　ＣＡＳ、　ＷＥの遷移タイ
ミングで試験モードを検出した後に試験モード設定信号
ＴＥＯ〜’ｒｇａ　ｔ　ｒＨＪレベルにラッチする構成
を採る。

従って、試験モード検出後、上記クロックタイミングを
任意に設定しても試験モード設定信号ＴＥＯ〜ＴＥ３は
ｒＨＪレベルに保持される。

次に第１の実施例による試験の一倒を第１図〜第４図を
用いて説明する。まず第３図に示した本体メモリセル列
を対象に、周辺回路の試験を行９゜具体的には第１図中
のデータ入力端子かに試験情報を印加する。試験情報は
データ入力回路寓、スイッチ２１　、データ線羽、マル
チグレクサ２２ｔ−介してロウデコーダ５とコラムデコ
ーダ（図示せず）で選ばれた唯一の本体メモリセルに書
込まれる。

一方、書込まれた試験情報はマルチプレクサ２２゜デー
タ線ｎ、スイッチ２１　、データ出力回路２５ヲ介して
データ出力端子ｎに読出される。この読出し情報は外部
のテスタに転送され、テスタ側で期待値情報と比較され
る。以上の操作を本体メモリセル列内で本体メモリセル
を順次シフトして繰シ返す。周辺回路の試験では、試験
情報はラッチ入力線１４．試験結果出力線２０を伝達し
ない。ここでテスタが予備ライン数以上のロウおよびコ
ラムの番地が異なる不良ビットを検出した場合、この冗
長構成半導体メモリは不良品と判定され、一連の試験フ
ローから除外される。また予備ラインへの置換によシ欠
陥救済が可能で、再試験によって不良ビラトラ含まない
ワード線が得られた場合、再度ＲＡ８　、　ＣＡＳ　、
　ＷＥ　の遷移タイミングを試験モードに設定し、試験
モード設定信号ＴＥＩを発生させて試験回路の試験フロ
ーに移る。ＴＥＩによシスイッチ２１はデータ入力回路
あ、データ出力回路δとラッチ入力線１４．試験結果出
力線加が接続するように切り替わる。まず試験情報はラ
ッチ入力線１４　、ラッチ回路１３．試験情報書込み線
Ｕとル、試験情報書込み制御ゲート８と８′を介して、
上記周辺回路の試験で対象とした１本のワード線上のす
べての本体メモリセル、予備メモリセルに一括して書込
まれる。一方、書込まれた試験情報は、ラッチ入力線１
４．ラッチ回路１３．試験情報書込み線１１とルを介し
て比較回路１５と１５′に入力された期待値情報と一括
して比較される。周辺回路の試験によシ予備ビット線へ
の置換が行われた場合、切替制御回路１６は、不良ビッ
ト線につながる比較回路１５とＮＯＲ回路１７の電気的
接続をしゃ断する。ＮＯＲ回路１７はすべての比較結果
を受けて一括して不良検出を行う。試験結果は試験結果
出力線艶、スイッチ２１　、データ出力回路δを介して
データ出力端子釘に読出される。この試験結果はテスタ
に転送され、テスタ側でその電圧レベルが検出される。

ここで試験回路不良あシと判定された場合、この冗長構
成半導体メモリは一連の試験フローから除外される。逆
に不良なしと判定された場合、再度Ｒ，Ａ８゜ＣＡ８　
、　ＷＥの遷移タイミングを試験モードに設定し、試験
モード設定信号ＴＥ２を発生させて、試験回路に対する
次の試験フローに移る。ＴＥ２によシスイッチ２１はデ
ータ入力回路冴、データ出力回路５とデータ線２３．試
験結果出力線加が接続するように切り替わる。上記試験
フローで一括して書込んだ試験情報の反転情報が、デー
タ線２３．マルチプレクサ２２．予備マルチプレクサ２
２′を介して、コラムデコーダ（図示せず）で選択され
た上記１本のワード線上の本体メモリセルまたは予備メ
モリセルの１ビツトに書込まれる。一方、上記試験フロ
ーと同様にＮＯＲ回路１７で不良検出が行われた試験結
果はテスタに転送され、テスタ側でその電圧レベルが検
出される。反転情報を書込む本体メモリセルまたは予備
メモリセルをワード線上で順次シフトさせて、以上の操
作を繰シ返す。ここで試験回路の機能不良によシネ良ビ
ットの検出結果が出力されない場合、この冗長構成半導
体メモリは一連の試験フローから除外される。逆に不良
ビットの検出結果を出力した場合、再度ｐ　、　ＣＡＳ
　、　ＷＴの遷移タイミングを試験モードに設定し、試
験モード設定信号ＴＢａを発生させて、メモリセルアレ
イの試験フローに移る。ＴＥ３によシスイッチ２１はデ
ータ入力回路冴、データ出力回路５とラッチ入力線１４
．試験結果出力線加が接続するように切り替わる。まず
試験情報はラッチ入力線１４．ラッチ回路１３．試験情
報書込み線１１と詔、試験情報書込み制御ゲート８と８
′を介して、ロウデコーダ５で選択されたワード線上の
すべての本体メモリセル。

予備メモリセルに一括して書込まれる。一方、書込まれ
た試験情報は、ラッチ入力線１４．ラッチ回路１３．試
験情報書込み線１１と戎を介して比較回路１５と１５′
に入力された期待値情報と一括して比較される。周辺回
路の試験によシ予備ビット線への置換が行われた場合、
切替制御回路１６は、不良ビット線につながる比較回路
１５とＮＯＲ回路１７の電気的接続をしゃ断する。ＮＯ
Ｒ回路１７はすべての比較結果を受けて一括して不良検
出を行う。試験結果は試験結果出力線加、スイッチ２１
　、データ出力回路５を介してデータ出力端子ｎに読出
される。この試験結果はテスタに転送され、テスタ側で
その電圧レベルが検出される。ワード線を順次シフトさ
せて、以上の操作を繰シ返す。ここでテスタが未使用の
予備ラインによる欠陥救済が不可能であると判定した場
合、この冗長構成半導体メモリは不良品となる。一方、
予備ラインへの置換によシ欠陥救済が可能で、再試験に
よって不良ビットなしと判定した場合、この冗長構成半
導体メモリは良品となる。以上の一連の試験は第５図で
示したＲＡＳ　、　ＣＡＳ　、　ＷＥの遷移タイミング
で解除される。

第６図は第１の実施例によるメモリセルアレイの詳細な
試験に関するタイミング図を示している。

図中の数字などは第１図に準じている。

次に第１の実施例によるメモリセルアレイの試験を第１
図、第６図を用いて説明する。まず冗長回路を使用しな
い場合のワード線を単位とした試験情報の一括書込みは
以下の手順に従う。第６図（ａ）　、　（Ｃ）に示すＲ
ＡＳ、ＷＢがｒＬＪレベルとな夛、冗長構成半導体メモ
リは書込みモードになる。次に第６図（ｄ）に示すプリ
チャージクロックφ、がｒＬＪレベルとなシ、その後ロ
ウデコーダ５を動作させて例えば唯一のワード線２ａを
選択する。次に第６図（ｅ）に示すワード線駆動クロッ
クによシワードドライバ６を動作させて選択されたワー
ド線２ｍを立ち上げる。ワード線２ａにつながる本体メ
モリセル、予備メモリセルの情報がビット線、予備ビッ
ト線上に現れた後、第６図（ｆ）に示すセンス回路駆動
クロックをｒＨＪレベルにしてセンス回路７．予備セン
ス回路７′を動作させる。ビット線、予備ビット線の電
圧レベル確定後、第６図憧）に示すように、試験情報書
込み線１１　、１２に試験情報を伝達させる。

なお試験情報は第６図Ｕ）に示すように、ＷＦ＋がｒＬ
Ｊレベルの期間にデータ入力端子がから入力されている
。次に第６図（ｈ）に示すように、試験情報書込み制御
線９をｒＨＪレベルとし、上記試験情報に応じた電圧レ
ベルをビット線、予備ビット線上に伝達させる。この時
点でワード線２ａは「Ｈ」レベルを保持しておシ、ワー
ド線を単位とした試験情報の一括書込みが行なわれる。

なお一括書込み時、第６図（ｋ）に示すデータ出力端子
ｎの電圧レベルはハイインピーダンスである。

このようにしてワード線を２ａ、２ｂと順に選択し、試
験情報書込み線１１　、１２に伝達させるｒＨＪレベル
。

ｒＬＪレベルを順次入れ換えることにより　ｒＭｓｃＡ
ＮＪの試験情報が一括して書き込める。つまシ第１図で
は、メモリセル３ａ＋　３ｂ＋　３ａ’、　３ｂ’＋　
３ａ’＋　３ｂ’にｒＨＪレベルまたはｒＬＪレベルの
試験情報が書き込まれる。またワード線を順次選択し、
試験情報書込み線１１　、１２に伝達させるｒＨＪレベ
ル、「Ｌ」レベルｆ２ワード線毎に入れ換えることＫよ
！Ｄ　ｒｃＨＥｃＫＥＲＢＯＡＲＤＪの試験情報が一括
して書き込める。つまシ第１図では、メモリセル３　ａ
＋　３ａ’、　３ａ’にｒＨＪレベルまたはｒＬＪレベ
ル、メモリセル３ｂ、　３ｂ’、　３ｂ’にｒＬＪレベ
ルまたはｒＨＪレベルの情報が書き込まれる。なおこの
一括書込みを容易にするため、試験情報書込み制御線９
をｒＨＪレベルとする際、センス回路駆動クロックを一
時的にｒＬＪレベルとし、センス回路７．予備センス回
路７′のラッチを解除してもよい。また試験情報書込み
制御線９からの電圧印加により十分ビット線の電圧レベ
ルが確定する場合は必ずしもこれらセンス回路を動作さ
せる必要はない。

次にワード線を単位とした一括比較のシーケンスについ
て説明する。まず第６図（ａ）Ｋ示すＲＡ８がｒＬＪレ
ベルとなるタイミングで第６図Ｕ）に示すデータ入力端
子あからの期待値情報をラッチ回路１３に取シ込む。こ
の期待値情報は書込み動作時に印加した試験情報の反転
情報である。その後センス回路７．予備センス回路７′
を動作させるタイミングまでは書込み動作と同様に行な
う。次にビット線、予備ビット線の電圧レベル確定後、
試験情報書込み線１１　、１２に、ラッチ回路１３に取
シ込まれた期待値情報を伝達させる。なおこの時、試験
情報書込み制御線９はｒＬＪレベルに保持させておく。

また特にコラム系の冗長回路を使用しない場合、切替制
御回路１６は比較回路１５′とＮＯＲ回路１７を電気的
にしゃ断する。従って、予備ビット線４ｃ＋４ｄ上の予
備メモリセル３　ａ’、　３　ｂ’は一括比較の対象外
となる。その結果、本体メモリセルからの読出し情報と
期待値情報とが一致した場合、っまシ本体メモリセルか
らの読出し情報が誤っている場合、比較回路１５の出力
ノード１９がｒＨＪレベルとなシ、ＮＯＲ回路１７の出
力ノード１７′をｒＬＪレベルからｒＨＪレベルに変化
させる。従ってデータ出力端子ｎに現れたこの電圧レベ
ルの変化を観測することによシ、選択ワード線に接続さ
れた本体メモリセル全体の中のいずれかに不良ビットが
存在していることが検出できる。これを第６図（ｋ）に
示す。第６図（ｋ）において、ｒＨＪレベルは不良ビッ
トがある場合を示し、ｒＬＪレベルは全ビット良または
書込み中の場合を示す。

次に上記試験情報と本体メモリセルからの読出し情報と
が一致する動作の具体例について説明する。以下、一括
書込みにおいて、試験情報書込み線１１を介してメモリ
セル３ａにｒＨＪレベルの試験情報を書込んだ場合を例
として説明する。この場合、一括比較では、試験情報書
込み線１１にｒＬＪレベル、球にｒＨＪレベルが伝達さ
れ、メモリセル３ａからの読出し情報と比較される。メ
モリセル３ａからの読出し情報のレベルが誤ってｒＬＪ
レベルであった場合、ビット線ＢＬＩすなわち比較回路
比の上段のトランジスタ１５ａのゲートがｒＬＪレベル
となり、トランジスタ１５ａはオフ状態となる。この場
合、ピッ）ｉＢＬｌのレベルはダミーセルとセンス回路
７の作用によ、り　ｒＨＪレベルとなシ、比較回路１５
の下段のトランジスタ１５ｂのゲートはｒＨＪレベルと
なる。これによシトランジスタ１５ｂはオン状態となシ
、試験情報書込み線ルから比較回路１５に入力されたｒ
ＨＪレベルが出力ノード１９に現れ、ＮＯＲ回路１７の
出力ノード１７′をｒＬＪレベルからｒＨＪレベルに変
化させる。ここで切替制御回路１６は比較回路１５とＮ
ＯＲ回路１７を電気的に接続し、比較回路１５′とＮＯ
Ｒ回路１７を電気的にしゃ断している。なお、以上の動
作は試験情報書込み線１１　、１２が書込み時において
ｒＨＪレベル、「Ｌ」レベルの場合について説明したが
、試験情報書込み線１１　、１２が書込み時においてｒ
ＬＪレベル、「Ｈ」レベルの場合も同様の動作となる。

また以上述べてきた一括書込み・比較の試験方法では、
試験情報としてｒ　ＭＳＣＡＮＪ　、　ｒｃＨＥｃＫＥ
ＲＢ。

ＡＲＤ　Ｊを例に示したが、ｒ　ＭＡＲＣＨＩＮＧＪ　
　を用いた試験も可能である。これは、すべての本体メ
モリセル、予備メモリセルに対するバックグラウンドデ
ータの曹込みおよび引き続いて行われる読出しデータの
一括比較をｒＭ８ｃＡＮＪ使用時と同様に行い、さらに
試験情報書込み線１１　、１２に伝達させる電圧レベル
を反転させてｒＭ８ｃＡＮＪ　使用時と同様に一括書込
み・比較を行うシーケンスによシ実現できる。ただし本
発明では、ワード線につながるこれらメモリセルに一括
して同じレベルの情報を書込むため、従来の試験方法で
検出可能であったコラムアドレス系の不良検出が不可能
となる。従ってコラムアドレス系の不良検出に関しては
、例えばメモリセルアレイ１内の少なくとも１本のワー
ド線につながるこれらメモリセルを対象に、「ＭＡＲＣ
ＨＩＮＧＪ　　を用い念試験を別に実施する。さらに本
発明は上記ｒ　Ｍ８　ＣＡＮ　ＪからｒＭＡＲＣ）（Ｉ
ＮＧＪといったＮ系の試験情報に限定されることなく、
Ｎ２系。

Ｎ８／２系のいずれの試験情報を用いても良い。また例
えばＮ系の試験情報として不良検出能力の異なる数種類
の試験情報を併用しても良い。

次に第１の実施例による一括試験を行い、欠陥メモリセ
ルを含むラインが予備ラインに置換された場合について
説明する。冗長構成半導体メモリの試験では、予備ライ
ンへの置換後、再試験を行って不良ビットが選択されな
いことを検査する必要がある。この再試験において、第
１の実施例を同様に用いることができる。まずロウ系の
冗長回路が使用された場合の、ワード線対応の試験情報
一括書込みについて説明する。ここでは不良ビットが存
在するワード線２ａを選択する番地が予備ロウデコーダ
５′に登録されている場合を考える。はじめに第６図（
ｄ）に示すプリチャージクロックφ、をｒＬＪレベルと
し、予備ロウデコーダ５′を動作させる。登録済の番地
と新たに入力されたロウアドレス情報どが一致した場合
、予備ロウデコーダ５′はロウデコーダ機能停止回路５
′を動作させてロウデコーダ５を不活性化させるととも
に、置換対象の予備ワード線２ｃを選択する。次に第６
図（ｅ）に示すワード線駆動クロックによシ予備ワード
ドライバ６′を動作させて予備ワードｉ２ｃを立ち上げ
る。ここでワード線２ａはロウデコーダ５が動作しない
ため、ｒＬＪレベルを保持する。予備ワード線２ｃにつ
ながる予備メモリセルの情報がビット線、予備ビット線
上に現れた後、第６図（ｆ）に示すセンス回路駆動クロ
ックによフセンス回路７．予備センス回路７′を動作さ
せる。ビット線、予備ビット線の電圧レベル確定後、第
６図（ｇ）に示すように、試験情報書込み線１１　、　
Ｌｉ！に試験情報に応じたｒＨＪレベルまたはｒＬＪレ
ベルを伝達させる。なお試験情報は第６図（ｊ）に示す
ように、ＷＥがｒＬＪレベルの期間にデータ入力端子あ
から入力されている。次に第６図（ｈ）に示すように、
試験情報書込み制御線９をｒＨＪレベルとし、上記試験
情報に応じた電圧レベルをビット線、予備ビット線上に
伝達させる。この時点でワード線２ｃはｒＨＪレベルを
保持しておシ、ワード線を単位とした試験情報の一括書
込みが行なわれる。

次にロウ系の冗長回路が使用された場合の、ワード線対
応の一括比較について説明する。まず第６図（ａ）に示
すＲＡ８がｒＬＪレベルとなるタイミングで第６図（ｊ
）に示すデータ入力端子あからの期待値情報をラッチ回
路１３に取フ込む。この期待値情報は書込み動作時に印
加した試験情報の反転情報である。その後センス回路７
．予備センス回路７′を動作させるタイミングまでは書
込み動作と同様に行なう。次にビット線、予備ビット線
の電圧レベル確定後、試験情報書込み線１１　、１２に
、ラッチ回路１３に取り込まれた期待値情報を伝達させ
る。なおこの時、試験情報書込み制御線９はｒＬＪレベ
ルに保持させておく。またロウ系の冗長回路のみを使用
する場合、切替制御回路１６は比較回路１５′とＮＯＲ
回路１７を電気的にしゃ断する。従って、予備ビット線
４ｃ上の予備メモリセル３ｃ’は一括比較の対象外とな
る。その結果、予備メモリセルからの読出し情報と期待
値情報とが一致した場合、つまシ予備メモリセルからの
読出し情報が誤っている場合、比較回路１５の出力ノー
ド１９が「Ｈ」レベルとなり、ＮＯＲ回路１７の出力ノ
ード１７′をｒＬＪレベルからｒＨＪレベルに変化させ
る。従ってデータ出力端子ｎに現れたこの電圧レベルの
変化を観測することによシ、予備ワード線２ｃに接続さ
れた予備メモリセル全体の中のいずれかに不良ビットが
存在していることが検出できる。これを第６図（ｋ）に
示す。

第６図（ｋ）において、ｒＨＪレベルは不良ビットがあ
る場合を示し、ｒＬＪレベルは全ピット良または書込み
中の場合を示す。なお使用する試験情報の種類、回路構
成、回路動作に関する種々の変更は前記した冗長回路未
使用時の第１の実施例に準する。

次にコラム系の冗長回路が使用された場合の、ワード線
対応の試験情報の一括書込み・比較について説明する。

ここで不良ビットを含むビット線を予備ビット線に置換
する方法は、ロウ系の欠陥救済と同様に行われる。また
切替制御回路１６は不良ビットに係わる比較回路１５と
ＮＯＲ回路１７を電気的にしゃ断するとともに、置換対
象の予備ビット線がつながる比較回路１５′とＮＯＲ回
路１７を電気的に接続する。具体的に第１図中の予備ビ
ット線対４ｃ＋４ｄに置換が行われ、選択ワード線が２
ａである場合の回路動作について以下に説明する。まず
ワード線対応の試験情報の一括書込みに関しては、前記
冗長回路未使用の場合と同様であるため省略する。ワー
ド線対応の試験情報の一括比較では、期待値情報のラッ
チなどを含め、ビット線、予備ビット線の電圧レベル確
定までは書込み動作時と同様となる。ここで予備メモリ
セルからの読出し情報と期待値情報とが一致した場合、
つまシ予備メモリセルからの読出し情報が誤っている場
合、比較回路１５コの出力ノード１９′がｒＨＪレベル
とな夛、ＮＯＲ回路１７の出力ノード１７′を「Ｌ」レ
ベルからｒＨＪレベルに変化させる。従ってデータ出力
端子ごに現れたこの電圧レベルの変化を観測することに
よシ、ワード線２ａに接続された予備メモリセル３ａｆ
が不良ビットであることが検出できる。なお使用する試
験情報の種類、回路構成、回路動作に関する種々の変更
は前記した冗長回路未使用時の第１の実施例に準する。

さらにロウ系とコラム系の冗長回路の併用に関しては、
各系のみを使用した以上の試験方法と同様に説明できる
。

以上述べたように、第１の実施例の試験方法によればワ
ード線対応に一括書込みおよび一括比較が行えるため、
試験時間を従来の冗長構成半導体メモリの１／ｎに短縮
することができる。ただし、ここでｎはワード線、予備
ワード線に接続して一括書込み・比較が行われるメモリ
セル数であシ、通常５００または１０００以上の大きな
値を採る。

第７図は第１図における切替制御回路１６の構成図を示
している。図中、四角と丸で囲まれた抵抗表示の素子′
ＥＬ１〜Ｒ４が比較回路１５　、１５’とＮＯＲ回路１
７との電気的なしゃ断および接続をつかさどる。

例えば素子Ｒ１とＲ２は通常低抵抗値を持ち、素子Ｒ８
とＲ４は無限大に近い高抵抗値を持つ。これらの素子は
例えば多結晶シリコンなどで形成され、レーザ照射など
の手段によって互いに逆の抵抗値となるように変化する
。コラム系の冗長回路を使用中の場合、不良ビットに関
係した比較回路１５の出力ノード１９につながる素子Ｒ
１とＲ４のみが各々上記高抵抗値と低抵抗値を持ち、置
換対象の予備ビット線対に関係した比較回路１５′の出
力ノード１９′につながる素子Ｒ１とＲ８が低抵抗値、
素子Ｒ１が高抵抗値を持つように、各素子をセットする
。また不良ビットに関係しない比較回路１５の出力ノー
ド１９につながる素子Ｒ１とＲ４は各々、低抵抗値と高
抵抗値を持つ。再試験の結果、置換した予備ビット線対
にさらに不良ビットが検出された場合、素子Ｒ１を低抵
抗値から高抵抗値を持つようにセットし直す。またロウ
系のみの冗長回路の使用と冗長回路未使用の場合には、
素子ａｔとＲ，が低抵抗値、素子Ｒ８とＲ４が高抵抗値
を持つようにセットする。

なお、この素子の形状、電気的特性および抵抗値のセッ
ト方法は上記に限定されない。また図中の比較回路１５
′に関係する素子Ｋｌを省いた構成も同様に本発明の範
躊に属する。

さらに第８図のＮＯＲ回路の変形例を示す構成図に示す
ように、第７図中の素子Ｒ１ｔ−ＮＯＲ回路１７に内蔵
しても良い。この場合、素子Ｒ４は省略可能である。

第９図は第７図における各素子をＮＯＲ回路１７に内蔵
した別の構成例を示す図である。この構成は狭いビット
線ピッチ内に素子Ｒ，％Ｒ，を配置させる一構成例で、
これらの素子ピッチを第７図と第８図に示した構成の２
倍に緩和できる。第１図に示したＮＯＲ回路１７を多段
構成とし、ＮＯＲ回路間に素子を配置した点が特徴であ
る。各ＮＯＲ回路の入力段のレベルを一致させるために
、ＮＯＲ回路間に０ＭＯ８インバータを挿入している。

第９図に示した構成では、コラム系の冗長回路使用時、
比較回路２回路分が置換の単位となる。また図中の前段
のＮＯＲ回路に対する入力数を増加させることで、素子
ピッチはさらに緩和される。なお図中の素子ｎ、ｔを第
８図と同様に配置した構成も本発明の範祷に属する。

第１０図は第８図で示したＮＯＲ回路１７の別の構成例
を示したもので、第８図中で予備ビット線に関係する記
憶素子Ｒ１％　ａｍをトランジスタＱ１で置換した点に
特徴がある。トランジスタＱ１は置換済みの予備ビット
線対４′につながるｉｏｕ回路の個所を活性化させる役
割を持つ。第１０図における径路切り離し用の記憶素子
５７は第８図で示した記憶素子Ｒ１と同じ性質を持つ。

また、人はトランジスタＱｔの制御信号で、第２５．２
６図に示した予備コラムデコーダイネーブル信号間′ま
たは複数の同信号郭′のＯＲ信号または面信号シ′と試
験モード設定信号ＴＥのＡＮＤ信号が用いられる。ここ
でＴＥは上記同時試験の期間を設定する信号で、公知の
回路によ勺発生できる。またＦはＮＯＲ回路１７の出力
情報である。

第１０図において、不良ビット線対が存在する場合、対
応する欠陥番地の予備コラムデコーダ５６（第５，２６
図）への登録、予備コラムデコーダイネーブル回路５８
（第５，２６図）の活性化、ＮＯＲ回路１７内の記憶素
子５７の切断を行う。その結果、ＮＯＲ回路１７内にお
いて、トランジスタＱ１がオンして予備ビット線対４′
につながる比較回路１５′の出力情報が有効となシ、不
良ビット線対に相当する４につながる比較回路１５の出
力情報が無効となる。従って、予備ビット線対４への置
換による欠陥ビット救済後の再試験においても、選択ワ
ード線上の全メモリセルを対象とした同時試験が同様に
実施できる。

第１１図は本発明の第２の実施例の主要な構成を示した
ものである。本実施例の特徴は、第１　、１０図で示し
た試験情報を書込む回路部分、つまシ試験情報書込み線
１１　、１２と試験情報書込み制御ゲー）　８　、８’
をメモリ本体のマルチプレクサ２２．予備マルチプレク
サ２２′で共用した点にある。図中、Ｂ。

Ｃはマルチプレクサ２２．予備マルチプレクサ２２′内
で予備ビット線対４′、ビット線対４につながるトラン
ジスタＱｇ　、　Ｑａの制御信号である。なお、第５．
２６図で示したコラムデコーダ５５．予備コラムデコー
ダ％、予備コラムデコーダイネーブル回路おおよび第５
図で示したコラムデコーダ機能停止回路５９は本実施例
においても必要であるが、簡略化のため省略しである。

また第１１図は第２６図に示した回路構成をもとに表し
たもので、第５図に示した回路構成に適用する場合には
ビット線対４につながる記憶素子５７を省略した構成を
採る。

第１１図において、トランジスタＱ１の制御信号人は第
１０図の場合と同様に、予備コラムデコーダイネーブル
信号間′（第あ図参照）等が用いられる。

また、トランジスタＱ！は以下に示す２項の場合にオン
する。

（１）通常のメモリ動作時、予備メモリセルが選択状態
にあフ、予備コラムデコーダ島の出力がｒＨＪレベルと
なる場合。

（２）　試験時、試験情報の一括書込み状態で、かつ予
備コラムデコーダ聞に欠陥番地が登録済みである場合。

従ってトランジスタＱ２の制御信号Ｂは以下の論理式で
表すことができる。

Ｂ　＝＝　ＴＢ　・５ＣＤｏｕｔ　＋　ＴＥ　−ＷＥ−
８ＣＤｅｎａｂｌｅここでＴＥは試験モード設定信号、
５ＣＤｏｕｔは予備コラムデコーダ％の出力信号、ＷＥ
は書込み制御クロック、８ＣＤｅｎａｂｌｅは予備コラ
ムデコーダイネーブル信号である。

また、トランジスタＱ８は以下に示す２項の場合にオン
する。

（１）　　通常のメモリ動作時、コラムデコーダ団の出
力がｒＨＪレベルとなる場合。

（２）試験時、試験情報の一括書込みの場合。

ただし、コラムデコーダ機能停止回路５９を含む回路構
成の場合、上記（１）項の記載に、予備コラムデコーダ
団の出力がｒＬＪレベルである条件を付加する必要があ
る。

従ってトランジスタＱａの制御信号Ｃは以下の論理式で
表すことができる。

Ｃ＝　ＴＥ−ＣＤｏｕｔ　＋ＴＥ−ＷＥ（コラムデコー
ダ機能停止回路５９を含まない回路構成の 場合） Ｃ＝　ＴＥ−ＣＤｏｕｔ　−８ＣＤｏｕｔ　＋ＴＥ　−
ＷＥ（同回路５９を含む回路構成の 場合） ここでＣＤｏｕｔはコラムデコーダ団の出力信号である
。

本構成において、試験情報の一括書込みおよび期待値情
報との一括比較は以下の手順に分類される。

の選択後、データ線に所望の試験情報を印加する。

信号ＣのみがｒＨＪレベルとなるため、試験情報は全ビ
ット線対４にのみ現われ、ワード線２につながる全メモ
リセル３に同時に書込まれる。一方、データ読出し時に
は信号Ａ、Ｂ、ＣがすべてｒＬＪレベルとなる。従って
全ビット線対４に現われた読出し情報と、データ線に印
加され九期待値情報（上記書込み時とは逆情報）とが比
較回路すで比較される。不良ビット検出時、ＮＯＲ回路
１７の出力情報ＦはｒＨＪレベルに変化する。

２の選択後、データ線に所望の試験情報を印加する。信
号人、Ｂ、ＣがすべてｒＨＪレベルとなるため、試験情
報は予備ビット線対４′および未切断の記憶素子５７が
つながる全ビット線対４に現われ、ワード線２につなが
る全メモリセル３．予備メモリセル３′に同時に書込ま
れる。データ読出し時には信号人のみがｒＨＪレベルと
なる。従って、未切断の記憶素子５７がつながる全ビッ
ト線対４および予備ビット線対４′に現われた読出し情
報とデータ線に印加された期待値情報とが比較回路１５
　、１５’で比較される。不良ビット線対に関係したＮ
ＯＲ回路１７内の記憶素子５７が切断され、かつトラン
ジスタＱｌがオン状トにあるため、欠陥メモリセルを除
く全メモリセル３および予備メモリセル３′内の不良ビ
ットがＮＯＲ回路１７で検出される。

第１２図は本発明の第３の実施例の主要な構成を示した
ものである。本実施例の特徴は、第２の実施例における
ＮＯＲ回路１７内の記憶素子５７を、ビット線対４とマ
ルチプレクサ２２を切り離す記憶素子５７で共用した点
にある。本構成によれば、比較的大きな面積を必要とす
る記憶素子数が削減でき、付加回路規模は１０　％以上
低減可能になる。図中、トランジスタＱａ、Ｑｓはプリ
チャージ時、比較回路１５　、１５’内のトランジスタ
のゲートを「Ｌ」レベルにする役割を果す。従って、切
断済みの記憶素子５７がつながる不良ビット線対に関係
した比較回路１５の出力ノードＮ１がｒＨＪし′ベルに
立上がらないため、ＮＯＲ回路１７の誤動作を防止でき
る。トランジスタＱ４の制御信号りはプリチャージクロ
ックφＰに相当する。またＱ５の制御信号Ｅにはプリチ
ャージクロックφＰの反転信号、同反転信号と試験モー
ド設定信号ＴＩとのＡＮＤ信号、同反転信号と書込み制
御クロックＷＥの反転信号ＷＥとのＡＮＤ信号、同反転
信号とＴＥとＷＥとのＡＮＤ信号のいずれを用いても良
い。なお、上記ノードＮ、の「Ｌ」レベルを保証するた
め、ＮＯＲ回路１７内に第１３図に示すトランジスタＱ
６を付加しても良い。また第ν図における比較回路１５
　、１５’とＮＯＲ回路１７の接続関係は第１１図と同
様な構成を採っても良い。

次に、ワード線を単位としたメモリセルアレイ内の一括
試験と共に、第１１　、１２図中のマルチプレクサｎ、
予備マルチプレクサ２２′９、比較回路１５．１５’、
ＮＯＲ回路１７の部分の機能検査を行り試験の場合につ
いて考察する。ここで機能検査は例えば以下の手順で行
う。まず欠陥ビットを含まないメモリセルがつながるワ
ード線１本を対象に、マルチプレクサ２２．予備マルチ
プレクサ２２′経由で試験情報を同時に書込み、全読出
し情報と期待値情報との比較を行う。その結果、ＮＯＲ
回路１７の出力情報Ｆが「Ｌ」レベルとなることを確認
する。次にコラムデコーダを動作させ、マルチプレクサ
２２．予備マルチグレクサ２２′経由で上記ワード線上
の１ビツトのみに上記試験情報の逆データを書込む。そ
の後、逆データを含む全読出し情報と期待値情報との比
較を行う。その結果、上記ＦがｒＨＪレベルとなシ、期
待値情報と異なる逆データを正常に検出することを確認
する。

以上述べてきた機能検査および一括試験を実現するため
に、制御信号Ａは試験時の読出し状態で、予備コラムデ
コーダに欠陥番地が登録済みの場合のみｒＨＪレベルと
なる。

従って人の論理式は以下の通シとなる。

Ａ　＝　ＴＥ−ＷＥ−８ＣＤｅｎａｂｌｅまた、制御信
号Ｂは以下に示す３項の場合にｒＨＪレベルとなる。

（１）通常のメモリ動作時、予備コラムデコーダ出力が
ｒＨＪレベルの場合。

（２）上記機能検査時、試験情報の書込み状態で、予備
コラムデコーダ出力がｒＨＪレベルの場合。

（３）　　試験時、試験情報の一括書込み状態で、予備
コラムデコーダに欠陥番地が登録済みの場合。

従ってＢは以下の論理式で表すことができる。

Ｂ＝ＴＥ−８ＣＤｏｕｔ＋ＴＥ−ＷＥ・（ＳＣＤｏｕｔ
−ＴｃＴＬ＋８ＣＤｅｎａｂｌｅ　１ＴＣＴＬ　） ここでＴＣＴＬは上記機能検査時と試験時とを区別する
制御信号で、試験時にｒＨＪレベルとなる。また上記機
能検査状態はＴＢ−ＴｃＴＬがｒＨＪレベルの場合であ
る。

次に、制御信号Ｃはコラムデコーダ機能停止回路５９の
有無に応じ、以下に示す３項の場合にｒＨＪレベルを採
る。まず同回路５９がない回路構成では以下の通フとな
る。

（１）　　通常のメモリ動作時、コラムデコーダ出力が
ｒＨＪレベルの場合。

（２）上記機能検査時、試験情報の書込み状態で、コラ
ムデコーダ出力がｒＨＪレベルの場合。

（３）試験時、試験情報の一括書込みの場合。

また同回路刃を含む回路構成では以下の通シとなる。

（１）通常のメモリ動作時、コラムデコーダ出力がｒＨ
Ｊレベル、かつ予備コラムデコーダ出力がｒＬＪレベル
の場合。

（２）上記機能検査時、試験情報の書込み状態で、コラ
ムデコーダ出力がｒＨＪレベル、かつ予備コラムデコー
ダ出力がｒＬＪレベルの場合。

（３）試験時、試験情報の一括書込みの場合。

従ってＣは以下の論理式で表すことができる。

Ｃ＝ＴＢ・ＣＤｏｕｔ＋ＴＥ−ＷＢ（ＣＤｏｕｔ　−Ｔ
ｃｒｌ＋Ｔ（７Ｌ）（コラムデコーダ機能停止回路５９
を含まない回路構成の場合） Ｃ＝ＴＥ−ＣＤｏｕｔ−８ＣＤｏｕｔ　＋　ＴＢ　−Ｗ
Ｅ　・（ＣＤｏｕｔ−Ｔ（π・５ＣＤｏｕｔ＋ＴｃｔＬ
） （同回路５９ｔ−含む回路構成の場合）以上述べてきた
本発明の実施例によれば、欠陥ビット救済後の再試験も
含め、ワード線、予備ワード線を単位に試験情報の一括
書込み１期待値情報との一括比較が行えるため、従来の
試験に比べて試験時間を１／ｎに短縮できる。ただし、
ここでｎはワード線、予備ワード線につながる試験対象
のメモリセル数であシ、通常５００以上の大きな値を採
る。

第１４図は比較回路とビット線の接続関係を変えた構成
図を示す。図において第１図中の比較回路１５とビット
線対４ａ＋４ｂ、比較回路１５′と予備ビット線対４ｃ
　ｒ　４ｄの接続関係を変えた別の回路構成例である。

この構成の特徴は比較回路１５　、１５’内のトランジ
スタのゲートに対してビット線対４ａ、４ｂまたは予備
ビット線対４ｃ＋４ｄを交差接続させた点である。この
構成によると一括比較時に、書込み動作時の試験情報と
同一の（反転情報でない）電圧レベルを試験情報書込み
線１１　、１２に伝達させることができる。従って、試
験時に一括書込み動作と一括比較動作を意識することな
く所望の試験情報が印加できるという利点がある。

第１５図は第１図における試験情報書込み制御回路１０
の構成図を示している。図中、φ５Ａ（ｄ）はセンス回
路駆動クロックの遅延信号で、試験情報書込み制御線９
をｒＨＪレベルにするタイミングを設定している。試験
モード設定信装置〜ＴＥ３による論理は、周辺回路なら
びに試験回路の後半の試験において誤って試験情報の一
括書込みが生じない制御を行うものである。なおメモリ
セルアレイの試験などにおいて、試験情報の全ワード線
分の書込みおよび読出しの開始、終了のタイミング設定
をメモリ内部で行うためには、試験情報書込み制御回路
１０にアドレスカウンタ回路の出力情報を入力して、制
御信号に用いれば良い。

第１６図は第１図におけるラッチ回路１３の構成図を示
している。図中、ＴＧはトランスファゲートで、このＴ
Ｇおよびインバータ２段によシ情報のラッチを行う。矢
印で示した入力信号がｒＨＪレベルの時、ＴＧはオン状
態となる。情報のラッチは読出し時、ＲＡＳがｒＨＪレ
ベルからｒＬＪレベルになるタイミングで行われ、ラッ
チされた情報はφ８Ａ（ｄ）′がｒＬＪレベルから「Ｈ
」レベルになるタイミングで試験情報書込み線１１　、
１２に送出される。ここでφ５Ａ（ｄ）’はセンス回路
駆動クロックの遅延信号で、上記φ５Ａ（ｄ）よシ遅延
量が少なく設定される。

第１７図は第１図における。スイッチ２１の構成図を示
している。図中、ＴＧはトランスファーゲートで、矢印
で示した入力信号がｒＨＪレベルの時にオン状態となる
。

第１８図は第１図におけるデータ入力回路列の構成図を
示している。試験回路およびメモリセルアレイの試験に
おいて、読出し時にデータ入力端子あからの期待値情報
が取り込める構成を採る。

第１９図は本発明の第４の実施例の構成を示すブロック
図である。第１９図は、入出力端子共通方式（Ｉｌｏ　
Ｃ０ＭＭ０Ｎ　）　　を採る半導体メモリへの適用例を
示したもので、データ入出力回路の周辺部分のみを抜粋
している。ここで図示されていないメモリセルアレイ、
試験回路、ラッチ回路などは第１図に示した回路系を用
いることができる。図中、３２はスイッチ、おはデータ
入出力回路、あはデータ入出力端子である。また第４の
実施例によシすべての試験を実行した場合の、試験モー
ド設定信号、書込み制御クロックとラッチ入力線１４．
試験結果出力線加、データ線器のレベル確定の関係は第
４図に示したタイミングチャートと同じである。

第９図は第４の実施例によるメモリセルアレイの試験に
着目したタイミング図を示している。第６図に示したタ
イミングチャート中のデータ入力端子か、データ出力端
子ごをデータ入出力端子あで置き換えたものである。図
中の数字などは第１図、第１９図に準じている。

次に第１図、第１９図、第２０図を用いて、第４の実施
例によるメモリセルアレイの試験のうち、ワード線を単
位とした一括比較のシーケンスについて説明する。まず
第２０図（ａ）に示すＲＡＳがｒＬＪレベルとなるタイ
ミングで第２０図（ｊ）に示すデータ入出力端子詞から
の期待値情報をラッチ回路１３に取シ込む。データ入出
力回路おけ、この期待値情報数シ込み後にラッチ入力線
１４をフローティング状態にする。ビット線、予備ピッ
ト線の電圧レベル確定後、試験情報書込み線１１　、１
２に、ラッチ回路１３に取り込まれた期待値情報を伝達
させる。なおこの時、試験情報書込み制御線９はｒＬＪ
レベルに保持させておく。その結果、本体メモリセルま
たは予備メモリセルからの読出し情報が誤っている場合
、比較回路１５の出力ノード１９または比較回路１５′
の出力ノード１９′がｒＨＪレベルとなシ、ＮＯＲ回路
１７′の出力ノード１７′をｒＬＪレベルからｒＨＪレ
ベルに変化させる。従ってスイッチ諺を介してデータ入
出力端子あに現れたこの電圧レベルの変化を観測するこ
とによシ、選択ワード線に接続された本体メモリセルま
たは予備メモリセル全体の中のいずれかに不良ビットが
存在していることが検出できる。

具体的には第２０図（ｊ）において、ｒＨＪレベルは不
良ビットがある場合、ｒＬＪレベルは全ピット良または
書込み中の場合を示す。なお一括書込みのシーケンスに
ついては前記第１の実施例と同様に説明できるため省略
する。

第２１図は第１９図におけるスイッチ３２の構成図を示
している。図中、ＴＧはトランスファゲートで、矢印で
示した入力信号がｒＨＪレベルの時にオン状態となる。

第ｎ図は第１９図におけるデータ入出力回路あの構成図
を示している。図中、ＲＡＳ　（ｄ）はＲＡＳの遅延信
号でちゃ、ラッチ回路１３への期待値情報取り込み後に
ラッチ入力線１４をフローティング状態とする役割を果
たす。あはＰＭＯＳトランジスタ、あはＮＭＯ８）ラン
ジスタであシ、ＷＦｉ　、　ＰＡＳ（ｄ）などを入力と
するＮＡＮＤ回路、　ＮＯＲ回路の出力によって、上記
ラッチ入力線１４のフローティング、試験情報読出し時
における信号線３７の７０−テイング、試験情報書込み
時における信号ｉ３８のフローティングを実現する役割
を果たす。

なお本発明の実施例はすべてワード線を単位とした試験
情報の一括書込み・比較の方法について採シ上げたが、
例えは複数のワード線、予備ワードＩｖｌｌヲまとめて
多重選−択させて、数回の書込み動作でメモリセルアレ
イ内のすべての本体メモリセル、予備メモリセルに試験
情報を曹込むことも可能である。従って本発明は試験情
報の一括書込み・比較の単位がワード線１本には限定さ
れない。

１本またけ複数本のワード線、予備ワード線を単位とし
ても良く、またワード線、予備ワード線の一部分を単位
としても良い。従って、メモリセルアレイ内で多分割さ
れたワード線、予備ワード線を単位に一括試験を行って
も良い。

以上述べてきた実施例では、試験情報の書込みと読出し
、比較とをワード線毎に繰シ返して行う場合を採シ上げ
たが、試験情報の種類に応じて、曹込みをまず全ワード
線に対して行った後に読出し、比較を順次ワード線毎に
行っても良い。また周辺回路、試験回路およびメモリセ
ルアレイの３つの部分に分けて試験を行う方法について
説明してきたが、本発明の範躊には周辺回路とその他の
回路の２つの部分に分けて試験を行う方法も含まれる。

さらにメモリセルアレイ構成として折シ返し形ビット線
構成を採）上げたが、本発明はこのメモリセルアレイ構
成に限定されない。センス回路、予備センス回路を挾ん
で異なったメモリセルアレイ内のビット線、予備ビット
線でビット線対。

予備ビット線対を形成するオープンビット線構成に対し
ても本発明は同様に適用できる。

第詔図はオープンビット線構成を採る冗長構成半導体メ
モリにおける試験回路の構成図を示しており、センス回
路を挾んだ片側のメモリセルアレイに関係した主要部の
みを表したものである。図中、８ａ　ｒ　８ｃはビット
線、予備ビット線対応の試験情報書込み制御ゲート、１
５ａ、１５（Ｈはビット線、予備ビット線に関係した比
較回路を論理表現したもので、第１図における比較回路
１５内のトランジスタ１５ａを用いた形式の一構成例で
ある。１７ａは回路構成に修正が施されたＮＯＲ回路で
、出力結果の電圧レベルを早期に確定させるため、出力
線３９を複数本設けてＯＲ回路４０でまとめて出力する
構成となっている。１７ａ′はＮＯＲ回路１７ａの出力
ノードである。その他の数字は第１図に準じている。ま
た第１図中のワードドライバ、センス回路などは省略し
ている。本試験回路１８′による試験情報の一括書込み
および一括比較は第１の実施例と同様である。ただし試
験情報はｒＭｓｃＡＮＪに限定される。

第冴図は試験情報書込み線を２本設けた変形した試験回
路の構成図である。本構成を採ることにより、第１の実
施例と同様にｒ　ＣＨＥＣＫＥＲＢＯＡＲＤＪ　。

ｒＭＡＲｃＨＩＮＧＪの試験情報も使用できる。　ここ
でｒＭｓｃＡＪの一括書込みは、試験情報書込み線１１
゜１２に印加した同一の電圧レベルを本体ワード線。

予備ワード線の順次選択に関係なく固定することによシ
実現できる。またｒ　ＣＨＥＣＫＥＲＢＯ人ＲＤ」　の
一括曹込みは、試験情報書込み線１１　、１２に印加し
た異なる電圧レベルを本体ワード線、予備ワード線の順
次選択と共に交互に入れ換えることによ）実現できる。

ｒＭＡＲｃＨＩＮＧＪに関しては、まず全メモリセルに
対するバックグラウンドデータの一括書込みを「Ｍｓｃ
ＡＮＪの場合と同様に実施する。次に例えば第か図にお
いて、ワード線２ａ上の本体メモリセル、予備メモリセ
ルからの読出し情報と期待値情報との一括比較を行う。

その後、試験情報書込み線１１　、１２に互いに異なる
電圧レベル金印加して同一ワード線２ａ上の本体メモリ
セル、予備メモリセルに一括書込みを行い、同様に一括
比較を実施する。次にバックグラウンドデータと逆の電
圧レベルを試験情報書込み線１１．比に同時に印加して
同一ワード線２ａ上の本体メモリセル、予備メモリセル
に一括書込みを行い、同様に一括比較を実施する。

以上の操作をワード線２ｂ以降、順次行うことによりワ
ード線を単位としたｒＭＡＲｃＨＩＮＧＪが実現できる
。このようにオープンビット線構成を対象とした場合、
試験情報の種類に応じて試験情報書込み線１１　、１２
に印加する電圧レベルが同じ場合と異なる場合が存在す
る。そのため、第１６図に示したラッチ回路１３は異な
る電圧レベルのみならず同一レベルを出力するように構
成を変更する。

さらに本発明はビット線や予備ビット線の階層化、セン
ス回路や予備センス回路のメモリセルアレイ両側への分
散配置などを行った超大容量の冗長構成半導体メモリ用
の高密度メモリセルアレイ構成に対しても同様に適用で
きる。第２３図、第冴図で示したオープンビット線構成
における変形例や高密度メモリセルアレイ構成を対象と
した試験情報の一括書込み・比較方法の概要については
、超大容量の半導体メモリを対象とした別途提案した発
明「半導体メモリ（特願昭６１・−２４７６４１）Ｊが
参考になる。−また本発明は冗長構成半導体メモリとし
てダイナミックＲＡＭに限定されることなく、スタティ
ックＲＡＭ、　ＲＯＭなどへも全く同様に適用できるこ
とは言うまでもない。

尚以上の構成図は、各機能を行う回路の１例を示したも
のであシ、同一機能を行う変形回路があることは云うま
でもない。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線、予
備ワード線に接続された本体メモリセル。

予備メモリセルに一括して通常のデータ入出力用の外部
端子から「０」または「１」の試験情報を書込み、上記
選択されたワード線、予備ワード線に接続された本体メ
モリセル、予備メモリセルに書込まれた試験情報と通常
のデータ入出力用の外部端子から印加された「０」また
は「１」の期待値情報との比較を一括して行うことによ
）、書込み・比較の時間を大幅に短縮することができる
ので、試験モード設定用に新たに外部端子を増設するこ
となく、さらに試験時間の大幅な短縮が可能な冗長構成
半導体メモリを実現できる効果がある。

また複数のワード線、予備ワード線を多重選択させるこ
とにすれば、１回または数回の書込み動作で試し情報を
全メモリセルに書込むことができるので、上記と同様の
効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図は本発
明の第１の実施例による試験フローチャート、 第３図は本発明の第１の実施例による周辺回路の試験で
対象とするメモリセル列の図、第４図は第２図の試験モ
ード設定信号発生回路図ならびにタイミング図、 第５図は試験モードの設定、解除に関する従来のクロッ
ク遷移タイミング図、 第６図は本発明の第１の実施例によるメモリセルアレイ
の試験に関するタイミング図、第７図は第１図における
切替制御回路の構成図、第８図は第１図におけるＮＯＲ
回路の変形例を示す構成図、 第９図は第８図におけるＮＯＲ回路の別の変形例を示す
構成図、 第１０図は第８図におけるＮＯＲ回路のさらに別の変形
例を示す回路図、 第１１図は本発明の第２の実施例を示す回路図、第１２
図は本発明の第３の実施例を示す回路図、第１３図は第
り図におけるＮＯＲ回路の変形例を示す回路図、 第１４図は第１図における比較回路とビット線の接続関
係を変えた別の構成図、 第１５図は第１図における試験情報書込み制御回路の構
成例を示す構成図、 第１６図は第１図におけるラッチ回路の構成例を示す構
成図、 第１７図は第１図におけるスイッチの構成例を示す構成
図、 第１８図は第１図におけるデータ入力回路の構成例を示
す構成図、 第１９図は本発明の第４の実施例のブロック図、第２０
図は本発明の第４の実施例によるメモリセルアレイの試
験に関するタイミング図、第２１図は第１９図における
スイッチの構成例を示す構成図、 第２２図は第１９図におけるデータ入出力回路の構成例
を示す構成図、 第２３図はオーブンビット線構成を採る冗長構成半導体
メモリに本発明の試験回路を適用した構成を示した図、 第冴図は第２３図における変形した試験回路の構成図、 第５図は従来のアドレス比較回路方式を採る冗長構成半
導体メモリの構成図、 第２６図は従来のデコーダ制御回路方式を採る冗長構成
半導体メモリの構成図、 第ｎ図は半導体メモリのブロック構成図である。 １・・・メモリセルアレイ ２ａ　、　２ｂ・・・ワード線 ２ｃ　ｒ　２ｄ・・・予備ワード線 ３ａ　、　３ｂ　、　３ａ’、　３ｂ’　・・・メモリ
セル３ａ’＋　３ｂＺ　３ｃ　ｌ　３ｄ　ｌ　３Ｃ’＋
　３ｄＺ３１−’＋　３ｄ’　＋＋＋予備メモリセル４
ａ＋４ｂ＋４ａ’＋４ｂ””ビット線４ｃ　ｒ　４ｄ・
・・予備ピット線 ５・・・ロウデコーダ ５′・・・予備ロウデコーダ ５′・・・ロウデコーダ機能停止回路 ６・・・ワードドライバ ６′・・・予備ワードドライバ ７・・・センス回路 ７′・・・予備センス回路 ８　＋　、８Ｚ　８　ａ　＋　８　ｃ・・・試験情報書
込み制御ゲート９・・・試験情報書込み制御線 １０・・・試験情報書込み制御回路 １１．１２・・・試験情報書込み線 １３・・・ラッチ回路 １４・・・ラッチ入力線 １５　ｒ　１５’、１５　ａ　＊　１５　ｃ・・・比較
回路１６・・・切替制御回路 １７．１７ａ　−ＮＯＲ回路 １８　、１８’・・・試験回路 １９　、１９’・・・比較回路１５　、１５’の出力ノ
ード２０・・・試験結果出力線 ２１・・・スイッチ ２２・・・マルチプレクサ ２２′・・・予備マルチプレクサ ２３・・・データ線 冴・・・データ入力回路 δ・・・データ出力回路 ２６・・・データ入力端子 τ・・・データ出力端子 ２８〜３１・・・試験モード設定信号発生回路３２・・
・スイッチ お・・・データ入出力回路 あ・・・データ入出力端子 謳・・・ＰＭＯＳトランジスタ ３６・・・ＮＭＯ８トランジスタ ３７　、３ＥＩ・・・信号線 ３９・・・出力線 ４０・・・ＯＲ回路 ４１・・・アドレス綜 ５５・・・コラムデコーダ 関・・・予備コラムデコーダ ５７・・・記憶素子 諮・・・予備コラム回路−ダイネ−モル回路郭′・・・
予備コラムデコーダイネーブル信号５９・・・コラムデ
コーダ機能停止回路口・・・論理回路 ６１・・・切替回路 ６２・・・マルチプレクサ 特許出願人　日本電信電話株式会社 代理人　弁理士　玉　蟲　久五部 （外２名） 第１図の回路の試験フローチャート 第２図 第２図の回路の試験で対象とす渇メモリセル列の口笛　
３　　図 第５図 （ａ）垢！ＬＳ　　　　−−−−−−−−−−−−−−
−−−−本発明のメモリセルアレイの試験に関するタイ
ミング図第６図 Ｖｌ　Ｃ＞ １’ｌ＋”Ｔ

Claims (7)

【特許請求の範囲】
1. （１）情報を記憶するための本体メモリセルの複数個な
   らびに欠陥救済用の予備メモリセルの複数個をマトリッ
   クス状に配置してメモリセルアレイを構成し、該本体メ
   モリセルに情報のやりとりを行うビット線の複数本と該
   本体メモリセルを選択するワード線の複数本とを備え、
   かつ該予備メモリセルの情報のやりとりを行う予備ビッ
   ト線の少なくとも１本かまたは該予備ビット線と予備ワ
   ード線の両方を備え、複数個の該本体メモリセル内に存
   在する欠陥メモリセルの番地を該予備メモリセルの番地
   に置換する回路を備えた冗長構成半導体メモリにおいて
   、 冗長構成半導体メモリの基本クロックに対する通常の書
   込みまたは読出し動作時と異なる遷移タイミングを検知
   して試験モードの設定信号を出力する回路と、 選択されたワード線に接続された前記本体メモリセルと
   前記予備メモリセル、または選択された前記予備ワード
   線に接続された該予備メモリセルに一括して外部端子か
   ら「０」または「１」の試験情報を書き込む一括書込回
   路と、 前記選択されたワード線に接続された前記本体メモリセ
   ルと前記予備メモリセルからの読出し情報または前記選
   択された予備ワード線に接続された該予備メモリセルか
   らの読出し情報と、外部端子から印加された「０」また
   は「１」の期待値情報との比較を一括して行う一括比較
   回路と、 冗長構成半導体メモリ内のデータ入力回路およびデータ
   出力回路からマルチプレクサまたは前記一括書込回路ま
   たは前記一括比較回路へのデータ線を切り替えるスイッ
   チと、 欠陥メモリセルの番地に係わる前記一括比較回路を他の
   本体メモリセルの番地に係わる一括比較回路から切り離
   すと共に、置換された該予備メモリセルの番地に係わる
   前記一括比較回路を他の本体メモリセルの番地に係わる
   一括比較回路と接続する制御回路とを備えたことを特徴
   とする冗長構成半導体メモリ。
2. （２）前記期待値を前記冗長構成半導体メモリ内にラッ
   チする回路と、 前記冗長構成半導体メモリ内のデータ入出力回路から前
   記マルチプレクサまたは前記ラッチ回路または前記一括
   書込回路または前記一括比較回路へのデータ線を切り替
   えるスイッチとを備えたことを特徴とする特許請求の範
   囲第１項記載の冗長構成半導体メモリ。
3. （３）データ入出力回路が入出力共通の回路構成からな
   ることを特徴とする特許請求の範囲第１項記載の冗長構
   成半導体メモリ。
4. （４）前記欠陥メモリセルおよび前記予備メモリセルの
   番地に係わる前記一括比較回路を切り離すまたは接続す
   る前記制御回路が、該欠陥メモリセルの番地を登録する
   記憶素子から構成されることを特徴とする特許請求の範
   囲第１項記載の冗長構成半導体メモリ。
5. （５）前記欠陥メモリセルおよび前記予備メモリセルの
   番地に係わる前記一括比較回路を切り離すまたは接続す
   る前記制御回路が、該欠陥メモリセルの番地を登録する
   記憶素子と、前記置換対象の予備メモリセルに関係する
   前記一括比較回路を活性化させるトランジスタとから構
   成させることを特徴とする特許請求の範囲第１項記載の
   冗長構成半導体メモリ。
6. （６）試験情報を書き込む前記一括書込回路は、データ
   の書込みと読出しを制御するマルチプレクサから構成さ
   れることを特徴とする特許請求の範囲第１項記載の冗長
   構成半導体メモリ。
7. （７）前記欠陥メモリセルおよび前記予備メモリセルの
   番地に係わる前記一括比較回路を切り離すまたは接続す
   る前記制御回路が、前記置換対象の予備メモリセルに関
   係する前記一括比較回路を活性化させるトランジスタか
   ら構成され、欠陥メモリセルの番地を登録する記憶素子
   が欠陥メモリセルのつながるビット線対とマルチプレク
   サを切り離す記憶素子から構成されることを特徴とする
   特許請求の範囲第１項記載の冗長構成半導体メモリ。