JP4875963B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ダイナミック・ランダム・アクセス・メモリ（以下「DRAM」という。）、スタティックRAM（以下「SRAM」という。）、フラッシュメモリ（以下「FRASH」という。）、エラサブル・プログラマブル・リード・オンリ・メモリ（以下「EPROM」という。）、エレクトリカリEPROM（以下「EEPROM」という。）等の読み書き可能な半導体記憶装置、特に、高温高電圧の条件下で動作させて潜在的な初期不良を顕在化させて不良品を排除するためのストレス加速テストであるバーイン（Burn In）に適する半導体記憶装置に関するものである。

従来、DRAM等の半導体記憶装置のバーインに関する技術としては、例えば、次のような文献等に記載されるものがあった。

特開平１０−１７２２９８号公報

この特許文献１等に記載されているように、DRAM等の半導体記憶装置では、不良品を排除するために、パッケージに収納された半導体記憶装置（以下「パッケージ品」という。）に対して、通常動作使用条件よりも高い電圧でダイナミックな動作のバーインテスト（ダイナミックバーイン）を行っている。このパッケージ品に対するダイナミックバーインでは、テスト時間やテスト工程が多く掛かる。そこで、このパッケージバーインのテスト時間を減らしたり、あるいは、パッケージバーインのテスト工程を削除するために、パッケージ品になる前のウェハ上に多数形成された半導体記憶装置に対して、スタティックな動作のバーインを半導体ウェハ上で行うこともある。スタティックなバーインとは、メモリセルアレイに形成された複数本のワード線WL〜全部のワード線WLをデコーダで選択し、一定期間ストレス加速させるテスト方法である。

従来、例えば、半導体製造メーカにおいて、パッケージ状態でユーザへ出荷する製品（パッケージ品）であれば、ウェハ状態でのスタティックなバーインで加速できない故障モード等を、パッケージ状態でのダイナミックバーインで十分加速することが可能であり、初期故障率を十分低減することが可能である。ところが、ウェハ状態で出荷する製品に対してのバーインでは、スタティックなバーインしかできず、ダイナミックバーインを行うには、高価なメモリテスタの使用が必要であり、同時に測定できる測定数も少ないため、バーイン実施時間が長く掛かる。例えば、１枚のウェハに半導体記憶装置のチップが３０００個形成されており、これを３２個のチップを同時（並列）に測定可能なメモリテスタを用いてバーインした場合、１枚のウェハの処理時間は、３０００チップ／３２同時測定×３時間、という長い時間が必要になる。

このウェハ状態でのバーイン時間を短縮するために、例えば、前記特許文献１では、外部からの指示に応じて、メモリセルにチェッカパターン状に２値データを書き込むことにより、メモリセルアレイの構成を外部から考慮することなく、バーインを行うことを可能にして、テスト時間の短縮、及びテストコストの削減を図っている。

しかしながら、このようなウェハ状態でのバーイン方法においても、バーイン時間の短縮効果が十分ではなく、しかも、ウェハ状態においてバーインされていないチップが発生し、これが後の製造工程によりパッケージに収納されてパッケージ品になってしまう虞があり、信頼性に欠けるという課題があった。

本発明の半導体記憶装置は、ウェハに形成された半導体記憶装置であって、複数のメモリセルが配列されたメモリセルアレイと、外部からテストモード設定信号を入力する第１の外部端子と、前記テストモード信号に基づいて前記メモリセルに対するアドレスを発生するアドレス発生手段と、前記テストモード信号に基づいて前記メモリセルに対するデータの書き込み及び読み出しの制御信号を発生する制御手段と、前記制御信号により制御され、前記アドレスに対応する前記メモリセルを選択してデータの書き込みを行うメモリセル選択手段と、前記メモリセルのテストモード状態を外部に出力する第２の外部端子と、外部電源電圧を入力する第３の外部端子と、降圧電源の外部リファレンスレベル電圧を入力する第４の外部端子と、入力側に前記第３の外部端子及び前記第４の外部端子が接続され、出力側から半導体記憶装置駆動用の内部昇圧電源電圧又は内部降圧電源電圧を出力する内部電源回路と、を有している。
そして、前記内部電源回路は、内部リファレンスレベル電圧を出力するリファレンスレベル回路と、通常状態では前記内部リファレンスレベル電圧を入力して出力し、前記テストモード信号が与えられると前記外部電源電圧を入力して出力する第１のスイッチと、前記通常状態では前記内部リファレンスレベル電圧を入力して出力し、前記テストモード信号が与えられると前記外部リファレンスレベル電圧を入力して出力する第２のスイッチと、前記第１のスイッチの出力電圧が設定レベルを超えているか否かを判定し、前記出力電圧が前記設定レベルよりも低い電圧又は高い電圧であるという判定結果を出力する判定回路と、前記判定結果が前記低い電圧の時には前記第１のスイッチの前記出力電圧を昇圧して前記内部昇圧電源電圧を生成し、前記判定結果が前記高い電圧の時には前記第１のスイッチの前記出力電圧を昇圧せずに前記内部昇圧電源電圧を生成し、前記内部昇圧電源電圧を前記出力側から出力する昇圧電源回路と、前記第２のスイッチの出力電圧を降圧して前記内部降圧電源電圧を生成し、前記内部降圧電源電圧を前記出力側から出力する降圧電源回路と、を有することを特徴とする。

本発明の他の半導体記憶装置は、前記発明の半導体記憶装置において、前記メモリセルアレイには、前記複数のメモリセルが配列されると共に複数の冗長メモリセルも配列され、前記アドレス発生手段は、前記テストモード信号に基づいて、前記メモリセルに対する前記アドレスを発生すると共に前記冗長メモリセルに対するアドレスも発生し、前記制御手段は、前記テストモード信号に基づいて、前記メモリセルに対する前記データの書き込み及び読み出しの前記制御信号を発生すると共に前記冗長メモリセルに対するデータの書き込み及び読み出しの制御信号も発生し、前記メモリセル選択手段は、前記制御信号により制御され、前記アドレスに対応する前記メモリセルを選択すると共に、前記メモリセルとは非隣接位置に配置された前記冗長メモリセルも同時に選択して、前記データの書き込みを行い、前記第２の外部端子は、前記メモリセルのテストモード状態を外部に出力すると共に前記冗長メモリセルのテストモード状態も外部に出力する構成になっていることを特徴とする。

本発明の半導体記憶装置によれば、パッケージ状態のバーインと同じ動作をウェハ状態で行えるので、初期故障を少なくすることができる。更に、単一の外部電極で制御することができるので、外部電極数を少なくでき、バーインの簡単化とバーイン時間の短縮が可能になる。しかも、第２の外部端子を有しているので、バーインモードに入っていることを確認でき、これにより、ウェハ状態でストレスが印加されていない半導体記憶装置部分を判定し、バーインされていない半導体記憶装置チップの流出を防止できる。
特に、本発明の半導体記憶装置では、外部電源電圧を入力する第３の外部端子と、降圧電源の外部リファレンスレベル電圧を入力する第４の外部端子と、半導体記憶装置駆動用の内部昇圧電源電圧又は内部降圧電源電圧を出力する内部電源回路と、を有しているので、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 降圧電源レベルを第４の外部端子から任意に設定できるので、製造工程に合わせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ウェハ状態でのバーイン実施の時間を短縮できる。
（ｂ） 前記（ａ）と同様に、第３の外部端子を用いて昇圧レベルを外部電源電圧と同じにすることにより、製造工程にあわせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ウェハ状態でのバーイン実施の時間を短縮できる。
（ｃ） 内部昇圧レベルと降圧レベルを独立に制御できるので、つまり、内部昇圧電源電圧と内部降圧電源電圧とを独立に外部リファレンスレベル電圧に合わせて設定できるので、製造工程に合わせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ウェハ状態でのバーイン実施の時間を短縮できる。更に、昇圧レベルを外部電源電圧と同じにすることにより、外部端子数を最小限で構成できるため、例えば、プローブカードの針数を大幅に削減でき、１枚のウェハ上に形成された複数の半導体記憶装置部分を同時に測定することが可能となる。

本発明の他の半導体記憶装置によれば、メモリセルと、このメモリセルとは非隣接位置に配置された冗長メモリセルとを同時に選択してストレスを印加できる構成にしたので、冗長救済前の製造工程においてストレス印加で故障したメモリセル及び冗長メモリセルを次製造工程で救済可能となる。よって、複数の半導体記憶装置部が形成されたウェハ当たりの歩留まりを向上できる。

半導体記憶装置は、ウェハに形成され、複数のメモリセルが配列されたメモリセルアレイと、外部からバーインモード設定信号を入力する入力パッドと、前記バーインモード設定信号に基づいて前記メモリセルに対するアドレスを発生するクロック発生回路及びアドレスカウンタと、前記バーインモード設定信号に基づいて前記メモリセルに対するデータの書き込み及び読み出しの制御信号を発生するコマンド発生回路と、前記制御信号により制御され、前記アドレスに対応する前記メモリセルを選択してデータの書き込みを行うアドレスデコーダ及び書き込み回路と、前記メモリセルのテストモード状態を外部に出力する出力パッドとを有している。

（実施例１の構成）
図１は、本発明の実施例１を示す半導体記憶装置の概略の構成図である。
この半導体記憶装置は、例えば、ウェハに形成されたバーイン機能付きのDRAMであり、データ格納用の複数のメモリセルが配列されたメモリセルアレイ１０と、メモリセルに対して記憶操作を行う周辺回路とにより構成されている。メモリセルアレイ１０は、複数のワード線WLと、これに対して直交する複数のビット線BLとを有し、これらのワード線WLとビット線BLとの交差箇所に、メモリセルが接続されている。

周辺回路は、外部からテストモード設定信号（例えば、ダイナミックバーインモード設定信号）Ｓ１を入力する第１の外部端子（例えば、入力パッド）２０、外部からテストモード設定信号（例えば、スタティックバーインモード設定信号）Ｓ２を入力する外部端子（例えば、入力パッド）２１、コマンドデコーダ２２、内部電源回路３０、セルフリフレッシュ用クロック発生回路４０、制御手段（例えば、コマンド発生回路）４１、データ発生回路（例えば、期待値発生回路）４２、バーインモード出力回路４３、メモリセルのテストモード状態を外部に出力する第２の外部端子（例えば、出力パッド）４４、書き込み回路（例えば、書き込みドライバ）４５、アドレス発生手段（例えば、行（ロウ）アドレスカウンタであるＸアドレスカウンタ４６と、列（コラム）アドレスカウンタであるＹアドレスカウンタ４７）、行（ロウ）アドレスデコーダであるＸアドレスデコーダ５０、及び、列（コラム）アドレスデコーダであるＹアドレスデコーダ６０等により構成されている。

ここで、コマンドデコーダ２２は、入力パッド２０又は２１から入力されるダイナミックバーインモード設定信号（以下単に「バーインモード設定信号」という。）Ｓ１又はスタティックバーインモード設定信号（以下単に「バーインモード設定信号」という。）Ｓ２をデコードして、ダイナミックウェハバーインモード信号（以下単に「バーインモード信号」という。）DWBI又はスタティックウェハバーインモード信号（以下単に「バーインモード信号」という。）SWINを出力する回路であり、この出力側に、内部電源回路３０やセルフリフレッシュ用クロック発生回路４０等が接続されている。

内部電源回路３０は、バーインモード信号DWBI又はSWINに基づき活性化されて、DRAM駆動用の内部電源電力（例えば、内部電源電圧）を出力する回路である。セルフリフレッシュ用クロック発生回路４０は、バーインモード信号DWBI又はSWINに基づいてクロック信号（以下単に「クロック」という。）CLKを発生する回路であり、この出力側に、コマンド発生回路４１、期待値発生回路４２、及び、バーインモード出力回路４３等が接続されている。コマンド発生回路４１は、バーインモード信号DWBI又はSWINに基づいて、メモリセルに対するデータの書き込み及び読み出しの制御信号（例えば、ロウアドレス・ストローブ信号/RAS（但し、「/」は反転信号を意味する。以下同じ。）、コラムアドレス・ストローブ信号/CAS、及びライトイネーブル信号/WE等）を発生する回路である。期待値発生回路４２は、メモリセルへ書き込むための期待値データDAを発生して、書き込みドライバ４５へ与える回路である。バーインモード出力回路４３は、バーインモード信号DWBI又はSWINに基づいて、メモリセルのテストモード状態を出力パッド４４から出力させる回路である。

書き込みドライバ４５は、ライトイネーブル信号/WEにより活性化され、クロックCLKに基づいて、選択されたビット線BLを介してメモリセルにデータDAを書き込む回路である。Ｘアドレスカウンタ４６は、ロウアドレス・ストローブ信号/RAS、及びコラムアドレス・ストローブ信号/CASにより制御され、クロックCLKを計数（カウント）してＸアドレス用のプリデコード信号XADDを発生してＸアドレスデコーダ５０に与える回路である。Ｙアドレスカウンタ４７は、ロウアドレス・ストローブ信号/RAS、及びコラムアドレス・ストローブ信号/CASにより制御され、クロックCLKをカウントしてＹアドレス用のプリデコード信号YADDを発生してＹアドレスデコーダ６０に与える回路である。

Ｘアドレスデコーダ５０は、クロックCLKに基づいてプリデコード信号XADDをデコードし、ワード線WLを介してメモリセルを選択する回路である。Ｙアドレスデコーダ６０は、クロックCLKに基づいてプリデコード信号YADDをデコードし、ビット線BLを介してメモリセルを選択する回路である。これらのＸアドレスデコーダ５０、Ｙアドレスデコーダ６０、及び書き込みドライバ４５により、メモリセル選択手段が構成されている。

なお、図示しないが、ビット線BLには、メモリセルからの読み出しデータを検知・増幅するセンスアンプ、読み出し／書き込み（以下「R/W」という。）入出力回路、及びリフレッシュ回路等が接続される。

本実施例１のバーイン機能は、通常のDRAMに設けられたメモリセルアレイ１０、内部電源回路３０、セルフリフレッシュ用クロック発生回路４０、書き込みドライバ４５、Ｘアドレスカウンタ４６、及びＹアドレスカウンタ４７を利用して実現している。

（実施例１のバーイン動作）
ウェハ上に形成された図１のDRAMに対してダイナミックバーインを行う場合は、例えば、複数の探り針（プローブ針）を有するプローブカードを用いて、外部からバーインモード設定信号Ｓ１（＝論理“Ｈ”）を入力パッド２０に印加する。すると、コマンドデコーダ２２により、そのバーインモード設定信号Ｓ１（＝論理“Ｈ”）がデコードされ、DRAMをダイナミックバーインモードに設定するためのバーインモード信号DWBIが“Ｈ”に立ち上がる。これにより、内部電源回路３０からバーイン状態の内部電源電圧が発生すると共に、セルフリフレッシュ用クロック発生回路４０からクロックCLKが発生する。

次に、コマンド発生回路４１から出力されるロウアドレス・ストローブ信号/RAS、コラムアドレス・ストローブ信号/CAS、及びライトイネーブル信号/WEにおいて、信号/RASの論理“Ｌ”への立ち下げ（アクティブ）→信号/CAS，/WEの立ち下げ（書き込み）→信号/RASの“Ｈ”への立ち上がり（プリチャージ）、という動作が１クロックCLK毎に繰り返される。これにより、Ｘアドレスカウンタ４６及びＹアドレスカウンタ４７が動作し、Ｘアドレスカウンタ４６のカウントアップがＸアドレス分繰り返されてＸアドレスが一巡し、Ｘアドレス用のプリデコード信号XADDが出力された後、Ｙアドレスカウンタ４７がカウントアップしてＹアドレス用のプリデコード信号YADDが出力される。

Ｘアドレス用のプリデコード信号XADD及びＹアドレス用のプリデコード信号YADDの内、プリデコード信号XADDは、Ｘアドレスデコーダ５０によりデコードされてワード線WLが選択され、プリデコード信号YADDは、Ｙアドレスデコーダ６０によりデコードされてビット線BLが選択される。選択されたワード線WL及びビット線BLの交差箇所に接続されたメモリセルに対して、期待値発生回路４２から発生されたデータDAが、書き込みドライバ４５により書き込まれる。

このようにして、通常動作時の書き込み動作が連続して繰り返され、メモリセルにストレスが印加される。その後、メモリテスタにてチェックすれば、ダイナミックウェハバーイン結果によるメモリセルの良否の判別が可能になる。

一方、ウェハ上に形成された図１のDRAMに対してスタティックバーインを行う場合は、例えば、プローブカードを用いて、外部からバーインモード設定信号Ｓ２（＝論理“Ｈ”）を入力パッド２１に印加する。すると、コマンドデコーダ２２により、そのバーインモード設定信号Ｓ２（＝論理“Ｈ”）がデコードされ、DRAMをスタティックバーインモードに設定するためのバーインモード信号SWBIが“Ｈ”に立ち上がる。これにより、内部電源回路３０からバーイン状態の内部電源電圧が発生すると共に、セルフリフレッシュ用クロック発生回路４０からクロックCLKが発生する。

次に、コマンド発生回路４１からロウアドレス・ストローブ信号/RAS、コラムアドレス・ストローブ信号/CAS、及びライトイネーブル信号/WE等が出力され、これを受けてＸアドレスカウンタ４６からＸアドレス用のプリデコード信号XADDが出力され、これがＸアドレスデコーダ５０によりデコードされて例えば全ワード線WLが選択される。この全ワード線WLに対し、内部電源回路３０から出力された内部電源電圧によりストレスが印加される。その後、メモリテスタにてチェックすれば、スタティクウェハバーイン結果による良否の判別が可能になる。

（実施例１の効果）
本実施例１によれば、次の（Ａ）〜（Ｉ）のような効果がある。

（Ａ） パッケージ状態のバーインと同じ動作をウェハ状態で行えるので、初期故障を少なくすることができる。

（Ｂ） 単一のパッド（例えば、入力パッド２０）で制御することにより、外部から入力するためのアドレス用入力パッドや制御信号/RAS，/CAS，/WE用入力パッドが必要なく、任意の数の電源パッド、接地電位用のグランドパッド、入力パッド２０、及び、バーインモードに入っていることを確認する出力パッド４４の最小限のパッドにより、バーイン機能を実現できる。これにより、プローブカードの針数を大幅に削減でき、１枚のウェハ上に形成された複数のDRAM部分を同時に測定することが可能となる。

（Ｃ） パッド数が少ないことにより、プローブカードのコストを削減できる。

（Ｄ） パッド数が少ないことにより、制御する装置を安価なものでも実現できる。

（Ｅ） 出力パッド４４を設けたので、バーインモードに入っていることを確認できる。通常のパッケージされたDRAMでは、その確認が不要であるが、特に、ウェハ状態でバーインを行う場合は、その確認漏れがあると、次の製造工程へ進んでパッケージ品に完成された後に不良検出がされてDRAM製造が無駄になる虞があるから、その確認は必要である。本実施例１では、出力パッド４４を設けたので、ウェハ状態でストレスが印加されていないデバイス（DRAM部分）を判定し、バーインされていないDRAMチップの流出を防止できる。

（Ｆ） 入力パッド２１は、必要がなければ設けなくてもよいが、特に設けた場合には、メモリテスタによるチェッカ以外の動作（例えば、全ワード線WLの立ち上げ）が可能になる。これにより、バーイン時間を短縮できる。

（Ｇ） コマンドデコーダ２２から出力されるバーインモード信号DWBI,SWBI等により、コマンド発生回路４１から出力される制御信号（例えば、ロウアドレス・ストローブ信号/RAS）の時間を調整でき、アクセス時間の調整が可能になる。

（Ｈ） 既存のセルフリフレッシュ用クロック発生回路４０を用いてクロックCLKを発生しているので、バーイン機能実現のために新たにクロック発生回路を設ける必要がなく、無駄を省ける。

（Ｉ） 期待値発生回路４２を設けているので、メモリセルのバックグランドデータDAを複数設定でき、使い勝手がよい。

（実施例２の構成）
図２は、本発明の実施例２を示す内部電源回路の概略の構成図である。

この内部電源回路３０Ａは、実施例１を示す図１のDRAM中の内部電源回路３０に代えて設けられる回路であり、内部リファレンスレベル電圧を出力するリファレンスレベル回路３１、バーインモード信号DWBIにより切り替えられる第１、第２のスイッチ３２，３５、判定回路（例えば、昇圧電源レベル判定回路）３３、内部昇圧電源電圧Ｖ１を発生するチャージポンプ等の昇圧電源回路３４、及び、内部降圧電源電圧Ｖ２を発生する増幅器等の降圧電源回路３６等により構成されている。スイッチ３２，３５の入力端子には、外部電力を入力するための第３の外部端子（例えば、外部電源電圧を入力するための外部電源パッド）３７、及び外部リファレンスレベル電圧を入力するための第４の外部端子（例えば、リファレンスレベルパッド）３８が接続されている。

（実施例２の動作）
本実施例２の内部電源回路３０Ａは、通常状態において、スイッチ３２，３５がリファレンスレベル回路３１側に接続されている。そのため、リファレンスレベル回路３１から出力された内部リファレンスレベル電圧が、スイッチ３２を介して、昇圧電源レベル判定回路３３にて設定レベルを超えているか否かが判定される。その判定結果として、内部リファレンスレベル電圧が設定レベルより低い電圧の時には、その内部リファレンスレベル電圧が昇圧電源回路３４にて昇圧されて内部昇圧電源電圧Ｖ１が生成され、DRAM内部回路へ供給される。これに対し、前記判定結果として、内部リファレンスレベル電圧が設定レベルよりも高い電圧の時には、その内部リファレンスレベル電圧が昇圧電源レベル判定回路３３を通して、昇圧電源回路３４にて昇圧されずに内部昇圧電源電圧Ｖ１が生成され、DRAM内部回路へ供給される。

一方、リファレンスレベル回路３１から出力された内部リファレンスレベル電圧は、スイッチ３５を介して、降圧電源回路３６にて降圧されて内部降圧電源電圧Ｖ２が生成され、DRAM内部回路へ供給される。

ここで、図１のコマンドデコーダ２２から出力されるバーインモード信号DWBIにより、ダイナミックバーインモードになると、内部電源回路３０Ａ内のスイッチ３２，３５がリファレンスレベル回路３１側から外部電源パッド３７及びリファレンスレベルパッド３８側に切り替わる。そのため、外部から降圧電源の外部リファレンスレベル電圧をリファレンスレベルパッド３８に印加すれば、その外部リファレンスレベル電圧がスイッチ３５を介して、降圧電源回路３６にて降圧されて内部降圧電源電圧Ｖ２が生成され、DRAM内部回路へ供給される。又、外部電源電圧を外部電源パッド３７に印加すれば、その外部電源電圧がスイッチ３２及び昇圧電源レベル判定回路３３を介して、昇圧電源回路３４にて昇圧されて内部昇圧電源電圧Ｖ１が生成され、DRAM内部回路へ供給される。これにより、降圧電源のレベルは、外部のリファレンスレベルパッド３８から任意の電圧を印加することにより設定でき、又、昇圧レベルは、外部電源電圧と同じレベルになる。

（実施例２の効果）
本実施例２によれば、次の（ａ）〜（ｅ）のような効果がある。

（ａ） 降圧電源レベルを外部のリファレンスレベルパッド３８から任意に設定できるので、製造工程（プロセス）に合わせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ダイナミックウェハバーイン実施の時間を短縮できる。

（ｂ） 前記（ａ）と同様に、外部電源パッド３７を用いて昇圧レベルを外部電源電圧と同じにすることにより、プロセスにあわせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ダイナミックウェハバーイン実施の時間を短縮できる。

（ｃ） 内部昇圧レベルと降圧レベルを独立に制御できるので、つまり、複数の内部電源を独立に外部のリファレンスレベルに合わせて設定できるので、プロセスに合わせた最適な電圧条件をテスト時に設定してストレスを電圧加速することができ、ダイナミックウェハバーイン実施の時間を短縮できる。更に、昇圧レベルを外部電源電圧と同じにすることにより、パッド数を最小限で構成できるため、プローブカードの針数を大幅に削減でき、１枚のウェハ上に形成された複数のDRAM部分を同時に測定することが可能となる。

（ｄ） パッド数が少ないことにより、プローブカードのコストを削減できる。

（ｅ） パッド数が少ないことにより、制御する装置が安価なものでも実現できる。

（実施例３の構成）
図３は、本発明の実施例３を示すメモリセルアレイ周辺の概略の構成図である。
このメモリセルアレイ周辺におけるメモリセルアレイ１０Ａ、Ｘアドレスデコーダ５０Ａ、及びＹアドレスデコーダ６０Ａは、実施例１（又は実施例２）を示す図１のメモリセルアレイ１０、Ｘアドレスデコーダ５０、及びＹアドレスデコーダ６０に代えて設けられる。

メモリセルアレイ１０Ａには、複数のワード線WL１〜WLｎ、及び複数のビット線BL１〜BLｎの他、複数の冗長ワード線RWL、及び複数の冗長ビット線RBLが設けられ、これらの各ワード線WL及びビット線BLの交差箇所にはメモリセル１１が接続されると共に、各冗長ワード線RWL及び冗長ビット線RBLの交差箇所にも冗長メモリセル１２が接続されている。

Ｘアドレスデコーダ５０Ａは、複数のプリデコード信号XADDをデコードしてワード線WL１〜WLｎを選択する複数のワードドライバ５１−１〜５１−ｎと、複数のプリデコード信号XADDをデコードして冗長ワード線RWLを選択する複数の冗長用ワードドライバ５２とにより構成されている。同様に、Ｙアドレスデコーダ６０Ａは、複数のプリデコード信号YADDをデコードしてビット線BL１〜BLｎを選択する複数のビットドライバ６１−１〜６１−ｎと、複数のプリデコード信号YADDをデコードして冗長ビット線RBLを選択する複数の冗長用ビットドライバ６２とにより構成されている。

（実施例３の動作）
複数のプリデコード信号XADDにより、ワードドライバ５１−１〜５１−ｎが選択された時に、この選択されたワードドライバ５１とは隣接しない冗長用ワードドライバ５２も同時に、バーインモード信号DWBIにより立ち上がる。これにより、ワード線WLと共に冗長用ワード線RWLにもストレスが印加される。同様に、複数のプリデコード信号YADDにより、ビットドライバ６１−１〜６１−ｎが選択された時に、この選択されたビットドライバ６１とは隣接しない冗長用ビットドライバ６２も同時に、バーインモード信号DWBIにより立ち上がる。これにより、メモリセル１１と共に冗長メモリセル１２にもデータDAが書き込まれ、通常のメモリセル１２と同様に冗長メモリセル１２にもストレスが印加される。その後、メモリテスタにてチェックすれば、ダイナミックウェハバーイン結果によるメモリセル１１及び冗長メモリセル１２の良否の判別が可能になる。

（実施例３の効果）
本実施例２によれば、実施例１、２の効果を有する他に、更に、次のような効果がある。

冗長ワード線RWL、冗長メモリセル１２、及び図示しない冗長センスアンプ等にもストレスを印加することが可能となるので、冗長救済前の製造工程にバーインモード信号DWBIを導入することにより、ストレス印加で故障したメモリセル１１及び冗長メモリセル１２を次製造工程で救済可能となる。よって、複数のDRAM部分が形成されたウェハ当たりの歩留まりを向上することが可能となる。

（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）、（２）のようなものがある。

（１） 図示のDRAMは、他の回路構成に変更してもよい。又、実施例１〜３では、DRAMを例として説明したが、本発明は、SRAM、FRASH、EPROM、EEPROM等の他の半導体記憶装置にも適用可能である。

（２） 実施例２の昇圧レベルは、外部電源パッド３７を利用したが、専用パッドを設けてもよい。

本発明の実施例１を示す半導体記憶装置の概略の構成図である。 本発明の実施例２を示す内部電源回路の概略の構成図である。 本発明の実施例３を示すメモリセルアレイ周辺の概略の構成図である。

符号の説明

１０ メモリセルアレイ
１１ メモリセル
１２ 冗長メモリセル
２０，２１ 入力パッド
３０，３０Ａ 内部電源回路
３７ 外部電源パッド
３８ リファレンスレベルパッド
４０ セルフリフレッシュ用クロック発生回路
４１ コマンド発生回路
４２ 期待値発生回路
４４ 出力パッド
４５ 書き込みドライバ
４６ Ｘアドレスカウンタ
４７ Ｙアドレスカウンタ
５０，５０Ａ Ｘアドレスデコーダ
６０，６０Ａ Ｙアドレスデコーダ

Claims (7)

1. ウェハに形成された半導体記憶装置であって、
   複数のメモリセルが配列されたメモリセルアレイと、
   外部からテストモード設定信号を入力する第１の外部端子と、
   前記テストモード信号に基づいて前記メモリセルに対するアドレスを発生するアドレス発生手段と、
   前記テストモード信号に基づいて前記メモリセルに対するデータの書き込み及び読み出しの制御信号を発生する制御手段と、
   前記制御信号により制御され、前記アドレスに対応する前記メモリセルを選択してデータの書き込みを行うメモリセル選択手段と、
   前記メモリセルのテストモード状態を外部に出力する第２の外部端子と、
   外部電源電圧を入力する第３の外部端子と、
   降圧電源の外部リファレンスレベル電圧を入力する第４の外部端子と、
   入力側に前記第３の外部端子及び前記第４の外部端子が接続され、出力側から半導体記憶装置駆動用の内部昇圧電源電圧又は内部降圧電源電圧を出力する内部電源回路と、を有し、
   前記内部電源回路は、
   内部リファレンスレベル電圧を出力するリファレンスレベル回路と、
   通常状態では前記内部リファレンスレベル電圧を入力して出力し、前記テストモード信号が与えられると前記外部電源電圧を入力して出力する第１のスイッチと、
   前記通常状態では前記内部リファレンスレベル電圧を入力して出力し、前記テストモード信号が与えられると前記外部リファレンスレベル電圧を入力して出力する第２のスイッチと、
   前記第１のスイッチの出力電圧が設定レベルを超えているか否かを判定し、前記出力電圧が前記設定レベルよりも低い電圧又は高い電圧であるという判定結果を出力する判定回路と、
   前記判定結果が前記低い電圧の時には前記第１のスイッチの前記出力電圧を昇圧して前記内部昇圧電源電圧を生成し、前記判定結果が前記高い電圧の時には前記第１のスイッチの前記出力電圧を昇圧せずに前記内部昇圧電源電圧を生成し、前記内部昇圧電源電圧を前記出力側から出力する昇圧電源回路と、
   前記第２のスイッチの出力電圧を降圧して前記内部降圧電源電圧を生成し、前記内部降圧電源電圧を前記出力側から出力する降圧電源回路と、
   を有することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置は、更に、
   前記メモリセルへ書き込む前記データを発生するデータ発生回路を有することを特徴とする半導体記憶装置。
3. 前記メモリセル選択手段は、
   前記クロック信号に基づき、前記アドレスをデコードして前記メモリセルを選択するアドレスデコーダと、
   前記制御信号により制御され、前記クロック信号に基づいて、前記選択されたメモリセルに対する前記データの書き込みを行う書き込み回路と、
   を有することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記メモリセルアレイには、前記複数のメモリセルが配列されると共に複数の冗長メモリセルも配列され、
   前記アドレス発生手段は、前記テストモード信号に基づいて、前記メモリセルに対する前記アドレスを発生すると共に前記冗長メモリセルに対するアドレスも発生し、
   前記制御手段は、前記テストモード信号に基づいて、前記メモリセルに対する前記データの書き込み及び読み出しの前記制御信号を発生すると共に前記冗長メモリセルに対するデータの書き込み及び読み出しの制御信号も発生し、
   前記メモリセル選択手段は、前記制御信号により制御され、前記アドレスに対応する前記メモリセルを選択すると共に、前記メモリセルとは非隣接位置に配置された前記冗長メモリセルも同時に選択して、前記データの書き込みを行い、
   前記第２の外部端子は、前記メモリセルのテストモード状態を外部に出力すると共に前記冗長メモリセルのテストモード状態も外部に出力する構成になっていることを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置は、更に、
   前記メモリセル及び前記冗長メモリセルへ書き込む前記データを発生するデータ発生回路を有することを特徴とする半導体記憶装置。
6. 前記メモリセル選択手段は、
   前記クロック信号に基づき、前記アドレスをデコードして前記メモリセル及び前記冗長メモリセルを同時に選択するアドレスデコーダと、
   前記制御信号により制御され、前記クロック信号に基づいて、前記同時に選択されたメモリセル及び冗長メモリセルに対する前記データの書き込みを行う書き込み回路と、
   を有することを特徴とする請求項４又は５記載の半導体記憶装置。
7. 前記アドレス発生手段は、
   前記テストモード設定信号に基づいてクロック信号を発生するクロック発生回路と、
   前記制御信号により制御され、前記クロック信号をカウントして前記アドレスを発生するアドレスカウンタと、
   を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。

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