JPH0676569A - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
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- JPH0676569A JPH0676569A JP4230692A JP23069292A JPH0676569A JP H0676569 A JPH0676569 A JP H0676569A JP 4230692 A JP4230692 A JP 4230692A JP 23069292 A JP23069292 A JP 23069292A JP H0676569 A JPH0676569 A JP H0676569A
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- Japan
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- circuit
- screening test
- test mode
- dynamic memory
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭのウェハー状態あるいはパッケージ状
態でのスクリーニングの効率を一層向上させる。 【構成】スクリーニングテストモードを指定するための
スクリーニングテストモード制御信号を外部から入力す
るための第１のテスト専用端子２４と、ＣＢＲモード指
定信号を外部から入力するための第２のテスト専用端子
２５と、スクリーニングテストモード制御信号が入力
し、ＣＢＲモード指定信号が入力している状態を検出
し、ロウデコーダ１４、メモリセルアレイ１５、センス
アンプ１６を含むロウ系回路、カラムデコーダ１８、入
／出力ゲート１９を含むカラム系回路およびリフレッシ
ュカウンタ１２を活性化させ、リフレッシュカウンタ出
力をロウ系回路およびカラム系回路に供給するように制
御するスクリーニングテストモード設定回路とを具備す
ることを特徴とする。
態でのスクリーニングの効率を一層向上させる。 【構成】スクリーニングテストモードを指定するための
スクリーニングテストモード制御信号を外部から入力す
るための第１のテスト専用端子２４と、ＣＢＲモード指
定信号を外部から入力するための第２のテスト専用端子
２５と、スクリーニングテストモード制御信号が入力
し、ＣＢＲモード指定信号が入力している状態を検出
し、ロウデコーダ１４、メモリセルアレイ１５、センス
アンプ１６を含むロウ系回路、カラムデコーダ１８、入
／出力ゲート１９を含むカラム系回路およびリフレッシ
ュカウンタ１２を活性化させ、リフレッシュカウンタ出
力をロウ系回路およびカラム系回路に供給するように制
御するスクリーニングテストモード設定回路とを具備す
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特にダイナミックメモリ装置（ＤＲＡＭ）のスクリ
ーニングテストの効率を向上させる手段に関する。
り、特にダイナミックメモリ装置（ＤＲＡＭ）のスクリ
ーニングテストの効率を向上させる手段に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。この不良のスクリ−ニングの方法として、電圧
を実使用電圧より高くしてデバイスを動作させることに
より、実使用条件での初期故障期間以上のストレスを短
時間でデバイスに経験させてしまい、初期動作不良を起
こすおそれのあるデバイスを出荷前に予め選別する。こ
の電気的なスクリ−ニングにより、初期動作不良を起こ
すおそれのあるデバイスを効率的に取り除き、製品の信
頼性を高くすることができる。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。この不良のスクリ−ニングの方法として、電圧
を実使用電圧より高くしてデバイスを動作させることに
より、実使用条件での初期故障期間以上のストレスを短
時間でデバイスに経験させてしまい、初期動作不良を起
こすおそれのあるデバイスを出荷前に予め選別する。こ
の電気的なスクリ−ニングにより、初期動作不良を起こ
すおそれのあるデバイスを効率的に取り除き、製品の信
頼性を高くすることができる。
【０００３】従来、ＤＲＡＭのスクリーニングに際して
は、個々のＤＲＡＭとしてパッケージされた状態で、Ｄ
ＲＡＭのアドレス信号端子に外部からアドレス信号を走
査的に入力し、ＤＲＡＭのワード線を順々にアクセスし
ている。このため、スクリーニングのために必要とする
ＤＲＡＭの入力端子数が多く、スクリーニング装置側に
アドレス信号発生器が必要になる。
は、個々のＤＲＡＭとしてパッケージされた状態で、Ｄ
ＲＡＭのアドレス信号端子に外部からアドレス信号を走
査的に入力し、ＤＲＡＭのワード線を順々にアクセスし
ている。このため、スクリーニングのために必要とする
ＤＲＡＭの入力端子数が多く、スクリーニング装置側に
アドレス信号発生器が必要になる。
【０００４】また、ウェーハ上のＤＲＡＭチップ領域上
のパッドにプローバのプローブ端子を接触させてスクリ
ーニングを行う場合、前記したように外部からアドレス
信号を入力する従来の方法をそのまま適用するものとす
れば、ＤＲＡＭチップ領域上のアドレス信号パッドにプ
ローブ端子を接触させてアドレス信号を走査的に入力
し、ＤＲＡＭのワード線を順々にアクセスすることによ
りスクリーニングを行うことになる。この際、効率を考
えると、ウェーハ上の可能な限り多く（理想的には全
て）のＤＲＡＭチップ領域上のアドレス信号パッドに同
時にプローブ端子を接触させることが望ましい。しか
し、この場合には、プローブ端子を多数必要とし、プロ
ーブカードの実現が非常に困難になり、プローバ側にア
ドレス信号発生器が必要になるという問題がある。
のパッドにプローバのプローブ端子を接触させてスクリ
ーニングを行う場合、前記したように外部からアドレス
信号を入力する従来の方法をそのまま適用するものとす
れば、ＤＲＡＭチップ領域上のアドレス信号パッドにプ
ローブ端子を接触させてアドレス信号を走査的に入力
し、ＤＲＡＭのワード線を順々にアクセスすることによ
りスクリーニングを行うことになる。この際、効率を考
えると、ウェーハ上の可能な限り多く（理想的には全
て）のＤＲＡＭチップ領域上のアドレス信号パッドに同
時にプローブ端子を接触させることが望ましい。しか
し、この場合には、プローブ端子を多数必要とし、プロ
ーブカードの実現が非常に困難になり、プローバ側にア
ドレス信号発生器が必要になるという問題がある。
【０００５】この問題を解決するために、本願出願人に
係る特願平２−１１９９４９号により、外部からリフレ
ッシュアドレス以外の信号が与えられる（例えば／ＣＡ
Ｓ信号入力、／ＲＡＳ信号入力が順に活性化する）こと
により、リフレッシュカウンタ、ロウ系回路およびカラ
ム系回路を活性化するスクリーニングテストモードを有
するＤＲＡＭが提案された。このＤＲＡＭによれば、Ｄ
ＲＡＭがパッケージに組み立てられた状態の時あるいは
ウェーハ状態の時に、リフレッシュアドレス信号をチッ
プ外部から与えることなくスクリーニングテストモード
を設定し、メモリセルアレイのワード線を順々にアクセ
スし、メモリセルのトランスファゲートに極力もれなく
ストレスをかけてスクリーニングを行うことができる。
このスクリーニングに際して、必要とするＤＲＡＭチッ
プ上の入力端子数（あるいは信号数）は少なくて済み、
スクリーニング装置側にアドレス信号発生器を用意する
必要がなくなる。また、上記ＤＲＡＭがウェーハ状態の
時に不良のスクリーニングを行う場合には、ウェーハ上
の１チップ当りに必要なプローブ端子数が少なくなり、
プローブカードを作り易くなり、プローバを用いたスク
リーニングを行い易くなり、プローバ側にアドレス信号
発生器を用意する必要がなくなる。しかし、ＤＲＡＭの
大容量化に伴い、スクリーニングの時間を一層短縮し、
スクリーニングの効率を一層向上させるための工夫が望
まれている。
係る特願平２−１１９９４９号により、外部からリフレ
ッシュアドレス以外の信号が与えられる（例えば／ＣＡ
Ｓ信号入力、／ＲＡＳ信号入力が順に活性化する）こと
により、リフレッシュカウンタ、ロウ系回路およびカラ
ム系回路を活性化するスクリーニングテストモードを有
するＤＲＡＭが提案された。このＤＲＡＭによれば、Ｄ
ＲＡＭがパッケージに組み立てられた状態の時あるいは
ウェーハ状態の時に、リフレッシュアドレス信号をチッ
プ外部から与えることなくスクリーニングテストモード
を設定し、メモリセルアレイのワード線を順々にアクセ
スし、メモリセルのトランスファゲートに極力もれなく
ストレスをかけてスクリーニングを行うことができる。
このスクリーニングに際して、必要とするＤＲＡＭチッ
プ上の入力端子数（あるいは信号数）は少なくて済み、
スクリーニング装置側にアドレス信号発生器を用意する
必要がなくなる。また、上記ＤＲＡＭがウェーハ状態の
時に不良のスクリーニングを行う場合には、ウェーハ上
の１チップ当りに必要なプローブ端子数が少なくなり、
プローブカードを作り易くなり、プローバを用いたスク
リーニングを行い易くなり、プローバ側にアドレス信号
発生器を用意する必要がなくなる。しかし、ＤＲＡＭの
大容量化に伴い、スクリーニングの時間を一層短縮し、
スクリーニングの効率を一層向上させるための工夫が望
まれている。
【０００６】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、スクリーニングの効率を一層向
上させ得るダイナミックメモリ装置を提供することを目
的とする。
鑑みてなされたもので、スクリーニングの効率を一層向
上させ得るダイナミックメモリ装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明のダイナミックメ
モリ装置は、ダイナミック型メモリセルがマトリクス状
に配列されたメモリセルアレイ、このメモリセルアレイ
に対するロウ系のアクセス制御に関連するロウ系回路、
上記メモリセルアレイに対するカラム系のアクセス制御
に関連するカラム系回路およびリフレッシュ用アドレス
信号を発生するためのリフレッシュカウンタを有し、キ
ャス・ビフォア・ラス（ＣＢＲ）モードの指定により上
記リフレッシュカウンタの出力を用いて前記ダイナミッ
ク型メモリセルのリフレッシュ動作を行うダイナミック
メモリ回路と、このダイナミックメモリ回路の通常動作
モードとスクリーニングテストモードとを切換えるため
のスクリーニングテストモード制御信号を外部から入力
するための第１のスクリーニングテスト専用端子と、キ
ャス・ビフォア・ラス（ＣＢＲ）モード指定信号を外部
から入力するための第２のスクリーニングテスト専用端
子と、前記スクリーニングテストモード制御信号入力お
よびＣＢＲモード指定信号入力が所定の状態になってい
る時を検出し、この検出出力により前記ダイナミックメ
モリ回路のロウ系回路、カラム系回路およびリフレッシ
ュカウンタを活性化させ、リフレッシュカウンタ出力を
上記ロウ系回路およびカラム系回路に供給するように制
御することにより、前記ダイナミックメモリ回路をスク
リーニングテストモードに設定制御するスクリーニング
テストモード設定回路とを具備することを特徴とする。
モリ装置は、ダイナミック型メモリセルがマトリクス状
に配列されたメモリセルアレイ、このメモリセルアレイ
に対するロウ系のアクセス制御に関連するロウ系回路、
上記メモリセルアレイに対するカラム系のアクセス制御
に関連するカラム系回路およびリフレッシュ用アドレス
信号を発生するためのリフレッシュカウンタを有し、キ
ャス・ビフォア・ラス（ＣＢＲ）モードの指定により上
記リフレッシュカウンタの出力を用いて前記ダイナミッ
ク型メモリセルのリフレッシュ動作を行うダイナミック
メモリ回路と、このダイナミックメモリ回路の通常動作
モードとスクリーニングテストモードとを切換えるため
のスクリーニングテストモード制御信号を外部から入力
するための第１のスクリーニングテスト専用端子と、キ
ャス・ビフォア・ラス（ＣＢＲ）モード指定信号を外部
から入力するための第２のスクリーニングテスト専用端
子と、前記スクリーニングテストモード制御信号入力お
よびＣＢＲモード指定信号入力が所定の状態になってい
る時を検出し、この検出出力により前記ダイナミックメ
モリ回路のロウ系回路、カラム系回路およびリフレッシ
ュカウンタを活性化させ、リフレッシュカウンタ出力を
上記ロウ系回路およびカラム系回路に供給するように制
御することにより、前記ダイナミックメモリ回路をスク
リーニングテストモードに設定制御するスクリーニング
テストモード設定回路とを具備することを特徴とする。
【０００８】
【作用】スクリーニングテストモード制御信号およびＣ
ＢＲモード指定信号が外部から与えられることにより、
リフレッシュアドレス信号をチップ外部から与えること
なくメモリ回路に極力もれなくストレスをかけることが
可能になる。
ＢＲモード指定信号が外部から与えられることにより、
リフレッシュアドレス信号をチップ外部から与えること
なくメモリ回路に極力もれなくストレスをかけることが
可能になる。
【０００９】これにより、スクリーニングのために必要
とするＤＲＡＭの入力端子数が少なくて済み、ウェーハ
状態の時にプローバとプローブカードとを用いて複数チ
ップを纏めてスクリーニングを行う場合には、ウェーハ
上の１チップ当りに必要なプローブ端子数が少なくて済
む。
とするＤＲＡＭの入力端子数が少なくて済み、ウェーハ
状態の時にプローバとプローブカードとを用いて複数チ
ップを纏めてスクリーニングを行う場合には、ウェーハ
上の１チップ当りに必要なプローブ端子数が少なくて済
む。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＤＲＡＭの第１実施例を
例えば１６Ｍ×１ビット構成で実現した一例を詳細に示
すブロック図である。
に説明する。図１は、本発明のＤＲＡＭの第１実施例を
例えば１６Ｍ×１ビット構成で実現した一例を詳細に示
すブロック図である。
【００１１】１は高電位側の電源端子、ＶCCは電源電
位、２は低電位側の電源端子（接地端子）、ＶSSは接地
電位、３は外部からロウアドレスストローブ（／ＲＡ
Ｓ；RowAddress Stobe ）信号が入力するＲＡＳ端子、
４は外部からカラムアドレスストローブ（／ＣＡＳ；co
lumn Address Stobe）信号が入力するＣＡＳ端子、５は
外部から書込みイネーブル（／ＷＥ；Write Enable）信
号が入力するＷＥ端子、６は外部から書込みデータを入
力するためのデータ入力端子、Ｄinはデータ入力、７は
内部からの読み出しデータを外部に出力するデータ出力
端子、Ｄout はデータ出力である。８００〜８１１は外
部からアドレス信号Ａ0 〜Ａ11が入力する複数個のアド
レス端子である。
位、２は低電位側の電源端子（接地端子）、ＶSSは接地
電位、３は外部からロウアドレスストローブ（／ＲＡ
Ｓ；RowAddress Stobe ）信号が入力するＲＡＳ端子、
４は外部からカラムアドレスストローブ（／ＣＡＳ；co
lumn Address Stobe）信号が入力するＣＡＳ端子、５は
外部から書込みイネーブル（／ＷＥ；Write Enable）信
号が入力するＷＥ端子、６は外部から書込みデータを入
力するためのデータ入力端子、Ｄinはデータ入力、７は
内部からの読み出しデータを外部に出力するデータ出力
端子、Ｄout はデータ出力である。８００〜８１１は外
部からアドレス信号Ａ0 〜Ａ11が入力する複数個のアド
レス端子である。
【００１２】１１１は第１のクロック信号を発生する第
１のクロック信号発生回路、１１２は第２のクロック信
号を発生する第２のクロック信号発生回路、１２はリフ
レッシュ用アドレス信号を発生するリフレッシュカウン
タ、１３は前記アドレス端子から入力するローアドレス
信号または前記リフレッシュカウンタの出力が与えられ
るロウアドレスバッファ、１４はこのロウアドレスバッ
ファの出力をデコードするロウデコーダ、１５はこのロ
ウデコーダの出力によりロウ選択が行われるメモリセル
アレイ、１６はこのメモリセルアレイからの読み出し電
位を検知するセンスアンプである。
１のクロック信号発生回路、１１２は第２のクロック信
号を発生する第２のクロック信号発生回路、１２はリフ
レッシュ用アドレス信号を発生するリフレッシュカウン
タ、１３は前記アドレス端子から入力するローアドレス
信号または前記リフレッシュカウンタの出力が与えられ
るロウアドレスバッファ、１４はこのロウアドレスバッ
ファの出力をデコードするロウデコーダ、１５はこのロ
ウデコーダの出力によりロウ選択が行われるメモリセル
アレイ、１６はこのメモリセルアレイからの読み出し電
位を検知するセンスアンプである。
【００１３】１７は前記アドレス端子から入力するカラ
ムアドレス信号が与えられるカラムアドレスバッファ、
１８はこのカラムアドレスバッファの出力をデコードす
るカラムデコーダ、１９はこのカラムデコーダの出力に
より選択制御されるカラムとの間でデータの入／出力を
行う入／出力（Ｉ／Ｏ；Input/Output）ゲート、２０は
この入／出力ゲートから読み出されたデータをバッファ
増幅して前記データ出力端子７に出力するデータ出力バ
ッファ、２１は前記データ入力端子６からの入力データ
をバッファ増幅し、前記入／出力ゲート１９に入力する
データ入力バッファである。２２は前記電源端子１から
入力する例えば５Ｖの電源電圧ＶCCを例えば３〜４Ｖの
電圧に降圧して内部電源電圧Ｖｉｎｔを生成する電源降
圧回路である。
ムアドレス信号が与えられるカラムアドレスバッファ、
１８はこのカラムアドレスバッファの出力をデコードす
るカラムデコーダ、１９はこのカラムデコーダの出力に
より選択制御されるカラムとの間でデータの入／出力を
行う入／出力（Ｉ／Ｏ；Input/Output）ゲート、２０は
この入／出力ゲートから読み出されたデータをバッファ
増幅して前記データ出力端子７に出力するデータ出力バ
ッファ、２１は前記データ入力端子６からの入力データ
をバッファ増幅し、前記入／出力ゲート１９に入力する
データ入力バッファである。２２は前記電源端子１から
入力する例えば５Ｖの電源電圧ＶCCを例えば３〜４Ｖの
電圧に降圧して内部電源電圧Ｖｉｎｔを生成する電源降
圧回路である。
【００１４】２３は上記電源降圧回路２２から出力する
内部電源電圧Ｖｉｎｔを昇圧して前記ロウデコーダ１４
のワード線ドライバ回路にワード線駆動電圧源ＷＬＤＲ
Ｖとして供給するワード線昇圧回路である。
内部電源電圧Ｖｉｎｔを昇圧して前記ロウデコーダ１４
のワード線ドライバ回路にワード線駆動電圧源ＷＬＤＲ
Ｖとして供給するワード線昇圧回路である。
【００１５】本例では、前記内部電源電圧Ｖｉｎｔは、
上記ワード線ドライバ回路や出力バッファ７以外の内部
回路に動作電源として供給され、上記出力バッファ２０
には前記電源端子１から入力する電源電圧ＶCCがそのま
ま供給される。
上記ワード線ドライバ回路や出力バッファ７以外の内部
回路に動作電源として供給され、上記出力バッファ２０
には前記電源端子１から入力する電源電圧ＶCCがそのま
ま供給される。
【００１６】２４は通常動作モードとスクリーニングテ
ストモード（例えば電圧ストレスと熱ストレスとを同時
に印加するバーンインテストモード）とを切換えるため
のスクリーニングテストモード制御信号ＢＩを外部から
入力するための第１のスクリーニングテスト専用端子
（以下、第１の専用端子と記す）である。
ストモード（例えば電圧ストレスと熱ストレスとを同時
に印加するバーンインテストモード）とを切換えるため
のスクリーニングテストモード制御信号ＢＩを外部から
入力するための第１のスクリーニングテスト専用端子
（以下、第１の専用端子と記す）である。
【００１７】２５はＤＲＡＭのスクリーニングテストに
際してＣＢＲ（CAS Before RAS Refresh）モード指定信
号を外部から入力するための第２のスクリーニングテス
ト専用端子（以下、第２の専用端子と記す）である。
際してＣＢＲ（CAS Before RAS Refresh）モード指定信
号を外部から入力するための第２のスクリーニングテス
ト専用端子（以下、第２の専用端子と記す）である。
【００１８】２６は前記ロウアドレスバッファ１３の出
力側と前記アドレス端子との間に設けられたアドレスス
イッチ回路であり、通常はオフ状態に制御され、後述す
るスクリーニングテストモード設定時にオン状態に制御
される。２７は上記ＤＲＡＭの通常動作時のリフレッシ
ュ動作を制御するためのリフレッシュ制御回路である。
２８は上記ＤＲＡＭの半導体基板のバイアス電位Ｖｂｉ
ａｓを供給する基板バイアス発生回路である。以上の各
端子、各回路は、ＤＲＡＭ回路を構成している。図２
は、図１中の一部を取り出して示している。
力側と前記アドレス端子との間に設けられたアドレスス
イッチ回路であり、通常はオフ状態に制御され、後述す
るスクリーニングテストモード設定時にオン状態に制御
される。２７は上記ＤＲＡＭの通常動作時のリフレッシ
ュ動作を制御するためのリフレッシュ制御回路である。
２８は上記ＤＲＡＭの半導体基板のバイアス電位Ｖｂｉ
ａｓを供給する基板バイアス発生回路である。以上の各
端子、各回路は、ＤＲＡＭ回路を構成している。図２
は、図１中の一部を取り出して示している。
【００１９】ここで、ＭＣ…は前記メモリセルアレイ１
５においてマトリクス状に配列されたメモリセル、Ｔ…
はメモリセルのトランスファゲート用トランジスタ、Ｃ
…はデータ記憶用キャパシタ、ＷＬ１、ＷＬ２…は前記
メモリセルアレイ１５のワード線、ＢＬ、／ＢＬは前記
メモリセルアレイ１５における複数のカラムのうちの１
つのカラムのビット線対である。ＣＳは上記カラムに接
続されているカラムスイッチ用のトランジスタ対、１８
は上記カラム選択トランジスタ対を選択制御するカラム
デコーダ、ＤＱ、／ＤＱは複数のカラムに共通に設けら
れたデータ線対、１９は上記データ線対に接続されてい
る入／出力ゲート用のデータバッファ、ＭＰは上記デー
タバッファ１９に接続されているマルチプレクサ、２０
は上記マルチプレクサに接続されているデータ出力バッ
ファ、２１は上記マルチプレクサに接続されているデー
タ入力バッファである。
５においてマトリクス状に配列されたメモリセル、Ｔ…
はメモリセルのトランスファゲート用トランジスタ、Ｃ
…はデータ記憶用キャパシタ、ＷＬ１、ＷＬ２…は前記
メモリセルアレイ１５のワード線、ＢＬ、／ＢＬは前記
メモリセルアレイ１５における複数のカラムのうちの１
つのカラムのビット線対である。ＣＳは上記カラムに接
続されているカラムスイッチ用のトランジスタ対、１８
は上記カラム選択トランジスタ対を選択制御するカラム
デコーダ、ＤＱ、／ＤＱは複数のカラムに共通に設けら
れたデータ線対、１９は上記データ線対に接続されてい
る入／出力ゲート用のデータバッファ、ＭＰは上記デー
タバッファ１９に接続されているマルチプレクサ、２０
は上記マルチプレクサに接続されているデータ出力バッ
ファ、２１は上記マルチプレクサに接続されているデー
タ入力バッファである。
【００２０】前記ロウデコーダ１４、メモリセルアレイ
１５およびセンスアンプ１６は、ロウ系回路（メモリセ
ルアレイに対するロウ系のアクセス制御に関連する回
路）の一部を構成している。また、上記カラムデコーダ
１８、入／出力ゲート用のデータバッファ１９、マルチ
プレクサＭＰ、データ出力バッファ２０、データ入力バ
ッファ２１は、カラム系回路（メモリセルアレイに対す
るカラム系のアクセス制御に関連する回路）２９を構成
しており、このカラム系回路を制御するためのカラム系
制御回路３０が設けられている。図３は、図１中のアド
レススイッチ回路２６の一例について１ビット分を代表
的に示す。
１５およびセンスアンプ１６は、ロウ系回路（メモリセ
ルアレイに対するロウ系のアクセス制御に関連する回
路）の一部を構成している。また、上記カラムデコーダ
１８、入／出力ゲート用のデータバッファ１９、マルチ
プレクサＭＰ、データ出力バッファ２０、データ入力バ
ッファ２１は、カラム系回路（メモリセルアレイに対す
るカラム系のアクセス制御に関連する回路）２９を構成
しており、このカラム系回路を制御するためのカラム系
制御回路３０が設けられている。図３は、図１中のアド
レススイッチ回路２６の一例について１ビット分を代表
的に示す。
【００２１】この回路は、ロウアドレスバッファ１３の
出力側とアドレス信号入力（Ａｉｎ）側との間に接続さ
れ、ロウアドレスバッファ１３の出力信号ＡｉＲが入力
するクロックト・インバータ回路が用いられている。そ
して、このクロックト・インバータ回路は、前記制御信
号ＢＩおよびその反転信号／ＢＩによりクロック制御さ
れる。
出力側とアドレス信号入力（Ａｉｎ）側との間に接続さ
れ、ロウアドレスバッファ１３の出力信号ＡｉＲが入力
するクロックト・インバータ回路が用いられている。そ
して、このクロックト・インバータ回路は、前記制御信
号ＢＩおよびその反転信号／ＢＩによりクロック制御さ
れる。
【００２２】さらに、図１のＤＲＡＭにおいては、前記
ＤＲＡＭ回路のほかに、ＤＲＡＭのスクリーニングテス
トに際して前記リフレッシュカウンタ１２の出力を用い
てテストを行うように設定するためのスクリーニングテ
ストモード設定回路（図示せず）が例えばリフレッシュ
制御回路２７に設けられている。
ＤＲＡＭ回路のほかに、ＤＲＡＭのスクリーニングテス
トに際して前記リフレッシュカウンタ１２の出力を用い
てテストを行うように設定するためのスクリーニングテ
ストモード設定回路（図示せず）が例えばリフレッシュ
制御回路２７に設けられている。
【００２３】このスクリーニングテストモード設定回路
は、第１の専用端子２４の制御信号入力ＢＩの状態と第
２の専用端子２５のＣＢＲモード指定信号入力の状態と
を検出し、その検出結果に応じてＤＲＡＭをスクリーニ
ングテストモード待機状態、スクリーニングテストモー
ドによる読み出し動作モード、スクリーニングテストモ
ードによる書込み動作モードに設定制御するように構成
されている。図４は、上記スクリーニングテストモード
設定回路の一例を示す。
は、第１の専用端子２４の制御信号入力ＢＩの状態と第
２の専用端子２５のＣＢＲモード指定信号入力の状態と
を検出し、その検出結果に応じてＤＲＡＭをスクリーニ
ングテストモード待機状態、スクリーニングテストモー
ドによる読み出し動作モード、スクリーニングテストモ
ードによる書込み動作モードに設定制御するように構成
されている。図４は、上記スクリーニングテストモード
設定回路の一例を示す。
【００２４】この回路は、第１の専用端子２４の制御信
号入力ＢＩの状態と第２の専用端子２５のＣＢＲモード
指定信号入力の状態とを検出し、その検出結果に応じて
ＤＲＡＭをスクリーニングテストモード待機状態あるい
は読み出し動作モードに設定するための信号を出力する
論理回路３１と、ＤＲＡＭを書込み動作モードに設定す
るための信号ＷＥａを出力する書込み動作モード制御回
路とを有する。
号入力ＢＩの状態と第２の専用端子２５のＣＢＲモード
指定信号入力の状態とを検出し、その検出結果に応じて
ＤＲＡＭをスクリーニングテストモード待機状態あるい
は読み出し動作モードに設定するための信号を出力する
論理回路３１と、ＤＲＡＭを書込み動作モードに設定す
るための信号ＷＥａを出力する書込み動作モード制御回
路とを有する。
【００２５】この書込み動作モード制御回路は、スクリ
ーニングテストモード制御信号入力が通常動作時には使
用しない電圧範囲の値を有するレベルとなった時を検出
するための検出回路（例えば通常の電源電圧より高レベ
ルとなった時を検出するための高電圧検出回路３２）
と、この高電圧検出回路の検出出力と／ＷＥ信号との論
理和をとる論理和回路３３とを有する。
ーニングテストモード制御信号入力が通常動作時には使
用しない電圧範囲の値を有するレベルとなった時を検出
するための検出回路（例えば通常の電源電圧より高レベ
ルとなった時を検出するための高電圧検出回路３２）
と、この高電圧検出回路の検出出力と／ＷＥ信号との論
理和をとる論理和回路３３とを有する。
【００２６】図５は、図４のスクリーニングテストモー
ド設定回路によるスクリーニングテストモード設定時の
動作例を示しており、図６は、図４のスクリーニングテ
ストモード設定回路による書込み動作モード設定時の動
作例を示している。次に、図１のＤＲＡＭの動作につい
て、図５および図６を参照しながら説明する。
ド設定回路によるスクリーニングテストモード設定時の
動作例を示しており、図６は、図４のスクリーニングテ
ストモード設定回路による書込み動作モード設定時の動
作例を示している。次に、図１のＤＲＡＭの動作につい
て、図５および図６を参照しながら説明する。
【００２７】このＤＲＡＭは、従来の標準的なＤＲＡＭ
と同様に、通常動作時にリフレッシュを容易に行なうた
めのＣＢＲモードが装備されており、さらに、スクリー
ニングテストモードを有する。
と同様に、通常動作時にリフレッシュを容易に行なうた
めのＣＢＲモードが装備されており、さらに、スクリー
ニングテストモードを有する。
【００２８】即ち、通常動作時に、／ＣＡＳ信号、／Ｒ
ＡＳ信号の順に活性化されると、リフレッシュ制御回路
２７はＣＢＲモード指定信号を生成する。これにより、
リフレッシュカウンタ１２、ロウ系回路１４を含む回路
ブロックが動作し、リフレッシュカウンタ１２からロウ
アドレスバッファ１３にリフレッシュアドレスが供給さ
れ、メモリセルアレイ１５のメモリセルのリフレッシュ
が行われる。
ＡＳ信号の順に活性化されると、リフレッシュ制御回路
２７はＣＢＲモード指定信号を生成する。これにより、
リフレッシュカウンタ１２、ロウ系回路１４を含む回路
ブロックが動作し、リフレッシュカウンタ１２からロウ
アドレスバッファ１３にリフレッシュアドレスが供給さ
れ、メモリセルアレイ１５のメモリセルのリフレッシュ
が行われる。
【００２９】また、通常動作時には、チップ上で降圧さ
れた内部電源電圧Ｖｉｎｔで殆んどの回路ブロックを動
作させ、内部電源電圧Ｖｉｎｔを昇圧したワード線駆動
電圧ＷＬＤＲＶをメモリセルアレイ１５のワード線に印
加する。
れた内部電源電圧Ｖｉｎｔで殆んどの回路ブロックを動
作させ、内部電源電圧Ｖｉｎｔを昇圧したワード線駆動
電圧ＷＬＤＲＶをメモリセルアレイ１５のワード線に印
加する。
【００３０】これに対して、第１の専用端子２４の制御
信号入力ＢＩがスクリーニングテストモードへのエント
リーを指定している状態（例えば“Ｈ”レベル）を図４
中の論理回路３１が検出すると、その検出出力によりＤ
ＲＡＭをスクリーニングテストモードに設定する。この
場合、第２の専用端子２５のＣＢＲモード指定信号入力
が所定の論理レベル（例えば“Ｈ”レベル）になってい
ることを論理回路３１が検出すると、その検出出力によ
りＤＲＡＭを待機状態に設定する。
信号入力ＢＩがスクリーニングテストモードへのエント
リーを指定している状態（例えば“Ｈ”レベル）を図４
中の論理回路３１が検出すると、その検出出力によりＤ
ＲＡＭをスクリーニングテストモードに設定する。この
場合、第２の専用端子２５のＣＢＲモード指定信号入力
が所定の論理レベル（例えば“Ｈ”レベル）になってい
ることを論理回路３１が検出すると、その検出出力によ
りＤＲＡＭを待機状態に設定する。
【００３１】この後、上記ＣＢＲモード指定信号入力の
レベルが“Ｌ”レベルに反転したことを論理回路３１が
検出すると、その検出出力により、リフレッシュカウン
タ１２、ロウ系回路を含む回路ブロックのほかに、カラ
ム制御回路３０を制御してカラム系回路２９を活性化さ
せる。これと同時に、上記論理回路３１の検出出力によ
り、アドレススイッチ回路２６をオン状態に制御する。
これにより、ＤＲＡＭは読み出し動作モードに設定さ
れ、リフレッシュカウンタ１２の出力は、ロウアドレス
バッファ１３に入力すと同時に、アドレススイッチ回路
２６を経てカラムアドレスバッファ１７に入力する。こ
れにより、ワード線が選択され、この選択ワード線に接
続されているメモリセルが選択され、この選択セルから
の読み出し電位がセンスアンプ１６により検知され、こ
のセンスアンプ１６の出力は選択されたカラム選択線か
ら読み出される。
レベルが“Ｌ”レベルに反転したことを論理回路３１が
検出すると、その検出出力により、リフレッシュカウン
タ１２、ロウ系回路を含む回路ブロックのほかに、カラ
ム制御回路３０を制御してカラム系回路２９を活性化さ
せる。これと同時に、上記論理回路３１の検出出力によ
り、アドレススイッチ回路２６をオン状態に制御する。
これにより、ＤＲＡＭは読み出し動作モードに設定さ
れ、リフレッシュカウンタ１２の出力は、ロウアドレス
バッファ１３に入力すと同時に、アドレススイッチ回路
２６を経てカラムアドレスバッファ１７に入力する。こ
れにより、ワード線が選択され、この選択ワード線に接
続されているメモリセルが選択され、この選択セルから
の読み出し電位がセンスアンプ１６により検知され、こ
のセンスアンプ１６の出力は選択されたカラム選択線か
ら読み出される。
【００３２】この後、ＣＢＲモード指定信号入力のレベ
ルが“Ｈ”レベルに戻ったことを論理回路３１が検出す
ると、その検出出力により、ＤＲＡＭを待機状態に戻
す。これにより、リフレッシュカウンタ１２から出力す
るリフレッシュアドレスが１つ繰り上がる。
ルが“Ｈ”レベルに戻ったことを論理回路３１が検出す
ると、その検出出力により、ＤＲＡＭを待機状態に戻
す。これにより、リフレッシュカウンタ１２から出力す
るリフレッシュアドレスが１つ繰り上がる。
【００３３】この後、再び、読み出し動作モードに設定
するという操作をリフレッシュカウンタ１２から出力す
るリフレッシュアドレスが一巡するまで繰り返す。これ
により、全ワード線、全カラムが漏れなく１回づつアク
セスされる。
するという操作をリフレッシュカウンタ１２から出力す
るリフレッシュアドレスが一巡するまで繰り返す。これ
により、全ワード線、全カラムが漏れなく１回づつアク
セスされる。
【００３４】なお、スクリーニングテストモードによる
読み出し動作モードに設定されている状態で制御信号入
力ＢＩが通常動作時には使用しない電圧範囲の値を有す
るレベルとなった時を高電圧検出回路３２が検出する
と、この検出出力が論理和回路３３を経て書き込み動作
モード設定信号ＷＥａを出力する。これにより、データ
入力バッファ２１がイネーブル状態に設定制御され、Ｄ
ＲＡＭは書込み動作モードに設定される。
読み出し動作モードに設定されている状態で制御信号入
力ＢＩが通常動作時には使用しない電圧範囲の値を有す
るレベルとなった時を高電圧検出回路３２が検出する
と、この検出出力が論理和回路３３を経て書き込み動作
モード設定信号ＷＥａを出力する。これにより、データ
入力バッファ２１がイネーブル状態に設定制御され、Ｄ
ＲＡＭは書込み動作モードに設定される。
【００３５】このように、スクリーニングテストモード
に際して、リフレッシュカウンタ１２の出力をロウアド
レスバッファ１３およびカラムアドレスバッファ１７に
共通に入力させることにより、ロウ系回路およびカラム
系回路に均等にストレスをかけるようにしている。
に際して、リフレッシュカウンタ１２の出力をロウアド
レスバッファ１３およびカラムアドレスバッファ１７に
共通に入力させることにより、ロウ系回路およびカラム
系回路に均等にストレスをかけるようにしている。
【００３６】即ち、図１のＤＲＡＭによれば、ＤＲＡＭ
がウェーハ状態の時、あるいは、ウェーハから個々のチ
ップに分離されてパッケージに組み立てられた状態の時
に、スクリーニングテストモード制御信号入力およびＣ
ＢＲモード指定信号をチップ外部から与えるだけでスク
リーニングテストモードを設定することができる。
がウェーハ状態の時、あるいは、ウェーハから個々のチ
ップに分離されてパッケージに組み立てられた状態の時
に、スクリーニングテストモード制御信号入力およびＣ
ＢＲモード指定信号をチップ外部から与えるだけでスク
リーニングテストモードを設定することができる。
【００３７】これにより、チップ外からリフレッシュア
ドレスを入力することなく、メモリセルアレイ１５のワ
ード線およびビット線を順々にアクセスし、全ワード線
および全カラムにもれなくストレスをかけてスクリーニ
ングを行うことができる。
ドレスを入力することなく、メモリセルアレイ１５のワ
ード線およびビット線を順々にアクセスし、全ワード線
および全カラムにもれなくストレスをかけてスクリーニ
ングを行うことができる。
【００３８】このスクリーニングに際して、必要とする
ＤＲＡＭチップ上の入力端子数（あるいは信号数）は少
なくて済み、スクリーニング装置側にアドレス信号発生
器を用意する必要がなくなる。
ＤＲＡＭチップ上の入力端子数（あるいは信号数）は少
なくて済み、スクリーニング装置側にアドレス信号発生
器を用意する必要がなくなる。
【００３９】また、上記ＤＲＡＭがウェーハ状態の時に
不良のスクリーニングを行う場合には、ウェーハ上の１
チップ当りに必要なプローブ端子数が少なくなり、プロ
ーブカードを作り易くなり、プローバを用いたスクリー
ニングを行い易くなり、プローバ側にアドレス信号発生
器を用意する必要がなくなる。
不良のスクリーニングを行う場合には、ウェーハ上の１
チップ当りに必要なプローブ端子数が少なくなり、プロ
ーブカードを作り易くなり、プローバを用いたスクリー
ニングを行い易くなり、プローバ側にアドレス信号発生
器を用意する必要がなくなる。
【００４０】また、図１のＤＲＡＭによれば、スクリー
ニングテスト設定に際して２個の専用端子２４、２５を
使用しており、この２個の専用端子はアセンブリには使
用されないのでチップ上の配置に対する制約が少ない。
ニングテスト設定に際して２個の専用端子２４、２５を
使用しており、この２個の専用端子はアセンブリには使
用されないのでチップ上の配置に対する制約が少ない。
【００４１】そこで、上記２個の専用端子の位置とし
て、ウェーハ状態でのスクリーニングに際してプローバ
のプローブカードの触針をコンタクトさせ易く、かつ、
同時に多くのチップのテストを行うために必要なチップ
の多数個取りに適した位置（例えばチップ上の短辺側周
縁部）に集めることが可能になり、スクリーニングテス
トの効率を向上させることができる。
て、ウェーハ状態でのスクリーニングに際してプローバ
のプローブカードの触針をコンタクトさせ易く、かつ、
同時に多くのチップのテストを行うために必要なチップ
の多数個取りに適した位置（例えばチップ上の短辺側周
縁部）に集めることが可能になり、スクリーニングテス
トの効率を向上させることができる。
【００４２】また、前記論理回路３１は、ＲＡＳ端子
３、ＣＡＳ端子４から独立して設けられているので、Ｒ
ＡＳ端子３、ＣＡＳ端子４に余分な寄生容量が付加され
なくなる。
３、ＣＡＳ端子４から独立して設けられているので、Ｒ
ＡＳ端子３、ＣＡＳ端子４に余分な寄生容量が付加され
なくなる。
【００４３】また、図１のＤＲＡＭによれば、スクリー
ニングテスト設定に際してアドレススイッチ回路２６を
オン状態に制御することにより、ロウアドレスバッファ
１３の出力信号がアドレス端子を介してカラムアドレス
バッファ１７に入力するように構成している。これによ
り、回路構成が簡単になり、配線パターンの引き回しが
容易になり、チップ面積の増大を抑制することが可能に
なる。
ニングテスト設定に際してアドレススイッチ回路２６を
オン状態に制御することにより、ロウアドレスバッファ
１３の出力信号がアドレス端子を介してカラムアドレス
バッファ１７に入力するように構成している。これによ
り、回路構成が簡単になり、配線パターンの引き回しが
容易になり、チップ面積の増大を抑制することが可能に
なる。
【００４４】図７は、図４のスクリーニングテストモー
ド設定回路の他の例を示している。この回路は、図４中
に示したような論理回路３１と、制御信号入力ＢＩがス
クリーニングテストモードを指定している状態でＣＢＲ
モード指定信号が入力した時をラッチするラッチ回路４
１と、このラッチ回路の出力を反転させてスクリーニン
グテストモード設定信号ＢＩａを出力するインバータ回
路４２と、制御信号入力ＢＩと／ＷＥ信号との論理和を
とる論理和回路４３とを有する。図８は、図７の回路に
よる書込み動作モード設定動作の一例を示している。
ド設定回路の他の例を示している。この回路は、図４中
に示したような論理回路３１と、制御信号入力ＢＩがス
クリーニングテストモードを指定している状態でＣＢＲ
モード指定信号が入力した時をラッチするラッチ回路４
１と、このラッチ回路の出力を反転させてスクリーニン
グテストモード設定信号ＢＩａを出力するインバータ回
路４２と、制御信号入力ＢＩと／ＷＥ信号との論理和を
とる論理和回路４３とを有する。図８は、図７の回路に
よる書込み動作モード設定動作の一例を示している。
【００４５】制御信号入力ＢＩがスクリーニングテスト
モードを指定している状態でＣＢＲモード指定信号が入
力した時にラッチ回路４１がラッチ動作し、このラッチ
回路４１の出力が反転されてスクリーニングテストモー
ド制御用内部信号ＢＩａとして使用される。この後、Ｃ
ＢＲモード指定信号入力のレベルが“Ｌ”レベルに反転
したことを論理回路３１が検出すると、その検出出力に
より、スクリーニングテストモードによる読み出し動作
モードに設定制御する。この後、制御信号入力ＢＩのレ
ベルが“Ｌ”レベルに変化した時に、論理和回路４３か
らデータ入力バッファ２１をイネーブル状態に設定制御
するための書込み動作モード設定信号ＷＥａが出力す
る。
モードを指定している状態でＣＢＲモード指定信号が入
力した時にラッチ回路４１がラッチ動作し、このラッチ
回路４１の出力が反転されてスクリーニングテストモー
ド制御用内部信号ＢＩａとして使用される。この後、Ｃ
ＢＲモード指定信号入力のレベルが“Ｌ”レベルに反転
したことを論理回路３１が検出すると、その検出出力に
より、スクリーニングテストモードによる読み出し動作
モードに設定制御する。この後、制御信号入力ＢＩのレ
ベルが“Ｌ”レベルに変化した時に、論理和回路４３か
らデータ入力バッファ２１をイネーブル状態に設定制御
するための書込み動作モード設定信号ＷＥａが出力す
る。
【００４６】なお、図１のＤＲＡＭにおいて、スクリー
ニングテストモードによる書込み動作モードにおける書
込みデータは、チップ外部からデータ入力端子６を介し
て与えてもよいが、チップ上に入力データ発生回路を設
けることにより、スクリーニングのための外部端子数が
少なくて済むようにすることが望ましい。
ニングテストモードによる書込み動作モードにおける書
込みデータは、チップ外部からデータ入力端子６を介し
て与えてもよいが、チップ上に入力データ発生回路を設
けることにより、スクリーニングのための外部端子数が
少なくて済むようにすることが望ましい。
【００４７】図９は、図１のＤＲＡＭに設けられた入力
データ発生回路の一例を示している。 この回路は、デ
ータ入力端子６とデータ入力バッファ２１の入力ノード
との間に第１のスイッチ素子５１を挿入すると共にリフ
レッシュカウンタ１２の最上位ビット信号出力ノードと
データ入力バッファ２１の入力ノードとの間に第２のス
イッチ素子５２を挿入している。そして、制御信号ＢＩ
により第２のスイッチ素子５２を制御し、制御信号ＢＩ
をインバータ回路５３により反転させた信号／ＢＩによ
り第１のスイッチ素子５１を制御するようにしている。
データ発生回路の一例を示している。 この回路は、デ
ータ入力端子６とデータ入力バッファ２１の入力ノード
との間に第１のスイッチ素子５１を挿入すると共にリフ
レッシュカウンタ１２の最上位ビット信号出力ノードと
データ入力バッファ２１の入力ノードとの間に第２のス
イッチ素子５２を挿入している。そして、制御信号ＢＩ
により第２のスイッチ素子５２を制御し、制御信号ＢＩ
をインバータ回路５３により反転させた信号／ＢＩによ
り第１のスイッチ素子５１を制御するようにしている。
【００４８】これにより、通常動作モード時には第１の
スイッチ素子５１および第２のスイッチ素子５２が対応
してオン／オフ状態に制御され、スクリーニングテスト
モード時には第１のスイッチ素子５１および第２のスイ
ッチ素子５２が対応してオフ／オン状態に制御される。
スイッチ素子５１および第２のスイッチ素子５２が対応
してオン／オフ状態に制御され、スクリーニングテスト
モード時には第１のスイッチ素子５１および第２のスイ
ッチ素子５２が対応してオフ／オン状態に制御される。
【００４９】このような構成によれば、スクリーニング
テストモード時にはリフレッシュカウンタ１２の最上位
アドレス信号出力を書込みデータとしてデータ入力バッ
ファ６に取り込むように制御することができる。つま
り、リフレッシュカウンタ１２を、リフレッシュアドレ
スが一巡する毎にデータが反転する入力データ発生回路
として兼用することができる。図１０は、図１のＤＲＡ
Ｍに設けられた入力データ発生回路の他の例を示してい
る。
テストモード時にはリフレッシュカウンタ１２の最上位
アドレス信号出力を書込みデータとしてデータ入力バッ
ファ６に取り込むように制御することができる。つま
り、リフレッシュカウンタ１２を、リフレッシュアドレ
スが一巡する毎にデータが反転する入力データ発生回路
として兼用することができる。図１０は、図１のＤＲＡ
Ｍに設けられた入力データ発生回路の他の例を示してい
る。
【００５０】この回路は、データ入力端子６とデータ入
力バッファ２１の入力ノードとの間に第１のスイッチ素
子５１を挿入すると共にデータ出力バッファ２０の入力
ノードとデータ入力バッファ２１の入力ノードとの間に
インバータ回路５４および第２のスイッチ素子５２を直
列に挿入している。そして、制御信号ＢＩにより第２の
スイッチ素子５２を制御し、制御信号ＢＩをインバータ
回路５３により反転させた信号／ＢＩにより第１のスイ
ッチ素子５１を制御するようにしている。
力バッファ２１の入力ノードとの間に第１のスイッチ素
子５１を挿入すると共にデータ出力バッファ２０の入力
ノードとデータ入力バッファ２１の入力ノードとの間に
インバータ回路５４および第２のスイッチ素子５２を直
列に挿入している。そして、制御信号ＢＩにより第２の
スイッチ素子５２を制御し、制御信号ＢＩをインバータ
回路５３により反転させた信号／ＢＩにより第１のスイ
ッチ素子５１を制御するようにしている。
【００５１】これにより、通常動作モード時には第１の
スイッチ素子５１および第２のスイッチ素子５２が対応
してオン／オフ状態に制御され、スクリーニングテスト
モード時には第１のスイッチ素子５１および第２のスイ
ッチ素子５２が対応してオフ／オン状態に制御される。
スイッチ素子５１および第２のスイッチ素子５２が対応
してオン／オフ状態に制御され、スクリーニングテスト
モード時には第１のスイッチ素子５１および第２のスイ
ッチ素子５２が対応してオフ／オン状態に制御される。
【００５２】このような構成によれば、スクリーニング
テストモード時には入／出力ゲート１９から読み出され
たデータをインバータ回路５４により反転させたデータ
を書込みデータとしてデータ入力バッファ２１に取り込
むように制御することができ、入力データ発生回路の構
成を簡略化することができる。
テストモード時には入／出力ゲート１９から読み出され
たデータをインバータ回路５４により反転させたデータ
を書込みデータとしてデータ入力バッファ２１に取り込
むように制御することができ、入力データ発生回路の構
成を簡略化することができる。
【００５３】なお、図１のＤＲＡＭにおいて、スクリー
ニングテストモード設定回路は、スクリーニングテスト
モードの設定時に電源降圧回路２２による降圧を停止す
るように制御してもよい。このような制御により、内部
電源電圧Ｖｉｎｔを通常動作モードの時よりも高くし、
スクリーニング効率を高めることが可能になる。図１１
乃至図１３は、図１中の電源降圧回路２２およびこの回
路による降圧を停止するための制御回路のいくつかの例
を示している。
ニングテストモード設定回路は、スクリーニングテスト
モードの設定時に電源降圧回路２２による降圧を停止す
るように制御してもよい。このような制御により、内部
電源電圧Ｖｉｎｔを通常動作モードの時よりも高くし、
スクリーニング効率を高めることが可能になる。図１１
乃至図１３は、図１中の電源降圧回路２２およびこの回
路による降圧を停止するための制御回路のいくつかの例
を示している。
【００５４】図１１において、電源降圧回路は、基準電
位発生回路６１と、この基準電位発生回路の出力ノード
が一方の入力ノードに接続された差動回路６２と、この
差動回路の出力ノードにゲートが接続され、ＶCCノード
にソースが接続されたＰＭＯＳトランジスタ６３と、こ
のＰＭＯＳトランジスタのドレイン（内部電源出力ノー
ド）とＶSSノードとの間に直列に接続された抵抗６４お
よび６５とを具備し、上記２個の抵抗の直列接続ノード
が差動回路６２の他方の入力ノードに接続されている。
位発生回路６１と、この基準電位発生回路の出力ノード
が一方の入力ノードに接続された差動回路６２と、この
差動回路の出力ノードにゲートが接続され、ＶCCノード
にソースが接続されたＰＭＯＳトランジスタ６３と、こ
のＰＭＯＳトランジスタのドレイン（内部電源出力ノー
ド）とＶSSノードとの間に直列に接続された抵抗６４お
よび６５とを具備し、上記２個の抵抗の直列接続ノード
が差動回路６２の他方の入力ノードに接続されている。
【００５５】制御回路は、ＶCCノードにソース・基板が
接続され、基準電位発生回路６１の出力ノードにドレイ
ンが接続されたＰＭＯＳトランジスタ６６と、スクリー
ニングテストモード制御信号ＢＩが入力し、これを反転
させて上記ＰＭＯＳトランジスタ６６のゲートに入力す
るインバータ回路６７とを具備する。
接続され、基準電位発生回路６１の出力ノードにドレイ
ンが接続されたＰＭＯＳトランジスタ６６と、スクリー
ニングテストモード制御信号ＢＩが入力し、これを反転
させて上記ＰＭＯＳトランジスタ６６のゲートに入力す
るインバータ回路６７とを具備する。
【００５６】図１１の回路によれば、通常動作モード時
には、ＰＭＯＳトランジスタ６６はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。
には、ＰＭＯＳトランジスタ６６はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。
【００５７】これに対して、スクリーニングテストモー
ド時には、ＰＭＯＳトランジスタ６６がオン状態に制御
され、差動回路６２の一方の入力ノードがＶCC電位に固
定される。これにより、ＰＭＯＳトランジスタ６３がオ
ン状態に制御され、内部電源出力ノードがＶCC電位に固
定される。
ド時には、ＰＭＯＳトランジスタ６６がオン状態に制御
され、差動回路６２の一方の入力ノードがＶCC電位に固
定される。これにより、ＰＭＯＳトランジスタ６３がオ
ン状態に制御され、内部電源出力ノードがＶCC電位に固
定される。
【００５８】図１２において、電源降圧回路は図１１中
と同一である。制御回路は、差動回路６２の出力ノード
とＶSSノードとの間にドレイン・ソース間が接続され、
ゲートにスクリーニングテストモード制御信号ＢＩが入
力するＮＭＯＳトランジスタ６８を具備する。
と同一である。制御回路は、差動回路６２の出力ノード
とＶSSノードとの間にドレイン・ソース間が接続され、
ゲートにスクリーニングテストモード制御信号ＢＩが入
力するＮＭＯＳトランジスタ６８を具備する。
【００５９】図１２の回路によれば、通常動作モード時
には、ＮＭＯＳトランジスタ６８はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。
には、ＮＭＯＳトランジスタ６８はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。
【００６０】これに対して、スクリーニングテストモー
ド時には、ＮＭＯＳトランジスタ６８がオン状態に制御
され、差動回路６２の出力ノードがＶSS電位に固定され
る。これにより、ＰＭＯＳトランジスタ６３がオン状態
に制御され、内部電源出力ノードがＶCC電位に固定され
る。
ド時には、ＮＭＯＳトランジスタ６８がオン状態に制御
され、差動回路６２の出力ノードがＶSS電位に固定され
る。これにより、ＰＭＯＳトランジスタ６３がオン状態
に制御され、内部電源出力ノードがＶCC電位に固定され
る。
【００６１】図１３において、電源降圧回路は図１１中
と同一である。制御回路は、ＶCCノードにソース・基板
が接続され、前記ＰＭＯＳトランジスタ６３のドレイン
（内部電源出力ノード）にドレインが接続されたＰＭＯ
Ｓトランジスタ６９と、スクリーニングテストモード制
御信号ＢＩが入力し、これを反転させて上記ＰＭＯＳト
ランジスタ６９のゲートに入力するインバータ回路７０
とを具備する。
と同一である。制御回路は、ＶCCノードにソース・基板
が接続され、前記ＰＭＯＳトランジスタ６３のドレイン
（内部電源出力ノード）にドレインが接続されたＰＭＯ
Ｓトランジスタ６９と、スクリーニングテストモード制
御信号ＢＩが入力し、これを反転させて上記ＰＭＯＳト
ランジスタ６９のゲートに入力するインバータ回路７０
とを具備する。
【００６２】図１３の回路によれば、通常動作モード時
には、ＰＭＯＳトランジスタ６９はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。これに
対して、スクリーニングテストモード時には、ＰＭＯＳ
トランジスタ６９がオン状態に制御され、内部電源出力
ノードがＶCC電位に固定される。図１４は、図１３の電
源降圧回路が降圧を行う場合における動作特性の一例を
示している。
には、ＰＭＯＳトランジスタ６９はオフ状態であり、内
部電源出力ノードに現われる降圧された内部電源電圧Ｖ
ｉｎｔが一定となるようにＰＭＯＳトランジスタ６３が
差動回路６２の出力によりスイッチ制御される。これに
対して、スクリーニングテストモード時には、ＰＭＯＳ
トランジスタ６９がオン状態に制御され、内部電源出力
ノードがＶCC電位に固定される。図１４は、図１３の電
源降圧回路が降圧を行う場合における動作特性の一例を
示している。
【００６３】即ち、外部電源電圧（Ｖｅｘｔ）入力の例
えば３Ｖ以下、６Ｖ以上の範囲では、Ｖｅｘｔ入力の変
化に対してＶｉｎｔ出力はリニアに変化し、Ｖｅｘｔ入
力の３Ｖ〜６Ｖの範囲ではＶｉｎｔが一定に保たれる。
えば３Ｖ以下、６Ｖ以上の範囲では、Ｖｅｘｔ入力の変
化に対してＶｉｎｔ出力はリニアに変化し、Ｖｅｘｔ入
力の３Ｖ〜６Ｖの範囲ではＶｉｎｔが一定に保たれる。
【００６４】図１５は、図１３の電源降圧回路の降圧を
停止させた場合における動作特性の一例を示している。
即ち、Ｖｅｘｔ入力の変化に対してＶｉｎｔ出力はリニ
アに変化する。
停止させた場合における動作特性の一例を示している。
即ち、Ｖｅｘｔ入力の変化に対してＶｉｎｔ出力はリニ
アに変化する。
【００６５】ところで、上記ＤＲＡＭにおいては、メモ
リセルの記憶ノードに内部電源電圧Ｖｉｎｔまでのレベ
ルを書込むことができるように、通常動作時のワード線
選択時に、メモリセルのトランスファゲートに接続され
ているワード線にそれ以外の回路よりも高い昇圧電圧を
印加するためのワード線昇圧回路２３が用いられてい
る。この場合、メモリセルのトランスファゲートのＭＯ
Ｓトランジスタとそれ以外の周辺回路のＭＯＳトランジ
スタとは同じ膜厚のゲート絶縁膜が用いられていると、
ワード線にそれ以外の回路の大半に印加される電位より
も高い電位が印加されると、メモリセルのトランスファ
ゲートだけ他のＭＯＳトランジスタよりも厳しい電界が
かかる。
リセルの記憶ノードに内部電源電圧Ｖｉｎｔまでのレベ
ルを書込むことができるように、通常動作時のワード線
選択時に、メモリセルのトランスファゲートに接続され
ているワード線にそれ以外の回路よりも高い昇圧電圧を
印加するためのワード線昇圧回路２３が用いられてい
る。この場合、メモリセルのトランスファゲートのＭＯ
Ｓトランジスタとそれ以外の周辺回路のＭＯＳトランジ
スタとは同じ膜厚のゲート絶縁膜が用いられていると、
ワード線にそれ以外の回路の大半に印加される電位より
も高い電位が印加されると、メモリセルのトランスファ
ゲートだけ他のＭＯＳトランジスタよりも厳しい電界が
かかる。
【００６６】このため、ＤＲＡＭのスクリーニングに際
して、印加電圧の上限が、昇圧されているワード線電圧
ＷＬＤＲＶが加わるトランスファゲートの破壊や、昇圧
電圧が加わる拡散層のジャンクションブレークダウンで
決まってしまい、昇圧されていない通常の回路に対して
は電界の加速が不十分となり、通常の回路の不良がなか
なか収束せず、これを収束させるために長時間のスクリ
ーニングが必要となってしまうという問題がある。つま
り、スクリーニングに際して、印加電圧の上限が印加電
圧の上限がある回路ブロックの破壊で決まってしまい、
それ以外の回路に関しては不良の収束に時間がかかると
いう問題がある。
して、印加電圧の上限が、昇圧されているワード線電圧
ＷＬＤＲＶが加わるトランスファゲートの破壊や、昇圧
電圧が加わる拡散層のジャンクションブレークダウンで
決まってしまい、昇圧されていない通常の回路に対して
は電界の加速が不十分となり、通常の回路の不良がなか
なか収束せず、これを収束させるために長時間のスクリ
ーニングが必要となってしまうという問題がある。つま
り、スクリーニングに際して、印加電圧の上限が印加電
圧の上限がある回路ブロックの破壊で決まってしまい、
それ以外の回路に関しては不良の収束に時間がかかると
いう問題がある。
【００６７】この問題を解決するためには、スクリーニ
ングテストモードの設定時にワード線昇圧回路２３によ
る昇圧を停止するようにスクリーニングテストモード設
定回路が制御するようにすればよい。このような制御に
より、スクリーニングに際してワード線（メモリセルの
トランスファゲート）にそれ以外の回路よりも高い電圧
が印加されることがないようにワード線駆動電圧ＷＬＤ
ＲＶを内部電源電圧Ｖｉｎｔに固定し、上記トランスフ
ァゲート以外の回路を高い電圧でスクリーニングするこ
とが可能になる。これにより、スクリーニング時の電圧
の上限が、メモリセルのトランスファゲートの破壊や、
昇圧されているノードのジャンクションブレークダウン
などで決められなくなり、上記トランスファゲート以外
の回路に高い電圧が印加されてその回路の破壊や、その
回路のノードのジャンクションブレークダウンで決まる
ようになるので、トランスファゲート以外の回路の不良
の収束時間を短縮し、スクリーニング時間を大幅に短縮
することが可能になる。図１６は、図１中のワード線昇
圧回路２３およびこの回路による昇圧を停止するための
制御回路の一例を示している。
ングテストモードの設定時にワード線昇圧回路２３によ
る昇圧を停止するようにスクリーニングテストモード設
定回路が制御するようにすればよい。このような制御に
より、スクリーニングに際してワード線（メモリセルの
トランスファゲート）にそれ以外の回路よりも高い電圧
が印加されることがないようにワード線駆動電圧ＷＬＤ
ＲＶを内部電源電圧Ｖｉｎｔに固定し、上記トランスフ
ァゲート以外の回路を高い電圧でスクリーニングするこ
とが可能になる。これにより、スクリーニング時の電圧
の上限が、メモリセルのトランスファゲートの破壊や、
昇圧されているノードのジャンクションブレークダウン
などで決められなくなり、上記トランスファゲート以外
の回路に高い電圧が印加されてその回路の破壊や、その
回路のノードのジャンクションブレークダウンで決まる
ようになるので、トランスファゲート以外の回路の不良
の収束時間を短縮し、スクリーニング時間を大幅に短縮
することが可能になる。図１６は、図１中のワード線昇
圧回路２３およびこの回路による昇圧を停止するための
制御回路の一例を示している。
【００６８】図１６において、ワード線昇圧回路２３
は、ブートストラップ用のキャパシタ７１と、このキャ
パシタの一端に入力ノードが接続されたインバータ回路
７２と、上記キャパシタの他端（ワード線駆動用電源ノ
ード）とＶSSノードとの間に接続され、前記インバータ
回路７２の出力が入力するＣＭＯＳインバータ回路７３
と、このＣＭＯＳインバータ回路の出力ノードにゲート
が接続され、ＶCCノードと前記キャパシタ７１の他端と
の間にソース・ドレイン間が接続されたＰＭＯＳトラン
ジスタ７４とを具備する。
は、ブートストラップ用のキャパシタ７１と、このキャ
パシタの一端に入力ノードが接続されたインバータ回路
７２と、上記キャパシタの他端（ワード線駆動用電源ノ
ード）とＶSSノードとの間に接続され、前記インバータ
回路７２の出力が入力するＣＭＯＳインバータ回路７３
と、このＣＭＯＳインバータ回路の出力ノードにゲート
が接続され、ＶCCノードと前記キャパシタ７１の他端と
の間にソース・ドレイン間が接続されたＰＭＯＳトラン
ジスタ７４とを具備する。
【００６９】制御回路は、ＲＡＳ信号およびスクリーニ
ングテストモード制御信号ＢＩが入力し、出力を前記キ
ャパシタ７１の一端に入力する負論理型の二入力のナン
ド回路７５を具備する。
ングテストモード制御信号ＢＩが入力し、出力を前記キ
ャパシタ７１の一端に入力する負論理型の二入力のナン
ド回路７５を具備する。
【００７０】なお、図１のＤＲＡＭにおいて、メモリセ
ルアレイ１５は、通常はアドレス信号により選択される
複数個のセルアレイブロックに分割される。そこで、前
記スクリーニングテストモード設定回路により、スクリ
ーニングテストモードの設定時にセルアレイブロック選
択用のアドレス信号を制御して通常動作モードの時より
も多くのセルアレイブロックを同時に動作させるように
制御してもよい。このような制御により、スクリーニン
グ効率が一層向上する。図１７は、図１のＤＲＡＭに設
けられたセルアレイブロック選択制御回路の一例を示し
ている。
ルアレイ１５は、通常はアドレス信号により選択される
複数個のセルアレイブロックに分割される。そこで、前
記スクリーニングテストモード設定回路により、スクリ
ーニングテストモードの設定時にセルアレイブロック選
択用のアドレス信号を制御して通常動作モードの時より
も多くのセルアレイブロックを同時に動作させるように
制御してもよい。このような制御により、スクリーニン
グ効率が一層向上する。図１７は、図１のＤＲＡＭに設
けられたセルアレイブロック選択制御回路の一例を示し
ている。
【００７１】図１７において、ロウアドレスバッファ１
３から出力するロウアドレス信号のうちのセルアレイブ
ロック選択用信号ＡｉＲ、／ＡｉＲはそれぞれ対応して
２個の二入力オアゲート８１、８２の各一方の入力とし
て入力し、この２個の二入力オアゲート８１、８２の各
他方の入力として前記制御信号入力ＢＩが入力する。そ
して、この２個の二入力オアゲート８１、８２の各出力
ＡｉＲａ、／ＡｉＲａがセルアレイブロック選択信号と
して用いられる。なお、上記実施例では２個のスクリー
ニングテスト専用端子を用いたが、本発明は上記実施例
に限らず、各種の変形実施が可能である。
３から出力するロウアドレス信号のうちのセルアレイブ
ロック選択用信号ＡｉＲ、／ＡｉＲはそれぞれ対応して
２個の二入力オアゲート８１、８２の各一方の入力とし
て入力し、この２個の二入力オアゲート８１、８２の各
他方の入力として前記制御信号入力ＢＩが入力する。そ
して、この２個の二入力オアゲート８１、８２の各出力
ＡｉＲａ、／ＡｉＲａがセルアレイブロック選択信号と
して用いられる。なお、上記実施例では２個のスクリー
ニングテスト専用端子を用いたが、本発明は上記実施例
に限らず、各種の変形実施が可能である。
【００７２】即ち、第２の専用端子２５を省略し、スク
リーニングテストモード設定回路は、第１の専用端子２
４の制御信号入力ＢＩがスクリーニングテストモードを
指定している状態を検出してＤＲＡＭをスクリーニング
テストモードに設定し、さらに、ＣＡＳ端子４およびＲ
ＡＳ端子３からの／ＣＡＳ信号入力および／ＲＡＳ信号
入力によりＣＢＲモードが指定された時を検出して読み
出し動作モードに設定するように構成してもよい。
リーニングテストモード設定回路は、第１の専用端子２
４の制御信号入力ＢＩがスクリーニングテストモードを
指定している状態を検出してＤＲＡＭをスクリーニング
テストモードに設定し、さらに、ＣＡＳ端子４およびＲ
ＡＳ端子３からの／ＣＡＳ信号入力および／ＲＡＳ信号
入力によりＣＢＲモードが指定された時を検出して読み
出し動作モードに設定するように構成してもよい。
【００７３】このような構成のＤＲＡＭも、スクリーニ
ングテストモードを設定する際にＣＡＳ端子４およびＲ
ＡＳ端子３を使う必要がある点を除いて、前記実施例の
ＤＲＡＭとほぼ同様の効果が得られる。
ングテストモードを設定する際にＣＡＳ端子４およびＲ
ＡＳ端子３を使う必要がある点を除いて、前記実施例の
ＤＲＡＭとほぼ同様の効果が得られる。
【００７４】
【発明の効果】上述したように本発明によれば、ＤＲＡ
Ｍのウェハー状態あるいはパッケージ状態でのスクリー
ニングの効率を一層向上させることができる。
Ｍのウェハー状態あるいはパッケージ状態でのスクリー
ニングの効率を一層向上させることができる。
【図１】本発明の第１実施例に係るＤＲＡＭを示すブロ
ック図。
ック図。
【図２】図１中の一部を取り出して示す回路図。
【図３】図１中のアドレススイッチ回路の１ビット分の
一例を示す回路図。
一例を示す回路図。
【図４】図１のＤＲＡＭに設けられたスクリーニングテ
ストモード設定回路の一例を示す回路図。
ストモード設定回路の一例を示す回路図。
【図５】図４のスクリーニングテストモード設定回路に
よるスクリーニングテストモード設定動作の一例を示す
タイミング波形図。
よるスクリーニングテストモード設定動作の一例を示す
タイミング波形図。
【図６】図４のスクリーニングテストモード設定回路に
よる書込み動作モード設定動作の一例を示すタイミング
波形図。
よる書込み動作モード設定動作の一例を示すタイミング
波形図。
【図７】図４のスクリーニングテストモード設定回路の
他の例を示す回路図。
他の例を示す回路図。
【図８】図７の回路による書込み動作モード設定動作の
一例を示すタイミング波形図。
一例を示すタイミング波形図。
【図９】図１のＤＲＡＭに設けられた入力データ発生回
路の一例を示す回路図。
路の一例を示す回路図。
【図１０】図１のＤＲＡＭに設けられた入力データ発生
回路の他の例を示す回路図。
回路の他の例を示す回路図。
【図１１】図１中の電源降圧回路およびこの回路による
降圧を停止するための制御回路の一例を示す回路図。
降圧を停止するための制御回路の一例を示す回路図。
【図１２】図１中の電源降圧回路およびこの回路による
降圧を停止するための制御回路の他の例を示す回路図。
降圧を停止するための制御回路の他の例を示す回路図。
【図１３】図１中の電源降圧回路およびこの回路による
降圧を停止するための制御回路のさらに他の例を示す回
路図。
降圧を停止するための制御回路のさらに他の例を示す回
路図。
【図１４】図１３の電源降圧回路による降圧を行う場合
における動作特性の一例を示す図。
における動作特性の一例を示す図。
【図１５】図１３の電源降圧回路による降圧を行わない
場合における動作特性の一例を示す図。
場合における動作特性の一例を示す図。
【図１６】図１中のワード線昇圧回路およびこの回路に
よる昇圧を停止するための制御回路の一例を示す回路
図。
よる昇圧を停止するための制御回路の一例を示す回路
図。
【図１７】図１のＤＲＡＭに設けられたセルアレイブロ
ック選択制御回路の一例を示す回路図。
ック選択制御回路の一例を示す回路図。
１…電源端子、２…接地端子、３…ＲＡＳ端子、４…Ｃ
ＡＳ端子、５…ＷＥ端子、６…データ入力端子、７…デ
ータ出力端子、８００〜８１１…アドレス端子、１２…
リフレッシュカウンタ、１３…ロウアドレスバッファ、
１４…ロウデコーダ、１５…メモリセルアレイ、１６…
センスアンプ、１７…カラムアドレスバッファ、１８…
カラムデコーダ、１９…入／出力ゲート、２０…データ
出力バッファ、２１…データ入力バッファ、２２…電源
降圧回路、２３…ワード線昇圧回路、２４…第１のスク
リーニングテスト専用端子、２５…第２のスクリーニン
グテスト専用端子、２６…アドレススイッチ回路、２７
…リフレッシュ制御回路、２９…カラム系回路、３０…
カラム系制御回路、３１…スクリーニングテストモード
設定回路の論理回路、３２…スクリーニングテストモー
ド設定回路の高電圧検出回路、３３…スクリーニングテ
ストモード設定回路の論理和回路。
ＡＳ端子、５…ＷＥ端子、６…データ入力端子、７…デ
ータ出力端子、８００〜８１１…アドレス端子、１２…
リフレッシュカウンタ、１３…ロウアドレスバッファ、
１４…ロウデコーダ、１５…メモリセルアレイ、１６…
センスアンプ、１７…カラムアドレスバッファ、１８…
カラムデコーダ、１９…入／出力ゲート、２０…データ
出力バッファ、２１…データ入力バッファ、２２…電源
降圧回路、２３…ワード線昇圧回路、２４…第１のスク
リーニングテスト専用端子、２５…第２のスクリーニン
グテスト専用端子、２６…アドレススイッチ回路、２７
…リフレッシュ制御回路、２９…カラム系回路、３０…
カラム系制御回路、３１…スクリーニングテストモード
設定回路の論理回路、３２…スクリーニングテストモー
ド設定回路の高電圧検出回路、３３…スクリーニングテ
ストモード設定回路の論理和回路。
Claims (10)
- 【請求項１】 ダイナミック型メモリセルがマトリクス
状に配列されたメモリセルアレイ、このメモリセルアレ
イに対するロウ系のアクセス制御に関連するロウ系回
路、上記メモリセルアレイに対するカラム系のアクセス
制御に関連するカラム系回路およびリフレッシュ用アド
レス信号を発生するためのリフレッシュカウンタを有
し、キャス・ビフォア・ラス（ＣＢＲ）モードの指定に
より上記リフレッシュカウンタの出力を用いて前記ダイ
ナミック型メモリセルのリフレッシュ動作を行うダイナ
ミックメモリ回路と、 このダイナミックメモリ回路の通常動作モードとスクリ
ーニングテストモードとを切換えるためのスクリーニン
グテストモード制御信号を外部から入力するための第１
のスクリーニングテスト専用端子と、 キャス・ビフォア・ラス（ＣＢＲ）モード指定信号を外
部から入力するための第２のスクリーニングテスト専用
端子と、 前記スクリーニングテストモード制御信号入力およびＣ
ＢＲモード指定信号入力が所定の状態になっている時を
検出し、この検出出力により前記ダイナミックメモリ回
路のロウ系回路、カラム系回路およびリフレッシュカウ
ンタを活性化させ、リフレッシュカウンタ出力を上記ロ
ウ系回路およびカラム系回路に供給するように制御する
ことにより、前記ダイナミックメモリ回路をスクリーニ
ングテストモードに設定制御するスクリーニングテスト
モード設定回路とを具備することを特徴とするダイナミ
ックメモリ装置。 - 【請求項２】 請求項１記載のダイナミックメモリ装置
において、 前記ダイナミックメモリ回路は、 高電位側の電源端子と、 低電位側の電源端子と、 外部からアドレス信号が入力する複数個のアドレス端子
と、 外部からカラムアドレスストローブ（ＣＡＳ）信号が入
力するＣＡＳ端子と、 外部からロウアドレスストローブ（ＲＡＳ）信号が入力
するＲＡＳ端子と、 外部から書込みイネーブル信号ＷＥが入力するＷＥ端子
と、 内部からの読み出しデータを外部に出力するデータ出力
端子と、 外部から書込みデータを入力するためのデータ入力端子
と、 ダイナミックメモリセルがマトリクス状に配列されたメ
モリセルアレイと、 このメモリセルアレイのロウ選択を行うロウデコーダ
と、 リフレッシュ用アドレス信号を発生するためのリフレッ
シュカウンタと、 前記アドレス端子から入力するローアドレス信号または
上記リフレッシュカウンタの出力が選択的に与えられる
ロウアドレスバッファと、 前記メモリセルアレイからの読み出し電位を検知するセ
ンスアンプと、 前記アドレス端子から入力するカラムアドレス信号が与
えられるカラムアドレスバッファと、 このカラムアドレスバッファから与えられるカラムアド
レス信号をデコードして前記メモリセルアレイのカラム
選択を行うカラムデコーダと、 このカラムデコーダの出力により選択制御されるカラム
との間でデータの入／出力を行う入／出力ゲートと、 この入／出力ゲートから読み出されたデータをバッファ
増幅して前記データ出力端子に出力するデータ出力バッ
ファと、 前記データ入力端子からの入力データをバッファ増幅
し、前記入／出力ゲートに供給するデータ入力バッファ
とを具備し、 前記スクリーニングテストモード設定回路は、 前記スクリーニングテストモード制御信号入力および前
記ＣＢＲモード指定信号入力が所定の状態になっている
時を検出した出力により、少なくとも前記ロウアドレス
バッファ、ロウデコーダ、メモリセルアレイ、センスア
ンプ、カラムデコーダ、カラムアドレスバッファ、入／
出力ゲートおよびリフレッシュカウンタを活性化させ、
リフレッシュカウンタ出力を上記ロウアドレスバッファ
およびカラムアドレスバッファに供給するように制御す
ることにより、スクリーニングテストモードに設定制御
することを特徴とするダイナミックメモリ装置。 - 【請求項３】 請求項２記載のダイナミックメモリ装置
において、 さらに、前記ロウアドレスバッファの出力側と前記複数
個のアドレス端子との間に設けられたアドレススイッチ
回路を有し、 前記スクリーニングテストモード設定回路は、スクリー
ニングテストモードの設定に際して上記アドレススイッ
チ回路をオン状態に制御することを特徴とするダイナミ
ックメモリ装置。 - 【請求項４】 ダイナミック型メモリセルがマトリクス
状に配列されたメモリセルアレイ、このメモリセルアレ
イに対するロウ系のアクセス制御に関連するロウ系回
路、上記メモリセルアレイに対するカラム系のアクセス
制御に関連するカラム系回路、リフレッシュ用アドレス
信号を発生するためのリフレッシュカウンタ、外部から
アドレス信号が入力する複数個のアドレス端子、このア
ドレス端子から入力するローアドレス信号または上記リ
フレッシュカウンタの出力が選択的に与えられるロウア
ドレスバッファおよび前記アドレス端子から入力するカ
ラムアドレス信号が与えられるカラムアドレスバッファ
を有し、キャス・ビフォア・ラス（ＣＢＲ）モードの指
定により上記リフレッシュカウンタの出力を用いて前記
ダイナミック型メモリセルのリフレッシュ動作を行うダ
イナミックメモリ回路と、 このダイナミックメモリ回路における前記ロウアドレス
バッファの出力側と前記複数個のアドレス端子との間に
設けられたアドレススイッチ回路と、 このダイナミックメモリ回路の通常動作モードとスクリ
ーニングテストモードとを切換えるためのスクリーニン
グテストモード制御信号を外部から入力するためのスク
リーニングテスト専用端子と、 前記スクリーニングテストモード制御信号入力がスクリ
ーニングテストモードを指定している状態でＣＡＳ信号
入力およびＲＡＳ信号入力によりＣＢＲモードが指定さ
れた時を検出し、この検出出力により前記ダイナミック
メモリ回路のロウ系回路、カラム系回路およびリフレッ
シュカウンタを活性化させ、リフレッシュカウンタ出力
を前記ロウアドレスバッファに供給するように制御する
と共に前記アドレススイッチ回路をオン状態に制御して
リフレッシュカウンタ出力を前記カラムアドレスバッフ
ァに供給するように制御することにより、前記ダイナミ
ックメモリ回路をスクリーニングテストモードに設定制
御するスクリーニングテストモード設定回路とを具備す
ることを特徴とするダイナミックメモリ装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
ダイナミックメモリ装置において、 前記スクリーニングテストモード設定回路は、 スクリーニングテストモード設定後に前記スクリーニン
グテストモード制御信号入力が通常動作時には使用しな
い電圧範囲の値を有するレベルとなった時を検出し、こ
の検出出力により前記ダイナミックメモリ回路を書込み
動作モードに設定制御することを特徴とするダイナミッ
クメモリ装置。 - 【請求項６】 請求項１乃至４のいずれか１項に記載の
ダイナミックメモリ装置において、 前記スクリーニングテストモード設定回路は、 スクリーニングテストモード設定後に前記スクリーニン
グテストモード制御信号入力のレベルが変化した時を検
出し、この検出出力により前記ダイナミックメモリ回路
を書込み動作モードに設定制御することを特徴とするダ
イナミックメモリ装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
ダイナミックメモリ装置において、 前記スクリーニングテストモード設定回路は、 前記書込み動作モードに設定制御している状態で、前記
リフレッシュカウンタの最上位ビット信号出力を前記ダ
イナミックメモリ回路の書込みデータとして取り込むよ
うに制御することを特徴とするダイナミックメモリ装
置。 - 【請求項８】 請求項乃至６のいずれか１項に記載のダ
イナミックメモリ装置において、 前記スクリーニングテストモード設定回路は、 前記書込み動作モードに設定制御している状態で、前記
入／出力ゲートから読み出されたデータを反転させて前
記ダイナミックメモリ回路の書込みデータとして取り込
むように制御することを特徴とするダイナミックメモリ
装置。 - 【請求項９】 請求項１乃至８のいずれか１項に記載の
ダイナミックメモリ装置において、 前記ダイナミックメモリ回路は、前記高電位側の電源端
子から入力する電源電圧を降圧して内部電源電圧を生成
する電源降圧回路をさらに有し、 前記スクリーニングテストモード設定回路は、スクリー
ニングテストモード設定時に上記電源降圧回路による降
圧を停止するように制御することを特徴とするダイナミ
ックメモリ装置。 - 【請求項１０】 請求項９記載のダイナミックメモリ装
置において、 前記ダイナミックメモリ回路は、内部電源電圧を昇圧し
て前記ロウデコーダのワード線駆動用電源電圧として供
給する昇圧回路をさらに有し、 前記スクリーニングテストモード設定回路は、スクリー
ニングテストモード設定時に上記昇圧回路による昇圧を
停止するように制御し、ワード線駆動用電源電圧を内部
電源電圧レベルに固定することを特徴とするダイナミッ
クメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230692A JP2977385B2 (ja) | 1992-08-31 | 1992-08-31 | ダイナミックメモリ装置 |
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| KR100206600B1 (ko) * | 1996-06-03 | 1999-07-01 | 김영환 | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 |
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Cited By (2)
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|---|---|---|---|---|
| KR100854497B1 (ko) * | 2006-07-10 | 2008-08-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
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