JPH08321199A

JPH08321199A - 半導体記憶装置

Info

Publication number: JPH08321199A
Application number: JP7123534A
Authority: JP
Inventors: Kiyohiro Furuya; 清広古谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-05-23
Filing date: 1995-05-23
Publication date: 1996-12-03

Abstract

(57)【要約】【目的】通常の動作モードと異なる動作モードが選択
されたことを確認することができる半導体記憶装置を提
供する。【構成】ＤＲＡＭに含まれる制御回路１は、制御信号
に従ってバーンイン試験モードを選択し、信号ＢＵＲＮ
ＩＮ，ＯＥＭを出力する。読出回路２には、信号ＢＵＲ
ＮＩＮ，ＯＥＭに従って、バーンイン試験モードのＣＢ
Ｒリフレッシュサイクルに「Ｌ」レベルの信号をデータ
信号入出力端子５３に出力する。したがって、データ信
号入出力端子５３のレベルを検出することにより、バー
ンイン試験モードが選択されたことを確認することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、複数の動作モードを有する半導体記憶装置に
関する。

【０００２】

【従来の技術】製造されたダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）の中には、潜在的な
故障箇所を持ち、使用開始後短期間のうちに故障を起こ
すもの（初期不良品）が含まれている。したがって、出
荷前に一定期間試験動作させ、潜在的な故障を含むＤＲ
ＡＭを破壊して取除く必要がある。この試験はバーンイ
ン試験と呼ばれており、短時間に初期不良品を破壊する
ことができるように、高温（１２０℃程度）、高電圧
（通常５Ｖで動作するものであれば７Ｖ程度）の条件で
行なわれる。

【０００３】ところで、ＤＲＡＭの高集積化に伴いトラ
ンジスタが微細化したためＤＲＡＭの動作電圧を下げる
必要が生じている。しかし、従来のＤＲＡＭとの互換性
を得る必要があるので、外部からＤＲＡＭに供給する外
部電源電圧Ｖｃｃ（たとえば５Ｖ）を変えることはでき
ない。そこで、外部電源電圧Ｖｃｃを降圧して内部電源
電圧Ｖ_CL（たとえば３Ｖ）を発生する内部降圧回路をオ
ンチップ化し、その内部電源電圧Ｖ_CLによってＤＲＡＭ
を動作させることが一般的になっている。

【０００４】また、ＤＲＡＭの高集積化に伴いメモリセ
ル１個当たりの面積が小さくなっている。メモリセル
は、トランジスタとキャパシタで構成されている。キャ
パシタの極板面積をＳ、キャパシタの誘電体膜の膜厚を
ｄとすると、キャパシタの静電容量はεＳ／ｄで与えら
れる。したがって、小さな極板面積Ｓで十分な静電容量
を得るためには、キャパシタの誘電体膜の膜厚ｄを小さ
くする必要がある。しかし、極板間の電位差をＶとする
と誘電体膜に印加される電界Ｅ＝Ｖ／ｄが大きくなり、
誘電体膜が劣化するという問題が生じる。そこで、キャ
パシタの共通電極の電位ＶｃｐをＶ_CL／２にすることに
より、キャパシタの他方の電極を記憶データに応じてＶ
_CLまたは０Ｖのいずれに充電した場合でも、キャパシタ
の極板間の電位差がＶ_CL／２になるようにすることが一
般的になっている。

【０００５】すなわち、仮にキャパシタの共通電極の電
位Ｖｃｐを０Ｖにした場合、キャパシタの他方の電極を
Ｖ_CLに充電すると極板間の電位差はＶ_CLになる。また、
キャパシタの共通電極の電位ＶｃｐをＶ_CLにした場合、
キャパシタの他方の電極を０Ｖに充電すると極板間の電
位差はＶ_CLになる。一方、キャパシタの共通電極の電位
ＶｃｐをＶ_CL／２にした場合、キャパシタの他方の電極
をＶ_CLと０Ｖのいずれに充電してもキャパシタの極板間
の電位差がＶ_CLになるので、誘電体膜に印加される電界
Ｅを小さくすることができ、誘電体膜の劣化を防止する
ことができる。

【０００６】しかし、そのままではバーンイン試験のた
めに外部電源電位Ｖｃｃを上昇させても内部電源電位Ｖ
_CLは変化せず、また、内部電源電位Ｖ_CLをΔＶだけ上昇
させてもキャパシタの電極間の電位差はΔＶ／２しか増
加しないため、短時間に潜在的な不良を含むＤＲＡＭを
破壊することができないという問題が生じる。そこで、
バーンイン試験時には、内部電源電位Ｖ_CLを外部電源電
位Ｖｃｃと同一にし、キャパシタの共通電極の電位Ｖｃ
ｐをＶ_CLすなわちＶｃｃにすることが一般的に行なわれ
ている。

【０００７】以下、従来のＤＲＡＭを図に基づいて詳細
に説明する。図１２は従来のＤＲＡＭの構成を示す一部
省略した回路ブロック図である。図１２を参照して、こ
のＤＲＡＭは、制御信号入力端子群５１、アドレス信号
入力端子群５２およびデータ信号入出力端子５３を備え
る。また、このＤＲＡＭは、制御回路５４、内部降圧回
路５５、Ｖｃｐ発生回路５６、書込回路５７、読出回路
５８、列デコーダ５９、行デコーダ６０およびメモリマ
ット６１を備える。

【０００８】制御回路５４は、制御信号入力端子群５１
を介して外部から与えられる制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＯＥ，／ＷＥに従って所定のモードを選択しＤＲ
ＡＭ全体を制御する。また、制御回路５４は、アドレス
信号入力端子群５２を介して外部から与えられるアドレ
ス信号Ａ０〜Ａ１２を列デコーダ５９および行デコーダ
６０に選択的に与える。

【０００９】図１３は、制御回路５４のうち、バーンイ
ン試験の実行時に信号ＢＵＲＮＩＮを出力するＢＵＲＮ
ＩＮ信号発生回路の構成を示す回路図である。図１３を
参照して、このＢＵＲＮＩＮ信号発生回路は、インバー
タ６２〜６７、ＮＯＲゲート６８、３入力のＮＡＮＤゲ
ート６９，７０、２入力のＮＡＮＤゲート７１，７２、
ＰチャネルＭＯＳトランジスタ７３〜７５および抵抗素
子７６を含む。インバータ６２〜６４は、遅延回路７７
を構成する。ＮＡＮＤゲート７１，７２は、フリップフ
ロップ７８を構成する。

【００１０】信号／ＲＡＳは、ＮＯＲゲート６８の一方
入力ノードに直接入力されるとともに、遅延回路７７を
介してＮＯＲゲート６８の他方入力ノードに入力され
る。ＮＯＲゲート６８の出力φ６８は、ＮＡＮＤゲート
６９，７０の各々に入力される。信号／ＷＥは、インバ
ータ６５を介してＮＡＮＤゲート６９に入力されるとと
もに、ＮＡＮＤゲート７０に直接入力される。信号／Ｃ
ＡＳは、インバータ６６を介してＮＡＮＤゲート６９，
７０の各々に入力される。

【００１１】ＰチャネルＭＯＳトランジスタ７３〜７５
および抵抗素子７６は、アドレス信号Ａ０が入力される
アドレス信号入力端子５２ａと接地電位Ｖｓｓのライン
（以下、接地ラインと称す）３４の間に直列接続され
る。ＰチャネルＭＯＳトランジスタ７３〜７５の各々の
バックゲートは各々のソースに接続される。Ｐチャネル
ＭＯＳトランジスタ７３，７４の各々のゲートは各々の
ドレインに接続される。ＰチャネルＭＯＳトランジスタ
７５のゲートは外部電源電位Ｖｃｃのライン（以下、外
部電源ラインと称す）３１に接続される。ＰチャネルＭ
ＯＳトランジスタ７５と抵抗素子７６の接続ノードに現
われる信号φ７５はＮＡＮＤゲート６９，７０の各々に
入力される。

【００１２】フリップフロップ７８は、ＮＡＮＤゲート
６９の出力φ６９によってセットされ、ＮＡＮＤゲート
７０の出力φ７０によってリセットされる。フリップフ
ロップ７８の反転出力がインバータ６９で反転されて信
号ＢＵＲＮＩＮとなる。信号ＢＵＲＮＩＮは、内部降圧
回路５５およびＶｃｐ発生回路５６に入力される。

【００１３】次に、図１３で示したＢＵＲＮＩＮ信号発
生回路の動作を図１８のタイムチャートを用いて説明す
る。まず、時刻ｔ₁から始まるサイクル１でバーンイン
試験モードの開始が設定される。バーンイン試験モード
の開始は、時刻ｔ₁で信号／ＲＡＳが「Ｌ」レベルに変
化する前に信号／ＣＡＳ，／ＷＥを「Ｌ」レベル、アド
レス信号Ａ０のレベルをＶｃｃ＋３Ｖｔｈ以上にするこ
とによって設定される。ここでＶｔｈはＰチャネルＭＯ
Ｓトランジスタ７３〜７５の各々のしきい値電圧であ
る。

【００１４】時刻ｔ₁に信号／ＲＡＳが「Ｌ」レベルに
変化したとき、ＮＯＲゲート６８の出力φ６８が遅延回
路７７の遅延時間だけ「Ｈ」レベルとなる。アドレス信
号Ａ０のレベルがＶｃｃ＋３Ｖｔｈ以上になっているの
で、ＰチャネルＭＯＳトランジスタ７３〜７５が導通し
て信号φ７５が「Ｈ」レベルとなる。また、信号／ＣＡ
Ｓ，／ＷＥがともに「Ｌ」レベルになっているので、Ｎ
ＡＮＤゲート６９の出力φ６９が一定期間だけ「Ｌ」レ
ベルとなる。これにより、フリップフロップ７８がセッ
トされ信号ＢＵＲＮＩＮが「Ｈ」レベルとなる。

【００１５】また、時刻ｔ₇から始まるサイクル５でバ
ーンイン試験モードの終了が設定される。バーンイン試
験モードの終了は、時刻ｔ₇で信号／ＲＡＳが「Ｌ」レ
ベルに変化する前に信号／ＣＡＳを「Ｌ」レベル、信号
／ＷＥを「Ｈ」レベル、アドレス信号Ａ０のレベルをＶ
ｃｃ＋３Ｖｔｈ以上にすることによって設定される。

【００１６】ＮＯＲゲート６８の出力φ６８は、上述し
たように、信号／ＲＡＳが「Ｌ」レベルに変化したとき
一定期間だけ「Ｈ」レベルとなる。また、アドレス信号
Ａ０のレベルがＶｃｃ＋３Ｖｔｈ以上なので、信号φ７
５が「Ｈ」レベルとなる。また、信号／ＣＡＳが「Ｌ」
レベルで信号／ＷＥが「Ｈ」レベルなのでＮＡＮＤゲー
ト７０の出力φ７０が一定期間だけ「Ｌ」レベルにな
る。これにより、フリップフロップ７８がリセットされ
信号ＢＵＲＮＩＮが「Ｌ」レベルとなる。

【００１７】図１４は、制御回路５４のうち、読出回路
５８を制御するための信号ＯＥＭを出力するＯＥＭ信号
発生回路を示す回路図である。図１４を参照して、この
ＯＥＭ信号発生回路は、インバータ８１〜８４、ＮＡＮ
Ｄゲート８５〜９３およびＮＯＲゲート７４，９５を含
む。ＮＡＮＤゲート８６と８７、８９と９０、９２と９
３は、それぞれフリップフロップ９６，９７，９８を構
成する。

【００１８】信号／ＲＡＳは、ＮＡＮＤゲート８５の一
方入力ノードおよびインバータ８３の各々に入力され
る。信号／ＣＡＳは、インバータ８１を介してＮＡＮＤ
ゲート８５の他方入力ノードに入力されるとともに、Ｎ
ＯＲゲート９４，９５およびＮＡＮＤゲート８８の各々
の一方入力ノードに入力される。信号／ＷＥは、ＮＯＲ
ゲート９４の他方入力ノードに入力されるとともに、イ
ンバータ８２を介してＮＡＮＤゲート８８の他方入力ノ
ードに入力される。信号／ＯＥは、ＮＯＲゲート９５の
他方入力ノードに入力される。

【００１９】フリップフロップ９６は、ＮＡＮＤゲート
８５の出力によってセットされ、インバータ８１の出力
によってリセットされる。フリップフロップ９７は、Ｎ
ＯＲゲート９４の出力によってセットされ、ＮＡＮＤゲ
ート８８の出力によってリセットされる。

【００２０】３入力のＮＡＮＤゲート９１は、フリップ
フロップ９６の反転出力／ＣＢＲと、フリップフロップ
９７の出力／ＥＷと、インバータ８３の出力とを受け
る。フリップフロップ９８は、ＮＡＮＤゲート９１の出
力によってセットされ、ＮＯＲゲート９５の出力によっ
てリセットされる。フリップフロップ９８の反転出力は
インバータ８４によって反転されて信号ＯＥＭとなる。
信号ＯＥＭは読出回路５８に入力される。

【００２１】次に、図１４のＯＥＭ信号発生回路の動作
について説明する。信号／ＲＡＳが信号／ＣＡＳよりも
先に「Ｌ」レベルとなった場合、信号／ＣＢＲが「Ｈ」
レベルとなるため、信号／ＣＡＳと信号／ＯＥの両方が
「Ｌ」レベルになると信号ＯＥＭが「Ｈ」レベルとな
る。これに対して、信号／ＣＡＳが信号／ＲＡＳよりも
先に「Ｌ」レベルになった場合、信号／ＣＢＲが「Ｌ」
レベルとなるので、信号／ＣＡＳと信号／ＲＡＳの両方
が「Ｌ」レベルになっても信号ＯＥＭは「Ｌ」レベルの
ままである。

【００２２】したがって、図１８のタイムチャートで
は、データの読出が実行されるリードサイクル３，４で
のみ信号ＯＥＭが「Ｈ」レベルとなり、バーンイン試験
モードの開始および終了が設定されるサイクル１，５や
ＣＢＲリフレッシュが実行されるリフレッシュサイクル
２では信号ＯＥＭは「Ｌ」レベルとなる。なお、信号／
ＥＷは、信号／ＣＡＳ，／ＷＥがともに「Ｌ」レベルに
なったときのみ「Ｌ」レベルとなる。

【００２３】図１５は、内部降圧回路５５の構成を示す
回路図である。内部降圧回路５５は、ＰチャネルＭＯＳ
トランジスタ１００〜１０２、ＮチャネルＭＯＳトラン
ジスタ１０３〜１０６およびインバータ１０７を含む。

【００２４】ＭＯＳトランジスタ１００と１０３、１０
１と１０４は、それぞれ外部電源ライン３１とノードＮ
１０５の間に直列接続される。ＭＯＳトランジスタ１０
０，１０１のゲートは、ともにＭＯＳトランジスタ１０
１のドレインに接続される。ＭＯＳトランジスタ１０３
のゲートには基準電位Ｖｒｅｆが与えられ、ＭＯＳトラ
ンジスタ１０４のゲートは内部電源電位Ｖ_CLのライン
（以下、内部電源ラインと称す）３２に接続される。Ｎ
チャネルＭＯＳトランジスタ１０５は、ノードＮ１０５
と接地ライン３４の間に接続され、そのゲートはインバ
ータ１０７を介して信号ＢＵＲＮＩＮを受ける。すなわ
ち、ＭＯＳトランジスタ１００，１０１，１０３，１０
４は、信号ＢＵＲＮＩＮが「Ｌ」レベルであるときに活
性化されるカレントミラー型差動アンプ１０８を構成す
る。ＭＯＳトランジスタ１００のドレインが差動アンプ
１０８の出力ノードＮ１００となる。

【００２５】ＰチャネルＭＯＳトランジスタ１０２は、
外部電源ライン３１と内部電源ライン３２の間に接続さ
れ、そのゲートは差動アンプ１０８の出力ノードＮ１０
０に接続される。ＮチャネルＭＯＳトランジスタ１０６
は、差動アンプ１０８の出力ノードＮ１００と接地ライ
ン３４の間に接続され、そのゲートは信号ＢＵＲＮＩＮ
を受ける。

【００２６】次に、図１５で示した内部降圧回路５５の
動作について説明する。通常の動作モードでは信号ＢＵ
ＲＮＩＮが「Ｌ」レベルであるので、ＭＯＳトランジス
タ１０５は導通し、ＭＯＳトランジスタ１０６は非導通
となり、差動アンプ１０８が活性化される。内部電源電
位Ｖ_CLが基準電位Ｖｒｅｆよりも低くなると、差動アン
プ１０８の出力ノードＮ１００が「Ｌ」レベルとなって
ＭＯＳトランジスタ１０２が導通し、内部電源電位Ｖ_CL
を上昇させる。したがって、内部電源電位Ｖ_CLは、基準
電位Ｖｒｅｆと同一に保たれる。

【００２７】これに対して、バーンイン試験モードでは
信号ＢＵＲＮＩＮが「Ｈ」レベルとなるので、ＭＯＳト
ランジスタ１０５は非導通になりＭＯＳトランジスタ１
０６が導通して差動アンプ１０８の出力ノードＮ１００
が「Ｌ」レベルに固定される。これにより、ＭＯＳトラ
ンジスタ１０２が導通し、内部電源電位Ｖ_CLは外部電源
電位Ｖｃｃと同一になる。

【００２８】図１６は、Ｖｃｐ発生回路５６の構成を示
す回路図である。図１６を参照して、Ｖｃｐ発生回路５
６は、ＰチャネルＭＯＳトランジスタ１１１〜１１５、
ＮチャネルＭＯＳトランジスタ１１６〜１１９、インバ
ータ１２０、抵抗素子１２１〜１２４を含む。

【００２９】抵抗素子１２１、ＭＯＳトランジスタ１１
１，１１２および抵抗素子１２２と、抵抗素子１２３、
ＭＯＳトランジスタ１１６，１１７および抵抗素子１２
４と、ＭＯＳトランジスタ１１９，１１５とは、それぞ
れ内部電源ライン３２と接地ライン３４の間に直列接続
される。ＭＯＳトランジスタ１１１，１１２，１１６，
１１７の各々のゲートは、各々のドレインすなわちノー
ドＮ１１１，Ｎ１１２，Ｎ１１６，Ｎ１１７の各々に接
続される。ＭＯＳトランジスタ１１９のゲートはノード
Ｎ１１６に接続され、ＭＯＳトランジスタ１１５のゲー
トはＭＯＳトランジスタ１１８を介してノードＮ１１２
に接続される。ＭＯＳトランジスタ１１９，１１５の各
々のソースは、ともにセルプレート電位Ｖｃｐのライン
（以下、Ｖｃｐラインと称す）３３に接続される。ＭＯ
Ｓトランジスタ１１３は、内部電源ライン３２とＭＯＳ
トランジスタ１１５のゲートとの間に接続される。ＭＯ
Ｓトランジスタ１１４は、内部電源ライン３２とＶｃｐ
ライン３３の間に接続される。信号ＢＵＲＮＩＮは、イ
ンバータ１２０を介してＭＯＳトランジスタ１１３，１
１４，１１８の各々のゲートに入力される。

【００３０】次に、図１６で示したＶｃｐ発生回路５６
の動作について説明する。通常の動作モードでは信号Ｂ
ＵＲＮＩＮが「Ｌ」レベルであるので、ＭＯＳトランジ
スタ１１８が導通しＭＯＳトランジスタ１１３，１１４
が非導通になり、Ｖｃｐ発生回路５６は活性化される。
抵抗素子１２１〜１２４の各々は同一の抵抗値を有し、
ＭＯＳトランジスタ１１１，１１２の各々は同一のしき
い値電圧Ｖｔｈｐを有し、ＭＯＳトランジスタ１１６，
１１７の各々は同一のしきい値電圧Ｖｔｈｎを有するの
で、ノードＮ１１１，Ｎ１１７の各々の電位は、ともに
Ｖ_CL／２となる。また、ノードＮ１１２，Ｎ１１６の電
位は、それぞれＶ_CL／２−Ｖｔｈｐ，Ｖ _CL／２＋Ｖｔｈ
ｎとなる。したがって、セルプレート電位ＶｃｐがＶ_CL
／２よりも低くなるとＭＯＳトランジスタ１１９のゲー
ト−ソース間電圧がＶｔｈｎよりも大きくなってＭＯＳ
トランジスタ１１９が導通し、セルプレート電位Ｖｃｐ
が上昇する。また、セルプレート電位ＶｃｐがＶ_CL／２
よりも高くなるとＭＯＳトランジスタ１１５のゲート−
ソース間電圧が−Ｖｔｈｐよりも負になってＭＯＳトラ
ンジスタ１１５が導通し、セルプレート電位Ｖｃｐが下
降する。したがって、セルプレート電位ＶｃｐはＶ_CL／
２に保たれる。

【００３１】これに対して、バーンイン試験モードでは
信号ＢＵＲＮＩＮが「Ｈ」レベルとなるので、ＭＯＳト
ランジスタ１１３が導通しＭＯＳトランジスタ１１８が
非導通になってＭＯＳトランジスタ１１５のゲートは内
部電源電位Ｖ_CLに充電されＭＯＳトランジスタ１１５が
非導通となる。また、ＭＯＳトランジスタ１１４が導通
しセルプレート電位Ｖｃｐは内部電源電位Ｖ_CLとなる。

【００３２】図２の書込回路５７は、データ信号入出力
端子５３を介して外部から与えられたデータ信号を取込
み、取込んだデータを信号入出力線対Ｉ／Ｏ，／Ｉ／Ｏ
を介して選択されたメモリセルＭＣに書込む。

【００３３】図１７は、読出回路５８の構成を示す回路
図である。図１７を参照して、読出回路５８は、差動ア
ンプ１３１、ＮＡＮＤゲート１３２，１３３、インバー
タ１３４〜１３６およびＮチャネルＭＯＳトランジスタ
１３７，１３８を含む。

【００３４】差動アンプ１３１の非反転入力ノードおよ
び反転入力ノードは、それぞれ信号入出力線Ｉ／Ｏ，／
Ｉ／Ｏに接続される。差動アンプ１３１の出力は、ＮＡ
ＮＤゲート１３２の一方入力ノードに直接入力されると
ともに、インバータ１３４を介してＮＡＮＤゲート１３
３の一方入力ノードに入力される。ＮＡＮＤゲート１３
２，１３３の他方入力ノードは、ともに信号ＯＥＭを受
ける。ＮチャネルＭＯＳトランジスタ１３７は、外部電
源ライン３１とデータ信号入出力端子５３の間に接続さ
れ、そのゲートはインバータ１３５を介してＮＡＮＤゲ
ート１３２の出力を受ける。ＮチャネルＭＯＳトランジ
スタ１３８は、データ信号入出力端子５３と接地ライン
３４の間に接続され、そのゲートはインバータ１３６を
介してＮＡＮＤゲート１３３の出力を受ける。

【００３５】次に、図１７で示した読出回路５８の動作
について説明する。信号ＯＥＭが「Ｈ」レベルであると
き読出回路５８が活性化される。差動アンプ１３１は、
信号入出力線Ｉ／Ｏの電位が信号入出力線／Ｉ／Ｏの電
位よりも高いか低いかに応じて「Ｈ」レベルまたは
「Ｌ」レベルを出力する。差動アンプ１３１の出力が
「Ｈ」レベルであるときはインバータ１３５，１３６
は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルを出力す
る。したがって、ＭＯＳトランジスタ１３７は導通しＭ
ＯＳトランジスタ１３８は非導通となり、データ信号入
出力端子５３は「Ｈ」レベルとなる。また、差動アンプ
１３１の出力が「Ｌ」レベルであるときはインバータ１
３５，１３６は、それぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルを出力する。したがって、ＭＯＳトランジスタ１３
７が非導通となりＭＯＳトランジスタ１３８が導通し、
データ信号入出力端子５３は「Ｌ」レベルとなる。

【００３６】これに対して、信号ＯＥＭが「Ｌ」レベル
のときはインバータ１３５，１３６の出力がともに
「Ｌ」レベルに固定され、ＭＯＳトランジスタ１３７，
１３８がともに非導通となってデータ信号入出力端子５
３が「Ｈｉ−Ｚ」となる。したがって図１８のタイムチ
ャートでは、リードサイクル３，４でのみ「Ｈ」レベル
または「Ｌ」レベルの読出データがデータ信号入出力端
子５３から出力され、その他のサイクルではデータ信号
入出力端子５３は「Ｈｉ−Ｚ」となる。

【００３７】図１２のメモリマット６１は、行列状に配
列された複数（図では簡単化のため２つのみが示されて
いる）のメモリセルＭＣと、各行に対応して設けられた
ワード線ＷＬと、各列に対応して設けられたビット線対
ＢＬ，／ＢＬ、センスアンプＳＡおよび列選択ゲートＣ
ＳＧとを含む。各メモリセルＭＣは、選択用のＮチャネ
ルＭＯＳトランジスタＱと、情報記憶用のキャパシタＣ
とを含む。ＭＯＳトランジスタＱおよびキャパシタＣ
は、対応の列のビット線対ＢＬ，／ＢＬの一方とＶｃｐ
ライン３３の間に直列接続される。ＭＯＳトランジスタ
Ｑのゲートは対応の行のワード線ＷＬに接続される。セ
ンスアンプＳＡは、ビット線対ＢＬ，／ＢＬ間に現われ
る微小電位差を増幅する。列選択ゲートＣＳＧは、ビッ
ト線対ＢＬ，／ＢＬと信号入出力線対Ｉ／Ｏ，／Ｉ／Ｏ
の間に接続された２つのＮチャネルＭＯＳトランジスタ
を含む。

【００３８】列デコーダ５９は、制御回路５４から与え
られたアドレス信号Ａ０〜Ａ１２に従って、メモリマッ
ト６１のうちの１つの列を選択し、その列の列選択ゲー
トＣＳＧを導通させる。

【００３９】行デコーダ６０は、制御回路５４から与え
られたアドレス信号Ａ０〜Ａ１２に従って、メモリマッ
ト６１のうちの１つの行を選択し、その行のワード線Ｗ
Ｌを「Ｈ」レベルにしてその行のメモリセルＭＣを活性
化させる。

【００４０】次に、図１８のタイムチャートに従って、
図１２〜図１７で示したＤＲＡＭのバーンイン試験モー
ドについて説明する。図１８を参照して、時刻ｔ₂でバ
ーンイン試験モードの開始が設定され、内部電源電位Ｖ
_CLがＶｃｃ／２からＶｃｃとなり、セルプレート電位Ｖ
ｃｐがＶｃｃ／４からＶｃｃとなって、潜在的な欠陥を
含むＤＲＡＭを短時間で破壊できるようになる。

【００４１】時刻ｔ₂でＣＢＲリフレッシュが設定さ
れ、サイクル２でメモリセルＭＣのデータのリフレッシ
ュが行なわれる。

【００４２】時刻ｔ₃，ｔ₅でデータの読出が設定さ
れ、サイクル３，４でメモリセルＭＣのデータの読出が
行なわれる。図１８では、サイクル２でリフレッシュ、
サイクル３，４でデータの読出を行なっている例を示し
ているが、実際にはサイクル２〜４が数時間にわたって
繰返して実行され潜在的な不良品が破壊される。

【００４３】時刻ｔ₇でバーンイン試験モードの終了が
設定され、内部電源電位Ｖ_CLがＶｃｃからＶｃｃ／２と
なり、セルプレート電位ＶｃｐがＶｃｃからＶｃｃ／４
となって、通常の動作が可能となる。

【００４４】また、図１９は、図１２〜図１７で示した
ＤＲＡＭのアーリーライトサイクルを含むバーンイン試
験モードを示すタイムチャートである。アーリーライト
サイクル１は、信号／ＲＡＳ，／ＷＥ，／ＣＡＳがこの
順で「Ｌ」レベルとなることによって設定される。アー
リーライトサイクル１において信号／ＣＡＳの立下がり
時に列アドレスとともに入力データが取込まれる。サイ
クル２では、データ信号入出力端子５３は「Ｈｉ−Ｚ」
に保たれる。

【００４５】また、図２０は従来の他のＤＲＡＭの構成
を示す一部省略した回路ブロック図、図２１はそのアー
リーライトサイクルを含むバーンイン試験モードを示す
タイムチャートである。このＤＲＡＭが図１２〜図１７
で示したＤＲＡＭと異なる点は、データ信号入力端子１
４１とデータ信号出力端子１４２が別々に設けられてい
る点である。このＤＲＡＭでは、アーリーライトサイク
ルでは、データ信号出力端子１４２は「Ｈｉ−Ｚ」とな
っている。

【００４６】

【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されていたが、バーンイン試験時に図１３
で示したＢＵＲＮＩＮ信号発生回路が誤動作した場合、
内部電源電位Ｖ_CLはＶｃｃ／２のままであり、セルプレ
ート電位ＶｃｐはＶｃｃ／４のままなので、潜在的な欠
陥があった場合でもバーンイン試験期間中では初期不良
が起こらず正常品として出荷される恐れがあった。

【００４７】それゆえに、この発明の主たる目的は、通
常の動作モードと異なる動作モードが選択されたことを
確認することができる半導体記憶装置を提供することで
ある。

【００４８】

【課題を解決するための手段】この発明の半導体記憶装
置は、複数の動作モードを有する半導体記憶装置であっ
て、外部から与えられる制御信号に従って、前記複数の
動作モードのうちのいずれかの動作モードを選択し、該
選択した動作モードの実行を指示するための内部制御信
号を出力する制御手段、前記制御手段から出力された内
部制御信号に従って、前記制御手段によって選択された
動作モードを実行するモード実行手段、および前記制御
手段から出力された内部制御信号に従って、前記制御手
段によって通常の動作モード以外の動作モードが選択さ
れたことを示すためのモード検出信号を出力するモード
検出手段を備えたことを特徴としている。

【００４９】また、前記モード検出手段は、前記通常の
動作モード以外の動作モードの種類に応じて異なるモー
ド検出信号を出力することとしてもよい。

【００５０】また、前記通常の動作モード以外の動作モ
ードは、通常の動作モードよりも高い電源電圧でデータ
の書込を行なうバーンイン試験モードであることとして
もよい。

【００５１】また、さらに、データ信号を入出力するた
めのデータ信号入出力端子を備え、前記バーンイン試験
モードは、データのリフレッシュを行なうリフレッシュ
サイクルとデータの読出を行なうリードサイクルとを少
なくとも含み、前記モード検出手段は、前記リフレッシ
ュサイクルに前記モード検出信号を前記データ信号入出
力端子に出力することとしてもよい。

【００５２】また、さらに、データ信号を入出力するた
めのデータ信号入出力端子を備え、前記バーンイン試験
モードは、前記データ信号入出力端子を介して外部から
与えられたデータ信号を取込むアーリーライトサイクル
を少なくとも含み、前記モード検出手段は、前記アーリ
ーライトサイクル以外のサイクルに前記モード検出信号
を前記データ信号入出力端子に出力することとしてもよ
い。

【００５３】また、さらに、データ信号を入力するため
のデータ信号入力端子、およびデータ信号を出力するた
めのデータ信号出力端子を備え、前記バーンイン試験モ
ードは、前記データ信号入力端子を介して外部から与え
られたデータ信号を取込むアーリーライトサイクルを少
なくとも含み、前記モード検出手段は、前記アーリーラ
イトサイクルにおいて前記モード検出信号を前記データ
信号出力端子に出力することとしてもよい。

【００５４】また、さらに、アドレス信号を入力するた
めのアドレス信号入力端子を備え、前記モード検出手段
は、前記モード検出信号を前記アドレス信号入力端子に
出力することとしてもよい。

【００５５】

【作用】この発明の半導体記憶装置にあっては、モード
検出手段が、制御手段によって通常の動作モード以外の
動作モードが選択されたことを示すためのモード検出信
号を出力する。したがって、そのモード検出信号を検知
することにより、通常の動作モード以外の動作モードが
選択されたことを確認することができる。

【００５６】また、モード検出手段は、通常の動作モー
ド以外の動作モードの種類に応じて異なるモード検出信
号を出力することとすれば、通常の動作モード以外の動
作モードの種類を確認することができる。

【００５７】また、通常の動作モード以外の動作モード
はバーンイン試験モードであることとすれば、バーンイ
ン試験モードが選択されたことを確認することができ
る。したがって、バーンイン試験の失敗により初期不良
品が出荷されるのを防止することができる。

【００５８】また、モード検出手段は、バーンイン試験
のリフレッシュサイクルにモード検出信号をデータ信号
入出力端子に出力することとすれば、モード検出手段を
容易に構成できる。

【００５９】また、モード検出手段は、バーンイン試験
のアーリーライトサイクル以外のサイクルにモード検出
信号をデータ信号入出力端子に出力することとすれば、
モード検出手段を容易に構成できる。

【００６０】また、モード検出手段は、バーンイン試験
のアーリーライトサイクルにおいてモード検出信号をデ
ータ出力端子に出力することとすれば、モード検出手段
を容易に構成できる。

【００６１】また、モード検出手段は、モード検出信号
をアドレス信号入力端子に出力することとすれば、デー
タの入出力に関係なくモード検出信号を出力することが
できる。

【００６２】

【実施例】

［実施例１］図１は、この発明の実施例１によるＤＲＡ
Ｍの構成を示す一部省略した回路ブロック図である。図
１を参照して、このＤＲＡＭが図１２で示したＤＲＡＭ
と異なる点は、制御回路５４および読出回路５８がそれ
ぞれ新たな制御回路１および読出回路２で置換され、制
御回路１から出力される信号ＢＵＲＮＩＮが読出回路２
にも入力される点である。

【００６３】図２は、制御回路１のうち、信号ＯＥＭを
出力するためのＯＥＭ信号発生回路の構成を示す回路図
である。このＯＥＭ信号発生回路が図１４で示したＯＥ
Ｍ信号発生回路と異なる点は、ＮＯＲゲート９４の代わ
りにＮＡＮＤゲート５が設けられている点と、ＮＯＲゲ
ート３およびインバータ４が新たに設けられている点で
ある。ＮＯＲゲート３は、信号ＢＵＲＮＩＮと信号／Ｃ
ＢＲとを受ける。ＮＯＲゲート３の出力は、インバータ
４を介してＮＡＮＤゲート９１に入力される。

【００６４】図３は、読出回路２の構成を示す回路図で
ある。この読出回路２が図１７で示した読出回路５８と
異なる点は、インバータ６，７、ＮＡＮＤゲート８、ト
ランスファゲート９およびＮチャネルＭＯＳトランジス
タ１０が新たに設けられている点である。トランスファ
ゲート９は、ＮＡＮＤゲート１３２の一方入力ノードと
インバータ１３４の入力ノードの接続ノードＮ１０と、
差動アンプ１３１の出力ノードとの間に接続される。Ｎ
チャネルＭＯＳトランジスタ１０は、ノードＮ１０と接
地ライン３４の間に接続される。信号／ＣＢＲはインバ
ータ６に入力される。ＮＡＮＤゲート８は、信号ＢＵＲ
ＮＩＮと、インバータ６の出力とを受ける。ＮＡＮＤゲ
ート８の出力は、トランスファゲート９のＮチャネルＭ
ＯＳトランジスタ側のゲート９ａに直接入力されるとと
もに、インバータ７を介してトランスファゲート９のＰ
チャネルＭＯＳトランジスタ側のゲート９ｂおよびＮチ
ャネルＭＯＳトランジスタ１０のゲートに入力される。

【００６５】図４は、図１〜図３で示したＤＲＡＭのバ
ーンイン試験モードを示すタイムチャートである。図４
を参照して、サイクル１はバーンイン試験モードの開始
を設定するサイクルであり、従来と同様に信号ＢＵＲＮ
ＩＮが「Ｈ」レベルとなり、内部電源電位Ｖ_CLがＶｃｃ
となりセルプレート電位ＶｃｐがＶｃｃとなる。次のサ
イクルからＤＲＡＭ動作が実行され、潜在的な欠陥を持
つＤＲＡＭチップが破壊される。

【００６６】サイクル２はＣＢＲリフレッシュサイクル
であり、従来のＤＲＡＭではデータ信号入出力端子５３
は「Ｈｉ−Ｚ」となったが、この実施例のＤＲＡＭでは
データ信号入出力端子５３が「Ｌ」レベルとなる。した
がって、データ信号入出力端子５３が「Ｌ」レベルにな
っていることをテスタで確認すれば、図１３で示したＢ
ＵＲＮＩＮ信号発生回路が正常動作してバーンイン試験
モードになったことを確認することができる。

【００６７】この動作について説明する。図２のＯＥＭ
信号発生回路において、ＣＢＲリフレッシュサイクル２
で信号／ＲＡＳが「Ｌ」レベルになってから信号／ＣＡ
Ｓが「Ｈ」レベルになるまで、図１４のＯＥＭ信号発生
回路と同様、信号／ＣＢＲは「Ｌ」レベルとなる。しか
し、このとき信号ＢＵＲＮＩＮが「Ｈ」レベルなので、
ＮＡＮＤゲート９１の出力は「Ｌ」レベルとなる。した
がって、信号／ＣＡＳと／ＯＥがともに「Ｌ」レベルで
ある期間にフリップフロップ９８がセットされ、信号Ｏ
ＥＭが「Ｈ」レベルとなる。

【００６８】また、図３の読出回路２において、信号Ｂ
ＵＲＮＩＮが「Ｈ」レベルで信号／ＣＢＲが「Ｌ」レベ
ルなので、ＮＡＮＤゲート８の出力が「Ｌ」レベルとな
りトランスファゲート９が非導通となりＭＯＳトランジ
スタ１０が導通しノードＮ１０が「Ｌ」レベルとなる。
したがって、信号ＯＥＭが「Ｈ」レベルである期間にＭ
ＯＳトランジスタ１３７が非導通となりＭＯＳトランジ
スタ１３８が導通して、データ信号入出力端子５３が
「Ｌ」レベルとなる。

【００６９】この実施例においては、バーンイン試験モ
ードのＣＢＲリフレッシュサイクル２にデータ信号入出
力端子５３が「Ｌ」レベルになるようにしたので、デー
タ信号入出力端子５３のレベルをテスタで検出すること
によりバーンイン試験モードが設定されたことを確認す
ることができる。したがって、バーンイン試験モードで
図１３のＢＵＲＮＩＮ信号発生回路の動作不良により高
電圧が印加されなかったＤＲＡＭチップを検出すること
ができ、初期不良品が出荷されるのを防止することがで
きる。

【００７０】また、この実施例では、バーンイン試験モ
ードのとき、ＣＢＲリフレッシュサイクル２で信号／Ｃ
ＡＳが「Ｌ」レベルとなった期間にデータ信号入出力端
子５３に「Ｌ」レベルを出力することによって、バーン
イン試験モードに入ったことを検出している。したがっ
て、複数個のＤＲＡＭチップのデータ信号入出力端子５
３をテスタに並列に接続しておき、バーンイン試験モー
ドのときに信号／ＣＢＲをチップごとに順次「Ｌ」レベ
ルにすれば、１つのテスタで複数個のチップを効率よく
チェックすることができる。

【００７１】なお、この実施例では、バーンイン試験モ
ードのＣＢＲリフレッシュサイクル２にデータ信号入出
力端子５３を「Ｌ」レベルにしたがデータ信号入出力端
子５３を「Ｈ」レベルにしてもよい。

【００７２】また、この実施例では、内部降圧回路５５
およびＶｃｐ発生回路５６の出力を変化させるモードに
入るとＣＢＲリフレッシュサイクル２においてデータ信
号入出力端子５３に「Ｌ」レベルを出力する場合につい
て説明したが、他の内部電源電位ＶｐｐやＶｂｂを変化
させるモードに入ったときＣＢＲリフレッシュサイクル
２においてデータ信号入出力端子５３に「Ｈ」レベルを
出力するようにしてもよい。

【００７３】［実施例２］図１９で示したバーンイン試
験モードでは、アーリーライトサイクル１でデータ信号
入出力端子５３にデータ信号が入力されるが、サイクル
２ではデータ信号入出力端子５３は「Ｈｉ−Ｚ」になっ
ている。そこで、サイクル２でデータ信号入出力端子５
３が「Ｌ」レベルになるようにして、バーンイン試験モ
ードに設定されたことを確認できるようにしてもよい。
この実施例では、このようなＤＲＡＭが実現される。

【００７４】図５は、この発明の実施例２によるＤＲＡ
ＭのＯＥＭ信号発生回路の構成を示す回路図である。図
５を参照して、このＯＥＭ信号発生回路が図１４で示し
た従来のＯＥＭ信号発生回路と異なる点は、ＮＯＲゲー
ト９４がＮＡＮＤゲート５で置換されている点と、イン
バータ１１およびＡＮＤゲート１２が新たに設けられて
いる点である。信号／ＯＥはＡＮＤゲート１２の一方入
力ノードに入力され、信号ＢＵＲＮＩＮはインバータ１
１を介してＡＮＤゲート１２の他方入力ノードに入力さ
れる。ＡＮＤゲート１２の出力はＮＯＲゲート９５の他
方入力ノードに入力される。

【００７５】図６は、この実施例のＤＲＡＭの読出回路
１３の構成を示す回路図である。この読出回路１３が図
３の読出回路２と異なる点は、信号／ＯＥがＮＡＮＤゲ
ート８の他方入力ノードに直接入力されている点であ
る。

【００７６】次に、図７のタイムチャートに従って、こ
のＤＲＡＭの動作について説明する。アーリーライトサ
イクル１において、信号／ＷＥが信号／ＣＡＳよりも先
に「Ｌ」レベルとなると信号／ＥＷは「Ｌ」レベルとな
るので、信号ＯＥＭは「Ｌ」レベルのままであり読出回
路１３は動作しない。

【００７７】また、サイクル２においては、信号／ＯＥ
が「Ｈ」レベルでも信号ＢＵＲＮＩＮが「Ｈ」レベルな
ので、信号ＯＥＭが「Ｈ」レベルとなる。また、図６の
読出回路１３では、信号ＢＵＲＮＩＮと／ＯＥがともに
「Ｈ」レベルなので、ＭＯＳトランジスタ１０が導通し
ノードＮ１０が「Ｌ」レベルとなる。したがって、ＭＯ
Ｓトランジスタ１３７が非導通となりＭＯＳトランジス
タ１３８が導通し、データ信号入出力端子５３は「Ｌ」
レベルとなる。したがって、データ信号入出力端子５３
が「Ｌ」レベルになっていることをテスタで確認すれ
ば、図１３で示したＢＵＲＮＩＮ信号発生回路が正常動
作してバーンイン試験モードになったことを確認するこ
とができる。

【００７８】この実施例においても、実施例１と同じ効
果が得られる。［実施例３］図２１で示したバーンイン試験モードで
は、データ信号入力端子１４１にデータ信号が入力され
ている間、データ信号出力端子１４１は「Ｈｉ−Ｚ」に
なっている。そこで、バーンイン試験モードではデータ
信号出力端子１４２が「Ｌ」レベルになるようにして、
バーンイン試験モードに設定されたことを確認できるよ
うにしてもよい。この実施例では、このようなＤＲＡＭ
が実現される。

【００７９】図８は、この発明の実施例３によるＤＲＡ
ＭのＯＥＭ信号発生回路の構成を示す回路図である。図
８を参照して、このＯＥＭ信号発生回路が図１４で示し
たＯＥＭ信号発生回路と異なる点は、ＮＯＲゲート９４
およびＮＡＮＤゲート８９がそれぞれＮＡＮＤゲート５
および３入力のＮＡＮＤゲート１２で置換され、インバ
ータ１１が新たに設けられ、ＮＯＲゲート９５が除去さ
れている点である。ＮＡＮＤゲート１２と１４はフリッ
プフロップ１４を構成する。信号ＢＵＲＮＩＮがインバ
ータ１１を介してＮＡＮＤゲート１２に入力される。信
号／ＣＡＳはＮＡＮＤゲート９３の一方入力ノードに直
接入力される。

【００８０】図６は、この実施例のＤＲＡＭの読出回路
９の構成を示す回路図である。この読出回路１３が図３
の読出回路２と異なる点は、信号／ＣＢＲの代わりに信
号／ＥＷがＮＡＮＤゲート８の他方入力ノードに入力さ
れている点である。

【００８１】次に、図１０のタイムチャートに従って、
このＤＲＡＭの動作について説明する。通常の動作モー
ドでは信号ＢＵＲＮＩＮが「Ｌ」レベルなので、信号／
ＷＥが信号／ＣＡＳよりも先に「Ｌ」レベルになったと
き、信号／ＥＷが「Ｌ」レベルとなり信号ＯＥＭが
「Ｌ」レベルのままである。したがって、読出回路１５
は動作しない。

【００８２】一方、バーンイン試験モードでは、信号Ｂ
ＵＲＮＩＮが「Ｈ」レベルなので、信号／ＷＥが信号／
ＣＡＳよりも先に「Ｌ」レベルになっても信号／ＥＷが
「Ｈ」レベルのままである。したがって、信号ＯＥＭが
「Ｈ」レベルとなる。また、図９の読出回路１５におい
て、信号ＢＵＲＮＩＮと／ＥＷがともに「Ｈ」レベルな
ので、ＭＯＳトランジスタ１０が導通しノードＮ１０が
「Ｌ」レベルとなる。これにより、ＭＯＳトランジスタ
１３７が非導通となり、ＭＯＳトランジスタ１３８が導
通してデータ信号出力端子１４２が「Ｌ」レベルとな
る。したがって、データ信号出力端子１４２が「Ｌ」レ
ベルになっていることをテスタで確認することにより、
図１３で示したＢＵＲＮＩＮ信号発生回路が正常に動作
してバーンイン試験モードが設定されたことを確認する
ことができる。

【００８３】この実施例でも、実施例１と同じ効果が得
られる。［実施例４］図１１は、この発明の実施例４によるＤＲ
ＡＭのバーンイン試験モード検出回路２０の構成を示す
回路図である。図１１を参照して、このバーンイン試験
モード検出回路２０は、インバータ２１，２２、ＮＡＮ
Ｄゲート２３およびＮチャネルＭＯＳトランジスタ２４
〜２６を含む。ＮチャネルＭＯＳトランジスタ２４〜２
６は、アドレス信号Ａ０が入力されるアドレス信号入力
端子５２ａと接地ライン３４の間に直列接続される。Ｎ
チャネルＭＯＳトランジスタ２４，２５の各々のゲート
は、各々のドレインに接続される。信号／ＣＡＳはイン
バータ２１を介してＮＡＮＤゲート２３の一方入力ノー
ドに入力され、信号ＢＵＲＮＩＮはＮＡＮＤゲート２３
の他方入力ノードに入力される。ＮＡＮＤゲート２３の
出力はインバータ２２を介してＮチャネルＭＯＳトラン
ジスタ２６のゲートに入力される。

【００８４】次に、このバーンイン試験モード検出回路
２０の動作について説明する。信号ＢＵＲＮＩＮが
「Ｈ」レベルになっているバーンイン試験モードで信号
／ＣＡＳが「Ｌ」レベルになると、ＭＯＳトランジスタ
２６が導通してアドレス信号入力端子５２ａと接地ライ
ン３４の間の抵抗値が減少する。したがって、この抵抗
値の減少をテスタで検知することによりバーンイン試験
モードが設定されたことを確認することができる。

【００８５】この実施例においても、実施例１と同じ効
果が得られる。

【００８６】

【発明の効果】以上のように、この発明の半導体記憶装
置にあっては、モード検出手段が、制御手段によって通
常の動作モード以外の動作モードが選択されたことを示
すためのモード検出信号を出力する。したがって、その
モード検出信号を検知することにより、通常の動作モー
ド以外の動作モードが選択されたことを確認することが
できる。

【００８７】また、モード検出手段は、通常の動作モー
ド以外の動作モードの種類に応じて異なるモード検出信
号を出力することとすれば、通常の動作モード以外の動
作モードの種類を確認することができる。

【００８８】また、通常の動作モード以外の動作モード
はバーンイン試験モードであることとすれば、バーンイ
ン試験モードが選択されたことを確認することができ
る。したがって、バーンイン試験の失敗により初期不良
品が出荷されるのを防止することができる。

【００８９】また、モード検出手段は、バーンイン試験
のリフレッシュサイクルにモード検出信号をデータ信号
入出力端子に出力することとすれば、モード検出手段を
容易に構成できる。

【００９０】また、モード検出手段は、バーンイン試験
のアーリーライトサイクル以外のサイクルにモード検出
信号をデータ信号入出力端子に出力することとすれば、
モード検出手段を容易に構成できる。

【００９１】また、モード検出手段は、バーンイン試験
のアーリーライトサイクルにおいてモード検出信号をデ
ータ出力端子に出力することとすれば、モード検出手段
を容易に構成できる。

【００９２】また、モード検出手段は、モード検出信号
をアドレス信号入力端子に出力することとすれば、デー
タの入出力に関係なくモード検出信号を出力することが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＤＲＡＭの構成を
示す一部省略した回路ブロック図である。

【図２】図１に示したＤＲＡＭのＯＥＭ信号発生回路
の構成を示す回路図である。

【図３】図１に示したＤＲＡＭの読出回路の構成を示
す回路図である。

【図４】図１に示したＤＲＡＭのバーンイン試験モー
ドを示すタイムチャートである。

【図５】この発明の実施例２によるＤＲＡＭのＯＥＭ
信号発生回路の構成を示す回路図である。

【図６】図５に示したＤＲＡＭの読出回路の構成を示
す回路図である。

【図７】図５に示したＤＲＡＭのバーンイン試験モー
ドを示すタイムチャートである。

【図８】この発明の実施例３によるＤＲＡＭのＯＥＭ
信号発生回路の構成を示す回路図である。

【図９】図８に示したＤＲＡＭの読出回路の構成を示
す回路図である。

【図１０】図８に示したＤＲＡＭのバーンイン試験モ
ードを示すタイムチャートである。

【図１１】この発明の実施例４によるＤＲＡＭのバー
ンイン試験モード検出回路の構成を示す回路図である。

【図１２】従来のＤＲＡＭの構成を示す一部省略した
回路ブロック図である。

【図１３】図１２に示したＤＲＡＭのＢＵＲＮＩＮ信
号発生回路の構成を示す回路図である。

【図１４】図１２に示したＤＲＡＭのＯＥＭ信号発生
回路の構成を示す回路図である。

【図１５】図１２に示したＤＲＡＭの内部降圧回路の
構成を示す回路図である。

【図１６】図１２に示したＤＲＡＭのＶｃｐ発生回路
の構成を示す回路図である。

【図１７】図１２に示したＤＲＡＭの読出回路の構成
を示す回路図である。

【図１８】図１２に示したＤＲＡＭのバーンイン試験
モードを示すタイムチャートである。

【図１９】図１２に示したＤＲＡＭの他のバーンイン
試験モードを示すタイムチャートである。

【図２０】従来の他のＤＲＡＭの構成を示す一部省略
した回路ブロック図である。

【図２１】図２０に示したＤＲＡＭのバーンイン試験
モードを示すタイムチャートである。

【符号の説明】

１，５４制御回路、２，１３，１５，５８読出回
路、３，６８，９４，９５ＮＯＲゲート、４，６，
７，１１，２１，２２，６２〜６７，８１〜８４，１０
７，１２０，１３５，１３６インバータ、５，８，１
２，２３，６９〜７２，８５〜９３，１３２，１３３
ＮＡＮＤゲート、９トランスファゲート、１０，２４
〜２６，１０３〜１０６，１１６〜１１８，１３７，１
３８ＮチャネルＭＯＳトランジスタ、１２ＡＮＤゲ
ート、１４，７８，９６〜９８フリップフロップ、２
０バーンイン試験モード検出回路、３１外部電源ラ
イン、３２内部電源ライン、３３Ｖｃｐライン、３
４接地ライン、５１制御信号入力端子群、５２ア
ドレス信号入力端子群、５３データ信号入出力端子、
５５内部降圧回路、５６Ｖｃｐ発生回路、５７書
込回路、５９列デコーダ、６０行デコーダ、６１
メモリマット、７３〜７５，１００〜１０２，１１１〜
１１４ＰチャネルＭＯＳトランジスタ、７６，１２１
〜１２４抵抗素子、１０８，１３１差動アンプ、１
４１データ信号入力端子、１４２データ信号出力端
子。

Claims

【特許請求の範囲】

【請求項１】複数の動作モードを有する半導体記憶装
置であって、外部から与えられる制御信号に従って、前記複数の動作
モードのうちのいずれかの動作モードを選択し、該選択
した動作モードの実行を指示するための内部制御信号を
出力する制御手段、前記制御手段から出力された内部制御信号に従って、前
記制御手段によって選択された動作モードを実行するモ
ード実行手段、および前記制御手段から出力された内部
制御信号に従って、前記制御手段によって通常の動作モ
ード以外の動作モードが選択されたことを示すためのモ
ード検出信号を出力するモード検出手段を備える、半導
体記憶装置。
【請求項２】前記モード検出手段は、前記通常の動作
モード以外の動作モードの種類に応じて異なるモード検
出信号を出力する、請求項１に記載の半導体記憶装置。
【請求項３】前記通常の動作モード以外の動作モード
は、通常の動作モードよりも高い電源電圧でデータの書
込を行なうバーンイン試験モードである、請求項１に記
載の半導体記憶装置。
【請求項４】さらに、データ信号を入出力するための
データ信号入出力端子を備え、前記バーンイン試験モードは、データのリフレッシュを
行なうリフレッシュサイクルとデータの読出を行なうリ
ードサイクルとを少なくとも含み、前記モード検出手段は、前記リフレッシュサイクルに前
記モード検出信号を前記データ信号入出力端子に出力す
る、請求項３に記載の半導体記憶装置。
【請求項５】さらに、データ信号を入出力するための
データ信号入出力端子を備え、前記バーンイン試験モードは、前記データ信号入出力端
子を介して外部から与えられたデータ信号を取込むアー
リーライトサイクルを少なくとも含み、前記モード検出手段は、前記アーリーライトサイクル以
外のサイクルに前記モード検出信号を前記データ信号入
出力端子に出力する、請求項３に記載の半導体記憶装
置。
【請求項６】さらに、データ信号を入力するためのデ
ータ信号入力端子、およびデータ信号を出力するための
データ信号出力端子を備え、前記バーンイン試験モードは、前記データ信号入力端子
を介して外部から与えられたデータ信号を取込むアーリ
ーライトサイクルを少なくとも含み、前記モード検出手段は、前記アーリーライトサイクルに
おいて前記モード検出信号を前記データ信号出力端子に
出力する、請求項３に記載の半導体記憶装置。
【請求項７】さらに、アドレス信号を入力するための
アドレス信号入力端子を備え、前記モード検出手段は、前記モード検出信号を前記アド
レス信号入力端子に出力する、請求項３に記載の半導体
記憶装置。