KR100377421B1 - 반도체 기억 장치 - Google Patents

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KR100377421B1
KR100377421B1 KR10-1999-0048343A KR19990048343A KR100377421B1 KR 100377421 B1 KR100377421 B1 KR 100377421B1 KR 19990048343 A KR19990048343 A KR 19990048343A KR 100377421 B1 KR100377421 B1 KR 100377421B1
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오구라기요노리
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Abstract

본 발명은 비트선쌍의 프리차지 전압과 기준 전원과의 사이의 차(差)전압이 발생한 경우에 신속히 프리차지 전압을 기준 전원의 전압으로 하여 메모리 셀의 데이타를 보증(保證)하는 것을 목적으로 한다.
DRAM이 리텐션 모드에 들어간 것이 검출되면, 로우 디코더(12)에는 PRA 신호가 주어지지 않고 메모리 셀(C)의 액세스가 금지된다. 액세스 금지 기간에 있어서, 제어 신호가 L레벨이 되면 각 비트선은 분리된다. DRM1 제어 신호에 의해서 감지 증폭기 구동 회로(16)가 활성화되고, 감지 증폭기(13)가 활성화된다. 비트선쌍의 한쪽의 비트선에 내부 전원(VDD)이 공급되고, 다른 쪽의 비트선에 전원(VSS)이 공급된다. 이후, 제어 신호

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH PRECHARGE VOLTAGE CORRECTION CIRCUIT}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 랜덤 액세스 메모리(DRAM)의 데이터 유지에 관한 것이다. 특히, DRAM을 탑재한 전자 기기에 있어서, DRAM이 본래의 동작을 행할 필요가 없이 소비 전력의 절감을 위해 파워 다운(파워 세이브 모드, 배터리 백업 모드 등) 등의 대기 상태에 있어서, DRAM의 동작 전원의 범프(bump) 다운(전원 전압을 낮게 하는 것)을 행하는 시스템에 사용되는 DRAM의 데이터 리텐션의 보증에 관한 것이다.
근래에, 컴퓨터(퍼스널 컴퓨터) 등, DRAM을 탑재한 전자 기기에 있어서, 배터리 등을 동작 전원으로서 사용하는 일이 많아지고 있고, 또한, 운반의 용이함을 필요로 함에 따라 배터리를 교환하지 않고 장시간 연속해서 사용하거나 또는 배터리의 용량을 작게 하기 위해서 저소비 전력화를 도모하는 것이 중요한 과제이다.
이 때문에 DRAM을 포함한 각 부품의 통상 동작시의 소비 전력의 절감을 행하고 있다.
또한, 또 하나의 접근 방법으로서, 전자 기기 내의 DRAM의 대기시에 DRAM의 동작 전원을 범프 다운하거나 리텐션 모드 기능을 탑재하고 소비 전력을 억제하는 것이 제안되었다. 리텐션 모드는 DRAM이 대기 상태로 동작 전원을 범프 다운시킨 후에 데이터 보증을 하기 위해 필요한 최소한의 내부 동작을 행하는 모드이다.
그러나, DRAM의 메모리 셀은 데이터를 유지하기 위하여 가령 데이터 리텐션 모드시에 외부의 데이터 액세스를 행하지 않는 경우에도 리프레쉬가 필요하다.
도 12는 종래의 DRAM(랜덤 액세스 메모리)(10)를 도시한다. DRAM(10)은 공지의 반도체 집적 회로 기술에 의해서 하나의 반도체 기판에 형성되어 있다. DRAM(10)에는 고전위의 외부 전원(VCC) 및 저전위의 외부 전원(VSS)(본 실시예에서는 접지 전압으로 한다)이 공급되고, DRAM(10)은 양 외부 전원(VCC 및 VSS)에 기초하여 동작한다. DRAM(10)에는 도시하지 않는 제어 장치로부터 클록 신호(CLK), 어드레스 신호(로우 어드레스 신호 및 컬럼 어드레스 신호)(AD), 로우 어드레스 스트로브 신호(이하, 로우 신호라 함)() 및 컬럼 어드레스 스트로브 신호(이하, 컬럼 신호라 함)(), 기록 제어 신호(), 출력 제어 신호() 등의 각종 제어 신호가 공급된다. 또한, 데이터의 기록시에 있어서, DRAM(10)에는 상기 제어 장치로부터 데이터 신호(DI)가 공급된다. DRAM(10)은 상기 각종 제어 신호의 상태에 기초하여 동작 제어된다.
DRAM(10)은 메모리 셀 어레이(11), 로우 디코더(12), 감지 증폭기(13), 입출력(I/O) 게이트(14), 컬럼 디코더(15), 감지 증폭기 구동 회로(16), 데이터 입력 버퍼(24), 데이터 출력 버퍼(25) 등을 갖춘다. 메모리 셀 어레이(11)로부터 연장되는 복수의 워드선(WL0∼WLn)의 단부에는 로우 디코더(12)가 접속되어 있다. 메모리 셀 어레이(11)에는 프리차지 수단으로서의 프리차지 회로(30) 및 전송 게이트(31)를 통해 감지 증폭기(13)가 접속됨과 동시에, 입출력 게이트(14) 및 컬럼 디코더(15)가 접속되어 있다. 또한, 감지 증폭기(13)에는 같은 감지 증폭기(13)를 활성화하는 감지 증폭기 구동 회로(16)가 접속되어 있다.
또한, DRAM(10)은 어드레스 버퍼·프리디코더(17), 리프레쉬 어드레스 카운터(18), 모드 제어기(19), 제1 및 제2 클록 발생기(20, 22) 및 기록 클록 발생기(23) 등을 갖는다.
또한, DRAM(10)은 기판 바이어스 발생기(26), 승압 전위 발생기(27), 내부 전원 발생기(28) 및 기준 전위 발생기(29)를 갖는다. 기판 바이어스 발생기(26)는 고전위 전원(VCC) 및 저전위 전원(VSS)에 기초하여 기판 바이어스 전원(VBB)을 생성하고, 이 바이어스 전원(VBB)을 상기 반도체 기판에 공급한다. 승압 전위 발생기(27)는 고전위 전원(VCC) 및 저전위 전원(VSS)에 기초하여 승압 전원(VPP)을 생성하고, 이 승압 전원(VPP)을 도시하지 않는 기록 증폭기 등에 공급한다. 내부 전원 발생기(28)는 고전위 전압(VCC) 및 저전위 전원(VSS)에 기초하여 내부 전원(VDD)을 생성하고, 이 내부 전원(VDD)을 메모리 셀 어레이(11) 및 기록 증폭기를 제외한 DRAM(10)의 각부에 공급한다.
도 15에 도시한 바와 같이, 기준 전위 발생기(29)는 내부 전원(VDD) 및 저전위 전원(VSS)의 사이에 직렬로 접속된 한 쌍의 고저항(35, 36)과 보상 회로(37)를 갖추고 있다. 저항(35, 36)의 저항치는 동일한 값으로 설정되어 있다. 그리고, 고저항(35, 36) 사이의 노드로부터 내부 전원(VDD) 전압의 2분의 1의 전압치를 갖는 기준 전원 VPR 및 기준 전원 VPD를 출력한다. 기준 전원원 VPR은 후기하는 프리차지 회로(30)에 공급되고, 기준 전원 VPD는 메모리 셀 어레이(11)에 공급된다.
도 16은 외부 전원(VCC, VSS)의 전압과 기판 바이어스 전원(VBB), 승압 전원(VPP), 내부 전원(VDD) 기준 전원 VPR 및 기준 전원 VPD의 전압의 관계를 도시한 것이다.
기판 바이어스 전원(VBB)의 전압은 외부 전원 VCC의 전압 증가에 비례하여 저전위 전원(VSS)의 전압보다도 낮아지도록 감소한다. 그리고, 기판 바이어스 전원(VBB)의 전압은 외부 전원 VCC가 리텐션 모드시의 전압(VCCr)에서는 음의 일정치가 된다.
내부 전원(VDD)의 전압은 외부 전원 VCC의 전압 증가에 비례하여 외부전원 VCC의 전압과 같아지도록 증가한다. 그리고, 내부 전원(VDD)의 전압은 외부 전원 VCC가 통상 사용시의 전압 VCCn에서는 플러스의 일정치가 된다.
승압 전원(VPP)의 전압은 외부 전원 VCC의 전압 증가에 비례하여 외부전원 VCC의 전압보다도 커지도록 증가한다. 그리고, 승압 전원(VPP)의 전압은 외부 전원 VCC가 통상 사용시의 전압 VCCn에서는 내부 전원(VDD)의 전압보다도 큰 일정치가 된다.
기준 전원 VPR 및 기준 전원 VPD의 전압은 외부 전원 VCC의 전압 증가에 비례하여 내부 전원(VDD)의 전압의 2분의 1이 되도록 증가하고, 외부 전원 VCC가 통상 VCCn에서는 내부 전원(VDD)의 전압은 내부 전원(VDD)의 전압의 2분의 1의 크기(일정값)가 된다.
클록 발생기(20)는 제어 장치로부터 공급되는 로우 신호() 및 컬럼 신호()를 입력하고, 동일한 로우 신호()에 기초하여 어드레스 버퍼·프리디코더(17) 및 리프레쉬 카운터(18)를 제어한다. 또한, 클록 발생기(20)는 로우 신호() 및 컬럼 신호()에 기초하여 활성화 신호 LE, 프리차지 신호 BRS등을 생성하여 출력한다. 활성화 신호 LE는 메모리 셀의 선택 후에 있어서 소정 기간만 H레벨이 되는 신호이다. 프리차지 신호 BRS는 메모리 셀의 비선택시에 H레벨이 되고 메모리 셀의 선택시에 L레벨이 되는 신호이다.
모드 제어기(19)는 상기 컬럼 신호() 및 클록 발생기(20)로부터 공급되는 로우 신호()의 레벨에 기초하여 데이터의 리프레쉬 모드를 판정한다. 이 리프레쉬 모드에는 공지의 RAS 온리 리프레쉬 모드, CBR 리프레쉬 모드 및 셀프 리프레쉬 모드가 있다. 모드 제어기(19)는 리프레쉬 모드시에 있어, 판정한 리프레쉬 모드에 대응하여 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 제어한다. 또, 리프레쉬 어드레스 카운터(18)는 CBR 리프레쉬 모드시 및 셀프 리프레쉬 모드시에 모드 제어기(19)의 제어 신호에 기초하여 동작하고, 메모리 셀 어레이(11)의 리프레쉬하여야 할 메모리 셀의 리프레쉬 어드레스(로우 어드레스)를 카운트하여 그 카운트 값을 어드레스 버퍼·프리디코더(17)에 출력한다.
클록 발생기(22)는 컬럼 신호()와 클록 발생기(20)의 제어 신호를 입력하는 AND 회로(21)의 출력 신호의 레벨에 기초하여 어드레스 버퍼·프리디코더(17) 및 컬럼 디코더(15)를 제어한다. 또, 클록 발생기(22)는 데이터의 판독 동작시에 데이터 출력 버퍼(25)를 제어하여 메모리 셀 어레이(11)로부터의 판독 데이터(DO)를 출력시킨다.
어드레스 버퍼·프리디코더(17)는 클록 발생기(20)로부터 공급되는 제어 신호에 기초하여 어드레스 신호(AD)를 입력하여 프리디코드 신호 PRA를 로우디코더(12)에 공급한다. 또한, 어드레스 버퍼·프리디코더(17)는 클록 발생기(22)로부터 공급되는 제어 신호에 기초하여 어드레스 신호(AD)를 입력하여 프리디코드 신호(PCA)를 컬럼 디코더(15)에 공급한다.
기록 클록 발생기(34)는 상기 클록 발생기(22)의 출력 신호와 외부로부터의 기록 제어 신호()를 입력하고, 기록 동작시에 데이터 입력 버퍼(35)를 제어하여 기록 신호(DI)를 입력시킨다.
도 13은 상기 메모리 셀 어레이(11), 감지 증폭기(13) 및 감지 증폭기 구동 회로(16)를 자세히 도시한다. 메모리 셀 어레이(11)는 복수의 워드선(WL0∼WLm)(도 13에서는 WL0, WL1, WLm-1, WLm만 도시)을 구비함과 동시에, 복수의 비트선쌍(BL0,∼BLn,)(도 13에서는 BL0,, BLn,만 도시)을 갖춘다. 워드선(WL0∼WLm)의 단부에는 로우 디코더(12)가 접속되고, 로우 디코더(12)는 어드레스 버퍼·프리디코더(17)로부터 입력된 프리디코드 신호(PRA)를 선택 신호에 디코드하여 메모리 셀 어레이(11)의 소정의 워드선을 선택한다. 비트선쌍(BL0,∼BLn,)의 단부에는 입출력 게이트(14)를 통해 컬럼 디코더(15)가 접속되고, 컬럼 디코더(15)는 어드레스 버퍼·프리디코더(17)로부터 입력된 프리 디코드 신호(PCA)를 선택 신호에 디코드하여 메모리 셀 어레이(11)의 소정의 비트선쌍을 선택한다.
각 비트선 및 각 워드선 사이에는 메모리 셀(C)이 접속되어 있다. 각 메모리 셀(C)은 게이트가 워드선에 접속된 스위칭 트랜지스터와 커패시터를 직렬로 접속하여 이루어지고, 커패시터의 다른 쪽의 전극에는 상기 기준 전위 발생기(29)의 기준 전원 VPD가 배선을 통해 공급된다.
따라서, 어느 하나의 워드선이 선택됨과 동시에 어느 하나의 비트선쌍이 선택되면, 선택된 워드선 및 비트선쌍에 접속되어 있는 메모리 셀(C)이 선택된다. 그 선택된 메모리 셀(C)에 대한 데이터의 판독 또는 기록이 행하여진다.
또한, 각 비트선쌍(BL0,∼BLn,)에는 프리차지 회로(30)가 접속되어 있다. 프리차지 회로(30)는 단락용의 nMOS 트랜지스터(45)와 전압 공급용의 한쌍의 nMOS 트랜지스터(46, 47)로 이루어진다. 단락용의 nMOS 트랜지스터(45)는 각 비트선쌍 사이에 접속되고 전원 공급용의 nMOS 트랜지스터(46, 47)는 비트선쌍을 구성하는 각 비트선과 기준 전원 VPR의 사이에 접속되어 있다. nMOS 트랜지스터(45, 46, 47)의 게이트에는 상기 클록 발생기(20)로부터 프리차지 신호 BRS가 입력되어 있다.
따라서, 메모리 셀의 비선택시에 H레벨의 프리차지 신호 BRS가 입력되면, nMOS 트랜지스터(45)가 온되어 비트선쌍이 단락됨과 동시에 nMOS 트랜지스터(46, 47)가 온되어 비트선쌍에 기준 전원 VPR이 공급된다. 그 결과, 비트선쌍(BL0,∼BLn,)의 전압은 내부 전원(VDD)의 전압의 2분의 1이 된다. 또한, 메모리 셀의 선택시에 있어서, L레벨의 프리차지 신호 BRS가 입력되면, nMOS 트랜지스터(45)는 오프되어 비트선쌍이 분리됨과 동시에, nMOS 트랜지스터(46, 47)도 오프되어 비트선쌍의 프리차지가 종료되어 데이터의 기록·읽기의 준비가 완료된다.
비트선쌍(BL0,∼BLn,)에는 전송 게이트(31)를 통해 감지 증폭기(13)가 접속되어 있다. 전송 게이트(31)는 각 비트 선쌍(BL0,∼BLn,)에 접속된 복수의 nMOS 트랜지스터(31A)로 이루어지고, 각 nMOS 트랜지스터(31A)의 게이트에는 H레벨의 전송 제어 신호(BT)가 입력된다. 전송 제어 신호(BT)는 상기 승압 전원(VPP)에 기초하여 생성되고, 그 전압은 승압 전원(VPP)의 전압과 같다. 따라서, H레벨의 전송 제어 신호(BT)에 기초하여 모든 nMOS 트랜지스터(31A)가 온되고, 메모리 셀 어레이(11)가 상기 감지 증폭기(13) 및 I/O 게이트(14)에 접속되어 있다.
각 감지 증폭기(13)는 고전위 전원(PSA) 및 저전위 전원선(NSA) 사이에 직렬로 접속된 pMOS 트랜지스터(40) 및 nMOS 트랜지스터(41)로 이루어지는 인버터와, 같은 고전위 전원(PSA) 및 저전위 전원(NSA) 사이에 직렬로 접속된 pMOS 트랜지스터(42) 및 nMOS 트랜지스터(43)로 이루어진 인버터로 이루어진 래치 회로이다. pMOS 및 nMOS 트랜지스터(40, 41)의 게이트는 트랜지스터(42, 43)로 이루어진 인버터의 출력에 접속됨과 동시에, 반전측의 비트선(∼)에 접속되어 있다. pMOS 및 nMOS 트랜지스터(42, 43)의 게이트는 트랜지스터(40, 41)로 이루어진 인버터의 출력에 접속됨과 동시에, 비반전측의 비트선(BL0∼BLn)에 접속되어 있다.
고전위 전원(PSA) 및 저전위 전원(NSA)의 일단부에는 상기 복수의 감지 증폭기(13)를 활성화하기 위한 감지 증폭기 구동 회로(16)가 접속되어 있다. 감지 증폭기 구동 회로(16)는 pMOS 트랜지스터(50), nMOS 트랜지스터(51, 52) 및 인버터(53)를 갖추고 있다. pMOS 트랜지스터(50) 및 pMOS 트랜지스터(51, 52)는 내부 전원(VDD) 및 저전위 전원(VSS)간에 직렬로 접속되어 있다. pMOS 트랜지스터(50)는 내부 전원(VDD)에 접속된 소스와 고전위 전원(PSA)에 접속된 드레인을 갖추고 있다. nMOS 트랜지스터(51)는 고전위 전원(PSA)에 접속된 소스와 저전위 전원(NSA)에 접속된 드레인을 구비한다. 또한, nMOS 트랜지스터(52)는 저전위 전원(VSS)에 접속된 소스와 저전위 전원(NSA)에 접속된 드레인을 갖춘다. pMOS 트랜지스터(50) 및 nMOS 트랜지스터(51)의 게이트에는 인버터(53)를 통해 상기 활성화 신호 LE를 반전한 신호()가 입력되어 있다. nMOS 트랜지스터(52)의 게이트에는 상기 활성화 신호 LE가 입력되어 있다. 로우 디코더(12)에 의해서 어느 한 쪽의 워드선이 선택되어 메모리 셀이 선택된 후, 활성화 신호 LE는 소정 기간만 H레벨이 된다. 어느 쪽의 워드선도 선택되지 않고 어느 쪽의 셀도 선택되지 않을 때, 활성화 신호 LE는 L레벨로 유지된다
따라서, 메모리 셀의 선택시에 있어서, 활성화 신호 LE가 H레벨이 되면, pMOS 트랜지스터(50) 및 nMOS 트랜지스터(52)는 온되고, nMOS 트랜지스터(51)는 오프된다. 고전위 전원(PSA)는 pMOS 트랜지스터(50)의 온에 기초하여 내부 전원(VDD)에 접속되고, 저전위 전원(NSA)은 nMOS 트랜지스터(52)의 온에 기초하여 저전위 전원(VSS)에 접속된다. 고전위 전원(PSA)의 전압과 저전위 전원(NSA)의 전압 사이에 전위차가 발생하므로, 각 감지 증폭기(13)는 활성화된다. 각 감지 증폭기(13)는 고전위 전원(PSA)와 저전위 전원(NSA)에 기초하여 대응하는 비트선쌍(BL0,∼BLn,)의 데이터를 증폭하여 그 증폭 데이터를 유지한다.
또한, 메모리 셀의 비선택시에 있어서, 활성화 신호 LE가 L레벨이 되면, pMOS 트랜지스터(50) 및 nMOS 트랜지스터(52)는 오프되고, nMOS 트랜지스터(51)는 온된다. 고전위 전원(PSA)은 pMOS 트랜지스터(50)의 오프에 기초하여 내부 전원(VDD)에서 분리되고, 저전위 전원(NSA)은 nMOS 트랜지스터(52)의 오프에 기초하여 저전위 전원(VSS)에서 분리된다. 이 때, 고전위 전원(PSA) 및 저전위 전원(NSA)은 nMOS 트랜지스터(56)에 의해서 단락된다. 그 때문에, 고전위 및 저전위 전원(PSA, NSA)의 전압은 내부 전원(VDD)의 전압의 2분의 1로 되어 고전위 및 저전위 전원(PSA, NSA)에 전위차가 없어지기 때문에 각 감지 증폭기(13)는 비활성으로 된다.
다음에, 상기한 바와 같이 구성된 DRAM(10)의 작용에 관해서 설명한다.
외부 전원(VCC)의 전압이 도 14에 도시한 바와 같이 통상 사용시의 전압(VCCn)이라고 한다. 그렇게 하면, DRAM(10)은 통상 동작 모드가 된다. 이 때, 내부 전원(VDD)의 전압은 VDDn이 되고, 기준 전원(VPR, VPD)의 전압은 VDD/2가 된다.
지금, DRAM(10)에 H레벨의 기록 제어 신호()가 공급되면, DRAM(10)은 읽기 동작 모드가 된다. 로우 신호()가 H레벨의 상태에서, 프리차지 신호 BRS는 H레벨이 되고 프리차지 회로(30)가 활성화되어 비트선쌍(BL0,∼BLn,)의 전압이 VDDn/2로 된다. 또한, 활성화 신호 LE는 L레벨이므로, 감지 증폭기 구동 회로(16)는 비활성이고 고전위 전원(PSA) 및 저전위 전원(NSA)의 전압은 VDDn/2로 된다.
로우 신호()가 L레벨로 천이하면, 프리차지 신호 BRS는 L레벨이 되어서 프리차지 회로(30)가 비활성으로 되어, 비트선쌍이 분리된다
로우 신호()가 L레벨로 천이하면, 어드레스 신호(AD)가 어드레스 버퍼·프리디코더(17)에 입력되어 프리디코드 신호(PRA)로 디코드된다. 컬럼 신호()가 L레벨로 천이하면, 어드레스, 신호 AD가 어드레스 버퍼·프리차지 디코더(17)에 입력되어 프리디코드 신호(PCA)로 디코드된다.
프리디코드 신호(PRA)는 로우 디코더(12)에 의해서 선택 신호로 디코드되어 이 선택 신호에 기초하여 워드선 WLO∼WLm중 소정의 워드선이 선택된다. 프리디코드 신호(PCA)는 컬럼 디코더(15)에 의해서 선택 신호에 디코드되고, 이 선택 신호에 기초하여 비트선쌍(BL0,∼BLn,) 중의 소정의 비트선쌍이 선택된다. 선택된 워드선 및 비트선쌍에 접속된 메모리 셀(C)의 데이터가 비트선쌍에 판독되고, 판독된 데이터 전송 게이트(31)를 통해 감지 증폭기(13)에 전송된다.
H레벨의 활성화 신호 LE에 기초하여 감지 증폭기 구동 회로(16)가 활성화되고, 고전위 전원(PSA)의 전압은 내부 전원(VDD)의 전압 VDDn이 되어, NSA 저전위 전원은 VSS 저전위 전원의 전압(접지 전위)이 된다. 고전위 전원(PSA) 및 저전위 전원이(NSA)에 기초하여 각 감지 증폭기(13)가 활성화되고, 대응하는 비트선쌍의 데이터를 증폭하여, 그 증폭 데이터를 유지한다. 증폭된 데이터 I/O 게이트(4)를통해 데이터 출력 버퍼(25)에 전송된다.
그리고, 전송된 데이터는 출력 제어 신호()에 기초하여 데이터 출력버퍼(25)로부터 판독 데이터(DO)로서 출력된다.
또한, DRAM(10)에 L레벨의 기록 제어 신호()가 공급되면, DRAM(10)은 기록 동작 모드가 된다. 로우 신호()가 H레벨의 상태에서는, 프리차지 신호 BRS가 H레벨로 되고, 비트선쌍(BL0,∼BLn,)의 전압은 VDDn/2D로 된다. 또한, 활성화 신호 LE는 L레벨이므로, 감지 증폭기 구동 회로(16)는 비활성이며, 고전위 전원(PSA) 및 저전위 전원(NSA)의 전압은 VDDn/2로 된다.
로우 신호()가 L레벨로 천이하면, 프리차지 신호 BRS는 L레벨이 되어서, 프리차지 회로(30)가 비활성이 되어 비트선쌍이 분리된다.
로우 신호()가 L레벨로 천이하면, 어드레스 신호가 어드레스 버퍼·프리디코더(17)에 입력되어 프리디코드 신호(PRA)로 디코드된다. 컬럼 신호()가 L레벨로 천이하면, 어드레스 신호(AD)가 어드레스 버퍼·프리차지디코더(17)에 입력되어 프리 디코드도 신호(PCA)로 디코드된다.
프리디코드 신호(PRA)는 로우 디코더(12)에 의해서 선택 신호로 디코드되어 이 선택 신호에 기초하여 워드선 WL0∼WLm 중 소정의 워드선이 선택된다. 프리 디코드 신호(PCA)는 컬럼 디코더(15)에 의해서 선택 신호로 디코드되고, 이 선택 신호에 기초하여 비트선쌍(BL0,∼BLn,) 중 소정의 비트선쌍이 선택된다.
L레벨의 기록 제어 신호()에 기초하여 데이터 입력 버퍼(24)에 의해 기록 신호(DI)가 입력되고, 기록 신호(DI)는 I/O 게이트(14) 및 전송 게이트(31)를 통해 전송되며, 상기 선택된 워드선 및 비트선쌍에 접속된 메모리 셀(C)에 기록된다.
또한, 로우 신호() 및 컬럼 신호() 중의 로우 신호() 만이 L레벨로 변화하는 경우 및 컬럼 신호()가 L레벨로 천이한 후, 로우 신호()가 L레벨로 천이하는 경우에는 DRAM(10)은 리프레쉬 모드가 된다.
로우 신호()가 H레벨의 상태에서는, 프리차지 신호 BRS가 H레벨로 되고, 프리차지 회로(30)가 활성화되어 비트선쌍(BL0,∼BLn,)의 전압은 VDDn/2로 된다. 또한, 활성화 신호 LE는 L레벨이므로, 감지 증폭기 구동 회로(16)는 활성이며 고전위 전원(PSA) 및 저전위 전원(NSA)의 전압은 VDDn/2로 된다.
로우 신호()가 L레벨로 천이하면, 프리차지 신호 BRS는 L레벨이 되어서, 프리차지 회로(30)가 비활성이 되며 비트선쌍이 분리되고 프리차지가 종료된다.
로우 신호()가 L레벨로 천이하면, 어드레스 신호(AD)가 어드레스 버퍼·프리디코더(17)에 입력되어 프리디코드 신호(PRA)로 디코드된다. 프리디코드 신호(PRA)는 로우 디코더(12)에 의해서 선택 신호로 디코드되고, 이 선택 신호에 기초하여 워드선 WL0∼WLm 중 소정의 워드선이 선택된다. 선택된 워드선에 접속된모든 메모리 셀(C)의 데이터가 각 비트선쌍(BL0,∼BLn,)에 출력된다. 선택된 메모리 셀(C)에서 판독된 데이터는 전송 게이트(31)를 통해 감지 증폭기(13)에 전송된다.
H레벨의 활성화 신호 LE에 기초하여 감지 증폭기 구동 회로(16)가 활성화되고, 고전위 전원(PSA)의 전압은 전압 VDDn이 되며 저전위 전원(NSA)은 저전위 전원(VSS)의 전압(접지 전위)이 된다. 고전위 전원(PSA) 및 저전위 전원(NSA)에 기초하여 각 감지 증폭기(13)가 활성화되고, 대응하는 비트선쌍의 데이터가 증폭된다. 각 감지 증폭기(13)에 의해서 증폭된 데이터는 대응하는 비트선쌍을 통해 각각 메모리 셀(C)에 기록되고 1행분의 리프레쉬가 완료된다.
이 리프레쉬 모드에 있어서는, 로우 신호()가 L레벨로 천이할 때마다 다른 워드선이 선택되고, 그 워드선에 접속되어 있는 모든 메모리 셀(C)의 데이터의 리프레쉬가 행해진다.
또한, 도 14에 도시한 바와 같이, DRAM(l0)의 대기시에 고전위 전원(VCC)이 범프 다운되면, DRAM(10)은 리텐션 모드에 들어간다. 이 리텐션 모드에서는 메모리 셀 어레이(11)의 리프레쉬만이 행해진다. 리텐션 모드의 메모리 셀 어레이(11)의 리프레쉬도 통상 동작 모드시와 동일하게 행해진다.
그런데, 상기한 바와 같이 구성된 DRAM(10)에 있어서, 감지 증폭기(13)의 동작의 기준 전압은 기준 전원 VPR의 전압으로 설정되고, 감지 증폭기(13)는 기준 전원 VPR의 전압이 감지 증폭기 전원, 즉 내부 전원(VDD) 전압의 2분의 1이 되는 때에 양호한 증폭 성능을 발휘할 수 있도록 설계되어 있다.
그런데, DRAM(10)은 내부 전원(VDD)을 강압함으로써 기준 전원(VPR, VPD)을 생성하고, 이들의 기준 전원(VPR, VPD)을 배선을 통해 메모리 셀 어레이(11)에 공급하고 있다. 그 때문에, 기준 전원 VPR의 전압은 반드시 내부 전원(VDD) 전압의 2분의 1이 아니다. 셀 데이터가 증폭되어 비트선쌍 BL,의 전압이 완전히 개방된 때의 전압을 각각 VBL1, VBL2로 하면, 기준 전원 VPR의 전압의 정확한 값은 (VBL1+ VBL2)/2가 된다.
이와 같이, 기준 전원 VPR의 전압이 내부 전원(VDD) 전압의 2분의 1의 값에서 틀어지면, 감지 증폭기(13)의 판독 특성의 마진이 악화된다. 기준 전원 VPR의 전압이 내부 전원(VDD) 전압의 2분의 1을 포함하는 소정 범위보다도 높아지면, 메모리 셀(C)에 기억되어 있는 데이터가 깨질 수 있다.
예컨대, DRAM(10)이 리텐션 모드에 들어간 직후에 메모리 셀 어레이(11)의 리프레쉬를 행하면, 메모리 셀(C)에 기억되어 있는 데이터가 깨질 수 있다.
즉, DRAM(10)의 리텐션 모드시에 있어서, 도 14에 도시한 바와 같이 외부 전원(VCC)의 전압이 저하되면 내부 전원(VDD)의 전압은 전원 VCC의 전압 저하에 따라 저하되고, 내부 전원(VDD)의 전압 VDDr과 외부 전원(VCC)의 전압 VCCr은 같아진다. 그 때문에, 감지 증폭기(13)의 기준 전압은 VDDr/2가 된다.
한편, 기준 전원(VPR, VPD)은 기준 전위 발생기(29)에 의해서 내부 전원(VDD)을 강압함으로써 생성된다. 기준 전위 발생기(29)의 구동 능력은 낮게되고, 이 기준 전원(VPR)에 있어서 메모리 셀 어레이(11)의 복수의 비트선쌍 및 감지 증폭기(13)는 큰 기생 용량이 된다. 그 때문에, 기준 전원(VPR, VPD)의 전압은 외부 전원(VCC)의 전압 저하에 따라 저하되는 것은 없고, 소정 시간(수백 ㎲)을 필요로 하여 VDDr/2까지 저하된다. 따라서, 이 동안에 기준 전원(VPR, VPD)의 전압은 감지 증폭기(13)의 기준 전압 VDDr/2보다도 커지고 있다. 그 때문에, 기준 전원 VPR의 전압이 VDDr/2에 달할 때까지 메모리 셀 어레이(11)의 리프레쉬를 행하면, 메모리 셀(C)에 기억되어 있는 데이터가 깨지는 경우가 있다.
그래서, DRAM 또는 그 제어 장치에 타이머를 설치하고, DRAM이 리텐션 모드에 들어가면, 타이머에 의해서 기준 전원(VPR, VPD)의 전압이 내부 전원(VDD) 전압의 2분의 1의 값이 되기까지의 시간을 계측하여 그 시간 내에서는 리텐션 모드에 들어 간 직후의 리프레쉬 명령을 금지하는 것과 같은 고안이 이루어지고 있었다.
그러나, 리텐션 모드를 갖춘 DRAM(10)에 있어서, 내부 전원(VDD)의 전압 변화는 예컨대 통상 동작시의 전압(VDDn)=2.5V에서 리텐션 모드시의 전압(VDDr)=1.5V로 크다. 또한, DRAM(10) 및 제어 장치 등의 동작 환경 온도는 적어도 0℃에서 75℃ 이다. 그 때문에, 반도체 장치상에 수백 ㎲라는 시간을 측정하기 위한 정밀도가 높은 타이머를 만드는 것은 불가능하다. 또한, 이러한 타이머는 복잡한 아날로그 회로로 구성되고 고유 면적이 커지므로, 반도체 장치의 회로 면적이 커져 제품 비용이 증대한다.
또한, 수십 ms의 데이터 유지 시간에 비하여 리텐션 모드에 있어서 리프레쉬 개시까지의 수백 ㎲의 대기 시간은 긴 것이다. 그 때문에, 리텐션 모드에 있어서DRAM(10)의 데이터를 유지하기 위해서, 리텐션 모드로 들어가기 직전에 집중적으로 리프레쉬를 행하지 않으면 안된다. 이와 같이 하면, DRAM(10)의 소비 전류가 증가하고, 또한, DRAM(10)의 제어도 부담이 된다.
또한, DRAM(10)의 통상 동작 모드에 있어서, 기록 동작을 하는 경우에는 선택한 비트선쌍에 기준 전위가 주어질 필요는 없고, 선택한 비트선쌍에 주어지는 기록 신호에 전위차가 있으면 된다. 기록 동작에 있어서도 데이터의 기록이 한 번 종료할 때마다 프리차지 회로(30)가 활성화되고, 비트선쌍이 기준 전원 VPR에 의해서 프리차지되어 비트선쌍의 전위는 같게 된다. 상술한 바와 같이, 기준 전위 발생기(29)의 구동 능력은 낮게 되고 기준 전원(VPR, VPD)은 배선을 통해 메모리 셀 어레이(11) 전체에 공급된다. 그 때문에, 데이터의 기록 후에 비트선쌍의 프리차지가 행해지면, 기준 전원 VPR의 전압은 비트선쌍의 기록 신호 전압의 합계의 2분의 1이 되고, 기록 동작이 연속하여 N회 행해지면, 프리차지 후의 비트선쌍의 전압이 감지 증폭기(13)의 동작의 기준 전압(VDDn/2)으로부터 크게 떨어질 우려가 있다.
따라서, 기록 동작이 연속하여 N회 행해진 직후에 읽기 동작이 행해지는 경우, 감지 증폭기(13)가 양호하게 동작하지 않고, 선택된 메모리 셀(C)의 데이터가 파괴될 우려가 있다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 비트선쌍의 프리차지 전압과 기준 전원과의 사이의 차전압이 발생한 경우에 신속히 프리차지 전압을 기준 전원의 전압으로 하여 메모리 셀의 데이터를 보증할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 제1 실시예의 DRAM을 도시하는 개략도.
도 2는 제1 실시예의 메모리 셀 어레이 주변을 도시하는 회로도.
도 3은 리텐션 모드 전위 판정 회로를 도시하는 회로도.
도 4는 제1 실시예의 DRAM의 작용을 도시하는 타임 차트.
도 5는 제2 실시예의 DRAM을 도시하는 개략도.
도 6은 리텐션 모드 커맨드 판정 회로를 도시하는 회로도.
도 7은 제2 실시예의 DRAM의 작용을 도시하는 타임 차트.
도 8은 제2 실시예의 DRAM을 도시하는 개략도.
도 9는 제3 실시예의 메모리 셀 어레이 주변을 도시하는 회로도.
도 10은 기록 판정 회로를 도시하는 회로도.
도 11은 제3 실시예의 DRAM의 작용을 도시하는 타임 차트
도 12는 종래의 DRAM을 도시하는 개략도.
도 13은 종래의 메모리 셀 어레이 주변을 도시하는 회로도.
도 14는 각 전원 전압의 변화를 도시하는 도면.
도 15는 기준 전위 발생기를 도시하는 회로도.
도 16은 외부 전원 전압과 각 전원 전압의 관계를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 메모리 셀 어레이
13 : 전원 공급 수단으로서의 감지 증폭기
30 : 프리차지 수단으로서의 프리차지 회로
61 : 리텐션 모드 검출 수단으로서의 리텐션 모드 전위 판정 회로
62 : 금지 수단으로서의 AND 회로
63 : 전원 공급 수단을 구성하는 OR 회로
64 : 접속 제어 수단으로서의 AND 회로
111 : 제2 리텐션 모드 검출 수단으로서의 리텐션 모드 커맨드 판정 회로
121 : 기록 판정 수단으로서의 기록 판정 회로
122 : 전원 공급 수단으로서의 전원 공급 회로
BL0,∼ BLn,: 비트선쌍
C : 메모리 셀
VCC : 외부 고전위 전원
VDD : 내부 전원
VPR : 기준 전원
VSS : 접지 전원으로서의 외부 저전위 전원
청구항 1 및 청구항 2 중 어느 한 항에 기재된 발명에 의하면, 복수의 비트선쌍의 프리차지 전압과 기준 전원의 전압의 사이의 차전압에 기초하여 프리차지 전압이 기준 전압의 전압이 되도록 신속히 보정된다. 그 때문에 메모리 셀을 액세스하여 셀 데이터를 비트선쌍 상으로 판독해낼 때, 액세스 개시까지의 대기 시간을 단축하면서 셀 데이터를 보증할 수 있다.
청구항 3에 기재된 발명에 따르면, 외부 전원의 전압 변화에 기초하여 반도체 기억 장치가 리텐션 모드에 들어간 것이 검출된다. 이 검출 결과에 기초하여 메모리 셀의 액세스가 금지되고, 메모리 셀의 액세스 금지 기간에 비트선쌍의 한쪽의 비트선에 내부 전원이 공급되며, 다른 쪽의 비트선에 접지 전원이 공급된다. 그리고, 전원 공급 후에 복수의 비트선쌍이 기준 전원에 접속되기 때문에, 각 비트선쌍의 전압 및 기준 전원의 전압은 신속히 내부 전원 전압의 2분의 1이 된다.
청구항 4에 기재된 발명에 따르면, 리텐션 모드 커맨드에 기초하여 반도체 기억 장치가 리텐션 모드에 들어간 것이 검출된다. 이 검출 결과에 기초하여 메모리 셀의 액세스가 금지되어, 메모리 셀의 액세스 금지 기간에 비트선쌍의 한쪽의 비트선에 내부 전원이 공급되어 다른 쪽의 비트선에 접지 전원이 공급된다. 그리고, 전원 공급 종료 후에 복수의 비트선쌍이 기준 전원에 접속되기 때문에, 각 비트선쌍의 전압 및 기준 전원의 전압은 신속히 내부 전원 전압의 2분의 1이 된다.
청구항 5에 기재된 발명에 따르면, 메모리 셀에 대한 기록 동작이 연속하여소정 횟수 행해진 것에 기초하여 비트선쌍의 프리차지 전압과 기준 전원 전압과의 사이의 차전압이 검출된다. 이 검출 결과에 기초하여 메모리 셀의 액세스가 금지되고, 메모리 셀의 액세스 금지 기간에 비트선쌍의 한쪽의 비트선에 내부 전원이 공급되고, 다른 쪽의 비트선에 접지 전원이 공급된다. 그리고, 전원 공급 종료 후에 복수의 비트선쌍이 기준 전원에 접속되기 때문에, 각 비트선쌍의 전압 및 기준 전원의 전압은 신속히 내부 전원 전압의 2분의 1이 된다. 따라서, 기록 동작이 연속하여 소정 횟수 행해진 직후에 읽기 동작을 행하여도 데이터를 보증할 수 있다.
청구항 6에 기재된 발명에 따르면, 반도체 기억 장치에 기존의 감지 증폭기를 이용할 수 있으므로, 설계 기간의 단축화 및 면적의 증대 제어를 도모할 수 있고, 비용 상승을 억제할 수 있다.
청구항 7에 기재된 발명에 따르면, 전원 공급 회로를 간단한 구성으로 할 수 있다.
[제1 실시예]
이하, 본 발명을 DRAM으로 구체화한 실시예를 도 1 내지 도 4에 따라서 설명한다. 또, 중복 설명을 피하기 위해서 도 12 및 도 13에 있어서 설명한 것과 같은 요소에 관해서는 동일한 참조 번호가 첨부되어 있다. 또한, 전술한 종래의 DRAM(10)의 차이점을 중심으로 설명한다.
도 1은 본 실시예의 DRAM(60)을 도시한다. DRAM(60)에는 도시하지 않은 제어 장치로부터 클록 신호(CLK), 어드레스 신호(로우 어드레스 신호 및 컬럼 어드레스 신호)(AD), 로우 신호() 및 컬럼 신호(), 기록 제어신호() 및출력 제어 신호() 등의 각종 제어 신호가 공급되고, DRAM(10)은 상기 각종 제어 신호의 상태에 기초하여 동작 제어된다. 이 DRAM(60)도 대기시에 동작 전원(VCC)을 범프 다운시킨 후에 데이터 보증을 행하는 리텐션 모드 기능을 갖추고 있다.
본 실시예의 DRAM(60)은 리텐션 모드 검출 수단으로서의 리텐션 모드 전위 판정 회로(61), 금지 수단으로서의 AND 회로(62), 전원 공급 수단을 구성하는 OR 회로(63) 및 접속 제어 수단으로서의 AND 회로(64)를 갖추고 있는 점에 있어서 상기 DRAM(10)의 구성과는 다르다. DRAM(60)의 그 밖의 구성은 상기 DRAM(10)의 구성과 마찬가지이다.
그리고, 본 실시예에 있어서 리텐션 모드 전위 판정 회로(61), AND 회로(62), OR 회로(63), 감지 증폭기(13) 및 AND 회로(64)로써 메모리 셀 어레이(11)의 복수의 비트선쌍의 프리차지 전압이 기준 전원 VPR의 전압이 되도록 보정을 행하는 보정 수단을 구성하고 있다. 또한, 본 실시예에 있어서 감지 증폭기(13)는 전원 공급 수단을 구성하고 있다. 즉, 감지 증폭기(13)는 활성화된 때에 그 감지 증폭기(13)에 대응하는 비트선상의 한쪽의 비트선에 내부 전원(VDD)을 공급함과 동시에, 다른 쪽의 비트선에 저전위 전원(VSS)을 공급하기 위한 것이다.
도 3에 나타낸 바와 같이, 리텐션 모드 전위 판정 회로(61)는 전압 검출 회로(70)와 제1 내지 제3 제어 신호 생성 회로(80, 90, 100)로 이루어진다.
전압 검출 회로(70)는 외부로부터 공급된 고전위 전원(VCC)과 저전위 전원(VSS)에 기초하여 고전위 전원(VCC)의 전압을 검출하는 것이다. 고전위전원(VCC)과 저전위 전원(VSS)의 사이에는 한 쌍의 저항(71, 72)이 직렬로 접속되고, 저항(71, 72) 사이에서 고전위 전원(VCC) 전압을 분압한 검출 전압(V72)이 출력된다. 또한, 고전위 전원(VCC)과 저전위 전원(VSS)의 사이에는 저항(73) 및 nMOS 트랜지스터(74)가 직렬로 접속되고, nMOS 트랜지스터(74)의 게이트에 상기 검출 전압(72)이 인가된다.
따라서, 검출 전압(V72)이 nMOS 트랜지스터(74)의 임계치 전압(Vth)의 미만이면 nMOS 트랜지스터(74)는 오프되고, 저항(73) 및 nMOS 트랜지스터(74) 사이에서 H레벨의 검출 신호가 출력된다.
nMOS 트랜지스터(74)의 드레인에는 인버터(75, 76)가 직렬로 접속되고, 인버터(76)의 출력 단자는 지연 회로(77)에 접속되어 있다. 2입력 AND 회로(78)의 비반전 입력 단자는 지연 회로(77)의 출력 단자에 접속되고, 반전 입력 단자는 상기 인버터(76)의 출력 단자에 접속되어 있다.
따라서, DRAM(60)에 공급되는 고전위 전원(VCC)의 전압이 도 4에 도시한 바와 같이 통상 사용할 때의 전압 VCCn이면, 검출 전압(V72)은 nMOS 트랜지스터(74)의 임계치 전압보다 높고, nMOS 트랜지스터(74)는 온되어 인버터(75)에는 L레벨의 신호가 입력된다. 그러므로 인버터(76)의 출력 신호(S76)는 L레벨이 되고, AND 회로(78)의 출력 신호(S78)는 L레벨이 된다.
DRAM(60)을 리텐션 모드로 해야하고, 고전위 전원(VCC)이 범프 다운되어 리텐션 모드시의 전압(VCCr)이 되면, 검출 전압(V72)은 nMOS 트랜지스터(74)의 경계치 전압보다도 낮아져서 nMOS 트랜지스터(74)는 오프되어 인버터(75)에는 H레벨의신호가 입력된다. 따라서, 인버터(76)의 출력 신호(S76)는 H레벨이 된다. 이 때, 지연 회로(77)의 출력 신호는 소정 시간만 지연되어 H레벨이 되기 때문에, AND 회로(78)의 출력 신호(S78)에는 도 4에 도시한 바와 같이 하나의 양의 펄스가 발생하여, DRAM(60)의 리텐션 모드가 검출된다.
제1 제어 신호 생성 회로(80)는 상기 전압 검출 회로(70)에 의한 리텐션 모드의 검출 결과에 기초하여 상기 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 비활성으로 하기 위한 제어 신호를 생성하는 것이다.
즉, 2입력 NOR 회로(82)의 한편의 입력 단자는 상기 출력 신호(S78)를 입력하는 지연 회로(81)의 출력 단자에 접속되고, 다른 쪽의 입력 단자는 상기 출력 신호(S78)를 입력하고 있다. NOR 회로(82)의 입력 단자에는 인버터(83)가 접속되어 있다. 3입력 NOR 회로(85)의 제1 입력 단자는 지연 회로(84)를 통해 상기 인버터(83)의 출력 단자에 접속되고, 제2 입력 단자는 상기 인버터(83)의 출력 단자에 접속되고, 제3 입력 단자는 상기 출력 신호(S78)를 입력하고 있다. NOR 회로(85)의 입력 단자에는 인버터(86, 87)가 접속되어 있다.
따라서, 도 4에 도시한 바와 같이 AND 회로(78)의 출력 신호(S78)에 양의 펄스가 발생하면, 인버터(87)로부터의 제어 신호에는 출력 신호(S78)의 펄스에 동기하여 출력 신호(S78)보다도 펄스 폭이 긴 하나의 음의 펄스가 발생한다.
제2 제어 신호 생성 회로(90)는 상기 전압 검출 회로(70)에 의한 리텐션 모드의 검출 결과에 기초하여 상기 감지 증폭기 구동 회로(16)를 활성화하기 위한 제어 신호 DRM1을 생성하는 것이다.
즉, 2입력 NOR 회로(92)의 한편의 입력 단자는 상기 출력 신호(S78)를 입력하는 지연 회로(91)의 출력 단자에 접속되고, 다른 쪽의 입력 단자는 상기 출력 신호(S78)를 입력하고 있다. NOR 회로(92)의 출력 단자에는 인버터(93)가 접속되고, 인버터(93)의 출력 단자에는 지연 회로(94)가 접속되어 있다. 지연 회로(94)의 출력 단자에는 인버터(95, 96)가 접속되어 있다.
따라서, 도 4에 도시한 바와 같이, AND 회로(78)의 출력 신호(S78)에 양의 펄스가 발생하면, 인버터(96)로부터의 제어 신호(DRM1)에는 출력 신호(S78)의 펄스의 소멸 후에 있어서 출력 신호(S78)보다도 펄스 폭이 긴 하나의 양의 펄스가 발생한다.
또한, 제3 제어 신호 생성 회로(100)는 상기 전압 검출 회로(70)에 의한 리텐션 모드의 검출 결과에 기초하여 프리차지 수단으로서의 프리차지 회로(30)를 활성화하기 위한 제어 신호()를 생성하는 것이다.
즉, 2입력 NOR 회로(102)의 한쪽의 입력 단자는 상기 출력 신호(S78)를 입력하는 지연 회로(101)의 출력 단자에 접속되고, 다른 쪽의 입력 단자는 상기 출력 신호(S78)를 입력하고 있다. NOR 회로(102)의 출력 단자에는 인버터(103)가 접속되어 있다. 3입력 NOR 회로(105)의 제1 입력 단자는 지연 회로(104)를 통해 상기 인버터(103)의 출력 단자에 접속되고, 제2 입력 단자는 상기 인버터(103)의 출력 단자에 접속되며, 제3 입력 단자는 상기 출력 신호(S78)를 입력하고 있다. NOR 회로(105)의 출력 단자에는 지연 회로(107)가 접속되어 있다. 지연 회로(107)의 출력 단자에는 인버터(108)가 접속되어 있다.
따라서, 도 4에 도시한 바와 같이, AND 회로(78)의 출력 신호(S78)에 양의 펄스가 발생하면, 인버터(108)로부터의 제어 신호에는 출력 신호(S78)의 펄스의 소멸 직후의 상기 제어 신호 DRM1의 펄스보다도 펄스 폭이 긴 하나의 음의 펄스가 발생한다.
2입력 AND 회로(62)는 상기 제1 제어 회로 신호()에 기초하여 상기 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 비활성으로 하는 회로이다. AND 회로(62)는 한편의 입력 단자에 상기 모드 제어기(19)의 출력 신호를 입력시키고, 다른 쪽의 입력 단자에 상기 제어 신호()를 입력하고 있다. AND 회로(62)는 제어 신호()가 L레벨의 기간에 있어서, 모드 제어기(19)로부터 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)에 출력되는 제어 신호를 차단하여, 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 비활성으로 한다.
2입력 OR 회로(63)는 상기 제2 제어 신호(DRM1)에 기초하여 상기 감지 증폭기 구동 회로(16)를 활성화하기 위한 제어 신호 LE1을 생성하는 회로이다. OR 회로(63)는 한편의 입력 단자에 상기 활성화 신호 LE를 입력하고, 다른 쪽의 입력 단자에 상기 제어 신호(DRM1)를 입력하고, 양 신호에 기초하여 활성화 신호 LE1을 출력한다. OR 회로(63)의 활성화 신호 LE1은 상기 활성화 신호 LE가 L레벨이어도, 제어 신호(DRM1)가 H레벨의 기간, 즉, DRAM(60)이 리텐션 모드에 들어 간 직후에 H레벨이 되고, 감지 증폭기 구동 회로(16)를 활성화하여 감지 증폭기(13)를 동작시키도록 되어 있다.
2입력 OR회로(64)는 상기 제3 제어 신호()에 기초하여 상기 프리차지 회로(30)를 활성화하는 회로이다. OR 회로(64)는 한쪽의 입력 단자에 상기 프리차지 신호 BRS를 입력하고, 다른 쪽의 입력 단자에 상기 제어 신호()를 입력하며, 양 신호에 기초하는 프리차지 신호 BS를 출력한다. 따라서, OR 회로(64)로부터 출력되는 프리차지 신호 BS는 상기 프리차지 신호 BRS가 H레벨이고, 또한,제어 신호가 H레벨일 때, 즉, DRAM(60)이 리텐션 모드이며, 또한, 메모리 액세스의 액세스 시기가 아니고, 더구나 감지 증폭기(13)가 비활성이 된 후에 상기 프리차지 회로(30)를 활성화하여 비트선쌍을 프리차지하도록 되어 있다.
다음으로, 상기한 바와 같이 구성된 DRAM(60)의 동작에 관해서 설명한다.
외부 전원(VCC)의 전압이 도 4에 도시한 바와 같이 통상 사용할 때의 전압(VCCn)인 경우에는 DRAM(60)은 통상 동작 모드가 된다. 통상 동작 모드시에 있어서, 제1 제어 신호()는 H레벨이 되기 때문에, 로우 신호() 및 컬럼 신호()에 기초하여 모드 제어기(19)로부터 어드레스 버퍼 프리디코더(17) 및 리프레쉬 어드레스 카운터(18)에 대하여 출력되는 제어 신호는 AND 회로(62)를 통과하고, 이 제어 신호에 기초하여 어드레스 버퍼 프리디코더(17) 및 리프레쉬 어드레스 카운터(18)가 동작한다. 또한, 통상 동작 모드시에 있어서, 제2 제어신호(DRM1)는 L레벨이지만, 로우 신호() 및 컬럼 신호()에 기초하여 클록 발생기(20)로부터 출력되는 활성화 신호 LE는 OR 회로(63)로부터의 활성화 신호 LE1로서 감지 증폭기 구동 회로(16)에 출력된다. 이 활성화 신호 LE1에 기초하여 감지 증폭기 구동 회로(16)가 활성화되어, 각 감지 증폭기(13)가 증폭 동작이 가능하게 된다. 또한, 통상 동작 모드시 제3 제어 신호()는 H레벨이 되기 때문에 로우 신호() 및 컬럼 신호()에 기초하여 모드 제어기(19)로부터 프리차지 회로(30)에 대하여 출력되는 프리차지 신호 BRS는 AND 회로(64)로부터 프리차지 신호 BS로서 프리차지 회로(30)에 출력된다. 이 프리차지 신호 BS에 기초하여 프리차지 회로(30)가 동작한다.
따라서, DRAM(60)의 읽기 동작, 기록 동작 및 리프레쉬 동작은 상기 DRAM(10)과 같이 행해진다.
도 4에 도시하는 바와 같이, DRAM(60)의 대기시에 도시하지 않은 제어 장치에 의해서 동작 전원(VCC)이 범프 다운되면 DRAM(60)은 리텐션 모드에 들어간다. 리텐션 모드에 있어서는 메모리 셀 어레이(11)의 리프레쉬만이 행해진다.
외부 전원(VCC)의 전압이 저하되면, 내부 전원(VDD)의 전압은 전원 VCC의 전압 저하에 따라 저하되고, 리텐션 모드시의 내부 전원(VDD)의 전압 VDDr과 외부 전원(VCC)의 전압 VCCr이 같게 된다. 기준 전원(VPR, VPD)은 내부 전원(VDD)에 기초하여 생성되지만, 기준 전위 발생기(29)의 구동 능력이 낮고, 이 전원 VPR에 있어서 메모리 셀 어레이(11)의 모든 비트선쌍 및 감지 증폭기(13)는 큰 기생 용량이된다. 그 때문에, 기준 전원(VPR, VPD)의 전압은 아직 저하되지 않고 VDDn/2로 유지된다.
외부 전원(VCC)의 전압 저하에 따라, 리텐션 모드 전위 판정 회로(61)의 검출 전압(V72)이 저하된다. 이 검출 전압(V72)이 nMOS 트랜지스터(74)의 임계치 전압(Vth)의 미만이 되면, nMOS 트랜지스터(74)는 오프되어 nMOS 트랜지스터(74)의 출력 신호는 L레벨로 천이된다. 그 때문에, 인버터(76)의 출력 신호(S76)는 L레벨로 천이되어 전압 검출 회로(70)의 출력 신호 S78에는 하나의 양의 펄스가 발생하고, DRAM(60)이 리텐션 모드에 들어간 것이 검출된다.
출력 신호 S78의 양의 펄스에 기초하여, 제어 신호 생성 회로(80)로부터 출력 신호 S78의 양의 펄스에 동기하고 또한 출력 신호(S78)의 펄스 폭보다도 긴 하나의 음의 펄스를 갖춘 제어 신호가 출력된다. 또한, 출력 신호 S78의 양의 펄스에 기초하여, 제어 신호 생성 회로(100)로부터 출력 신호 S78의 펄스의 소멸 직후에 있어서 제어 신호의 펄스 폭보다도 짧은 하나의 양의 펄스를 갖춘 제어 신호가 출력된다. 또한, 출력 신호 S78의 양의 펄스에 기초하여, 제어 신호 생성 회로(90)로부터 출력 신호 S78의 펄스의 소멸 후에 있어서 제어 신호의 펄스 폭보다도 짧은 양의 펄스를 갖춘 제어 신호 DRM1이 출력된다.
L레벨의 제어 신호에 기초하여 모드 제어기(19)로부터 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)에 출력되는 제어신호는 차단된다. 그 때문에, 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스카운터(18)는 비활성이 되고, 어드레스 신호(AD)가 출력되어 프리디코드 신호(PRA)가 출력되지 않는다. 따라서, 어느쪽의 워드선도 선택되지 않고, 어느쪽의 메모리 셀도 선택되지 않는다.
다음으로, 제어 신호가 L레벨이 되면, 프리차지 신호 BS는 프리차지 신호 BRS의 레벨에 관계없이 L레벨이 되어, 비트선쌍의 프리차지는 종료된다. 이 때, 비트선쌍의 프리차지 전압은 기준 전원 VPR의 기생 용량(비트선쌍 및 감지 증폭기(13))에 기초하여, 아직 VDDn/2로 유지되어 있다.
이후에 제어 신호 DRM1이 H레벨이 되면, 활성화 신호 LE1은 활성화 신호 LE의 레벨에 관계없이 H레벨이 된다. 이 활성화 신호 LE1에 기초하여 감지 증폭기 구동 회로(16)가 활성화되어 고전위 전원(PSA)의 전압은 내부 전원(VDD)의 전압 VDDr이 되고, 저전위 전원(NSA)의 전압은 저전위 전원(VSS)의 전압(0V)이 된다. 그 결과, 각 감지 증폭기(13)가 활성화되고, 감지 증폭기(13)에 대응하는 비트선쌍의 한편의 비트선에 내부 전원(VDD)이 공급됨과 동시에, 다른 쪽의 비트선에 저전위 전원(VSS)이 공급되며, 양 비트선의 전압이 전압 VDDr 및 0V 중 어느 한쪽이 된다. 이 때, 어느 한쪽의 메모리 셀도 선택되어 있지 않기 때문에, 비트선쌍의 전압에 의해서 메모리 셀의 데이터가 파괴되는 일은 없다.
제어 신호 DRM1이 L레벨이 되면, 감지 증폭기 구동 회로(16)는 비활성이 되어, 고전위 전원(PSA) 및 저전위 전원(NSA)이 단락되기 때문에 고전위 및 저전위 전원(PSA, NSA)의 전압은 VDDr/2로 되어 안정된다.
다음으로 제어 신호가 H레벨이 되면, 이때 프리차지 신호 BRS가 H레벨이므로 프리차지 신호 BS는 H레벨이 된다. 이 프리차지 신호 BS에 기초하여 프리차지 회로(30)가 활성화되어 비트선쌍이 기준 전원 VPR에 의해서 프리차지되고 비트선쌍의 전위는 같게 된다.
이 때, 전술한 바와 같이 기준 전위 발생기(29)의 구동 능력은 낮고 기준 전원(VPR, VPD)의 기생 용량이 크기 때문에, 비트선쌍의 전압은 VDDr/2가 되어 기준 전원 VPR의 전압도 비트선쌍의 전압 변화에 거의 따라서 VDDr/2가 된다.
따라서, DRAM(60)이 리텐션 모드에 들어가, 제어 신호가 L레벨의 기간에 있어서 제어 장치로부터 리프레쉬 명령이 주어졌다고 해도, L레벨의 제어 신호에 기초하여 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)는 비활성이 되므로, 메모리 셀 어레이(11)의 메모리 셀의 리프레쉬가 행해지지 않는다. 또한, 제어 신호가 H레벨로 천이된 후에는 비트선쌍의 전압은 모두 VDDr/2로 된다. 따라서, 제어 신호가 H레벨로 천이한 후에 제어 장치로부터 리프레쉬 명령이 주어지면, 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)는 모드 제어기(20)로부터의 제어 신호에 기초하여 활성화되어, 통상의 리프레쉬 동작이 행해진다.
본 실시예는 전술한 바와 같이 구성되기 때문에 다음과 같은 효과가 있다.
본 실시예에서는 리텐션 모드 전위 판정 회로(61)에 의해서 외부 전원(VCC)의 저하를 검출함으로써 DRAM(60)이 리텐션 모드에 들어간 것을 검출하고, 이 검출결과에 기초하여 메모리 셀 어레이(11)의 워드선을 선택하지 않고서 비트선쌍의 프리차지를 종료한다. 그리고, 감지 증폭기(13)에 리텐션 모드시의 내부 전원(VDD)의 전압 VDDr을 부여하여 비트선쌍의 전압을 VDDr 및 접지 전압으로 한다. 이 후, 비트선쌍을 프리차지함으로써 비트선쌍의 전압을 VDDr/2로 할 수 있다. 이 프리차지에 의해서 기준 전원 VPR의 기생 용량인 비트선쌍 및 감지 증폭기(13)를 이용하여 기준 전원 VPR의 전압도 비트선쌍의 전압과 거의 동시에 저하시켜 VDDr/2로 할 수 있다. 그 때문에, DRAM(60)이 리텐션 모드에 들어 간 후의 리프레쉬 개시까지의 시간을 단축할 수 있다.
본 실시예의 DRAM(60)에서는, 새롭게 리텐션 모드 전위 판정 회로(61), AND 회로(62, 64) 및 OR 회로(63)를 설치함과 동시에, 메모리 셀 어레이(11)에 접속되어 있는 기존의 감지 증폭기(13) 및 프리차지 회로(30)를 이용하여 리텐션 모드에 들어간 직후에 기준 전원 VPR을 원하는 전압으로 할 수 있기 때문에 DRAM(60)의 설계 기간의 단축화 및 칩 면적의 증대 억제를 꾀할 수 있어서 비용 상승을 억제할 수 있다.
[제2 실시예]
다음으로, 본 발명을 DRAM에 구체화한 제2 실시예를 도 5 내지 도 7에 따라서 설명한다. 또한, 중복 설명을 피하기 위해서 도 1 내지 도 4에서 설명한 것과 동일한 요소에 대해서는 동일한 참조 번호가 첨부되어 있다. 또한, 전술한 DRAM(60)의 차이점을 중심으로 설명한다.
도 5는 본 실시예의 DRAM(110)을 도시하고, 이 DRAM(110)은 제2 리텐션 모드검출 수단으로서의 리텐션 모드 커맨드 판정 회로(111)를 갖추고 있는 점에 있어서, 제1 실시예의 DRAM(60)의 구성과는 다르다. DRAM(110)의 그 밖의 구성은 상기 DRAM(60)의 구성과 같다.
그리고, 본 실시예에 있어서 리텐션 모드 커맨드 판정 회로(110), AND 회로(62), OR 회로(63), 감지 증폭기(13) 및 AND 회로(64)에 의해 메모리 셀 어레이(11)의 복수의 비트선쌍의 프리차지 전압이 기준 전원 VPR의 전압이 되도록 보정을 행하는 보정 수단을 구성하고 있다.
리텐션 모드 커맨드 판정 회로(111)에는 제어 회로 장치에서 리텐션 모드로 들어가는 것을 통지하는 리텐션 모드 커맨드(CMD)와 클록 신호(CLK)가 입력되어 있다. 리텐션 모드 커맨드(CMD)는 외부 전원(VCC)의 전압이 저하되기 직전에 얻어진다. 본 실시예에서는 리텐션 모드 커맨드(CMD)는 3비트의 데이터 B0, Bl, B2로 이루어진다.
도 6에 도시한 바와 같이, 리텐션 모드 커맨드 판정 회로(111)는 커맨드 디코더(112)와 상기 제1 내지 제3 제어 신호 생성 회로(80, 90, 100)로 이루어진다.
커맨드 디코더(112)는 클록 신호(CLK)와 커맨드(CMD) 등에 기초하여 DRAM(110)이 리텐션 모드에 들어 간 것을 검출하는 회로이다. 커맨드 디코더(112)는 2개의 입력 NAND 회로(113, 114)와 2입력 NOR 회로(115)로 이루어진다. NAND 회로(113)는 그 비반전 출력 단자에 클록 신호(CLK)를 입력하고, 반전 입력 단자에 비트 B0을 입력하고 있다. NAND 회로(114)는 그 비반전 입력 단자에 비트 Bl을 입력하고, 반전 입력 단자에 비트 B2를 입력하고 있다. NOR 회로(115)는 NAND 회로(113, 114)의 출력 신호를 입력하고 양 신호에 기초하는 신호(115)를 출력한다.
따라서, 도 7에 도시한 바와 같이, 클록 신호(CLK)의 H레벨의 펄스가 입력되었을 때, 비트 B0가 「0」, 비트 B1이 「1」, 비트 B2가「0」이면, NAND 회로(113, 114)의 출력 신호는 함께 L레벨이 되어, NOR 회로(115)에는 하나의 양의 펄스가 발생하여 DRAM(110)의 리텐션 모드가 검출된다.
제1 제어 신호 회로(80)는 상기 커맨드 디코더(112)의 출력 신호(S115)에 기초하여 상기 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 비활성으로 하기 위한 제어 신호를 생성한다. 제2 제어 신호 생성 회로(90)는 상기 커맨드 디코더(112)의 출력 신호(S115)에 기초하여 상기 감지 증폭기 구동 회로(16)를 활성화하기 위한 제어 신호 DRM1을 생성한다. 또한, 제3 제어 신호 생성 회로(100)는 상기 커맨드 디코더(112)의 출력 신호(Sl15)에 기초하여 상기 프리차지 회로(30)를 활성화하기 위한 제어 신호를 생성한다.
다음으로, 상기와 같이 구성된 DRAM(110)의 동작에 관해서 설명한다.
제어 장치로부터 얻어지는 리텐션 모드 커맨드(CMD)의 비트 B0, B1, B2의 조합이(0, 1, 0) 이외의 경우에는 DRAM(110)은 통상 동작 모드가 된다. 통상 동작 모드시에 있어서, 제1 제어 신호()는 H레벨, 제2 제어 신호(DRM1)는 L레벨, 제3 제어 신호()는 H레벨이 되기 때문에, DRAM(110)의 읽기 동작, 기록 동작 및 리프레쉬 동작은 DRAM(10)과 동일하게 행해진다.
도 17에 도시한 바와 같이, 클록 신호(CLK)의 펄스에 동기하여 (0, 1, 0)의 조합의 리텐션 모드 커맨드(CMD)가 입력되면 DRAM(110)은 리텐션 모드에 들어간다. 리텐션 모드에 있어서는 메모리 셀 어레이(11)의 리프레쉬만이 행해진다. 이때, 내부 전원(VDD)의 전압은 전원 VCC의 전압 저하에 따라 저하되고, 리텐션 모드시의 내부 전원(VDD)의 전압 VDDr과 외부 전원(VCC)의 전압 VCCr이 같게 된다. 기준 전원(VPR, VPD)의 전압은 아직 저하되지 않고, VDDn/2로 유지된다.
리텐션 모드 커맨드(CMD)의 비트 B0, B1, B2의 (0, 1, 0)라고 하는 조합에 기초하여 리텐션 모드 커맨드 판정 회로(111)에 의해서 리텐션 모드에 들어간 것이 검출되고, 출력 신호(S115)에 양의 펄스가 발생한다.
출력 신호(S115)의 양의 펄스에 기초하여, 제어 신호 생성 회로(80)로부터 출력 신호(S78)의 양의 펄스에 동기하고, 또한 출력 신호(S78)의 펄스 폭보다도 긴 하나의 음의 펄스를 갖춘 제어 신호가 출력된다. 또한, 출력 신호(S78)의 양의 펄스에 기초하여 제어 신호 생성 회로(100)로부터 출력 신호(S78)의 펄스의 소멸 직후에 있어서 제어 신호의 펄스 폭보다도 짧은 하나의 양의 펄스를 갖춘 제어 신호가 출력된다. 또한, 출력 신호(S78)의 양의 펄스에 기초하여 제어 신호 생성 회로(90)로부터 출력 신호(S78)의 펄스의 소멸 후에 있어서 제어 신호의 펄스 폭보다도 짧은 양의 펄스를 갖춘 제어 신호 DRM1이 출력된다.
그리고, 이들의 제어 신호, DRM1,에 기초하여 제1 실시형태와 같은 형태로 하여 DRAM(11O)이 리텐션 모드에 들어간 직후에 기준 전원 VPR이 저하된다.
본 실시예는 전술한 바와 같이 구성되어 있기 때문에, 다음과 같은 효과가 있다.
본 실시예에서는 리텐션 모드 커맨드 판정 회로(111)에 의해서 DRAM(110)이 리텐션 모드에 들어간 것을 검출하고, 이 검출 결과에 기초하여 메모리 셀 어레이(11)의 워드선을 선택하지 않고서 비트선쌍의 프리차지를 종료한다. 그리고, 감지 증폭기(13)에 리텐션 모드시의 내부 전원(VDD)의 전압 VDDr을 부여하여 비트선쌍의 전압을 VDDr 및 접지 전압으로 한다. 이 후, 비트선쌍을 프리차지함으로써 비트선쌍의 전압을 VDDr/2로 할 수 있다. 이 프리차지에 의해서 기준 전원 VPR의 기생 용량인 비트선쌍 및 감지 증폭기(13)를 이용하여 기준 전원 VPR의 전압도 비트선쌍의 전압과 거의 동시에 저하시켜 VDDr/2로 할 수 있다. 그 때문에, DRAM(110)이 리텐션 모드에 들어 간 후의 리프레쉬 개시까지의 시간을 단축할 수 있다.
본 실시예의 DRAM(110)에서는 새롭게 리텐션 모드 커맨드 판정 회로(111)와 AND 회로(62, 64)와 OR 회로(63)를 설치함과 동시에, 메모리 셀 어레이(11)에 접속되어 있는 기존의 감지 증폭기(13) 및 프리차지 회로(30)를 이용하여 리텐션 모드에 들어간 직후에 기준 전원 VPR을 원하는 전압으로 할 수 있기 때문에, DRAM(60)의 설계 기간의 단축화 및 칩 면적의 증대 억제를 꾀할 수 있어, 비용 상승을 억제할 수 있다.
[제3 실시예]
다음으로, 본 발명을 DRAM에 구체화한 제3 실시예를 도 8 내지 도 11에 따라 설명한다. 또, 중복 설명을 피하기 위해서, 도 1 내지 도 4에서 설명한 것과 같은 요소에 관해서는 동일한 참조 번호가 첨부되어 있다. 또한, 전술한 DRAM(60)의 차이점을 중심으로 설명한다.
도 8은 본 실시예의 DRAM(l20)을 도시하고, 이 DRAM(120)은 상기 리텐션 모드 전위 판정 회로(61) 대신에 기록 판정 수단으로서의 기록 판정 회로(121)를 갖추고 있음과 동시에, 메모리 셀 어레이(11)에 접속된 전원 공급 수단으로서의 전원 공급 회로(122)를 갖추고 있는 점에 있어서 상기 DRAM(60)의 구성과는 다르다. DRAM120의 그 밖의 구성은 상기 DRAM(60)의 구성과 같다.
그리고, 본 실시예에 있어서, 기록 판정 회로(121), AND 회로(62), OR 회로(63), AND 회로(64) 및 전원 공급 회로(122)에 의해 메모리 셀 어레이(11)의 복수의 비트선쌍의 프리차지 전압이 기준 전원 VPR의 전압이 되도록 보정을 행하는 보정 수단을 구성하고 있다.
기록 판정 회로(121)는 메모리 셀 어레이(11)에 대하여 기록 동작이 N 회 연속하여 행해졌는지를 판정하는 것이다. 도 l0에 도시한 바와 같이, 기록 판정 회로(121)는 기록 횟수 검출 회로(130)와 상기 제1 내지 제3의 제어 신호생성 회로(80, 90, 100)로 이루어진다.
기록 횟수 검출 회로(130)는 카운터(131), OR 회로(132), 2개의 인버터(133, 134), 지연 회로(135) 및 2입력 AND 회로(136)를 갖출 수 있다. 카운터(131)는 기록 동작에 동반한 기록 신호를 카운트 입력하고 있다. OR 회로(132)는 읽기 동작에 따르는 읽기 신호와 카운터(131)의 출력 신호(S131)를 입력하고, 양 신호에 기초한 신호를 카운터(131)의 리셋 단자에 출력한다. 카운터(131)는 기록 신호를 N회 연속하여 카운트하면 카운트 업하고, H레벨의 신호(S131)를 출력한다. 또한, 카운터(131)는 기록 신호를 N회 연속하여 카운트하기 이전에 H레벨의 읽기 신호가 입력되거나, H레벨의 신호(S131)가 입력되면리셋되어 그 때까지의 카운트값이 0으로 된다.
카운터(131)의 출력 단자에는 인버터(133, 134)가 직렬로 접속되고, 인버터(134)의 출력 단자는 지연 회로(135)에 접속되어 있다. 2입력 AND 회로(136)의 비반전 입력 단자는 지연 회로(135)의 출력 단자에 접속되고, 반전 입력 단자는 상기 인버터(134)의 출력 단자에 접속되어 있다.
따라서, 도 11에 도시한 바와 같이, 메모리 셀 어레이(11)에 대한 연속되는 기록 횟수가 N회에 도달하면, 카운터(131)의 출력 신호S(13)는 H레벨이 되고, 인버터(134)의 출력 신호는 H레벨이 된다. 이 때, 지연 회로(135)의 출력 신호(S135)는 소정 시간만 지연되어 H레벨이 되기 때문에, AND 회로(136)의 출력 신호(S136)에는 하나의 양의 펄스가 발생하고, 메모리 셀 어레이(11)에 대하여 N회 연속되는 기록 동작이 행하여지는 것이 검출된다.
제1 제어 신호 생성 회로(80)는 상기 기록 회수 검출 회로(130)의 출력 신호(S136)에 기초하여 상기 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)를 비활성으로 하기 위한 제어 신호를 생성한다. 제2 제어 신호 생성 회로(90)는 상기 기록 회수 검출 회로(130)의 출력 신호(S136)에 기초하여 상기 감지 증폭기 구동 회로(16)를 활성화하기 위한 제어 신호 DRM1을 생성한다. 또한, 제3 제어 신호 생성 회로(100)는 상기 기록 회수 검출 회로(130)의 출력 신호 S136에 기초하여 상기 프리차지 회로(30)를 활성화하기 위한 제어 신호를 생성한다.
도 9에 도시한 바와 같이, 전원 공급 회로(122)는 메모리 셀 어레이(ll)의 비트선쌍(BL0,∼BLn,)의 수에 각각 대응한 전원 공급용의 pMOS 트랜지스터(123) 및 nMOS 트랜지스터(124)와 인버터(125)로 이루어진다. pMOS 트랜지스터(123)는 비트선쌍에 있어서의 비반전측의 비트선과 내부 전원(VDD)의 사이에 접속되어 있다. nMOS 트랜지스터(124)는 비트선쌍에 있어서의 반전측의 비트선과 저전위 전원(VSS)의 사이에 접속되어 있다. 각 pMOS 트랜지스터(123)의 게이트에는 인버터(125)를 통해 상기 제어 신호 DRMl이 입력되어 있다. 각 nMOS 트랜지스터(124)의 게이트에는 상기 제어 신호 DRMl이 입력되어 있다. 제어 신호 DRM1이 H레벨이 되면, 각 pMOS 트랜지스터(123)가 온되는 것과 동시에, 각 nMOS 트랜지스터(124)가 온된다. 각 pMOS 트랜지스터(123)의 온에 기초하여 비반전측의 비트선 BL0, BLl,···BLn에는 내부 전원(VDD)이 공급되고, 각 nMOS 트랜지스터(124)의 온에 기초하여 반전측의 비트선,,···에는 저전위 전원(VSS)이 공급된다.
다음으로 상기한 바와 같이 구성된 DRAM(120)의 동작을 도 11에 따라서 설명한다.
통상 동작 모드시에 있어서, 내부 전원(VDD)의 전압은 VDDn이라고 하면, 감지 증폭기(13)의 기준 전압, 즉, 고전위 전원(PSA) 및 저전위 전원(NSA)의 전압은 VDDn/2로 되어 있다. DRAM(120)의 읽기 동작, 기록 동작 및 리프레쉬 동작은 상기 DRAM(l0)과 같이 행해진다.
지금, DRAM(120)에 대하여 기록 동작이 연속하여 N회 행해진 것으로 한다. DRAM(120)의 기록 동작에 있어서는, 선택한 비트선쌍에 기준 전위가 주어질 필요는 없고, 선택한 비트선쌍에 주어지는 기록 신호에 전위차가 있으면 된다. 기록 동작에 있어서도 데이터의 기록이 1회 종료되어서 프리차지 회로(30)가 활성화되고, 비트선쌍이 기준 전원 VPR에 의해서 프리차지되어 비트선쌍의 전위는 같게 된다. 그런데, 기준 전위 발생기(29)의 구동 능력은 낮고 기준 전원(VPR, VPD)은 배선에 의해서 메모리 셀 어레이(11) 전체에 공급되고 있다. 그 때문에, 데이터의 기록 후에 비트선쌍의 프리차지가 행해지면, 기준 전원 VPR의 전압은 비트선쌍의 기록 신호 전압의 합계의 2분의 1이 된다. 따라서, 도 11에 도시한 바와 같이, 기록 동작이 연속하여 N회 행해지면 프리차지후의 비트선쌍의 전압 VWR은 기준 전압 VDDn/2로부터 벗어나 커져 있는 경우가 있다.
DRAM(120)의 메모리 셀 어레이(11)에 대하여 기록 동작이 연속하여 N회 행해지면, 카운터(131)로부터 카운트 업을 지시하는 H레벨의 신호(S131)가 출력된다. 이 출력 신호(S131)에 기초하여 AND 회로(136)의 출력 신호(S136)에는 하나의 양의 펄스가 발생하여, 메모리 셀 어레이(11)에 대하여 N회 연속한 기록 동작이 행해지는 것이 검출된다.
출력 신호(S136)의 양의 펄스에 기초하여, 제어 신호 생성 회로(80)로부터 출력 신호(Sl36)의 양의 펄스에 동기하고 또한 출력 신호(S78)의 펄스 폭보다도 긴 하나의 음의 펄스를 갖춘 제어 신호가 출력된다. 또, 출력 신호(S136)의 양의 펄스에 기초하여, 제어 신호 생성 회로(100)로부터 출력 신호(S136)의 펄스의 소멸 직후에 있어서 제어 신호의 펄스 폭보다도 짧은 하나의 양의 펄스를 갖춘 제어 신호가 출력된다. 또한, 출력 신호 S(l36)의 양의 펄스에 기초하여, 제어 신호 생성 회로(90)로부터 출력 신호(S136)의 펄스의 소멸 후에 있어서 제어 신호의 하나의 펄스 폭보다도 짧은 양의 펄스를 갖춘 제어 신호 DRM1이 출력된다.
L레벨의 제어 신호에 기초하여 모드 제어기(19)에서 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)에 출력되는 제어 신호는 차단된다. 그 때문에, 어드레스 버퍼 프리디코더(17) 및 리프레쉬 어드레스카운터(18)는 비활성이 되고, 어드레스 신호(AD)가 입력되어 프리디코드 신호(PRA)가 출력되지 않는다. 따라서, 어느쪽의 워드선도 선택되지 않고, 어느쪽의 메모리 셀도 선택되지 않는다.
다음으로, 제어 신호가 L레벨이 되면, 프리차지 신호 BS는 프리차지 신호 BRS의 레벨에 관계없이 L레벨이 되고, 비트선쌍의 프리차지는 종료된다. 이때, 비트선쌍의 프리차지 전압은 기준 전원 VPR의 기생 용량인 비트선쌍 및 감지증폭기(13)에 의해서 여전히 VWR> VDDn/2로 유지된다.
이 후, 제어 신호 DRM1이 H레벨이 되면, pMOS트랜지스터(123)가 온되어 비반전측의 비트선 BL0, BL1,···BLn에는 내부 전원(VDD)이 공급되고, nMOS 트랜지스터(124)가 온되어 반전측의 비트선,,···BLn에는 저전위 전원(VSS)(접지 전압)이 공급된다.
또한, 제어 신호 DRM1이 H레벨이 되면, 활성화 신호 LE1은 활성화 신호 LE의 레벨에 관계없이 H레벨이 된다. 이 활성화 신호 LE1에 기초하여 감지 증폭기 구동 회로(16)가 활성화되어 고전위 전원(PSA)의 전압은 내부 전원(VDD)의 전압 VDDn이 되고, 저전위 전원(NSA)의 전압은 저전위 전원(VSS)의 전압(0V)이 된다. 그 결과, 각 감지 증폭기(13)가 활성화되고 감지 증폭기(13)에 대응하는 비트선쌍을 구성하는 양 비트선의 전압이 감지 증폭기(13)의 동작에 의해 전압 VDDn 및 OV 중 어느 하나가 된다. 이 때, 어느 하나의 메모리 셀도 선택되어 있지 않기 때문에, 비트선쌍의 전압에 의해서 메모리 셀의 데이터가 파괴되는 일은 없다.
제어 신호 DRM1이 L레벨이 되면, 전원 공급 회로(122)는 비활성이 되고, 비트선쌍으로의 전원의 공급이 차단된다. 또한, 감지 증폭기 구동 회로(16)는 비활성이 되고, 고전위 전원(PSA) 및 저전위 전원(NSA)은 단락되기 때문에 고전위 및 저전위 전원(PSA, NSA)의 전압은 VDDn/2로 되어 안정된다.
다음으로, 제어 신호가 H레벨이 되면, 이때 프리차지 신호 BRS는 H레벨이므로, 프리차지 신호 BS는 H레벨이 된다. 이 프리차지 신호 BS에 기초하여프리차지 회로(30)가 활성화되고, 비트선쌍이 기준 전원 VPR에 의해서 프리차지되며 비트선쌍의 전위는 같게 된다. 이 때, 전술한 바와 같이 기준 전위 발생기(29)의 구동 능력은 낮고 기준 전원 VPR에 있어서 비트선쌍 및 감지 증폭기(13)가 큰 기생 용량이 되기 때문에, 비트선쌍의 전압은 VDDn/2가 되고, 기준 전원 VPR의 전압도 비트선쌍의 전압 변화에 거의 따라서 VDDn/2가 된다.
따라서, DRAM(120)에 대한 기록 동작이 연속하여 N회 행해진 직후에 제어 장치로부터 읽기 명령이 주어졌다고 해도, L레벨의 제어 신호 DRM0에 기초하여 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)는 비활성이 되기 때문에, 메모리 셀 어레이(11)로부터의 데이터의 읽기 동작이 행해지는 일은 없다. 또한, 제어 신호가 H레벨로 천이한 후에는 비트선쌍의 전압은 이미 VDDn/2로 되어 있다. 따라서, 제어 신호가 H레벨로 천이한 후에 제어 장치로부터 읽기 명령이 주어지면, 어드레스 버퍼·프리디코더(17) 및 리프레쉬 어드레스 카운터(18)는 모드 제어기(20)로부터의 제어 신호에 기초하여 활성화되어서, 읽기 동작이 행해진다.
본 실시예는 전술한 바와 같이 구성되기 때문에, 다음과 같은 효과가 있다.
본 실시예에서는 기록 판정 회로(121)에 의해 기록 동작이 연속하여
N회 행해진 것, 즉, 프리차지 후의 비트선쌍의 전압 VWR이 감지 증폭기(13)의 기준 전압 VDDn/2보다도 커지고 있는 것을 검출하고, 이 검출 결과에 기초하여 메모리 셀 어레이(11)의 워드선을 선택하지 않고서 비트선쌍의 프리차지를 종료한다. 그리고, 전원 공급 회로(122)에 의해서 비트선쌍에 내부 전원(VDD)의 전압 및 접지 전압을 부여함과 동시에, 감지 증폭기(13)에 내부 전원(VDD)의 전압 VDDr을 부여하여 비트선쌍의 전압을 VDDr 및 접지 전압으로 한다. 이 후, 비트선쌍을 프리차지함으로써 비트선쌍의 전압을 VDDn/2로 할 수 있다. 이 프리차지에 의해서 기준 전압 VPR의 기생 용량인 비트선쌍 및 감지 증폭기(13)를 이용하여 VPR의 전압도 비트선쌍의 전압과 거의 동시에 저하시켜 VDDn/2로 할 수 있다. 그 때문에, DRAM(120)의 기록 동작이 연속하여 N회 행해진 직후에 메모리 셀의 데이터를 파괴하지 않고 동작을 행할 수 있다.
본 실시예의 DRAM(120)에서는 새롭게 기록 판정 회로(61), AND 회로(62, 64), OR 회로(63) 및 전원 공급 회로(122)를 설치함과 동시에, 메모리 셀 어레이(11)에 접속되어 있는 기존의 감지 증폭기(13) 및 프리차지 회로(30)를 이용하여 통상 동작 모드시의 기준 전원 VPR을 원하는 전압으로 할 수 있기 때문에 DRAM(120)의 설계 기간의 단축화 및 칩 면적의 증대 억제를 꾀할 수 있고 비용 상승을 억제할 수 있다.
또한, 상기 각 실시예는 다음과 같이 변경하여도 되며, 변경할 경우에도 같은 동작 및 효과를 얻을 수 있다.
제1 실시예 및 제2 실시예에 있어서, 메모리 셀 어레이(11)의 비트선쌍에 대하여 전원 공급 회로(122)를 접속하고, 리텐션 모드시의 기준 전압 VPR의 전압의 저하를 빠르게 하여도 좋다. 이 경우에도 전원 공급 회로(122)는 제2 제어 신호(DRM1)로써 제어하면 좋다.
제1 실시예 및 제2 실시예에 있어서, OR회로(63)를 생략하여 감지 증폭기 구동 회로(16)를 클록 발생기(20)의 활성화 신호 LE에서 제어함과 동시에, 메모리 셀 어레이(11)의 비트선쌍에 대하여 전원 공급 회로(122)를 접속하여 리텐션 모드시의 기준 전원 VPR의 전압의 저하를 빠르게 하여도 좋다. 이 경우에도 전원 공급 회로(122)는 제2 제어 신호 DRMl에서 제어하면 좋다.
제1 및 제2 실시예에 있어서, 제 3 실시예의 기록 판정 회로(121)를 설치하고, 리텐션 모드에 들어간 직후뿐만 아니라, 기록 동작이 연속하여 N회 행해진 경우에도 기준 전원 VPR의 전압을 소정치로 신속히 이행시키도록 하여도 좋다.
제3 실시예에 있어서, OR회로(63)를 생략하고 감지 증폭기 구동 회로 (16)를 클록 발생기(20)의 활성화 신호 LE에 기초하여 제어하도록 하여도 좋다.
제3 실시예에 있어서, 전원 공급 회로(122)를 생략한 구성도 좋다.
상기 각 실시예에서는 금지 수단으로서 AND 회로(62)를 이용하고, 전원 공급 수단으로서 OR 회로(63)를 이용하며, 또한 접속 제어 수단으로서 AND 회로(64)를 이용하였으나, 같은 논리가 얻어지는 임의의 논리 회로로 변경하여도 좋다.
본 발명은 이상 설명한 바와 같이 변경되어 있기 때문에, 다음과 같은 우수한 효과가 있다.
청구항 1 내지 청구항 7 중 어느 한 항에 기재된 발명에 따르면, 비트선쌍의 프리차지 전압과 기준 전압의 사이에 차전압이 발생한 경우에 신속히 프리차지 전압을 기준 전원의 전압으로써 메모리 셀의 액세스 개시까지의 대기 시간을 단축하여 셀 데이터를 보증할 수 있다.
청구항 3에 기재된 발명에 따르면, 반도체 기억 장치가 리텐션 모드에 들어간 것이 외부 전원의 전압 변화에 기초하여 검출되고, 이 검출 결과에 기초하여 프리자지 전압을 기준 전원의 전압으로 하고 메모리 셀의 액세스 개시까지의 대기 시간을 단축하여 셀 데이터를 보증할 수 있다.
청구항 4에 기재된 발명에 따르면, 반도체 기억 장치가 리텐션 모드에 들어간 것이 리텐션 모드 커맨드에 기초하여 검출되고, 이 검출 효과에 기초하여 프리차지 전압을 기준 전압으로 하여, 메모리 셀의 액세스 개시까지의 대기 시간을 단축하여 셀 데이터를 보증할 수 있다.
청구항 5에 기재된 발명에 따르면, 메모리 셀에 대한 기록 동작이 연속하여 소정회 행해진 것에 기초하여 비트선쌍의 프리차지 전압과 기준 전원의 전압 사이의 차전압이 검출되고, 이 검출 결과에 기초하여 프리차지 전압을 기준 전원의 전압으로 하고, 메모리 셀의 액세스 개시까지의 대기 시간을 단축하여 데이터를 보증할 수 있다.
청구항 6에 기재된 발명에 따르면, 반도체 기억 장치에 기존의 감지 증폭기를 이용할 수 있으므로, 설계 기간의 단축화 및 칩 면적의 증대 억제를 꾀할 수 있고, 비용 상승을 억제할 수 있다.
청구항 7에 기재된 발명에 따르면, 전원 공급 회로를 간단한 구성으로 할 수 있다.

Claims (11)

  1. 메모리 셀이 접속된 복수의 비트선쌍과 상기 복수의 비트선쌍에 기준 전원을 접촉 분리하는 프리차지 수단과, 활성화에 의해 복수의 비트선쌍에 소정의 전원의 전압을 공급하는 전원 공급 수단을 구비하고,
    상기 기준 전원은 상기 소정의 전원에 기초하여 생성되는 것이며,
    상기 메모리 셀의 액세스시에 상기 복수의 비트선쌍을 상기 기준 전원으로부터 분리하여 상기 비트선쌍을 통해 데이터 신호를 전송하고, 상기 메모리 셀의 비액세스시에 상기 복수의 비트선쌍을 기준 전원에 접속하여 상기 비트선쌍에 프리차지 전압을 제공하도록 한 반도체 기억 장치에 있어서,
    상기 복수의 비트선쌍의 프리차지 전압과 상기 기준 전원의 전압과의 사이의 차전압에 기초하여 상기 복수의 비트선쌍의 프리차지 전압이 상기 기준 전원의 전압이 되도록, 상기 복수의 비트선쌍이 상기 기준 전원으로부터 분리된 상태에서 상기 전원 공급 수단을 활성화하고, 그 후, 비활성화함으로써 상기 프리차지 수단에 의해 제공되는 프리차지 전압의 보정을 행하는 보정 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 외부 전원 및 접지 전원에 기초하여 생성되는 상기 소정의 전원으로서의 내부 전원을 포함하고,
    상기 내부 전원의 전압은 상기 외부 전원의 전압 변화에 따라서 변화하며,
    상기 기준 전원은 상기 내부 전원에 기초하여 생성되고, 그 전압은 상기 내부 전원의 전압의 2분의 1로 설정되는 것인 반도체 기억 장치.
  3. 제2항에 있어서, 상기 보정 수단은,
    상기 외부 전원의 전압 변화에 기초하여 리텐션 모드를 검출하는 리텐션 모드 검출 수단과;
    상기 리텐션 모드 검출 수단의 검출 결과에 기초하여 상기 메모리 셀의 액세스를 금지하는 금지 수단과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 전원공급 수단은, 상기 각 비트선쌍의 한쪽의 비트선에 상기 내부 전원을 공급함과 동시에, 다른 쪽의 비트선에 상기 접지 전원을 공급하는 것과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 전원 공급 수단에 의한 전원 공급 중에는 상기 복수의 비트선쌍을 상기 기준 전원으로부터 분리하고, 상기 전원 공급 수단에 의한 전원 공급 종료 후에 상기 복수의 비트선쌍을 상기 기준 전원에 접속하도록 상기 프리차지 수단을 제어하는 접속 제어 수단을 포함하는 것인 반도체 기억 장치.
  4. 제2항에 있어서, 상기 보정 수단은,
    리텐션 모드 커맨드에 기초하여 리텐션 모드를 검출하는 제2 리텐션 모드 검출 수단과;
    상기 제2 리텐션 모드 검출 수단의 검출 결과에 기초하여 상기 메모리 셀의 액세스를 금지하는 금지 수단과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 전원 공급 수단은, 상기 각 비트선쌍의 한쪽의 비트선에 상기 내부 전원을 공급함과 동시에, 다른 쪽의 비트선에 상기 접지 전원을 공급하는 것과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 전원 공급 수단에 의한 전원 공급 중에는 상기 복수의 비트선쌍을 상기 기준 전원으로부터 분리시키고, 상기 전원 공급 수단에 의한 전원 공급 종료 후에, 상기 복수의 비트선쌍을 상기 기준 전원에 접속하도록 상기 프리차지 수단을 제어하는 접속 제어 수단을 포함하는 것인 반도체 기억 장치.
  5. 제2항에 있어서, 상기 보정 수단은,
    상기 메모리 셀에 대한 기록 동작이 연속하여 소정 횟수 행해진 것에 기초하여 상기 비트선쌍의 프리차지 전압과 상기 기준 전원의 전압과의 사이의 차전압을 검출하는 기록 판정 수단과;
    상기 기록 판정 수단의 검출 결과에 기초하여 상기 메모리 셀의 액세스를 금지하는 금지 수단과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 각 비트선쌍의 한쪽의 비트선에 상기 내부 전원을 공급함과 동시에, 다른 쪽의 비트선에 상기 접지 전원을 공급하는 전원 공급 수단과;
    상기 금지 수단에 의한 메모리 셀의 액세스 금지 기간에 있어서, 상기 전원 공급 수단에 의한 전원 공급 중에는 상기 복수의 비트선쌍을 상기 기준 전원으로부터 분리시키고, 상기 전원 공급 수단에 의한 전원 공급 종료 후에, 상기 복수의 비트선쌍을 상기 기준 전원에 접속하도록 상기 프리차지 수단을 제어하는 접속 제어 수단을 포함하는 것인 반도체 기억 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 전원 공급 수단은 상기 각 비트선쌍에 접속되고 또한 상기 비트선쌍의 전위를 증폭하기 위한 감지 증폭기이며, 상기 감지 증폭기에는 상기 내부 전원 및 접지 전원이 동작 전원으로서 제공되는 것인 반도체 기억 장치.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 전원 공급 수단은 상기 복수의 비트선쌍의 각각의 비트선을 상기 내부 전원 및 접지 전원에 접속하는 전원 공급 회로인 것인 반도체 기억 장치.
  8. 메모리 셀이 접속된 복수의 비트선쌍과, 상기 복수의 비트선쌍에 기준 전원을 접촉 분리하는 프리차지 수단을 구비하고, 상기 메모리 셀의 액세스시에 상기 복수의 비트선쌍을 상기 기준 전원으로부터 분리하여 상기 비트선쌍을 통해 데이터 신호를 전송하고, 상기 메모리 셀의 비액세스시에 상기 복수의 비트선쌍을 기준 전원에 접속하여 상기 비트선쌍에 프리차지 전압을 제공하도록 한 반도체 기억 장치의 제어 방법에 있어서,
    외부 전원의 전압이 변화하든지, 혹은 상기 메모리 셀에 대한 기록 동작이 연속해서 소정 회수 행해진 경우, 워드선을 비활성화하여 상기 비트선쌍을 상기 기준 전원으로부터 분리하여 감지 증폭기를 활성화하고, 그 후 감지 증폭기를 비활성화하는 제1 단계와,
    상기 제1 단계 후, 비트선을 기준 전원에 접속하여 상기 비트선쌍에 프리차지 전압을 제공하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  9. 제8항에 있어서, 상기 제1 단계는 상기 외부 전원의 전압 변화에 기초하여 리텐션 모드를 검출한 것을 나타내는 제어 신호에 따라서 실행되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  10. 제8항에 있어서, 상기 제1 단계는, 외부 전원의 전압이 변화하든지, 혹은 상기 메모리 셀에 대한 기록 동작이 연속해서 소정 회수 행해진 경우, 상기 메모리 셀의 액세스 금지 기간에 실행되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  11. 제8항에 있어서, 상기 제1 단계는 리텐션 모드 커맨드에 기초하여 리텐션 모드를 검출한 것을 나타내는 제어 신호에 따라서 실행되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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