JP2005174432A - 半導体記憶装置 - Google Patents

Abstract

【課題】電源回路の回路規模、および電源回路が半導体基板上で占める面積を低減する。
【解決手段】 記憶回路の各部に電源電圧を供給する電源回路２０１は、ワードドライバ用電源２１１（第１の電源回路）、センスアンプ用電源２２１（第２の電源回路）、ビット線プリチャージ用電源２３１、セルプレート用電源２４１、基板バイアス用電源２５１、およびワード線バイアス用電源２６１を備えている。ワードドライバ用電源２１１は、外部電源電圧を直接昇圧した電圧をワードドライバに供給する一方、他のセンスアンプ用電源２２１等は、外部電源電圧を降圧した電圧をセンスアンプ等に供給する。
【選択図】図２

Description

本発明は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等と称される半導体記憶装置に関し、特に、電源回路に関連した構成に関するものである。

ＤＲＡＭ等の半導体記憶装置においては、ワード線に所定の電圧を印加し、その際にビット線に生じる電位差をセンスアンプで増幅して、記憶内容を読み出すようになっている。上記ワード線を駆動するワードドライバに供給される電源電圧は、ビット線の電位差を少しでも大きくするために、センスアンプ等に供給される電源電圧よりも高く設定される。

一方、近年、半導体プロセスの微細化や、低電圧化に伴い、半導体記憶装置の外部から供給される電源電圧の変動に対するマージンが低下しがちである。そこで、半導体記憶装置の内部に安定化電源回路を設け、外部電源電圧を降圧、安定化した内部電源電圧がセンスアンプ等に供給されるようになっている。また、上記ワードドライバには、上記のように一旦降圧、安定化した内部電源電圧を昇圧回路により昇圧して供給するようになっている（例えば、特許文献１参照）。
特開平６−１４０８８９号公報

しかしながら、上記従来の半導体記憶装置では、一旦降圧された内部電源電圧を昇圧してワードドライバに供給しているために、昇圧回路による電圧の変換程度が大きく、したがって、電圧の変換効率が悪いことと相まって、昇圧回路を含む電源回路の回路規模、および半導体基板上で占める面積が大きくなりがちであるという問題点を有していた。この問題点は、半導体プロセスの微細化に伴う記憶回路本体の記憶密度の増大に対して、より顕著なものとなる。

本発明は、上記の点に鑑み、半導体記憶装置の各部に適切な電源電圧を供給しつつ、電源回路の回路規模、および電源回路が半導体基板上で占める面積を低減することを目的としている。

上記の目的を達成するため、請求項１の発明は、
電荷を蓄積することにより情報を記憶する複数の記憶セルと、
一方の被制御端子が上記記憶セルに接続され、他方の被制御端子がビット線に接続されたアクセストランジスタと、
上記アクセストランジスタの制御端子に接続されたワード線と、
上記ビット線の電圧を増幅するセンスアンプと
上記ワード線を駆動するための第１の電源電圧を発生する第１の電源回路と、
上記センスアンプを駆動するための第２の電源電圧を発生する第２の電源回路と、
を備えた半導体記憶装置であって、
上記第１の電源回路は、外部電源から供給された電源電圧を昇圧する一方、上記第２の電源回路は、上記外部電源から供給された電源電圧を降圧するように構成されていることを特徴とする。

これにより、第２の電源回路は外部電源から供給された電源電圧を降圧した電圧を発生させる一方、第１の電源回路は外部電源電圧を直接昇圧した電圧を発生させる。そこで、第１の電源回路による昇圧程度が小さくなるので、高い電圧変換効率、および安定度が得られる、さらに、電源回路の回路規模も小さく抑えられる。ここで、上記ビット線は、反転ビット線も含む。

また、請求項２の発明は、
請求項１の半導体記憶装置であって、
さらに、半導体記憶装置の動作を制御する動作制御回路を有し、
上記第２の電源回路は、さらに上記動作制御回路に上記第２の電源電圧を供給することを特徴とする。

また、請求項３の発明は、
請求項１の半導体記憶装置であって、
上記第１の電源回路は、
チャージポンプ回路と、
上記チャージポンプ回路にクロック信号を供給する発振回路と、
上記チャージポンプ回路の出力電圧が、外部電源から供給される電源電圧の変動に係わらず一定になるように制御する電圧制御回路と、
を備えたことを特徴とする。

また、請求項４の発明は、
請求項１の半導体記憶装置であって、
上記センスアンプは、センスアンプ用トランジスタを有し、
上記アクセストランジスタおよびセンスアンプ用トランジスタは膜厚が互いに異なるゲート絶縁膜を有するトランジスタによって構成されるとともに、
上記アクセストランジスタのゲート絶縁膜が、上記センスアンプ用トランジスタのゲート絶縁膜よりも厚く設定されていることを特徴とする。

これらにより、半導体記憶装置の各部に安定した昇圧電圧や降圧電圧が供給される。

また、請求項５の発明は、
請求項１の半導体記憶装置であって、
上記第１の電源は、温度の低下に伴って上記第１の電源電圧を上昇させる温度特性を有することを特徴とする。

これにより、ワード線を駆動する電圧の温度特性によって、アクセストランジスタの閾値電圧の温度特性が補償され、アクセストランジスタが適切に駆動される。

また、請求項６の発明は、
請求項１の半導体記憶装置であって、
さらに、上記外部電源から供給された電源電圧を降圧し、上記ビット線にプリチャージ電圧として印加するとともに、上記記憶セルの共通対電極に共通対電極電圧として印加する第３の電源回路を備えたことを特徴とする。

また、請求項７の発明は、
請求項１の半導体記憶装置であって、
さらに、上記外部電源から供給された電源電圧を降圧し、上記ワード線にバイアス電圧として印加するとともに、上記アクセストランジスタの基板にバイアス電圧として印加する第３の電源回路を備えたことを特徴とする。

また、請求項８の発明は、
請求項６、および請求項７のうちの何れか１項の半導体記憶装置であって、
上記第３の電源回路は、複数の電源回路の出力が互いに接続されて構成されていることを特徴とする。

これらにより、電源回路の共用によって、半導体基板上における電源回路が占める領域の面積が小さく抑えられ、また、記憶セルの両端の電位が連動して変動することになり蓄積される電荷が効率よく利用されることによって、低電圧で動作する場合のマージンが容易に確保される。

また、請求項９の発明は、
請求項１の半導体記憶装置であって、
上記記憶セルを含む記憶回路と、上記記憶回路に関連した機能を有する論理回路とが同一の半導体基板上に区分けして配置されるとともに、
上記第１の電源回路、および第２の電源回路が、上記論理回路が配置される領域に配置されていることを特徴とする。

また、請求項１０の発明は、
請求項１、および請求項９のうちの何れか１項の半導体記憶装置であって、
上記記憶セルを含む記憶回路が、同一の半導体基板上に複数組設けられるとともに、
上記第１の電源回路、および第２の電源回路は、上記複数組の記憶回路に共通に上記第１の電源電圧および第２の電源電圧を供給するように構成されていることを特徴とする。

これらにより、電源回路が複数組の記憶回路に共用され、一層、電源回路の回路規模が低減される。

また、請求項１１の発明は、
請求項１、請求項９、および請求項１０のうちの何れか１項の半導体記憶装置であって、
上記第１の電源回路、および第２の電源回路が、それぞれ、上記第１の電源電圧または第２の電源電圧を、外部電源から供給される電源電圧の変動に係わらず一定に制御するように構成されていることを特徴とする。

また、請求項１２の発明は、
請求項１１の半導体記憶装置であって、
上記第１の電源回路、および第２の電源回路が、共通の基準電圧に基づいて、上記第１の電源電圧または第２の電源電圧を制御するように構成されていることを特徴とする。

これらにより、さらに、電源回路の半導体基板上の所用面積が低減される。また、半導体プロセスの微細化に伴って増大しがちな製造ばらつきの影響も低減される。

本発明によれば、半導体記憶装置の各部に適切な電源電圧を供給しつつ、電源回路の回路規模、および電源回路が半導体基板上で占める面積を低減することが可能になる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《発明の実施形態１》
半導体記憶装置であるＤＲＡＭ１００には、図１に示すように、記憶回路１０１と、電源回路２０１とが設けられている。

上記記憶回路１０１は、メモリセルアレイ１１１、センスアンプ１１２、プリチャージ・イコライズ回路１１３、ローアドレスバッファ１２１、ローデコーダ１２２、ワードドライバ１２３、カラムアドレスバッファ１３１、カラムデコーダ１３２、データＩ／Ｏバッファ１３３、およびリードライトアンプ１３４を備えて構成されている。上記メモリセルアレイ１１１は、キャパシタ１４１ａとアクセストランジスタ１４１ｂとから成るメモリセル１４１、ワード線１４２、およびビット線１４３ａと反転ビット線１４３ｂとが対になったビット線ペア１４３を有している。上記各回路を構成するトランジスタとしては、例えばＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが用いられ、アクセストランジスタ１４１ｂのゲート絶縁膜は、例えばセンスアンプ１１２を構成するトランジスタや、外部電源電圧がそのまま供給される論理回路が設けられている場合にはそれらのトランジスタのゲート絶縁膜よりも厚く設定されて、後述するようにワード線１４２に昇圧された電圧が印加される場合でも高い信頼性が得られるようになっている。

一方、上記記憶回路１０１の各部に電源電圧を供給する電源回路２０１は、図２に示すように、ワードドライバ用電源２１１（第１の電源回路）、センスアンプ用電源２２１（第２の電源回路）、ビット線プリチャージ用電源２３１、セルプレート用電源２４１、基板バイアス用電源２５１、およびワード線バイアス用電源２６１を備えて構成されている。

ワードドライバ用電源２１１は、ワードドライバ１２３に、外部電源電圧から昇圧された電圧ＶＩＮＴを供給する。

また、センスアンプ用電源２２１は、電圧ＶＤＤをセンスアンプ１１２に供給するほか、ＤＲＡＭ１００の動作を制御する動作制御回路、すなわち、例えばローデコーダ１２２等にも電圧ＶＤＤを供給する。

ビット線プリチャージ用電源２３１は、ビット線１４３ａ・１４３ｂをプリチャージするための電圧ＶＢＰをプリチャージ・イコライズ回路１１３に供給する。

セルプレート用電源２４１は、各キャパシタ１４１ａの共通対電極に電圧ＶＣＰを供給する。

基板バイアス用電源２５１は、アクセストランジスタ１４１ｂの基板に、電圧ＶＢＢを供給する。

ワード線バイアス用電源２６１は、ローアドレスに基づいて選択されないワード線１４２に印加し、リーク電流を低減するためのネガティブバイアス電圧ＶＮＢをワードドライバ１２３に供給する。

なお、記憶回路１０１には、上記何れかの電源から電源電圧が供給されるのに限らず、外部電源電圧が直接供給されるような部分があってもよい。

ここで、上記ワードドライバ用電源２１１は、昇圧回路によって構成される一方、他のセンスアンプ用電源２２１等は、降圧回路によって構成されている。（なお、正確には、基板バイアス用電源２５１およびワード線バイアス用電源２６１では、さらに極性反転されてネガティブバイアス電圧が出力されるようになっている。）
すなわち、ワードドライバ用電源２１１は、詳しくは、例えば図３に示すように昇圧コントロール回路２１２と、オシレータ２１３と、チャージポンプ回路２１４が設けられて構成されている。

昇圧コントロール回路２１２は、例えば１Ｖ程度の基準電圧Ｖｒｅｆを生成する基準電圧生成回路２１５と、チャージポンプ回路２１４から出力される電圧ＶＩＮＴに基づいて比較電圧Ｖｉｎを出力する比較電圧生成回路２１６と、上記基準電圧Ｖｒｅｆと比較電圧Ｖｉｎとを比較する比較回路２１７とを有している。上記基準電圧生成回路２１５としては、例えば図４に示すようにダイオード２１５ａ・２１５ｂや抵抗２１５ｃ〜２１５ｅを有するバンドギャップリファレンス回路が用いられる。ここで、上記ダイオード２１５ａ・２１５ｂの面積や抵抗２１５ｃ〜２１５ｅの抵抗値は、基準電圧生成回路２１５が負の温度特性を持つように設定され、アクセストランジスタ１４１ｂにおける閾値電圧の正の温度特性が補償されるようになっている。すなわち、例えば温度が低下した時に、アクセストランジスタ１４１ｂの閾値電圧が上昇するのに対応して、電圧ＶＩＮＴが上昇するようになっている。比較回路２１７は、比較電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも高い場合には、出力する制御信号ＯＣＮＴをＬ（Ｌｏｗ）レベルにする一方、低い場合にはＨ（Ｈｉｇｈ）レベルにする。なお、図３の信号ＶＩＥＮは、ワードドライバ用電源２１１に昇圧動作をさせるかどうかを制御する昇圧イネーブル信号である。

オシレータ２１３は、昇圧コントロール回路２１２から出力される制御信号がＨレベル（Ｖｉｎ＞Ｖｒｅｆ）のときにはクロック信号を出力する一方、Ｌレベル（Ｖｉｎ＜Ｖｒｅｆ）のときにはクロック信号の出力を停止する。

チャージポンプ回路２１４は、オシレータ２１３からクロック信号が出力されると、出力する電圧ＶＩＮＴを徐々に上昇させる。

上記ワードドライバ用電源２１１の各部には、電源電圧として外部電源電圧が直接供給され、したがって、その外部電源電圧よりも高い電圧が、電圧ＶＩＮＴとして出力されることになる。

一方、センスアンプ用電源２２１等は、詳しくは、例えば図５に示すように上記基準電圧生成回路２１５と同様の構成を有する基準電圧生成回路２２２と、この基準電圧生成回路２２２から出力される基準電圧に基づいてレベルが調整された電圧、すなわち上記基準電圧を抵抗２２３ａ・２２３ｂの抵抗値に応じた分圧比で分圧した電圧ＶＤＤ等を出力する調整電圧出力回路２２３とが設けられて構成されている。このセンスアンプ用電源２２１等の各部にも、前記ワードドライバ用電源２１１と同様に、電源電圧として外部電源電圧が直接供給され、したがって、上記外部電源電圧が降圧された電圧が、電圧ＶＤＤ等として出力される。なお、上記のようなセンスアンプ用電源２２１に代えて、図６に示すように２段のフィードバックループを有する調整電圧出力回路２２３’を備えたセンスアンプ用電源２２１’を用いるなどしてもよい。この場合には、出力電圧変動をより高速なフィードバック制御で安定化させることができ、かつ、消費電力も比較的小さく抑えられる。

上記のように、センスアンプ用電源２２１等が外部電源電圧を降圧した電圧を発生させる一方、ワードドライバ用電源２１１は、外部電源電圧を直接昇圧した電圧を発生させることにより、ワードドライバ用電源２１１による昇圧程度が小さくなるので、電圧変換効率を向上させ、かえって安定度の高い電源電圧を得ることが容易にできるとともに、回路規模および半導体基板上で占める面積を容易に低減することができる。

《発明の実施形態２》
電源回路の他の構成について説明する。なお、以下の実施の形態において、前記実施の形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

図７に示す電源回路３０１は、それぞれ実施形態１と同じワードドライバ用電源２１１とセンスアンプ用電源２２１とを備えるとともに、ビット線プリチャージ用電源２３１、およびセルプレート用電源２４１に代えて、ビット線プリチャージ・セルプレート用電源２７１（第３の電源回路）を備え、また、基板バイアス用電源２５１、およびワード線バイアス用電源２６１に代えて、基板バイアス・ワード線バイアス用電源２８１（第３の電源回路）を備えている。

このように電源回路を共用することによって、半導体基板上における電源回路が占める領域の面積を小さく抑えることができる。さらに、ビット線プリチャージ用とセルプレート用とで共通のビット線プリチャージ・セルプレート用電源２７１が用いられることによって、その出力電圧が変動したとしても、キャパシタ１４１ａの両端の電位が連動して変動することになるので、キャパシタ１４１ａに蓄積される電荷が効率よく利用されることになり、低電圧で動作する場合の電圧変動に対するマージンを確保することが容易にできる。

また、図８に示す電源回路４０１のように、それぞれ実施形態１と同じ電源回路を設けて、ビット線プリチャージ用電源２３１とセルプレート用電源２４１との出力が互いに接続されるようにしてもよい。また、基板バイアス用電源２５１とワード線バイアス用電源２６１との出力が互いに接続されるようにしてもよい。

上記のようにビット線プリチャージ用電源２３１とセルプレート用電源２４１との出力が接続されていることによって、やはり、上記（図７）の場合と同様に、低電圧で動作する場合のマージンを確保することが容易にできる。また、このように電源回路の出力が接続される場合には、バックバイアス基板などの共通化を図ることが容易になるので、基板の分離（ウェルの形成）のためのレイアウト空間を不要にし、やはり、半導体基板上の所用面積を容易に低減できる。

なお、上記のようにワードドライバ用電源とセンスアンプ用電源等が共用されることによる効果や、これらの電源の出力が互いに接続されることによる効果は、一旦降圧された電圧を昇圧またはさらに降圧する電源回路が用いられている場合や、昇圧回路を含まないような電源回路であっても同様に得られる。

《発明の実施形態３》
上記のような半導体記憶装置の回路を周辺回路等の論理回路とともに半導体基板上に配置する場合、例えば図９に示すように配置することができる。すなわち、半導体基板５０１には、メモリ領域５０１ａと、論理回路領域５０１ｂとが配置されている。メモリ領域５０１ａには、実施形態１（図１）で説明したような記憶回路１０１が形成されている。また、論理回路領域５０１ｂには、記憶回路１０１に関連した機能を有する図示しない論理回路、例えばメモリ管理ユニットなどが形成されている。論理回路領域５０１ｂには、さらに、実施形態２（図７）で説明したような電源回路３０１が形成されている。（なお、電源回路３０１に限らず、図２の電源回路２０１や図８の電源回路４０１などが形成されるようにしてもよい。）ここで、上記メモリ領域５０１ａや論理回路領域５０１ｂは、少なくともマクロとして実際上明確に区別することができる。

また、上記のように電源回路３０１等を論理回路領域５０１ｂに形成する場合、図１０に示すように、メモリ領域５０１ａに複数の記憶回路１０１を形成し、論理回路領域５０１ｂには、上記複数の記憶回路１０１に共通の電源回路３０１等を形成するようにしてもよい。これにより、一層、半導体基板５０１上で必要とされる面積を低減することができる。なお、このような電源回路が共用化されること自体の効果は、上記のような配置に限らず、メモリ領域５０１ａ内に配置される場合などでも得られる。さらに、一旦降圧された電圧を昇圧またはさらに降圧する電源回路が用いられている場合や、昇圧回路を含まないような電源回路であっても、複数の記憶回路１０１が設けられる場合であれば、上記の効果は得られる。

《発明の実施形態４》
記憶回路の各部に電源電圧を供給する電源回路として、図１１に示すように、ワードドライバ用電源６１１、センスアンプ用電源６２１、ビット線プリチャージ・セルプレート用電源６７１、および基板バイアス・ワード線バイアス用電源６８１と、上記ワードドライバ用電源６１１等に対して、共通の基準電圧生成回路６９１とが設けられた電源回路６０１を構成するようにしてもよい。上記ワードドライバ用電源６１１等は、それぞれ、実施形態２（図７）で説明したワードドライバ用電源２１１等に比べて、基準電圧生成回路を有していない点だけが異なっている。すなわち、各電源は、共通の基準電圧に基づいて、例えば図５の抵抗２２３ａ・２２３ｂの抵抗比の設定により、それぞれ所定の安定化された電源電圧を出力するようになっている。このような基準電圧生成回路６９１の共用化を図ることにより、一層、半導体基板上の所用面積を低減することができる。また、半導体プロセスの微細化に伴って増大しがちな製造ばらつきの影響を低減することが容易になる。（なお、図２の電源回路２０１や図８の電源回路４０１のような構成に対して、同様に基準電圧生成回路６９１が設けられるようにしてもよい。

また、上記のような電源回路６０１を用いる場合にも、実施形態３（図９、図１０）で説明したのと同様、図１２、図１３に示すように、論理回路領域５０１ｂに形成されるようにしてもよい。もっとも、複数の電源回路に対して基準電圧生成回路が共用されること自体の効果は、上記のような配置に限らず、メモリ領域５０１ａ内に配置される場合などでも得られる。さらに、一旦降圧された電圧を昇圧または降圧する電源回路が用いられている場合や、昇圧回路を含まないような電源回路であっても、複数種類の電源電圧を発生する電源回路であれば、上記の効果は得られる。

本発明にかかる半導体記憶装置は、半導体記憶装置における電源回路の回路規模、および電源回路が半導体基板上で占める面積の低減が可能になるという効果を有し、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等と称される半導体記憶装置等として有用である。

実施形態１のＤＲＡＭ１００の構成を示す回路図である。 同、電源回路２０１の構成を示すブロック図である。 同、ワードドライバ用電源２１１の詳細な構成を示す回路図である。 同、ワードドライバ用電源２１１の基準電圧生成回路２１５の構成を示す回路図である。 同、センスアンプ用電源２２１等の構成を示す回路図である。 同、他の例のセンスアンプ用電源２２１’等の構成を示す回路図である。 実施形態２の電源回路３０１の構成を示すブロック図である。 同、他の例の４０１の構成を示すブロック図である。 実施形態３の半導体記憶装置の各回路の配置の例を示す説明図である。 同、半導体記憶装置の各回路の配置の他の例を示す説明図である。 実施形態４の電源回路６０１の構成を示すブロック図である。 同、半導体記憶装置の各回路の配置の例を示す説明図である。 同、半導体記憶装置の各回路の配置の他の例を示す説明図である。

符号の説明

１００ ＤＲＡＭ
１０１ 記憶回路
１１１ メモリセルアレイ
１１２ センスアンプ
１１３ プリチャージ・イコライズ回路
１２１ ローアドレスバッファ
１２２ ローデコーダ
１２３ ワードドライバ
１３１ カラムアドレスバッファ
１３２ カラムデコーダ
１３３ データＩ／Ｏバッファ
１３４ リードライトアンプ
１４１ メモリセル
１４１ａ キャパシタ
１４１ｂ アクセストランジスタ
１４２ ワード線
１４３ ビット線ペア
１４３ａ ビット線
１４３ｂ 反転ビット線
２０１ 電源回路
２１１ ワードドライバ用電源
２１２ 昇圧コントロール回路
２１３ オシレータ
２１４ チャージポンプ回路
２１５ 基準電圧生成回路
２１５ａ・２１５ｂ ダイオード
２１５ｃ〜２１５ｅ 抵抗
２１６ 比較電圧生成回路
２１７ 比較回路
２２１ センスアンプ用電源
２２１’ センスアンプ用電源
２２２ 基準電圧生成回路
２２３ 調整電圧出力回路
２２３’ 調整電圧出力回路
２２３ａ・２２３ｂ 抵抗
２３１ ビット線プリチャージ用電源
２４１ セルプレート用電源
２５１ 基板バイアス用電源
２６１ ワード線バイアス用電源
２７１ ビット線プリチャージ・セルプレート用電源
２８１ 基板バイアス・ワード線バイアス用電源
３０１ 電源回路
４０１ 電源回路
５０１ 半導体基板
５０１ａ メモリ領域
５０１ｂ 論理回路領域
６０１ 電源回路
６１１ ワードドライバ用電源
６２１ センスアンプ用電源
６７１ ビット線プリチャージ・セルプレート用電源
６８１ 基板バイアス・ワード線バイアス用電源
６９１ 基準電圧生成回路

Claims (12)

1. 電荷を蓄積することにより情報を記憶する複数の記憶セルと、
   一方の被制御端子が上記記憶セルに接続され、他方の被制御端子がビット線に接続されたアクセストランジスタと、
   上記アクセストランジスタの制御端子に接続されたワード線と、
   上記ビット線の電圧を増幅するセンスアンプと
   上記ワード線を駆動するための第１の電源電圧を発生する第１の電源回路と、
   上記センスアンプを駆動するための第２の電源電圧を発生する第２の電源回路と、
   を備えた半導体記憶装置であって、
   上記第１の電源回路は、外部電源から供給された電源電圧を昇圧する一方、上記第２の電源回路は、上記外部電源から供給された電源電圧を降圧するように構成されていることを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   さらに、半導体記憶装置の動作を制御する動作制御回路を有し、
   上記第２の電源回路は、さらに上記動作制御回路に上記第２の電源電圧を供給することを特徴とする半導体記憶装置。
3. 請求項１の半導体記憶装置であって、
   上記第１の電源回路は、
   チャージポンプ回路と、
   上記チャージポンプ回路にクロック信号を供給する発振回路と、
   上記チャージポンプ回路の出力電圧が、外部電源から供給される電源電圧の変動に係わらず一定になるように制御する電圧制御回路と、
   を備えたことを特徴とする半導体記憶装置。
4. 請求項１の半導体記憶装置であって、
   上記センスアンプは、センスアンプ用トランジスタを有し、
   上記アクセストランジスタおよびセンスアンプ用トランジスタは膜厚が互いに異なるゲート絶縁膜を有するトランジスタによって構成されるとともに、
   上記アクセストランジスタのゲート絶縁膜が、上記センスアンプ用トランジスタのゲート絶縁膜よりも厚く設定されていることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置であって、
   上記第１の電源は、温度の低下に伴って上記第１の電源電圧を上昇させる温度特性を有することを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置であって、
   さらに、上記外部電源から供給された電源電圧を降圧し、上記ビット線にプリチャージ電圧として印加するとともに、上記記憶セルの共通対電極に共通対電極電圧として印加する第３の電源回路を備えたことを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置であって、
   さらに、上記外部電源から供給された電源電圧を降圧し、上記ワード線にバイアス電圧として印加するとともに、上記アクセストランジスタの基板にバイアス電圧として印加する第３の電源回路を備えたことを特徴とする半導体記憶装置。
8. 請求項６、および請求項７のうちの何れか１項の半導体記憶装置であって、
   上記第３の電源回路は、複数の電源回路の出力が互いに接続されて構成されていることを特徴とする半導体記憶装置。
9. 請求項１の半導体記憶装置であって、
   上記記憶セルを含む記憶回路と、上記記憶回路に関連した機能を有する論理回路とが同一の半導体基板上に区分けして配置されるとともに、
   上記第１の電源回路、および第２の電源回路が、上記論理回路が配置される領域に配置されていることを特徴とする半導体記憶装置。
10. 請求項１、および請求項９のうちの何れか１項の半導体記憶装置であって、
    上記記憶セルを含む記憶回路が、同一の半導体基板上に複数組設けられるとともに、
    上記第１の電源回路、および第２の電源回路は、上記複数組の記憶回路に共通に上記第１の電源電圧および第２の電源電圧を供給するように構成されていることを特徴とする半導体記憶装置。
11. 請求項１、請求項９、および請求項１０のうちの何れか１項の半導体記憶装置であって、
    上記第１の電源回路、および第２の電源回路が、それぞれ、上記第１の電源電圧または第２の電源電圧を、外部電源から供給される電源電圧の変動に係わらず一定に制御するように構成されていることを特徴とする半導体記憶装置。
12. 請求項１１の半導体記憶装置であって、
    上記第１の電源回路、および第２の電源回路が、共通の基準電圧に基づいて、上記第１の電源電圧または第２の電源電圧を制御するように構成されていることを特徴とする半導体記憶装置。

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