JP5706635B2 - 半導体装置及びその内部回路の制御方法 - Google Patents

Description

本発明は半導体装置及びその内部回路の制御方法に関し、特に外部から供給される電源の電圧を内部で他の電圧に変換して内部回路に供給する電源回路を有する半導体装置及びその内部回路の制御方法に関する。

半導体装置は、集積度を向上させチップサイズを縮小することでコスト低減を実現している。そのため、半導体装置を構成するメモリ素子や論理回路を構成するトランジスタの微細化が進められる。ここで、信頼性の観点から、メモリ素子やトランジスタの微細化に伴い、これらのデバイスに印加される内部電源電圧を低電圧化する必要がある。しかし、半導体装置の製品仕様として既存品との互換性を保つために、半導体装置に供給される電源電圧は、従来のまま内部電源電圧よりも高い電圧を維持する必要性が発生する場合がある。

例えば、外部電源電圧として１．８Ｖが供給される仕様の半導体装置において、信頼性の観点からにメモリ素子やトランジスタに印加可能な内部電源電圧が１．２Ｖとする場合がある。このような場合、外部電源電圧の１．８Ｖを半導体装置内部の降圧回路により１．２Ｖの電圧まで降圧した内部電源電圧を発生させて、ＳＲＡＭメモリ、ＤＲＡＭメモリ、論理回路などの内部回路に供給する。

このように降圧回路等の直流電圧変換回路を搭載する半導体装置では、直流電圧変換回路が出力する内部電源電圧の供給を受ける内部回路が動作状態と停止状態とを切り換えながら動作する場合がある。このような場合、内部電源電圧が内部回路の動作状態と停止状態との切り替わりに応じて電圧降下を生じる。これは、内部回路が停止状態から動作状態に切り替わる場合に内部回路の消費電流が上昇するが、この消費電流の上昇を検知して直流電圧変換回路が電流供給能力を増大させるまでに所定の遅延が生じるためである。以下では、内部電源電圧ＶＤＬの低下が生じてから直流電圧変換回路が電流供給を開始するまでの期間を応答遅延期間と称す。そこで、このような内部電源電圧の変動を抑制する技術が特許文献１に記載されている。

特許文献１に記載の半導体装置１００のブロックレイアウトの模式図を図１７に示す。図１７に半導体装置１００は、ＤＲＡＭマクロ（例えば、メモリアレイＭＡ０、ＭＡ１）、電源制御回路１１０ａ、１１０ｂ、１１０ｃ、アクティブユニット群１１１ａ、１１１ｂ、デカップル容量１１２ａ、１１２ｂを有する。ここで、メモリアレイＭＡ０、ＭＡ１は、それぞれ最大１６Ｍビットの記憶容量を有する。また、アクティブユニット群１１１ａ、デカップル容量１１２ａは、メモリアレイＭＡ０に対応して設けられる。アクティブユニット群１１１ｂ、デカップル容量１１２ｂは、メモリアレイＭＡ１に対応して設けられる。電源制御回路１１０ｃは、電源制御回路１１０ａ、１１０ｂの間に設けられる。

電源制御回路１１０ａは、アレイ電圧ＶＣＣＳを発生するために用いられる基準電圧ＶｒｅｆＳを生成する基準電圧発生回路を含む。電源制御回路１１０ｂは、昇圧電圧ＶＰＰを発生するために用いられる分周クロック信号ＰＣＬＫを発生する回路を含む。電源制御回路１１０ｃは、アレイ活性化信号ＡＣＴを発生する制御回路及び中間電圧ＶＢＬ及びＶＣＰを発生する中間電圧発生回路、及びスタンバイ降圧回路を含む。また、アクティブユニット群１１１ａ、１１１ｂは、それぞれ基準電圧ＶｒｅｆＣ及び制御信号ＡＣＴに従って所定の電圧（ＶＰＰ及びＶＣＣＳ）を発生する直流電圧変換回路を含む。より具体的には、アクティブユニット群１１１ａ及び１１１ｂは、それぞれＶｐｐポンプを構成するアクティブユニットＡＵＰ及びアクティブ降圧回路を構成するアクティブユニットＡＵＶを含む。これらのアクティブユニット群１１１ａ、１１１ｂ内に含まれるアクティブユニットＡＵＶ及びＡＵＰの数は、メモリアレイＭＡ０及びＭＡ１の記憶容量又は動作条件に応じて適当に定められる。デカップル容量１１２ａは、アクティブユニット群１１１ａとメモリアレイＭＡ０との間に配置される。デカップル容量１１２ｂは、アクティブユニット群１１１ｂとメモリアレイＭＡ１との間に配置される。

半導体装置１００では、このようにメモリアレイＭＡ０、ＭＡ１に対して内部電源電圧ＶＣＣＳ等を供給するアクティブユニット群１１１ａ、１１１ｂとメモリアレイＭＡ０、ＭＡ１との間にデカップル容量１１２ａ、１１２ｂを有する。半導体装置１００では、アクティブユニット群１１１ａ、１１１ｂのアクティブユニットＡＵＰ、ＡＵＶの応答遅延期間の間に生じる消費電流をデカップル容量に蓄積された電荷によりまかなう。これにより、半導体装置１００では、応答遅延期間の内部電源電圧ＶＣＣＳ等の電圧変動を抑制する。

特開２００１−１２７２５４号公報

しかしながら、デカップル容量は、一般的に実用的な容量値とするためには、大きなチップ面積を必要とする。そのため、半導体装置１００では、デカップル容量があるために、チップサイズが多きなる問題がある。近年、半導体装置では、内部電源電圧に基づき動作するＤＲＡＭ等の回路素子数が増大しており、内部電源電圧の変動抑制のために必要なデカップル容量も大きな容量が必要となる。つまり、近年の半導体装置では、このデカップル容量のために必要なチップ面積が無視できないほど大きくなり、より顕著な問題として認識されている。

本発明にかかる半導体装置の一態様は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１、第２の電源回路と、第１の配線を介して前記第１の電源回路から前記内部電源電圧の供給を受ける第１の内部回路と、第２の配線を介して前記第２の電源回路から前記内部電源電圧の供給を受ける第２の内部回路と、前記第１の配線と前記第２の配線とを互いに接続するブロック間配線と、前記第１、第２の内部回路を所定の動作サイクルで動作させ、前記第１の内部回路と前記第２の内部回路が同時に動作する期間の長さを制御する制御回路とを有する。

本発明にかかる内部回路の制御方法の一態様は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１、第２の電源回路と、第１の配線を介して前記第１の電源回路から前記内部電源電圧の供給を受ける第１の内部回路と、第２の配線を介して前記第２の電源回路から前記内部電源電圧の供給を受ける第２の内部回路と、前記第１の配線と前記第２の配線とを互いに接続するブロック間配線と、を有する半導体装置の内部回路の制御方法であって、前記第１、第２の内部回路を所定の動作サイクルで動作させ、前記第２の内部回路が動作を停止している期間に前記第１の内部回路の動作を開始させる。

本発明にかかる半導体装置及びその内部回路の制御方法では、ブロック間配線によって、第１の内部回路に内部電源電圧を供給する第１の配線と第２の内部回路に内部電源電圧を供給する第２の配線とが接続される。そして、本発明にかかる半導体装置及びその内部回路の制御方法では、第１、第２の内部回路を所定の動作サイクルで動作させ、第１の内部回路と前記第２の内部回路が同時に動作する期間の長さを制御する。これにより、本発明にかかる半導体装置及びその内部回路の制御方法では、第１の内部回路の動作開始から第１の電源回路の応答遅延期間に第１の内部回路において必要な電流を第２の内部回路の寄生容量から供給することが可能になる。つまり、本発明にかかる半導体装置及びその内部回路の制御方法では、デカップル容量を用いることなく、又は、少ない容量のデカップル容量により内部電源電圧の変動を十分に抑制することが可能になる。

本発明にかかる半導体装置及びその内部回路の制御方法によれば、内部電源電圧の変動を抑制しながら、デカップル容量にかかる回路面積を抑制することができる。

実施の形態１にかかる半導体装置のブロックレイアウトを示す模式図である。 実施の形態１にかかる半導体装置のメモリセルアレイのブロックレイアウトを示す模式図である。 実施の形態１にかかる半導体装置における電源回路のブロック図である。 実施の形態１にかかる第１の降圧回路の回路図である。 実施の形態１にかかる第２の降圧回路の回路図である。 実施の形態１にかかる電源回路の起動動作を示すタイミングチャートである。 実施の形態１にかかる電源回路の負荷電流の増減に対する動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の内部回路の動作順序を示すタイミングチャートである。 実施の形態１にかかる半導体装置の内部電源電圧変動を示すタイミングチャートである。 実施の形態２にかかる半導体装置のブロックレイアウトを示す模式図である。 実施の形態２にかかる半導体装置のデカップル容量の回路図である。 実施の形態２にかかる半導体装置の内部回路の動作順序を示すタイミングチャートである。 実施の形態３にかかる半導体装置のブロックレイアウトを示す模式図である。 実施の形態３にかかる半導体装置の内部回路の動作順序を示すタイミングチャートである。 実施の形態４にかかる半導体装置のブロックレイアウトを示す模式図である。 実施の形態４にかかる半導体装置における電源回路のブロック図である。 特許文献１に記載の半導体装置のブロックレイアウトを示す模式図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下では、半導体装置の一例としてＤＲＡＭセルをアレイ状に配置したメモリアレイを内部回路とし、当該内部回路を降圧電圧により動作させる半導体装置について説明する。しかし、本発明が対象とする内部回路は、ＤＲＡＭセルを有するメモリアレイに限らず、一般的な回路も含む。そこで、実施の形態１にかかる半導体装置１のブロックレイアウトの模式図を図１に示す。

図１に示すように、実施の形態１にかかる半導体装置１は、第１、第２の制御回路（例えば、制御回路ＣＮＴ０、ＣＮＴ１）、第１、第２の電源回路（例えば、電源回路ＰＷＲ０、ＰＷＲ１）、第１、第２の内部回路（例えば、メモリアレイＭＡ０、ＭＡ１）を有する。また、半導体装置１は、制御回路ＣＮＴ０、電源回路ＰＷＲ０及びメモリアレイＭＡ０が１つの回路群として配置される。また、制御回路ＣＮＴ１、電源回路ＰＷＲ１及びメモリアレイＭＡ１が他の回路群として配置される。

また、半導体装置１は、第１の配線ＭＴ０２を介して電源回路ＰＷＲ０が出力する内部電源電圧ＶＤＬ０をメモリアレイＭＡ０に供給する。また、半導体装置１は、第２の配線ＭＴ１２を介して電源回路ＰＷＲ１が出力する内部電源電圧ＶＤＬ１をメモリアレイＭＡ１に供給する。そして、半導体装置１では、第１の配線ＭＴ０２と第２の配線ＭＴ１２とをブロック間配線ＭＴ３により接続する。本実施の形態では、最下層の配線層を１層目の配線層とした場合、第１の配線ＭＴ０２及び第２の配線ＭＴ１２は、１層目の配線層の上層に形成される２層目の配線層に形成される。また、ブロック間配線ＭＴ３は、２層目の配線層の上層に形成される３層目の配線層に形成される。そして、半導体装置１では、第１の配線ＭＴ０２及び第２の配線ＭＴ１２とブロック間配線ＭＴ３とをビアを用いて接続する。

続いて、半導体装置１の各ブロックの詳細について説明する。まず、メモリアレイＭＡ０は、メモリプレートＭＰ００〜ＭＰ０３を有する。また、メモリアレイＭＡ１は、メモリプレートＭＰ１０〜ＭＰ１３を有する。メモリプレートＭＰ００〜ＭＰ０３、ＭＰ１０〜ＭＰ１３は、格子状に配置された複数のメモリセルを有し、メモリセルのそれぞれにデータを格納する。また、半導体装置１では、メモリプレート単位でデータのアクセス制御を行う。

メモリプレートＭＰ００〜ＭＰ０３、ＭＰ１０〜ＭＰ１３は、同一の回路構成を有する。そこで、メモリプレートＭＰ００のブロックレイアウトをメモリプレートＭＰ００〜ＭＰ０３、ＭＰ１０〜ＭＰ１３のブロックレイアウトの一例として説明する。そこで、メモリプレートＭＰ００のブロックレイアウトの概略図を図２に示す。

図２に示すように、メモリプレートＭＰ００は、ロウカラムデコーダ１０、センスアンプ１１、１２、メモリセル配置領域３０を有する。メモリセル配置領域３０には、格子状にメモリセルが配置される。ロウカラムデコーダ１０は、外部から与えられるアドレス信号により指定されるメモリセルを活性化する。センスアンプ１１、１２は、活性化されたメモリセルからデータを読み出す。なお、センスアンプ１１、１２には、メモリセル配置領域３０のビット線の数に応じたセンスアンプを有する。

また、図２に示すように、センスアンプ１１、１２には最下層配線が配置されている。そして、最下層配線ＭＴ０１は、２層目の配線層に形成される第１の配線ＭＴ０２とビアを介して接続される。センスアンプ１１、１２は、最下層配線ＭＴ０１を介して電源回路ＰＷＲ０が出力する内部電源電圧ＶＤＬ０が供給される。

続いて、制御回路ＣＮＴ０、ＣＮＴ１について説明する。制御回路ＣＮＴ０は、メモリアレイＭＡ０の動作状態と停止状態とを所定の動作サイクルで切り換える。制御回路ＣＮＴ１は、メモリアレイＭＡ１の動作状態と停止状態とを所定の動作サイクルで切り換える。そして、制御回路ＣＮＴ０と制御回路ＣＮＴ１は、メモリアレイＭＡ０とメモリアレイＭＡ１が同時に動作する期間の長さを制御する。実施の形態１では、制御回路ＣＮＴ０と制御回路ＣＮＴ１は、メモリアレイＭＡ０とメモリアレイＭＡ１とを排他的に制御する。つまり、制御回路ＣＮＴ０と制御回路ＣＮＴ１は、メモリアレイＭＡ０とメモリアレイＭＡ１とが同時に動作しないように制御する。

また、制御回路ＣＮＴ０、ＣＮＴ１は、第１の電源回路ＰＷＲ０、ＰＷＲ１の活性状態を制御する活性制御信号ＡＣＴ０、ＡＣＴ１を出力する。第１の電源回路ＰＷＲ０は、活性制御信号ＡＣＴ０に応じて活性状態と非活性状態とを切り換える。また、第２の電源回路ＰＷＲ１は、活性制御信号ＡＣＴ１に応じて活性状態と非活性状態とを切り換える。この動作状態の切り換えは、メモリアレイＭＡ０、ＭＡ１の動作状態と停止状態との切り替わりと同期して行われる。具体的には、メモリアレイＭＡ０が動作状態の期間に合わせて第１の電源回路ＰＷＲ０が活性状態となり、メモリアレイＭＡ１が動作状態の期間に合わせて第２の電源回路ＰＷＲ１が動作状態となる。

続いて、電源回路ＰＷＲ０、ＰＷＲ１について説明する。電源回路ＰＷＲ０、ＰＷＲ１は、外部から供給される外部電源電圧を他の電圧に変換して内部電源電圧として出力する。実施の形態１では、電源回路ＰＷＲ０、ＰＷＲ１は、内部電源電圧を外部電源電圧よりも低く変換して出力する。電源回路ＰＷＲ０は、メモリアレイＭＡ０に第１の配線ＭＴ０２を介して内部電源電圧ＶＤＬ０を出力する。また、電源回路ＰＷＲ１は、メモリアレイＭＡ１に第２の配線ＭＴ１２を介して内部電源電圧ＶＤＬ１を出力する。

ここで、電源回路ＰＷＲ０、ＰＷＲ１の詳細について説明する。電源回路ＰＷＲ０と電源回路ＰＷＲ１とは、内部電源電圧の出力先が異なるが、回路構成として同一である。そこで、電源回路ＰＷＲ０を例に電源回路の回路構成及び動作を説明する。電源回路ＰＷＲ０のブロック図を図３に示す。図３に示すように、電源回路ＰＷＲ０は、基準電圧生成回路２０、第１の降圧回路２１、補助電源回路（例えば、第２の降圧回路２２）を有する。なお、図３では、電源回路ＰＷＲ０が出力する内部電源電圧ＶＤＬ０の供給を受ける内部回路（例えば、メモリアレイＭＡ０）を示した。そして、メモリアレイＭＡ０は、動作状態において負荷電流ＩＬを消費するものとする。また、図３では、電源回路ＰＷＲ０に外部電源電圧ＶＤＤを与える電源端子と、接地電圧ＧＮＤを与える接地端子を示した。

基準電圧生成回路２０は、接地電圧ＧＮＤ及び外部電源電圧ＶＤＤに基づき動作する。そして、基準電圧生成回路２０は、基準電圧ＶＲＥＦを生成する。基準電圧生成回路２０は、例えば、バンドギャップリファレンス回路であって、基準電圧ＶＲＥＦとして１．２Ｖ程度の電圧を生成する。また、基準電圧生成回路２０は、第１の降圧回路２１及び第２の降圧回路２２に供給される定電圧ＶＮＧを生成する。

第１の降圧回路２１は、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＬ０を出力する。より具体的には、外部電源電圧ＶＤＤが１．８Ｖであった場合、第１の降圧回路２１は、内部電源電圧ＶＤＬ０として１．２Ｖ程度の電圧を出力する。また、第１の降圧回路２１は、メモリアレイＭＡ０の動作状態での消費電流を十分にまかなうことができる電流出力能力を有する。さらに、第１の降圧回路２１は、制御回路ＣＮＴ０が出力する活性制御信号ＡＣＴ０に応じて活性状態と非活性状態とが切り換えられる。ここで、第１の降圧回路２１の詳細な回路図を図４に示す。

図４に示すように、第１の降圧回路２１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４を有する。ＮＭＯＳトランジスタＭＮ１４は、ソースに接地電圧ＧＮＤが供給され、ゲートに活性制御信号ＡＣＴ０が与えられる。ＮＭＯＳトランジスタＭＮ１３は、ソースがＮＭＯＳトランジスタＭＮ１４のドレインに接続され、ゲートに定電圧ＶＮＧが与えられる。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソースは、ＮＭＯＳトランジスタＭＮ１３のドレインに接続される。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、差動対を構成し、ＮＭＯＳトランジスタＭＮ１３から動作電流の供給を受ける。そして、ＮＭＯＳトランジスタＭＮ１１のゲートには基準電圧ＶＲＥＦが与えられる。ＮＭＯＳトランジスタＭＮ１２のゲートは、降圧回路２１の出力端子と接続され、内部電源電圧ＶＤＬ０が入力される。

ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、差動対に対応して設けられる能動負荷を構成する。より具体的には、ＰＭＯＳトランジスタＭＰ１１は、ソースに外部電源電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタＭＮ１１のドレインと接続される。また、ＰＭＯＳトランジスタＭＰ１１のゲートとＰＭＯＳトランジスタＭＰ１２のゲートは共通接続される。ＰＭＯＳトランジスタＭＰ１２は、ソースに外部電源電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタＭＮ１２のドレインと接続される。また、ＰＭＯＳトランジスタＭＰ１２のゲートとドレインは互いに接続される。

ＰＭＯＳトランジスタＭＰ１３は、第１の降圧回路２１の出力トランジスタを構成する。ＰＭＯＳトランジスタＭＰ１３は、ソースに外部電源電圧ＶＤＤが与えられ、ゲートがＮＭＯＳトランジスタＭＮ１１のドレイン及びＰＭＯＳトランジスタＭＰ１１のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ１３のドレインは、降圧回路２１の出力端子となる。ＰＭＯＳトランジスタＭＰ１４は、ドレインがＰＭＯＳトランジスタＭＰ１３のゲートに接続され、ソースに外部電源電圧ＶＤＤが供給される。また、ＰＭＯＳトランジスタＭＰ１３のゲートには、活性制御信号ＡＣＴ０が与えられる。

第２の降圧回路２２は、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＬ０を出力する。より具体的には、外部電源電圧ＶＤＤが１．８Ｖであった場合、第２の降圧回路２２は、内部電源電圧ＶＤＬ０として１．２Ｖ程度の電圧を出力する。また、第２の降圧回路２２は、停止状態のメモリアレイＭＡ０に流れるリーク電流に対応した電流出力能力を有する。つまり、第２の降圧回路２２の電流駆動能力は、第１の降圧回路２１の電流駆動能力よりも小さい。さらに、第２の降圧回路２２は、制御回路ＣＮＴ０が出力する活性制御信号ＡＣＴ０は入力されていない。つまり、第２の降圧回路２２は、常に活性状態となる。ここで、第２の降圧回路２２の詳細な回路図を図５に示す。

図５に示すように、第２の降圧回路２２は、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３を有する。ＮＭＯＳトランジスタＭＮ２３は、ソースに接地電圧ＧＮＤが与えられ、ゲートに定電圧ＶＮＧが与えられる。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のソースは、ＮＭＯＳトランジスタＭＮ２３のドレインに接続される。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、差動対を構成し、ＮＭＯＳトランジスタＭＮ２３から動作電流の供給を受ける。そして、ＮＭＯＳトランジスタＭＮ２１のゲートには基準電圧ＶＲＥＦが与えられる。ＮＭＯＳトランジスタＭＮ２２のゲートは、第２の降圧回路２２の出力端子と接続され、内部電源電圧ＶＤＬ０が入力される。

ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、差動対に対応して設けられる能動負荷を構成する。より具体的には、ＰＭＯＳトランジスタＭＰ２１は、ソースに外部電源電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタＭＮ２１のドレインと接続される。また、ＰＭＯＳトランジスタＭＰ２１のゲートとＰＭＯＳトランジスタＭＰ２２のゲートは共通接続される。ＰＭＯＳトランジスタＭＰ２２は、ソースに外部電源電圧ＶＤＤが与えられ、ドレインがＮＭＯＳトランジスタＭＮ２２のドレインと接続される。また、ＰＭＯＳトランジスタＭＰ２２のゲートとドレインは互いに接続される。

ＰＭＯＳトランジスタＭＰ２３は、第２の降圧回路２２の出力トランジスタを構成する。ＰＭＯＳトランジスタＭＰ２３は、ソースに外部電源電圧ＶＤＤが与えられ、ゲートがＮＭＯＳトランジスタＭＮ２１のドレイン及びＰＭＯＳトランジスタＭＰ２１のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ２３のドレインは、第２の降圧回路２２の出力端子となる。

第１の降圧回路２１及び第２の降圧回路２２は、内部電源電圧ＶＤＬ０の電圧が基準電圧ＶＲＥＦよりも低下した場合に出力電流Ｉｏｕｔを出力する。そして、第１の降圧回路２１及び第２の降圧回路２２は、この出力電流Ｉｏｕｔを出力することで、第１の配線ＭＴ０２の電圧を上昇させる。また、第１の降圧回路２１及び第２の降圧回路２２は、内部電源電圧ＶＤＬ０が基準電圧ＶＲＥＦよりも高くなったことに応じて出力電流Ｉｏｕｔの出力を停止する。なお、第２の降圧回路２２は、常時動作しており、メモリアレイＭＡ０のリーク電流に対応した出力電流Ｉｏｕｔを出力する。これにより、半導体装置１では、メモリアレイＭＡ０が停止状態である場合においてメモリアレイＭＡ０に流れるリーク電流により第１の配線ＭＴ０２の電圧が低下することを防止する。第２の降圧回路２２は、電流出力能力が小さく、かつ、動作速度（内部電源電圧ＶＤＬ０の変動に対する応答速度）が低くても良い。そのため、第２の降圧回路２２を構成する回路素子は、第１の降圧回路２１よりもトランジスタサイズが小さく設定される。また、第２の降圧回路２２の動作電流は、第１の降圧回路２１よりも少なく設定される。

上記第１の降圧回路２１は、活性制御信号ＡＣＴ０に応じて活性状態と非活性状態とが切り換えられる。より具体的には、活性制御信号ＡＣＴ０がハイレベル（イネーブル状態であって、例えば、電源電圧ＶＤＤの電圧値）である場合、ＮＭＯＳトランジスタＭＮ１４が導通状態となり、ＰＭＯＳトランジスタＭＰ１４が非導通状態となる。つまり、活性制御信号ＡＣＴ０がハイレベルである期間において、第１の降圧回路２１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３及びＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３により構成される増幅器として動作する。一方、活性制御信号ＡＣＴ０がロウレベル（ディスイネーブル状態であって、例えば、接地電圧ＧＮＤの電圧値）である場合、ＮＭＯＳトランジスタＭＮ１４が非導通状態となり、ＰＭＯＳトランジスタＭＰ１４が導通状態となる。つまり、活性制御信号ＡＣＴ０がロウレベルである期間においては、第１の降圧回路２１のＭＰ１３が非導通状態となり、ＮＭＯＳトランジスタＭＮ１３への接地電圧ＧＮＤの供給が停止される。つまり、この状態においては、第１の降圧回路２１は非活性状態となる。

ここで、電源回路ＰＷＲ０の動作について説明する。まず、電源回路ＰＷＲ０の起動動作を示すタイミングチャートを図６に示す。図６に示した動作例は、活性制御信号ＡＣＴ０がハイレベルである第１の降圧回路２１の起動動作を示すものである。また、第２の降圧回路２２の起動動作は、図６に示した第１の降圧回路２１の起動動作と実質的に同じとなる。そのため、図６の動作例の説明においては、第１の降圧回路２１の動作として説明する。

図６に示すように、電源回路ＰＷＲ０は、電源電圧ＶＤＤが立ち上がり、所定の電圧の達するまでの間、基準電圧生成回路２０及び第１の降圧回路２１が停止状態となる。そして、電源電圧ＶＤＤが所定の電圧に達すると、基準電圧生成回路２０が動作を開始し、基準電圧ＶＲＥＦが上昇する。また、図示しない電圧源も動作を開始し、定電圧ＶＮＧが上昇を開始する、そして、定電圧ＶＮＧが第１の降圧回路２１のＮＭＯＳトランジスタＭＮ１３の閾値を超えると第１の降圧回路２１が動作を開始する。しかし、第１の降圧回路２１が動作を開始した時点では、定電圧ＶＮＧ及び基準電圧ＶＲＥＦが十分に安定する電圧に達しておらず、第１の降圧回路２１の出力電圧（例えば、内部電源電圧ＶＤＬ）は、徐々に立ち上がる。そして、定電圧ＶＮＧ及び基準電圧ＶＲＥＦが予め設定された電圧で安定した後に、第１の降圧回路２１は内部電源電圧ＶＤＬを予め設定された電圧（例えば、基準電圧ＶＲＥＦ）で安定させる。

続いて、負荷電流ＩＬの増減に対する電源回路ＰＷＲ０の動作について説明する。図７に電源回路ＰＷＲ０の負荷電流の増減に対する動作を示すタイミングチャートを示す。図７に示した動作例は、活性制御信号ＡＣＴ０がハイレベルである第１の降圧回路２１の動作を示すものである。また、第２の降圧回路２２の動作は、図７に示した第１の降圧回路２１の動作と実質的に同じとなる。そのため、図７の動作例の説明においては、第１の降圧回路２１の動作として説明する。

図７に示す例では、タイミングＴ１において内部回路が動作を開始する。そのため、タイミングＴ１以前は内部電源電圧ＶＤＬ０が設定電圧で維持される。そして、タイミングＴ１において内部回路の動作が開始されると、負荷電流ＩＬが流れる。しかし、タイミングＴ１からＴ２の期間は、第１の降圧回路２１の駆動トランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１３）のゲートの電圧ＶＰＧがＰＭＯＳトランジスタＭＰ１３の閾値電圧（ＶＤＤ−｜Ｖｔｈ｜）よりも高い。そのため、第１の降圧回路２１は出力電流Ｉｏｕｔを出力しない。タイミングＴ１からＴ２の期間の負荷電流ＩＬは、内部回路（例えば、メモリアレイＭＡ０、ＭＡ１及び配線）の寄生容量に蓄積された電荷によりまかなわれる。そのため、タイミングＴ１からＴ２の期間は内部電源電圧ＶＤＬ０の電圧は徐々に低下する。そして、内部電源電圧ＶＤＬ０の電圧低下に伴い、ＰＭＯＳトランジスタＭＰ１３のゲート電圧ＶＰＧも低下する。

そして、タイミングＴ２において、ゲート電圧ＶＰＧが閾値電圧（ＶＤＤ−｜Ｖｔｈ｜）よりも低くなると、ＰＭＯＳトランジスタＭＰ１３は導通状態となる。ここで、内部電源電圧ＶＤＬ０の低下が開始されてから、第１の降圧回路２１がＰＭＯＳトランジスタＭＰ１３を導通状態とするまでの期間（タイミングＴ１〜Ｔ２の期間）を応答遅延期間ｔｐｄと称す。また、図７では、応答遅延期間ｔｐｄに内部電源電圧ＶＤＬ０が低下する電圧幅をｄＶＤＬで示した。そして、応答遅延期間ｔｐｄが経過後、第１の降圧回路２１は出力電流Ｉｏｕｔを出力する。図７に示す例では、負荷電流ＩＬと出力電流Ｉｏｕｔとが同じ電流値となるように設定されている。そのため、負荷電流ＩＬが消費され、かつ、出力電流Ｉｏｕｔが出力されるタイミングＴ２からＴ３の期間は、内部電源電圧ＶＤＬ０の電圧は低下することなく一定の電圧値（例えば、設定電圧よりもｄＶＤＬ低い電圧値）を維持する。

そして、タイミングＴ３で内部回路の動作が停止すると、負荷電流ＩＬはゼロとなる。しかし、タイミングＴ３では、内部電源電圧ＶＤＬ０は設定電圧よりも低く、かつ、ゲート電圧ＶＰＧもＰＭＯＳトランジスタＭＰ１３の閾値電圧よりも低い。そのため、降圧回路２１は、タイミングＴ３以降も出力電流Ｉｏｕｔを出力する。そして、この出力電流Ｉｏｕｔにより内部回路（例えば、メモリアレイＭＡ０、ＭＡ１及び配線）の寄生容量に電荷が蓄積され、内部電源電圧ＶＤＬ０の電圧値が徐々に設定電圧に近づく。

そして、タイミングＴ４において、内部電源電圧ＶＤＬ０が設定電圧に近づくと、ゲート電圧ＶＰＧが上昇する。そして、タイミングＴ５において、ゲート電圧ＶＰＧがＰＭＯＳトランジスタＭＰ１３の閾値電圧を上回ると、第１の降圧回路２１は出力電流Ｉｏｕｔの出力を停止する。

このように、電源回路ＰＷＲ０は、負荷電流ＩＬが流れた場合、出力電流Ｉｏｕｔを出力して負荷電流ＩＬによる内部電源電圧ＶＤＬ０の電圧低下を防ぐと共に、内部電源電圧ＶＤＬ０を一定の範囲内に維持する。

続いて、実施の形態１にかかる半導体装置１の動作について説明する。図８に半導体装置１の動作を示すタイミングチャートを示す。図８に示すように、半導体装置１では、制御回路ＣＮＴ０、ＣＮＴ１がメモリアレイＭＡ０、ＭＡ１を排他的に動作させる。また、制御回路ＣＮＴ１、ＣＮＴ２は、メモリアレイＭＡ０、ＭＡ１を所定の動作サイクルで動作させる。さらに、制御回路ＣＮＴ０、ＣＮＴ１は、メモリアレイＭＡ０、ＭＡ１の動作に応じて第１の電源回路ＰＷＲ０の第１の降圧回路と第２の電源回路ＰＷＲ１の第１の降圧回路とを排他的に活性状態とする。ここで、図８では、１動作サイクルの間にメモリアレイＭＡ０、ＭＡ１で消費される電荷量を示した。図８に示される例では、１動作サイクルに１．２Ｅ−１０Ｃの電荷が消費される。つまり、図８に示す例では、１動作サイクルの長さが１０ｎｓｅｃである場合、メモリアレイＭＡ０、ＭＡ１の消費電流は、１２ｍＡである。

半導体装置１では、このようにメモリアレイＭＡ０、ＭＡ１を排他的に動作させることで、１動作サイクルの期間に必要になる電荷量を１つのメモリアレイの動作において必要な電荷量とする。

続いて、実施の形態１にかかる半導体装置１における内部電源電圧ＶＤＬ０、ＶＤＬ１の電圧変動について説明する。図９に実施の形態１にかかる半導体装置１の内部電源電圧変動を示すタイミングチャートを示す。図９に示す例では、タイミングＴ１１以前は、メモリアレイＭＡ０、ＭＡ１が動作を停止した状態である。そして、タイミングＴ１１においてメモリアレイＭＡ０が動作を開始する。また、タイミングＴ１２〜Ｔ１４は動作サイクルの切り替わりを示す。また、図９に示す例では、１動作サイクルの長さが第１の電源回路ＰＷＲ０及び第２の電源回路ＰＷＲ０の応答遅延期間ｔｐｄの長さと等しいと仮定する。

図９に示すように、半導体装置１では、タイミングＴ１１からＴ１２の期間においてメモリアレイＭＡ０を動作させ、メモリアレイＭＡ１を停止する。しかし、応答遅延期間ｔｐｄによりタイミングＴ１１からＴ１２の期間はメモリアレイＭＡ０の消費電流に起因して内部電源電圧ＶＤＬ０が低下する。また、半導体装置１では、ブロック間配線ＭＴ３によりメモリアレイＭＡ０に対応して設けられる第１の配線ＭＴ０２とメモリアレイＭＡ１に対応して設けられる第２の配線ＭＴ１２が接続されている。そのため、内部電源電圧ＶＤＬ１は、内部電源電圧ＶＤＬ０と同じように低下する。

そして、タイミングＴ１２において別の動作サイクルに移行すると、メモリアレイＭＡ０が停止し、メモリアレイＭＡ１が動作を開始する。このタイミングＴ１２の動作サイクルの切り替わりでは、すでに内部電源電圧ＶＤＬ１の電圧が低下しており、第２の電源回路ＰＷＲ１は応答遅延期間ｔｐｄなく即座に出力電流Ｉｏｕｔを出力する。そのため、タイミングＴ１２の動作サイクルの切り替わりでは内部電源電圧ＶＤＬ０、ＶＤＬ１の電圧は変動しない。

また、タイミングＴ１３において別の動作サイクルに移行すると、メモリアレイＭＡ０が動作を開始し、メモリアレイＭＡ１が停止する。このタイミングＴ１３の動作サイクルの切り替わりでは、すでに内部電源電圧ＶＤＬ０の電圧が低下しており、第１の電源回路ＰＷＲ０は応答遅延期間ｔｐｄなく即座に出力電流Ｉｏｕｔを出力する。そのため、タイミングＴ１３の動作サイクルの切り替わりでは内部電源電圧ＶＤＬ０、ＶＤＬ１の電圧は変動しない。

なお、タイミングＴ１１〜Ｔ１４において、動作していない側のメモリアレイに対しては、対応する電源回路の第２の降圧回路から当該メモリアレイのリーク電流に対応する電流が供給される。

ここで、本実施の形態にかかる半導体装置１における電圧低下幅ｄＶＤＬについて説明する。以下の説明では、メモリアレイＭＡ０、ＭＡ１の負荷電流ＩＬがそれぞれ１２ｍＡ、内部電源電圧ＶＤＬ０、ＶＤＬ１が１．２Ｖ、応答遅延期間ｔｐｄが１０ｎｓｅｃ、メモリアレイＭＡ０、ＭＡ１の寄生容量がそれぞれ５００ｐＦであると仮定する。

この場合、内部回路が動作を開始した後応答遅延期間ｔｐｄが経過するまでに必要となる電荷量Ｑ１は、（１）式で示される。
Ｑ１＝１２ｍＡ×１０ｎｓｅｃ＝１．２Ｅ−１０Ｃ・・・（１）
また、メモリアレイＭＡ０、ＭＡ１にそれぞれ内部電源電圧ＶＤＬ０、ＶＤＬ１（＝１．２Ｖ）が供給され、かつ、メモリアレイＭＡ０、ＭＡ１が停止した状態である場合に、メモリアレイＭＡ０、ＭＡ１に蓄積された電荷の合計電荷量Ｑ２は、（２）式で示される。
Ｑ２＝（５００ｐＦ×２）×１．２Ｖ＝１２．０Ｅ−１０Ｃ・・・（２）

そして、応答遅延期間ｔｐｄは、電源回路ＰＷＲ０は、出力電流Ｉｏｕｔを出力しない。そのため、メモリアレイＭＡ０、ＭＡ１の一方を動作させた場合、（１）、（２）式より応答遅延期間ｔｐｄの内部電源電圧ＶＤＬ０、ＶＤＬ１の電圧低下幅ｄＶＤＬは、（３）式により示される。
ｄＶＤＬ＝１．２Ｖ×（１．２Ｅ−１０Ｃ÷１２．０Ｅ−１０Ｃ）＝０．１２Ｖ
・・・（３）
つまり、半導体装置１では、応答遅延期間ｔｐｄに１０％の電圧低下が生じる。

一方、半導体装置１においてブロック間配線ＭＴ３を用いない場合（つまり、メモリアレイＭＡ０とメモリアレイＭＡ１が独立して電源供給を受ける場合）、メモリアレイＭＡ０の寄生容量に蓄積された電荷量Ｑ３は（４）式により表される。
Ｑ３＝５００ｐＦ×１．２Ｖ＝６．０Ｅ−１０Ｃ・・・（４）
そして、この場合、応答遅延期間ｔｐｄの消費電流は電荷量Ｑ４によりまかなわれる。そのため、メモリアレイＭＡ０を動作させた場合、応答遅延期間ｔｐｄの電圧低下幅ｄＶＤＬ２は、（５）式により表される。
ｄＶＤＬ＝１．２Ｖ×（１．２Ｅ−１０Ｃ÷６．０Ｅ−１０Ｃ）＝０．２４Ｖ
・・・（５）

上記説明より、実施の形態１にかかる半導体装置１では、メモリアレイＭＡ０の第１の配線ＭＴ０２とメモリアレイＭＡ１の第２の配線ＭＴ１２をブロック間配線ＭＴ３で接続する。これにより、半導体装置１では、１つの電源回路に対応する領域の寄生容量の容量値を見かけ上増加させ、応答遅延期間ｔｐｄにおける内部電源電圧ＶＤＬの電圧低下幅を抑制することができる。具体的には、ブロック間配線ＭＴ３を用いない場合上記（５）式に示すように０．２４Ｖの電圧低下が生じるが、実施の形態１にかかる半導体装置１では、（３）式に示すように０．１２Ｖの電圧低下に留まり、電圧低下量が従来の半分になっていることがわかる。

また、従来の半導体装置において電圧低下量を実施の形態１にかかる半導体装置１と同程度に留める場合、特許文献１に記載の半導体装置のようにデカップル容量を設ける必要がある。このデカップル容量は、大きなチップ面積を占めるため、チップ面積の削減の妨げになる。一方、実施の形態１にかかる半導体装置１では、デカップル容量を設けることなく電圧低下を削減することが可能になる。つまり、半導体装置１は、内部電源電圧の電圧低下を防止しながら、チップ面積を抑制することができる。

また、実施の形態１にかかる半導体装置１では、電源回路がメモリアレイの動作状態における消費電流を供給する第１の降圧回路と、メモリアレイの停止状態におけるリーク電流を供給する第２の降圧回路とを有する。そして、半導体装置１では、停止しているメモリアレイにおけるリーク電流を第２の降圧回路から供給しながら、動作しているメモリアレイに対しては第１の降圧回路から消費電流を供給する。このような構成により、半導体装置１は、メモリアレイが動作している期間の内部電源電圧の電圧変動を抑制することができる。また、半導体装置１は、電源回路が過剰な電流供給能力を備える必要がないため、電源回路の回路面積及び消費電力を抑制することができる。

さらに、実施の形態１にかかる半導体装置１では、２つのメモリアレイと電源回路との組を排他的に動作状態とする。より具体的には、制御回路ＣＮＴ０、ＣＮＴ１を協調動作させることで、このような排他動作を可能にする。これにより、半導体装置１では、動作中の消費電力を低減しながら、内部電源電圧の変動を抑制することができる。また、内部電源電圧の変動が抑制できることから、電源回路の電流供給能力を過剰に設定する必要がなく電源回路の回路面積を抑制することができる。

実施の形態２
実施の形態２にかかる半導体装置２のブロックレイアウトを示す模式図を図１０に示す。なお、実施の形態２にかかる半導体装置２の説明において、実施の形態１にかかる半導体装置１と同じ構成要素については、実施の形態１における符号と同じ符号を付して説明を省略する。

図１０に示すように半導体装置２は、半導体装置１に対してデカップル容量ＣＡＰ０、ＣＡＰ１を追加したものである。デカップル容量ＣＡＰ０は、電源回路ＰＷＲ０とメモリアレイＭＡ０との間に配置される。デカップル容量ＣＡＰ１は、電源回路ＰＷＲ１とメモリアレイＭＡ１との間に配置される。そして、デカップル容量ＣＡＰ０は、第１の配線ＭＴ０２に接続され、デカップル容量ＣＡＰ１は第２の配線ＭＴ１２に接続される。

デカップル容量ＣＡＰ０、ＣＡＰ１は、それぞれＮＭＯＳトランジスタにより構成されるコンデンサを有する。そこで、デカップル容量ＣＡＰ０の回路図を図１１に示す。図１１では、複数のＮＭＯＳトランジスタの１つのみを示した。図示しない他のトランジスタも、図１１に示すＮＭＯＳトランジスタと同じ接続となる。図１１に示すように、デカップル容量ＣＡＰ０は、ＮＭＯＳトランジスタにより構成される。そして、ＮＭＯＳトランジスタは、ゲートが第１の配線ＭＴ０２に接続され、ソース、ドレイン及びバックゲート端子に接地電圧ＧＮＤが供給させる。ＮＭＯＳトランジスタは、このような接続とすることで、内部電源電圧ＶＤＬが所定の電圧に達した状態において、ゲートとバックゲートとの間等にデート容量が形成される。実施の形態２にかかる半導体装置２では、このデート容量をデカップル容量として用いる。

実施の形態２にかかる半導体装置２では、デカップル容量ＣＡＰ０、ＣＡＰ１を備えることで、メモリアレイＭＡ０とメモリアレイＭＡ１とが同時に動作する期間を有する。そこで、半導体装置２の内部回路の動作順序を示すタイミングチャートを図１２に示す。図１２に示すように、半導体装置２では、メモリアレイＭＡ０を継続して動作させる。一方、メモリアレイＭＡ１については、動作と停止とを動作サイクルに応じて切り換える。そして、メモリアレイＭＡ０の一動作サイクル（この動作サイクルを第１の動作サイクルと称す）の後半と第１の動作サイクルに続く第２の動作サイクルの前半とにおいて動作する。また、メモリアレイＭＡ１は、第２の動作サイクルの後半と第２の動作サイクルに続く第３の動作サイクルの後半とにおいて停止する。メモリアレイＭＡ０とメモリアレイＭＡ１とをこのように動作させることで、メモリアレイＭＡ０の一動作サイクルにおける電荷消費量はメモリアレイＭＡ０の電荷消費量の１．５倍（例えば、１．８Ｅ−１０Ｃ）となる。

ここで、半導体装置２の内部電源電圧の電圧降下量について説明する。なお、以下の説明では、デカップル容量ＣＡＰ０、ＣＡＰ１の容量値を２５０ｐＦ、内部電源電圧ＶＤＬ０、ＶＤＬ１を１．２Ｖ、メモリアレイＭＡ０、ＭＡ１の寄生容量を５００ｐＦ、と仮定する。

まず、メモリアレイＭＡ０、ＭＡ１に内部電源電圧ＶＤＬ０、ＶＤＬ１として１．２Ｖが供給され、かつ、メモリアレイＭＡ０、ＭＡ１が停止している状態においてメモリアレイＭＡ０、ＭＡ１及びデカップル容量ＣＡＰ０、ＣＡＰ１に蓄積されている電荷量Ｑ４は（６）式によって示される。
Ｑ４＝（５００ｐＦ×２＋２５０ｐＦ×２）×１．２Ｖ
＝１８．０Ｅ−１０Ｃ・・・（６）

そして、応答遅延期間ｔｐｄは、電源回路ＰＷＲ０は、出力電流Ｉｏｕｔを出力しない。また、メモリアレイＭＡ０の一動作サイクルにおける消費電荷量は、１．８Ｅ−１０Ｃである。そこで、（６）式より応答遅延期間ｔｐｄの内部電源電圧ＶＤＬ０、ＶＤＬ１の電圧低下幅ｄＶＤＬは、（７）式により示される。
ｄＶＤＬ＝１．２Ｖ×（１．８Ｅ−１０Ｃ÷１８．０Ｅ−１０Ｃ）＝０．１２Ｖ
・・・（７）
つまり、半導体装置２では、応答遅延期間ｔｐｄに１０％の電圧低下が生じる。

上記説明より、半導体装置２では、デカップル容量ＣＡＰ０、ＣＡＰ１を用いることで、並列して動作可能なメモリアレイの数を増加させながら内部電源電圧の電圧低下を防止することができる。

また、半導体装置２では、デカップル容量ＣＡＰ０、ＣＡＰ１がブロック間配線ＭＴ３によって接続される形態となる。そのため、メモリアレイＭＡ０の消費電流が増加した場合においても、１つのメモリアレイに対応して設けられる容量の容量値を小さくしても、複数のデカップル容量を合計した容量として用いることができる。つまり、半導体装置２では、より小さなデカップル容量で内部電源電圧の電圧低下を効率よく抑制することができる。

実施の形態３
実施の形態３にかかる半導体装置３のブロックレイアウトの模式図を図１３に示す。図１３に示すように、実施の形態３にかかる半導体装置３は、実施の形態１にかかる半導体装置１におけるメモリアレイ、電源回路及び制御回路の組を４組に拡張したものである。つまり、実施の形態３では、より多くのメモリアレイを有する半導体装置について説明する。

図１３に示すように、半導体装置３は、制御回路ＣＮＴ０〜ＣＮＴ３、電源回路ＰＷＲ０〜ＰＷＲ３、メモリアレイＭＡ０〜ＭＡ３を有する。なお、制御回路ＣＮＴ０〜ＣＮＴ３、電源回路ＰＷＲ０〜ＰＷＲ３、メモリアレイＭＡ０〜ＭＡ３は、それぞれ、実施の形態１において説明した制御回路ＣＮＴ０、電源回路ＰＷＲ０、メモリアレイＭＡ０と同じ回路構成を有するものとする。また、半導体装置３では、電源回路ＰＷＲ０が第１の配線ＭＴ０２を介してメモリアレイＭＡ０に内部電源電圧ＶＤＬ０を供給する。電源回路ＰＷＲ１は、第２の配線ＭＴ１２を介してメモリアレイＭＡ１に内部電源電圧ＶＤＬ１を供給する。電源回路ＰＷＲ２は、第３の配線ＭＴ２２を介してメモリアレイＭＡ２に内部電源電圧ＶＤＬ２を供給する。電源回路ＰＷＲ３は、第４の配線ＭＴ３２を介してメモリアレイＭＡ３に内部電源電圧ＶＤＬ３を供給する。そして、半導体装置３では、第１の配線ＭＴ０２〜第４の配線ＭＴ３２をブロック間配線ＭＴ３により互いに接続する。

半導体装置３では、実施の形態１にかかる半導体装置１と同様に２つのメモリアレイを１組の制御単位とする。つまり、半導体装置３では、メモリアレイＭＡ０、ＭＡ１が排他制御し、また、メモリアレイＭＡ２、ＭＡ３が排他制御する。そこで、半導体装置３の内部回路の動作順序を示すタイミングチャートを図１４に示す。

図１４に示すように、半導体装置３では、偶数番目のメモリアレイ（例えば、メモリアレイＭＡ０、ＭＡ２）と奇数番目のメモリアレイ（例えば、メモリアレイＭＡ１、ＭＡ３）とを排他的に制御する。このとき、半導体装置３では、ブロック間配線ＭＴ３により第１の配線ＭＴ０２〜第４の配線ＭＴ３２が互いに接続される。そのため、電源回路の応答時間において消費される電荷は、実施の形態１と同様に、２つのメモリアレイの寄生容量に蓄積された電荷によりまかなわれる。そのため、半導体装置３においても、実施の形態１と同様に内部電源電圧の電圧低下が防止される。

上記説明より、実施の形態１にかかる半導体装置１における制御方式は、より多くのメモリアレイを搭載する半導体装置においても適用可能であることがわかる。また、半導体装置３では、複数のメモリアレイを並列して動作させることで、半導体装置の処理能力を向上させることができる。

実施の形態４
実施の形態４にかかる半導体装置４のブロックレイアウトの模式図を図１５に示す。図１５に示すように、半導体装置４は、実施の形態１において電源回路として設けられていた第２の降圧回路を電源回路とは別に設けたものである。そして、半導体装置４では、電源回路ＰＷＲ０、ＰＷＲ１に代えて、電源回路ＰＷＲ０ａ、ＰＷＲ１ａを設けた。この電源回路ＰＷＲ０ａ、ＰＷＲ１ａは、電源回路ＰＷＲ０、ＰＷＲ１から第２の降圧回路を除いたものである。つまり、半導体装置４では、メモリアレイＭＡ０、ＭＡ１の動作状態にかかわらず動作する第２の電源回路を複数のメモリアレイに対して１つ設ける。複数のメモリアレイに対応して設けられる第２の電源回路に対して図１５ではＰＷＲの符号を付した。

ここで、電源回路ＰＷＲ０ａのブロック図を図１６に示す。なお、電源回路ＰＷＲ１ａは、電源回路ＰＷＲ０ａと同じ回路構成である。図１６に示すように、電源回路ＰＷＲ０ａは、実施の形態１にかかる電源回路ＰＷＲ０から第２の降圧回路２２を除いた構成を有する。

第２の降圧回路ＰＷＲは、メモリアレイＭＡ０、ＭＡ１のリーク電流に対応する電流出力能力を有する。そして、第２の降圧回路ＰＷＲは、第１の配線ＭＴ０２及び第２の配線ＭＴ１２と同一の配線層に形成される配線ＣＭＴ２及びブロック間配線ＭＴ３を介してメモリアレイＭＡ０、ＭＡ１に内部電源電圧を供給する。

第２の降圧回路ＰＷＲは、常時動作するものである。また、第２の降圧回路ＰＷＲは、電流出力能力も限られる。そのため、複数のメモリアレイに対して１つを設けた方が、面積効率を高めることができる。つまり、複数のメモリアレイに対して第２の降圧回路ＰＷＲを設けることで、半導体装置４では、チップ面積をさらに削減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、内部電源電圧として外部電源電圧を降圧した電圧を供給する例について説明したが、内部電源電圧として、外部電源電圧を昇圧した電圧を用いることもできる。

１〜４ 半導体装置
１０ ロウカラムデコーダ
１１、１２ センスアンプ
３０ メモリセル配置領域
２０ 基準電圧生成回路
２１、２２ 降圧回路
ＣＮＴ０〜ＣＮＴ３ 制御回路
ＣＡＰ０、ＣＡＰ１ デカップル容量
ＣＭＴ２ 配線
ＭＡ０〜ＭＡ３ メモリアレイ
ＭＮ１１〜ＭＮ１４ ＮＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２３ ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１４ ＰＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２３ ＰＭＯＳトランジスタ
ＭＰ００〜ＭＰ０３ メモリプレート
ＭＰ１０〜ＭＰ１３ メモリプレート
ＭＴ０１ 最下層配線
ＭＴ０２〜ＭＴ３２ 配線
ＭＴ３ ブロック間配線
ＰＷＲ 電源回路
ＰＷＲ０、ＰＷＲ０ａ 電源回路
ＰＷＲ１、ＰＷＲ１ａ 電源回路
ＰＷＲ２、ＰＷＲ３ 電源回路

Claims (12)

1. 電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１、第２の電源回路と、
   第１の配線を介して前記第１の電源回路から前記内部電源電圧の供給を受ける第１の内部回路と、
   第２の配線を介して前記第２の電源回路から前記内部電源電圧の供給を受ける第２の内部回路と、
   前記第１の内部回路及び前記第２の内部回路の動作状態に関わらず前記第１の配線と前記第２の配線とを互いに接続するブロック間配線と、
   前記第１、第２の内部回路を所定の動作サイクルで動作させ、前記第１の内部回路と前記第２の内部回路が同時に動作する期間の長さを制御する制御回路と、
   を有し、
   前記制御回路は、前記第１、第２の電源回路の動作状態を、それぞれ対応する前記第１、第２の内部回路の動作状態と同期して切り換える半導体装置。
2. 前記第１、第２の電源回路と前記第１、第２の内部回路との間に設けられ、前記第１、第２の配線にそれぞれ接続される複数のデカップル容量を有する請求項１に記載の半導体装置。
3. 前記制御回路は、前記第１の内部回路と前記第２の内部回路とを排他的に動作させる請求項１又は２に記載の半導体装置。
4. 前記制御回路は、前記第２の内部回路を停止させている期間に前記第１の内部回路の動作を開始する請求項１又は２に記載の半導体装置。
5. 前記第１の電源回路は前記第１の内部回路の消費電流の大きさに応じた電流供給能力を有し、前記第２の電源回路は前記第２の内部回路の消費電流の大きさに応じた電流供給能力を有する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記第１の電源回路と前記第２の電源回路は、前記第１、第２の内部回路の動作期間と停止期間のいずれの期間においても前記内部電源電圧を生成する補助電源回路を有する請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第１の内部回路と前記第２の内部回路は、同一の回路構成を有する請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１、第２の電源回路は、前記電源電圧を降圧して前記内部電源電圧を生成する請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記第１、第２の内部回路は、複数のメモリ素子が格子状に配置されるメモリアレイと、前記メモリアレイに対するデータの書き込み処理及び読み出し処理を行い、前記内部電源電圧に基づき動作する入出力回路と、を有する請求項１乃至７のいずれか１項に記載の半導体装置。
10. 電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１、第２の電源回路と、
    第１の配線を介して前記第１の電源回路から前記内部電源電圧の供給を受ける第１の内部回路と、
    第２の配線を介して前記第２の電源回路から前記内部電源電圧の供給を受ける第２の内部回路と、
    前記第１の内部回路及び前記第２の内部回路の動作状態に関わらず前記第１の配線と前記第２の配線とを互いに接続するブロック間配線と、を有する半導体装置の内部回路の制御方法であって、
    前記第１、第２の内部回路を所定の動作サイクルで動作させ、
    前記第２の内部回路が動作を停止している期間に前記第１の内部回路の動作を開始させ、
    前記第１、第２の電源回路の動作状態を、それぞれ対応する前記第１、第２の内部回路の動作状態と同期して切り換える半導体装置の内部回路の制御方法。
11. 前記第１の内部回路と前記第２の内部回路とを排他的に動作させる請求項１０に記載の半導体装置の内部回路の制御方法。
12. 前記第２の内部回路は、前記第１の内部回路の動作期間中に動作を開始し、動作と停止を一定間隔で繰り返し、
    前記第１の内部回路は、動作状態の動作サイクルを連続させる請求項１０に記載の半導体装置の内部回路の制御方法。

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