JP2003007059A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電圧レベルが異なる複数の電源電圧によって
駆動される半導体記憶装置においてリーク電流を低減で
きる半導体記憶装置を提供する。 【解決手段】 電源電圧ＶｃｃＡがセンスアンプ８３の
電源ノード８３７に供給される。ビット線ドライバ７４
１は、電源電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬ
をＧＩＯ線ゲート回路８４のＮチャネルＭＯＳトランジ
スタ８４１，８４２のゲート端子へ出力する。入出力デ
ータが「１」のときグローバルデータ線ＧＩＯまたは／
ＧＩＯには、電源電圧Ｖｃｃ（Ｖｃｃ＜ＶｃｃＡ）が供
給される。この場合、ＮチャネルＭＯＳトランジスタ８
４１，８４２のしきい値電圧をＶｔｈとすると、Ｖｃｃ
Ｐ≦Ｖｃｃ＋Ｖｔｈが成立する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、電圧レベルが異なる複数の電源電圧を用
いた半導体記憶装置において基板へ流れるリーク電流を
低減できる半導体記憶装置に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびＳＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）等の半導体記憶装置は、データを高速に入出力でき
るメモリとして注目されている。

【０００３】図３３を参照して、従来の半導体記憶装置
１０００は、メモリセル１００１，１００２と、センス
アンプ１０１０と、ゲート回路１０２０と、周辺回路１
０３０と、ビット線ドライバ１０７０とを備える。な
お、図３３は、半導体記憶装置の基本的な動作を説明す
るための図であるため半導体記憶装置の一部分のみを示
す。

【０００４】メモリセル１００１は、ビット線ＢＬおよ
びワード線Ｗ１に接続される。メモリセル１００２は、
ビット線／ＢＬおよびワード線Ｗ２に接続される。メモ
リセル１００１は、ワード線Ｗ１が活性化されると、ビ
ット線ＢＬにデータを出力し、またはビット線ＢＬから
データが入力される。メモリセル１００２は、ワード線
Ｗ２が活性化されると、ビット線／ＢＬにデータを出力
し、またはビット線／ＢＬからデータが入力される。

【０００５】センスアンプ１０１０は、ＰチャネルＭＯ
Ｓトランジスタ１０１１〜１０１３と、ＮチャネルＭＯ
Ｓトランジスタ１０１４〜１０１６とを含む。Ｐチャネ
ルＭＯＳトランジスタ１０１１は、電源ノード１０１７
と、ノード１０３１との間に接続され、センスアンプ活
性化信号／ＳＥをゲート端子に受ける。ＰチャネルＭＯ
Ｓトランジスタ１０１２およびＮチャネルＭＯＳトラン
ジスタ１０１４は、ノード１０３１とノード１０３２と
の間に直列に接続される。ＰチャネルＭＯＳトランジス
タ１０１３およびＮチャネルＭＯＳトランジスタ１０１
５は、ノード１０３１とノード１０３２との間に直列に
接続される。ＰチャネルＭＯＳトランジスタ１０１２お
よびＮチャネルＭＯＳトランジスタ１０１４を直列に接
続したものは、ＰチャネルＭＯＳトランジスタ１０１３
およびＮチャネルＭＯＳトランジスタ１０１５を直列に
接続したものと並列に接続される。ＮチャネルＭＯＳト
ランジスタ１０１６は、ノード１０３２と接地ノード１
０１８との間に接続され、センスアンプ活性化信号ＳＥ
をゲート端子に受ける。

【０００６】ノード１０３３は、ビット線ＢＬに接続さ
れる。ノード１０３４は、ビット線／ＢＬに接続され
る。ＰチャネルＭＯＳトランジスタ１０１２およびＮチ
ャネルＭＯＳトランジスタ１０１４は、ビット線ＢＬ上
の電圧をゲート端子に受ける。ＰチャネルＭＯＳトラン
ジスタ１０１３およびＮチャネルＭＯＳトランジスタ１
０１５は、ビット線／ＢＬ上の電圧をゲート端子に受け
る。電源ノード１０１７は、アレイ電源電圧ＶｃｃＡが
供給され、接地ノード１０１８は、接地電圧が供給され
る。

【０００７】ワード線Ｗ１が活性化され、メモリセル１
００１からデータ「１」が読出されるとき、ビット線Ｂ
Ｌの電圧は、プリチャージ電圧ＶｃｃＡ／２よりも若干
高い電圧ＶｃｃＡ／２＋αになり、ビット線／ＢＬの電
圧は、プリチャージ電圧ＶｃｃＡ／２になる。そして、
Ｈレベルのセンスアンプ活性化信号ＳＥがセンスアンプ
１０１０に入力される。これにより、センスアンプ１０
１０は、活性化される。電圧ＶｃｃＡ／２＋αは、ビッ
ト線ＢＬ上を伝達され、センスアンプ１０１０のＰチャ
ネルＭＯＳトランジスタ１０１２およびＮチャネルＭＯ
Ｓトランジスタ１０１４のゲート端子に印加される。そ
うすると、ＰチャネルＭＯＳトランジスタ１０１２はオ
フされ、ＮチャネルＭＯＳトランジスタ１０１４はオン
されてノード１０３４上の電圧は接地電圧（０Ｖ）にな
る。そして、ビット線／ＢＬ上の電圧は０Ｖになる。

【０００８】ビット線／ＢＬ上の電圧はＰチャネルＭＯ
Ｓトランジスタ１０１３およびＮチャネルＭＯＳトラン
ジスタ１０１５のゲート端子に印加されるので、Ｐチャ
ネルＭＯＳトランジスタ１０１３はオンされ、Ｎチャネ
ルＭＯＳトランジスタ１０１５はオフされてノード１０
３３上の電圧はアレイ電源電圧ＶｃｃＡになる。そし
て、ビット線ＢＬ上の電圧はアレイ電源電圧ＶｃｃＡに
なる。これによって、メモリセル１００１から読出され
たデータ「１」を示すビット線対ＢＬ，／ＢＬ上の電圧
は、（ＶｃｃＡ／２＋α，ＶｃｃＡ／２）から（Ｖｃｃ
Ａ，０）へ増幅される。

【０００９】メモリセル１００１からデータ「０」が読
出されるとき、ビット線ＢＬの電圧は、プリチャージ電
圧ＶｃｃＡ／２よりも若干低い電圧ＶｃｃＡ／２−αに
なり、ビット線／ＢＬの電圧は、プリチャージ電圧Ｖｃ
ｃＡ／２になる。電圧ＶｃｃＡ／２は、ビット線／ＢＬ
上を伝達され、センスアンプ１０１０のＰチャネルＭＯ
Ｓトランジスタ１０１３およびＮチャネルＭＯＳトラン
ジスタ１０１５のゲート端子に印加される。そうする
と、ＰチャネルＭＯＳトランジスタ１０１３はオフさ
れ、ＮチャネルＭＯＳトランジスタ１０１５はオンされ
てノード１０３３上の電圧は接地電圧（０Ｖ）になる。
そして、ビット線ＢＬ上の電圧は０Ｖになる。

【００１０】ビット線ＢＬ上の電圧はＰチャネルＭＯＳ
トランジスタ１０１２およびＮチャネルＭＯＳトランジ
スタ１０１４のゲート端子に印加されるので、Ｐチャネ
ルＭＯＳトランジスタ１０１２はオンされ、Ｎチャネル
ＭＯＳトランジスタ１０１４はオフされてノード１０３
４上の電圧はアレイ電源電圧ＶｃｃＡになる。そして、
ビット線／ＢＬ上の電圧はアレイ電源電圧ＶｃｃＡにな
る。これによって、メモリセル１００１から読出された
データ「０」を示すビット線対ＢＬ，／ＢＬ上の電圧
は、（ＶｃｃＡ／２−α，ＶｃｃＡ／２）から（０，Ｖ
ｃｃＡ）へ増幅される。

【００１１】メモリセル１００２からデータを読出すと
きも、センスアンプ１０１０は、上述した動作によって
ビット線対ＢＬ，／ＢＬ上の電圧を増幅する。

【００１２】メモリセル１００１，１００２にデータを
書込むとき、センスアンプ１０１０は、グローバルデー
タ線対ＧＩＯ，／ＧＩＯから伝達された電圧をＶｃｃ
Ａ，０（または０，ＶｃｃＡ）にしてビット線対ＢＬ，
／ＢＬへ転送する。

【００１３】したがって、センスアンプ１０１０は、メ
モリセル１００１，１００２から読出されたデータをク
ロスカップルラッチによって増幅し、または外部から書
込まれたデータをクロスカップルラッチによってビット
線対ＢＬ，／ＢＬに転送する。

【００１４】ゲート回路１０２０は、ＮチャネルＭＯＳ
トランジスタ１０２１，１０２２から成る。Ｎチャネル
ＭＯＳトランジスタ１０２１は、ドレイン端子がビット
線ＢＬに接続され、ソース端子がグローバルデータ線Ｇ
ＩＯに接続され、列選択信号ＶＡＣＳＬをゲート端子に
受ける。ＮチャネルＭＯＳトランジスタ１０２２は、ド
レイン端子がビット線／ＢＬに接続され、ソース端子が
グローバルデータ線／ＧＩＯに接続され、列選択信号Ｖ
ＡＣＳＬをゲート端子に受ける。したがって、Ｎチャネ
ルＭＯＳトランジスタ１０２１は、Ｈ（論理ハイ）レベ
ルの列選択信号ＶＡＣＳＬをゲート端子に受けると、オ
ンされ、グローバルデータ線ＧＩＯをビット線ＢＬに接
続する。ＮチャネルＭＯＳトランジスタ１０２２は、Ｈ
レベルの列選択信号ＶＡＣＳＬをゲート端子に受ける
と、オンされ、グローバルデータ線／ＧＩＯをビット線
／ＢＬに接続する。

【００１５】周辺回路１０３０は、ＧＩＯ線ライトドラ
イバ１０４０と、リードアンプ１０５０と、ＧＩＯ線イ
コライズ回路１０６０とを含む。ＧＩＯ線ライトドライ
バ１０４０は、インバータ１０４１，１０４４〜１０４
７と、ＮＡＮＤゲート１０４２，１０４３と、Ｐチャネ
ルＭＯＳトランジスタ１０４８，１０５１と、Ｎチャネ
ルＭＯＳトランジスタ１０４９，１０５２とから成る。
インバータ１０４１は、端子１０２８から入力された信
号を反転してＮＡＮＤゲート１０４３の一方端子へ出力
する。ＮＡＮＤゲート１０４２は、端子１０２８，１０
２９から入力された信号を受け、その受けた２つの信号
の論理積を反転した信号を出力する。ＮＡＮＤゲート１
０４３は、インバータ１０４１の出力信号と端子１０２
９から入力された信号とを受け、その受けた２つの信号
の論理積を反転した信号を出力する。インバータ１０４
４は、ＮＡＮＤゲート１０４２の出力信号を反転する。
インバータ１０４５は、ＮＡＮＤゲート１０４３の出力
信号を反転する。インバータ１０４６は、インバータ１
０４４の出力信号を反転する。インバータ１０４７は、
インバータ１０４５の出力信号を反転する。

【００１６】ＰチャネルＭＯＳトランジスタ１０４８お
よびＮチャネルＭＯＳトランジスタ１０４９は、電源ノ
ード１０５３と接地ノード１０５４との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ１０４８は、イ
ンバータ１０４６の出力信号をゲート端子に受ける。Ｎ
チャネルＭＯＳトランジスタ１０４９は、インバータ１
０４５の出力信号をゲート端子に受ける。

【００１７】ＰチャネルＭＯＳトランジスタ１０５１お
よびＮチャネルＭＯＳトランジスタ１０５２は、電源ノ
ード１０５３と接地ノード１０５４との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ１０５１は、イ
ンバータ１０４７の出力信号をゲート端子に受ける。Ｎ
チャネルＭＯＳトランジスタ１０５２は、インバータ１
０４４の出力信号をゲート端子に受ける。

【００１８】ＰチャネルＭＯＳトランジスタ１０４８と
ＮチャネルＭＯＳトランジスタ１０４９との間のノード
１０５５にグローバルデータ線ＧＩＯが接続される。ま
た、ＰチャネルＭＯＳトランジスタ１０５１とＮチャネ
ルＭＯＳトランジスタ１０５２との間のノード１０５６
にグローバルデータ線／ＧＩＯが接続される。電源ノー
ド１０５３には、アレイ電源電圧ＶｃｃＡよりも低い電
源電圧Ｖｃｃが供給され、接地ノード１０５４には接地
電圧（０Ｖ）が供給される。

【００１９】データを書込む場合、Ｈレベルの信号ＷＭ
が端子１０２９から入力され、データ「１」またはデー
タ「０」に応じてＨレベルまたはＬレベルの信号ＷＤが
端子１０２８から入力される。データ「１」を書込む場
合、Ｈレベルの信号ＷＤが端子１０２８から入力され、
Ｈレベルの信号ＷＭが端子１０２９から入力される。そ
うすると、インバータ１０４１は、Ｌレベルの信号を出
力し、ＮＡＮＤゲート１０４３は、Ｈレベルの信号を出
力し、インバータ１０４５は、Ｌレベルの信号を出力す
る。そして、インバータ１０４７は、Ｈレベルの信号を
出力する。

【００２０】一方、ＮＡＮＤゲート１０４２は、Ｌレベ
ルの信号を出力し、インバータ１０４４は、Ｈレベルの
信号を出力する。そして、インバータ１０４６は、Ｌレ
ベルの信号を出力する。

【００２１】そうすると、ＰチャネルＭＯＳトランジス
タ１０４８およびＮチャネルＭＯＳトランジスタ１０５
２はオンされ、ＮチャネルＭＯＳトランジスタ１０４９
およびＰチャネルＭＯＳトランジスタ１０５１はオフさ
れる。そして、ＧＩＯ線ライトドライバ１０４０は、電
源電圧Ｖｃｃをグローバルデータ線ＧＩＯに供給し、接
地電圧をグローバルデータ線／ＧＩＯに供給する。

【００２２】データ「０」を書込む場合、Ｌレベルの信
号ＷＤが端子１０２８から入力され、Ｈレベルの信号Ｗ
Ｍが端子１０２９から入力される。そうすると、インバ
ータ１０４１は、Ｈレベルの信号を出力し、ＮＡＮＤゲ
ート１０４３は、Ｌレベルの信号を出力し、インバータ
１０４５は、Ｈレベルの信号を出力する。そして、イン
バータ１０４７は、Ｌレベルの信号を出力する。

【００２３】一方、ＮＡＮＤゲート１０４２は、Ｈレベ
ルの信号を出力し、インバータ１０４４は、Ｌレベルの
信号を出力する。そして、インバータ１０４６は、Ｈレ
ベルの信号を出力する。

【００２４】そうすると、ＮチャネルＭＯＳトランジス
タ１０４９およびＰチャネルＭＯＳトランジスタ１０５
１はオンされ、ＰチャネルＭＯＳトランジスタ１０４８
およびＮチャネルＭＯＳトランジスタ１０５２はオフさ
れる。そして、ＧＩＯ線ライトドライバ１０４０は、接
地電圧をグローバルデータ線ＧＩＯに供給し、電源電圧
Ｖｃｃをグローバルデータ線／ＧＩＯに供給する。

【００２５】なお、Ｌレベルの信号ＷＭが端子１０２９
から入力されると、端子１０２８から入力される信号の
論理レベルに拘わらず、ＮＡＮＤゲート１０４２，１０
４３は、Ｈレベルの信号を出力し、インバータ１０４
４，１０４５は、Ｌレベルの信号を出力する。そして、
インバータ１０４６，１０４７は、Ｈレベルの信号を出
力する。そうすると、ＰチャネルＭＯＳトランジスタ１
０４８，１０５１およびＮチャネルＭＯＳトランジスタ
１０４９，１０５２はオフされ、グローバルデータ線対
ＧＩＯ，／ＧＩＯはフローティング状態となり、データ
の書込みは行なわれない。

【００２６】このように、ＧＩＯ線ライトドライバ１０
４０は、端子１０２８から入力されるデータに従ってグ
ローバルデータ線対ＧＩＯ，／ＧＩＯに（Ｖｃｃ，０）
または（０，Ｖｃｃ）の電圧を供給する。

【００２７】リードアンプ１０５０は、メモリセル１０
０１，１００２から読出されたデータをグローバルデー
タ線対ＧＩＯ，／ＧＩＯから受け、その受けたデータを
増幅して読出データを入出力端子へ出力する。

【００２８】ＧＩＯ線イコライズ回路１０６０は、Ｐチ
ャネルＭＯＳトランジスタ１０６１〜１０６３から成
る。ＰチャネルＭＯＳトランジスタ１０６１は、グロー
バルデータ線ＧＩＯとグローバルデータ線／ＧＩＯとの
間に接続される。ＰチャネルＭＯＳトランジスタ１０６
２，１０６３は、グローバルデータ線ＧＩＯとグローバ
ルデータ線／ＧＩＯとの間に直列に接続される。そし
て、ノード１０６４は、電源ノード１０６５から電源電
圧Ｖｃｃが供給される。ＰチャネルＭＯＳトランジスタ
１０６１〜１０６３は、ＧＩＯ線イコライズ信号ＧＩＯ
ＥＱをゲート端子に受ける。

【００２９】ＬレベルのＧＩＯ線イコライズ信号ＧＩＯ
ＥＱがＧＩＯ線イコライズ回路１０６０に入力される
と、ＰチャネルＭＯＳトランジスタ１０６１〜１０６３
はオンされ、ＧＩＯ線イコライズ回路１０６０は、グロ
ーバルデータ線対ＧＩＯ，／ＧＩＯの両方に電源電圧Ｖ
ｃｃをノード１０６４から供給する。この場合、Ｐチャ
ネルＭＯＳトランジスタ１０６１はオンされているた
め、グローバルデータ線ＧＩＯの電位とグローバルデー
タ線／ＧＩＯの電位とは等しくなる。そして、グローバ
ルデータ線対ＧＩＯ，／ＧＩＯはイコライズされる。

【００３０】ビット線ドライバ１０７０は、Ｐチャネル
ＭＯＳトランジスタ１０７１とＮチャネルＭＯＳトラン
ジスタ１０７２とを含む。ＰチャネルＭＯＳトランジス
タ１０７１およびＮチャネルＭＯＳトランジスタ１０７
２は、電源ノード１０７３と接地ノード１０７４との間
に直列に接続される。電源ノード１０７３は、電源電圧
ＶｃｃＰが供給される。ビット線ドライバ１０７０は、
列デコーダに含まれ、デコードされた列アドレスに従っ
てＨレベルの信号またはＬレベルの信号が入力される。

【００３１】ビット線ドライバ１０７０に対応するビッ
ト線対ＢＬ，／ＢＬが選択されるとき、ＰチャネルＭＯ
Ｓトランジスタ１０７１およびＮチャネルＭＯＳトラン
ジスタ１０７２は、ゲート端子にＬレベルの信号を受け
る。その結果、ＰチャネルＭＯＳトランジスタ１０７１
はオンされ、ＮチャネルＭＯＳトランジスタ１０７２は
オフされ、ビット線ドライバ１０７０は、電源電圧Ｖｃ
ｃＰから成る列選択信号ＶＡＣＳＬをＧＩＯゲート回路
１０２０へ出力する。

【００３２】ビット線ドライバ１０７０に対応するビッ
ト線対ＢＬ，／ＢＬが選択されないとき、ＰチャネルＭ
ＯＳトランジスタ１０７１およびＮチャネルＭＯＳトラ
ンジスタ１０７２は、ゲート端子にＨレベルの信号を受
ける。その結果、ＰチャネルＭＯＳトランジスタ１０７
１はオフされ、ＮチャネルＭＯＳトランジスタ１０７２
はオンされ、ビット線ドライバ１０７０は、接地電圧か
ら成る列選択信号ＶＡＣＳＬをＧＩＯゲート回路１０２
０へ出力する。

【００３３】メモリセル１００１（または１００２）に
データが入出力されるとき、ＧＩＯ線イコライズ回路１
０６０は、ＬレベルのＧＩＯ線イコライズ信号ＧＩＯＥ
Ｑを受け、上述したようにグローバルデータ線対ＧＩ
Ｏ，／ＧＩＯの両方に電源電圧Ｖｃｃを供給してグロー
バルデータ線対ＧＩＯ，／ＧＩＯをイコライズする。そ
して、ＨレベルのＧＩＯ線イコライズ信号ＧＩＯＥＱが
ＧＩＯ線イコライズ回路１０６０に入力され、Ｐチャネ
ルＭＯＳトランジスタ１０６１〜１０６３がオフされて
グローバルデータ線対ＧＩＯ，／ＧＩＯのイコライズが
終了する。

【００３４】そうすると、ビット線ドライバ１０７０
は、上述した方法によって電源電圧ＶｃｃＰから成る列
選択信号ＶＡＣＳＬをＧＩＯゲート回路１０２０へ出力
する。そして、ＮチャネルＭＯＳトランジスタ１０２
１，１０２２がオンされてＧＩＯゲート回路１０２０
は、グローバルデータ線対ＧＩＯ，／ＧＩＯをビット線
対ＢＬ，／ＢＬに接続する。

【００３５】その後、メモリセル１００１（または１０
０２）にデータを書込むときは、ＧＩＯ線ライトドライ
バ１０４０は、上述したようにグローバルデータ線対Ｇ
ＩＯ，／ＧＩＯに（Ｖｃｃ，０）または（０，Ｖｃｃ）
の電圧を供給する。そして、グローバルデータ線対ＧＩ
Ｏ，／ＧＩＯの電圧は、ＧＩＯゲート回路１０２０のＮ
チャネルＭＯＳトランジスタ１０２１，１０２２を介し
てビット線対ＢＬ，／ＢＬへ供給される。

【００３６】そうすると、センスアンプ１０１０は、ビ
ット線対ＢＬ，／ＢＬのうち電源電圧Ｖｃｃが供給され
たビット線の電圧を電源電圧ＶｃｃＡにしてメモリセル
１００１（または１００２）の方へ転送する。

【００３７】また、メモリセル１００１（または１００
２）からデータを読出すとき、センスアンプ１０１０
は、上述したようにビット線対ＢＬ，／ＢＬ上の電圧を
（ＶｃｃＡ，０）または（０，ＶｃｃＡ）に設定して読
出データを増幅する。センスアンプ１０１０における読
出データの増幅が終了すると、ビット線ドライバ１０７
０は電源電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬを
出力し、ＧＩＯゲート回路１０２０のＮチャネルＭＯＳ
トランジスタ１０２１，１０２２がオンされる。そし
て、ビット線対ＢＬ，／ＢＬ上の電圧がそれぞれＮチャ
ネルＭＯＳトランジスタ１０２１，１０２２を介してグ
ローバルデータ線対ＧＩＯ，／ＧＩＯに伝達される。こ
の場合、グローバルデータ線対ＧＩＯ，／ＧＩＯは、Ｎ
チャネルＭＯＳトランジスタ１０２１，１０２２がオン
される前、電源電圧Ｖｃｃにイコライズされている。

【００３８】したがって、メモリセル１００１（または
１００２）にデータが入出力されるとき、アレイ電源電
圧ＶｃｃＡがＧＩＯゲート回路１０２０のＮチャネルＭ
ＯＳトランジスタ１０２１，１０２２のドレイン端子
（ビット線対ＢＬ，／ＢＬ側）に印加され、電源電圧Ｖ
ｃｃがＮチャネルＭＯＳトランジスタ１０２１，１０２
２のソース端子（グローバルデータ線対ＧＩＯ，／ＧＩ
Ｏ側）に印加される。そして、電源電圧ＶｃｃＰがＮチ
ャネルＭＯＳトランジスタ１０２１，１０２２のゲート
端子に印加される。

【００３９】

【発明が解決しようとする課題】しかし、最近では、半
導体記憶装置の高速化に伴い、周辺回路１０３０を構成
するＭＯＳトランジスタのゲート酸化膜の薄膜化が進行
している。そして、ゲート酸化膜の薄膜化に伴い、周辺
回路の電源電圧Ｖｃｃは、低電圧化する傾向にあり、セ
ンスアンプ１０１０のアレイ電源電圧ＶｃｃＡよりも低
く設定される。そうすると、ビット線対ＢＬ，／ＢＬか
らグローバルデータ線対ＧＩＯ，／ＧＩＯを介してＧＩ
Ｏ線ライトドライバ１０４０およびＧＩＯ線イコライズ
回路１０６０を構成するＰチャネルＭＯＳトランジスタ
の基板へリーク電流が流れるという問題が発生する。

【００４０】また、電圧レベルが異なる複数の電源電圧
をソース電源とする複数のＭＯＳトランジスタが出力ノ
ードを共有する場合、いずれかの電源電圧が大きく変動
するとＭＯＳトランジスタのドレインを形成する活性領
域からＭＯＳトランジスタの基板に向けてＰＮ接合の順
方向リーク電流が発生するという問題がある。すなわ
ち、図３４を参照して、ＰチャネルＭＯＳトランジスタ
１１００およびＮチャネルＭＯＳトランジスタ１１０１
は電源ノード１１０２と接地ノード１１０３との間に直
列に接続される。そして、ＰチャネルＭＯＳトランジス
タ１１０４およびＮチャネルＭＯＳトランジスタ１１０
５は、電源ノード１１０６と接地ノード１１０７との間
に直列に接続される。

【００４１】電源ノード１１０２は、電源電圧Ｖｃｃ１
が供給され、接地ノード１１０３は、接地電圧Ｖｓ１が
供給される。電源ノード１１０６は、電源電圧Ｖｃｃ２
が供給され、接地ノード１１０７は、接地電圧Ｖｓ２が
供給される。そして、ＰチャネルＭＯＳトランジスタ１
１００およびＮチャネルＭＯＳトランジスタ１１０１
は、ＰチャネルＭＯＳトランジスタ１１０４およびＮチ
ャネルＭＯＳトランジスタ１１０５の出力ノード１１０
８を共有する。

【００４２】そうすると、電源電圧Ｖｃｃ２が電源電圧
Ｖｃｃ１よりも高い場合、ＰチャネルＭＯＳトランジス
タ１１００のドレイン領域におけるＰＮ接合に順方向バ
イアスが印加され、ＰチャネルＭＯＳトランジスタ１１
００の基板へリーク電流が流れる。また、接地電圧Ｖｓ
２が接地電圧Ｖｓ１よりも低い場合、ＮチャネルＭＯＳ
トランジスタ１１０１のドレイン領域におけるＰＮ接合
に順方向バイアスが印加され、ＮチャネルＭＯＳトラン
ジスタ１１０１の基板へリーク電流が流れる。

【００４３】図３４に示すリーク電流は、図３３に示す
センスアンプ１０１０を構成するＰチャネルＭＯＳトラ
ンジスタ１０１３およびＮチャネルＭＯＳトランジスタ
１０１５と、ＧＩＯ線ライトドライバ１０４０を構成す
るＰチャネルＭＯＳトランジスタ１０４８およびＮチャ
ネルＭＯＳトランジスタ１０４９との間で発生する。ま
た、図３４に示すリーク電流は、センスアンプ１０１０
を構成するＰチャネルＭＯＳトランジスタ１０１２およ
びＮチャネルＭＯＳトランジスタ１０１４と、ＧＩＯ線
ライトドライバ１０４０を構成するＰチャネルＭＯＳト
ランジスタ１０５１およびＮチャネルＭＯＳトランジス
タ１０５２との間でも発生する。

【００４４】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、電圧レベルが
異なる複数の電源電圧によって駆動される半導体記憶装
置においてリーク電流を低減できる半導体記憶装置を提
供することである。

【００４５】

【課題を解決するための手段】この発明によれば、半導
体記憶装置は、複数のメモリセルと、複数のメモリセル
に対応して設けられ、メモリセルにデータを入出力する
ための複数のビット線対と、複数のビット線対に対応し
て設けられ、メモリセルにデータを入出力するときビッ
ト線対のいずれか一方に第１の電源電圧を供給する複数
のセンスアンプと、複数のビット線対に対応して設けら
れた複数のグローバルデータ線対と、メモリセルにデー
タを書込むときグローバルデータ線対のいずれか一方に
第１の電源電圧よりも低い第２の電源電圧を供給し、メ
モリセルからデータを読出すときグローバルデータ線対
のいずれか一方から第２の電源電圧を受ける書込／読出
回路と、メモリセルにデータを入出力するとき、複数の
ビット線対のうちデータを入出力するメモリセルに対応
して設けられたビット線対を活性化するための活性化信
号と、データを入出力するメモリセル以外のメモリセル
に対応して設けられたビット線対を不活性化するための
不活性化信号とを出力する列デコーダ回路と、複数のビ
ット線対および複数のグローバルデータ線対に対応して
設けられた複数のゲート回路とを備え、複数のゲート回
路の各々は、活性化信号を受けると、対応するビット線
対を対応するグローバルデータ線対に接続し、不活性化
信号を受けると、対応するビット線対を対応するグロー
バルデータ線対から切断し、活性化信号を受けたゲート
回路を介してビット線対からグローバルデータ線対の方
向へ流れる電流は所定値よりも小さい。

【００４６】好ましくは、活性化信号は、第３の電源電
圧から成り、複数のゲート回路の各々は、第３の電源電
圧によって活性化されるＭＯＳトランジスタを含む。

【００４７】好ましくは、複数のゲート回路の各々は、
ソース端子が一方のグローバルデータ線に接続され、ド
レイン端子が一方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第１のＭＯＳトランジスタと、
ソース端子が他方のグローバルデータ線に接続され、ド
レイン端子が他方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第２のＭＯＳトランジスタとを
含み、第１および第２のＭＯＳトランジスタのしきい値
電圧をＶＴＨ、第２の電源電圧をＶＣＣ、第３の電源電
圧をＶＣＣＰとしたとき、ＶＣＣＰ≦ＶＣＣ＋ＶＴＨを
満たす。

【００４８】好ましくは、複数のゲート回路の各々は、
ソース端子が一方のグローバルデータ線に接続され、ド
レイン端子が一方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第１の導電型の第１のＭＯＳト
ランジスタと、ソース端子が他方のグローバルデータ線
に接続され、ドレイン端子が他方のビット線に接続さ
れ、第３の電源電圧をゲート端子に受ける第１の導電型
の第２のＭＯＳトランジスタとを含み、書込／読出回路
は、第２の導電型の第３のＭＯＳトランジスタを含み、
第１および第２のＭＯＳトランジスタのしきい値電圧を
ＶＴＨ、第２の電源電圧をＶＣＣ、第３の電源電圧をＶ
ＣＣＰ、第３のＭＯＳトランジスタにおけるビルトイン
ポテンシャルをＶＢとしたとき、ＶＣＣＰ≦ＶＣＣ＋Ｖ
ＴＨ＋ＶＢを満たす。

【００４９】好ましくは、活性化信号は、第２の電源電
圧の電圧レベルに応じて生成される第３の電源電圧から
成る。

【００５０】好ましくは、半導体記憶装置は、第２の電
源電圧の電圧レベルに応じて第３の電源電圧の電圧レベ
ルを切換えるための電圧レベル切換信号を受け、その受
けた電圧レベル切換信号に基づいて第３の電源電圧の電
圧レベルを切換えて列デコーダ回路へ出力する電源電圧
切換回路をさらに備え、列デコーダ回路は、電源電圧切
換回路により出力された第３の電源電圧から成る活性化
信号を生成する。

【００５１】好ましくは、複数のゲート回路の各々は、
ソース端子が一方のグローバルデータ線に接続され、ド
レイン端子が一方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第１のＭＯＳトランジスタと、
ソース端子が他方のグローバルデータ線に接続され、ド
レイン端子が他方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第２のＭＯＳトランジスタとを
含み、第１および第２のＭＯＳトランジスタのしきい値
電圧をＶＴＨ、第２の電源電圧をＶＣＣ、第３の電源電
圧をＶＣＣＰとしたとき、ＶＣＣＰ≦ＶＣＣ＋ＶＴＨを
満たす。

【００５２】好ましくは、複数のゲート回路の各々は、
ソース端子が一方のグローバルデータ線に接続され、ド
レイン端子が一方のビット線に接続され、第３の電源電
圧をゲート端子に受ける第１の導電型の第１のＭＯＳト
ランジスタと、ソース端子が他方のグローバルデータ線
に接続され、ドレイン端子が他方のビット線に接続さ
れ、第３の電源電圧をゲート端子に受ける第１の導電型
の第２のＭＯＳトランジスタとを含み、書込／読出回路
は、第２の導電型の第３のＭＯＳトランジスタを含み、
第１および第２のＭＯＳトランジスタのしきい値電圧を
ＶＴＨ、第２の電源電圧をＶＣＣ、第３の電源電圧をＶ
ＣＣＰ、第３のＭＯＳトランジスタにおけるビルトイン
ポテンシャルをＶＢとしたとき、ＶＣＣＰ≦ＶＣＣ＋Ｖ
ＴＨ＋ＶＢを満たす。

【００５３】好ましくは、電源電圧切換回路は、モード
切換信号に基づいて第３の電源電圧の電圧レベルを切換
える。

【００５４】好ましくは、電源電圧切換回路は、ワイヤ
ボンディングの切換え、もしくはマスク切換えによって
第３の電源電圧の電圧レベルを切換える。

【００５５】好ましくは、電源電圧切換回路は、モード
を切換えるデコード回路から電圧レベル切換信号を受け
る。

【００５６】好ましくは、半導体記憶装置は、第２の電
源電圧の電圧レベルに応じて電圧レベルが変化する参照
電圧を参照して第３の電源電圧の電圧レベルを切換える
電源電圧切換回路をさらに備える。

【００５７】好ましくは、電源電圧切換回路は、複数の
参照電圧を発生する参照電圧発生回路と、複数の参照電
圧から第２の電源電圧の電圧レベルに応じた参照電圧を
選択する選択回路と、外部電源電圧を選択された参照電
圧まで降圧して第３の電源電圧を生成する降圧回路とを
含む。

【００５８】好ましくは、電源電圧切換回路は、外部電
源電圧の分圧比を第２の電源電圧の電圧レベルに応じて
変化させることにより電圧レベルの異なる参照電圧を発
生する参照電圧発生回路と、外部電源電圧を参照電圧発
生回路から受けた参照電圧まで降圧して第３の電源電圧
を生成する降圧回路とを含む。

【００５９】また、この発明によれば、半導体記憶装置
は、電圧レベルが異なる複数の電源電圧を供給するため
の複数の電源端子と、電圧レベルが異なる複数の接地電
圧を供給するための複数の接地端子と、出力ノードを共
有し、かつ、メモリセルにデータを入出力するための複
数の回路とを備え、複数の回路の各々は、相互に駆動電
圧が異なり、かつ、電源ノードと出力ノードとの間に設
けられた第１の導電型のＭＯＳトランジスタと、出力ノ
ードと接地ノードとの間に設けられた第２の導電型のＭ
ＯＳトランジスタとを含み、第１の導電型のＭＯＳトラ
ンジスタは、複数の電源電圧のうち電圧レベルが最も高
い電源電圧を基板電圧として電源端子から受け、第２の
導電型のＭＯＳトランジスタは、複数の接地電圧のうち
電圧レベルが最も低い接地電圧を基板電圧として接地端
子から受ける。

【００６０】好ましくは、最も高い電源電圧は、複数の
回路のうち駆動電圧が最も高い回路の電源ノードに供給
された電圧に一致し、最も低い接地電圧は、複数の回路
のうち駆動電圧が最も高い回路の接地ノードに供給され
た電圧に一致する。

【００６１】好ましくは、複数の電源電圧のうち電圧レ
ベルが最も高い電源電圧を選択し、その選択した電源電
圧を第１の導電型のＭＯＳトランジスタに与える第１の
スイッチと、複数の接地電圧のうち電圧レベルが最も低
い接地電圧を選択し、その選択した接地電圧を第２の導
電型のＭＯＳトランジスタに与える第２のスイッチとを
さらに備える。

【００６２】好ましくは、複数の電源電圧の電圧レベル
を比較し、その比較結果を出力する第１の比較回路と、
複数の接地電圧の電圧レベルを比較し、その比較結果を
出力する第２の比較回路と、第１の比較回路からの比較
結果に基づいて電圧レベルが最も高い電源電圧を選択
し、その選択した電源電圧を第１の導電型のＭＯＳトラ
ンジスタに与える第１のスイッチと、第２の比較回路か
らの比較結果に基づいて電圧レベルが最も低い接地電圧
を選択し、その選択した接地電圧を第２の導電型のＭＯ
Ｓトランジスタに与える第２のスイッチとをさらに備え
る。

【００６３】好ましくは、半導体記憶装置は、複数の電
源電圧の電圧レベルに基づいて電圧レベルが最も高い電
源電圧を選択し、その選択した電源電圧を第１の導電型
のＭＯＳトランジスタに与える電源電圧供給回路と、複
数の接地電圧の電圧レベルに基づいて電圧レベルが最も
低い接地電圧を選択し、その選択した接地電圧を第２の
導電型のＭＯＳトランジスタに与える接地電圧供給回路
とをさらに備える。

【００６４】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。

【００６５】［実施の形態１］図１を参照して、実施の
形態１による半導体記憶装置１００は、Ｖｃｃｐ発生回
路１０と、Ｖｃｃ発生回路２０と、ＶｃｃＡ発生回路３
０と、メモリセルアレイ４０，４１と、センスアンプ帯
４２〜４４と、周辺回路５０，６０，７０と、入出力回
路８０とを備える。メモリセルアレイ４０は、センスア
ンプ帯４２とセンスアンプ帯４３との間に配置され、メ
モリセルアレイ４１は、センスアンプ帯４３とセンスア
ンプ帯４４との間に配置される。周辺回路５０は、列デ
コーダ回路５１と行デコーダ回路５２とを含む。周辺回
路６０は、行／列アドレスバッファ６１と、クロック発
生回路６２と、コマンドデコーダ回路６３とを含む。周
辺回路７０は、ＧＩＯ線ライトドライバ７１と、リード
アンプ７２とを含む。ＧＩＯ線ライトドライバ７１およ
びリードアンプ７２は、メモリセルアレイ４０，４１に
含まれる複数のビット線対に対応して設けられる。

【００６６】ＶｃｃＰ発生回路１０は、端子１から入力
された外部電源電圧ｅｘＶｄｄを降圧して、後述する条
件を満たす電源電圧ＶｃｃＰを発生する。そして、Ｖｃ
ｃＰ発生回路１０は、発生した電源電圧ＶｃｃＰを周辺
回路５０へ出力する。Ｖｃｃ発生回路２０は、端子１か
ら入力された外部電源電圧ｅｘＶｄｄを降圧して電源電
圧Ｖｃｃを発生し、その発生した電源電圧Ｖｃｃを周辺
回路６０，７０および入出力回路８０へ出力する。Ｖｃ
ｃＡ発生回路３０は、端子１から入力された外部電源電
圧ｅｘＶｄｄを降圧して電源電圧ＶｃｃＡを発生し、そ
の発生した電源電圧ＶｃｃＡをセンスアンプ帯４２〜４
４へ出力する。

【００６７】メモリセルアレイ４０，４１は、行列状に
配列された複数のメモリセルと、行方向に設けられた複
数のワード線と、列方向に設けられた複数のビット線対
とを含む。センスアンプ帯４２〜４４は、メモリセルア
レイ４０，４１に設けられた複数のビット線対に対応す
る複数のセンスアンプを含む。

【００６８】列デコーダ回路５１は、入力された列選択
信号ＣＳＬ＜０＞〜ＣＳＬ＜ｉ＞、ブロック選択信号、
およびコラムバンク信号に基づいて電源電圧ＶｃｃＰか
ら成る列選択信号ＶＡＣＳＬを出力する。行デコーダ回
路５２は、入力されたロウ系のプリデコード信号ＲＡ＜
０＞〜ＲＡ＜ｉ＞に基づいてワード線活性化信号ＷＬ＜
ｋ＞およびセンスアンプ活性化信号ＳＡを出力する。

【００６９】行／列アドレスバッファ６１は、端子１１
０〜１１ｎから入力されたアドレスＡ０〜Ａｎをプリデ
コードしてロウ系のプリデコード信号ＲＡ＜０＞〜ＲＡ
＜ｉ＞を発生する。クロック発生回路６２は、クロック
を発生し、リードクロックＣＬＫＲまたはライトクロッ
クＣＬＫＷを出力する。コマンドデコーダ回路６３は、
端子２から入力されたロウアドレスストローブ信号／Ｒ
ＡＳ、端子３から入力されたコラムアドレスストローブ
信号／ＣＡＳおよび端子４から入力されたライトイネー
ブル信号／ＷＥをデコードし、周辺回路５０および入出
力回路８０へ出力する。

【００７０】ＧＩＯ線ライトドライバ７１は、入出力回
路８０から入力された書込データを後述する方法によっ
てグローバルデータ線対に書込む。また、ＧＩＯ線ライ
トドライバ７１は、入出力回路８０から信号ＷＭ＜０＞
〜ＷＭ＜ｍ＞が入力されると後述するようにグローバル
データ線対をフローティング状態にして書込データをグ
ローバルデータ線対に書込まない。リードアンプ７２
は、メモリセルアレイ４０，４１に含まれるメモリセル
から読出された読出データをグローバルデータ線対から
受け、その受けた読出データを増幅して入出力回路８０
へ出力する。入出力回路８０は、端子５から入力された
出力イネーブル信号／ＷＥに基づいてリードアンプ７２
からの読出データを端子１１〜１ｋへ出力する。また、
入出力回路８０は、端子１１〜１ｋから入力された書込
データをＧＩＯ線ライトドライバ７１へ出力する。さら
に、入出力回路８０は、端子１２０，１２１〜１２ｍか
ら入力された信号ＷＭ＜０＞〜ＷＭ＜ｍ＞をＧＩＯ線ラ
イトドライバ７１へ出力する。信号ＷＭ＜０＞〜ＷＭ＜
ｍ＞は、書込データをメモリセルに書込まないようにす
るための信号であり、８ビットの入出力端子ＤＱ＜０：
７＞等に対して設けられた１つの端子ＷＭ＜０＞等から
入出力回路８０へ入力される。

【００７１】図２を参照して、メモリセルアレイ４０，
４１、センスアンプ帯４３、列デコーダ回路５１、行デ
コーダ回路５２、ＧＩＯ線ライトドライバ７１、および
リードアンプ７２について詳細について説明する。

【００７２】メモリセルアレイ４０は、メモリセル４０
１〜４０ｎ，４１１〜４１ｎ，・・・，４７１〜４７ｎ
を含む。メモリセルアレイ４１は、メモリセル６０１〜
６０ｎ，６１１〜６１ｎ，・・・，６７１〜６７ｎを含
む。センスアンプ帯４３は、入出力制御回路４３１〜４
３８を含む。入出力制御回路４３１〜４３８の各々は、
ｎ個のビット線対ＢＬ＜０：ｎ＞，／ＢＬ＜０：ｎ＞が
接続される。

【００７３】列デコーダ回路５１は、列デコーダ５１１
を含む。列デコーダ５１１は、ｎ個のビット線対ＢＬ＜
０：ｎ＞，／ＢＬ＜０：ｎ＞から１つのビット線対を選
択するための電源電圧ＶｃｃＰから成る列選択信号ＶＡ
ＣＳＬを出力する。行デコーダ５２１，５２３は、行ア
ドレスに基づいてワード線Ｗ１〜Ｗｎのいずれかを活性
化する。行デコーダ５２２は、入出力制御回路４３１〜
４３８の各々に含まれるｎ個のセンスアンプのいずれか
を活性化するためのセンスアンプ活性化信号ＳＥ，／Ｓ
Ｅを出力する。ビット線イコライズ信号ＢＬＥＱは、ビ
ット線対ＢＬ＜０：ｎ＞，ＢＬ＜０：ｎ＞の各々をプリ
チャージ電圧にイコライズするための信号である。

【００７４】信号ＳＨＲＬは、メモリセルアレイ４０に
含まれるメモリセル４０１〜４０ｎ，４１１〜４１ｎ，
・・・，４７１〜４７ｎにアクセスするための信号であ
り、信号ＳＨＲＲは、メモリセルアレイ４１に含まれる
メモリセル６０１〜６０ｎ，６１１〜６１ｎ，・・・，
６７１〜６７ｎにアクセスするための信号である。した
がって、入出力制御回路４３１〜４３８の各々に含まれ
るｎ個のセンスアンプの各々は、メモリセルアレイ４０
に含まれるメモリセルにアクセスするとき、メモリセル
アレイ４０側に配置されたビット線シェアード回路のゲ
ートが活性化された信号ＳＨＲＬによって開かれ、メモ
リセルアレイ４１側に配置されたビット線シェアード回
路のゲートが不活性化された信号ＳＨＲＲによって閉じ
られる。また、ｎ個のセンスアンプの各々は、メモリセ
ルアレイ４１に含まれるメモリセルにアクセスすると
き、メモリセルアレイ４１側に配置されたビット線シェ
アード回路のゲートが活性化された信号ＳＨＲＲによっ
て開かれ、メモリセルアレイ４０側に配置されたビット
線シェアード回路のゲートが不活性化された信号ＳＨＲ
Ｌによって閉じられる。

【００７５】周辺回路７０は、入出力回路７０１〜７０
８を含む。入出力回路７０１〜７０８は、それぞれ、入
出力制御回路４３１〜４３８に対応して設けられる。そ
して、入出力回路７０１〜７０８は、それぞれ、グロー
バルデータ線対ＧＩＯ＜０＞，／ＧＩＯ＜０＞〜ＧＩＯ
＜７＞，／ＧＩＯ＜７＞が接続される。入出力回路７０
１〜７０８は、それぞれ、ＧＩＯ線ライトドライバ７１
１〜７１８とリードアンプ７２１〜７２８とを含む。

【００７６】ＧＩＯ線ライトドライバ７１１〜７１８
は、それぞれ、入出力端子ＤＱ＜０＞〜ＤＱ＜７＞から
入力されたデータをグローバルデータ線対ＧＩＯ＜０
＞，／ＧＩＯ＜０＞〜ＧＩＯ＜７＞，／ＧＩＯ＜７＞に
書込む。リードアンプ７２１〜７２８は、それぞれ、グ
ローバルデータ線対ＧＩＯ＜０＞，／ＧＩＯ＜０＞〜Ｇ
ＩＯ＜７＞，／ＧＩＯ＜７＞から受けた読出データを増
幅して入出力端子ＤＱ＜０＞〜ＤＱ＜７＞に出力する。

【００７７】図３を参照して、入出力制御回路４３１の
詳細について説明する。入出力制御回路４３１は、セン
スアンプ回路４３１１〜４３１ｎを含む。センスアンプ
回路４３１１〜４３１ｎの各々は、ビット線シェアード
回路８１，８５と、イコライズ回路８２と、センスアン
プ８３と、ＧＩＯ線ゲート回路８４とを含む。センスア
ンプ回路４３１１〜４３１ｎは、それぞれ、ビット線対
ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞
に対応して設けられる。

【００７８】ビット線シェアード回路８１は、Ｎチャネ
ルＭＯＳトランジスタ８１１，８１２から成る。Ｎチャ
ネルＭＯＳトランジスタ８１１は、ビット線ＢＬ＜０＞
〜ＢＬ＜ｎ＞の各々に挿入される。ＮチャネルＭＯＳト
ランジスタ８１２は、ビット線／ＢＬ＜０＞〜／ＢＬ＜
ｎ＞の各々に挿入される。ＮチャネルＭＯＳトランジス
タ８１１，８１２は、信号ＳＨＲＬをゲート端子に受け
る。したがって、ビット線シェアード回路８１は、Ｈレ
ベルの信号ＳＨＲＬが入力されると、センスアンプ８３
とビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，
／ＢＬ＜ｎ＞とを接続し、Ｌレベルの信号ＳＨＲＬが入
力されると、センスアンプ８３とビット線対ＢＬ＜０
＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞とを遮断
する。イコライズ回路８２は、ビット線イコライズ信号
ＢＬＥＱおよび信号ＶＣＰによってビット線対ＢＬ＜０
＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞をプリチ
ャージ電圧にイコライズする。センスアンプ８３は、セ
ンスアンプ活性化信号ＳＥ，／ＳＥによって駆動され、
ビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／
ＢＬ＜ｎ＞からの読出データを増幅し、グローバルデー
タ線対ＧＩＯ＜０＞，／ＧＩＯ＜０＞からの書込データ
をビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，
／ＢＬ＜ｎ＞に転送する。

【００７９】ＧＩＯ線ゲート回路８４は、ＮチャネルＭ
ＯＳトランジスタ８４１，８４２から成る。Ｎチャネル
ＭＯＳトランジスタ８４１は、ドレイン端子がビット線
ＢＬ＜０＞〜ＢＬ＜ｎ＞に接続され、ソース端子がグロ
ーバルデータ線ＧＩＯ＜０＞に接続され、ゲート端子に
列選択信号ＶＡＣＳＬを受ける。また、ＮチャネルＭＯ
Ｓトランジスタ８４２は、ドレイン端子がビット線／Ｂ
Ｌ＜０＞〜／ＢＬ＜ｎ＞に接続され、ソース端子がグロ
ーバルデータ線／ＧＩＯ＜０＞に接続され、ゲート端子
に列選択信号ＶＡＣＳＬを受ける。したがって、ＧＩＯ
線ゲート回路８４は、Ｈレベルの列選択信号ＶＡＣＳＬ
を受けると、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜Ｂ
Ｌ＜ｎ＞，／ＢＬ＜ｎ＞の各々をグローバルデータ線対
ＧＩＯ＜０＞，／ＧＩＯ＜０＞に接続する。

【００８０】ビット線シェアード回路８５は、Ｎチャネ
ルＭＯＳトランジスタ８５１，８５２から成る。Ｎチャ
ネルＭＯＳトランジスタ８５１は、ビット線ＢＬ＜０＞
〜ＢＬ＜ｎ＞の各々に挿入される。ＮチャネルＭＯＳト
ランジスタ８５２は、ビット線／ＢＬ＜０＞〜／ＢＬ＜
ｎ＞の各々に挿入される。ＮチャネルＭＯＳトランジス
タ８５１，８５２は、信号ＳＨＲＲをゲート端子に受け
る。したがって、ビット線シェアード回路８５は、Ｈレ
ベルの信号ＳＨＲＲが入力されると、センスアンプ８３
とビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，
／ＢＬ＜ｎ＞とを接続し、Ｌレベルの信号ＳＨＲＲが入
力されると、センスアンプ８３とビット線対ＢＬ＜０
＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞とを遮断
する。

【００８１】ＧＩＯ線ライトドライバ７１１は、書込デ
ータをグローバルデータ線対ＧＩＯ＜０＞，／ＧＩＯ＜
０＞に書込む。リードアンプ７２１は、グローバルデー
タ線対ＧＩＯ＜０＞，／ＧＩＯ＜０＞からの読出データ
を増幅して入出力端子ＤＱ＜０＞へ出力する。

【００８２】センスアンプ８３は、Ｈレベルの信号ＳＨ
ＲＬによってビット線シェアード回路８１のゲートが開
かれ、Ｌレベルの信号ＳＨＲＲによってビット線シェア
ード回８５のゲートが閉じられると、ビット線シェアー
ド回路８１側に配置されたメモリセルからの読出データ
をビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，
／ＢＬ＜ｎ＞から受け、ＧＩＯ線ゲート回路８４からの
書込データをビット線対ＢＬ＜０＞，／ＢＬ＜０＞〜Ｂ
Ｌ＜ｎ＞，／ＢＬ＜ｎ＞へ転送する。また、センスアン
プ８３は、Ｈレベルの信号ＳＨＲＲによってビット線シ
ェアード回路８５のゲートが開かれ、Ｌレベルの信号Ｓ
ＨＲＬによってビット線シェアード回８１のゲートが閉
じられると、ビット線シェアード回路８５側に配置され
たメモリセルからの読出データをビット線対ＢＬ＜０
＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞から受
け、ＧＩＯ線ゲート回路８４からの書込データをビット
線対ＢＬ＜０＞，／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜
ｎ＞へ転送する。

【００８３】センスアンプ回路４３１１〜４３１ｎに含
まれるｎ個のＧＩＯ線ゲート回路８４は、列選択信号Ｖ
ＡＣＳＬ＜０：ｎ＞によって選択的にゲートが開かれ
る。センスアンプ回路４３１１に含まれるＧＩＯ線ゲー
ト回路８４のゲートを開くときは、電源電圧ＶｃｃＰか
ら成る列選択信号ＶＡＣＳＬ＜０＞および接地電圧から
成る列選択信号ＶＡＣＳＬ＜１：ｎ＞が入出力制御回路
４３１に入力される。他のセンスアンプ回路に含まれる
ＧＩＯ線ゲート回路８４のゲートを開くときも同様であ
る。

【００８４】入出力制御回路４３２〜４３８は、入出力
制御回路４３１と同じ構成から成る。

【００８５】図４を参照して、ＧＩＯ線ライトドライバ
７１１、およびＧＩＯ線イコライズ回路７３１について
詳細に説明する。ＧＩＯ線ライトドライバ７１１は、イ
ンバータ７１１３，７１１６〜７１１９と、ＮＡＮＤゲ
ート７１１４，７１１５と、ＰチャネルＭＯＳトランジ
スタ７１２０，７１２４と、ＮチャネルＭＯＳトランジ
スタ７１２１，７１２５とから成る。インバータ７１１
３は、端子７１１１から入力された信号を反転してＮＡ
ＮＤゲート７１１５の一方端子へ出力する。ＮＡＮＤゲ
ート７１１４は、端子７１１１，７１１２から入力され
た信号を受け、その受けた２つの信号の論理積を反転し
た信号を出力する。ＮＡＮＤゲート７１１５は、インバ
ータ７１１３の出力信号と端子７１１２から入力された
信号とを受け、その受けた２つの信号の論理積を反転し
た信号を出力する。インバータ７１１６は、ＮＡＮＤゲ
ート７１１４の出力信号を反転する。インバータ７１１
７は、ＮＡＮＤゲート７１１５の出力信号を反転する。
インバータ７１１８は、インバータ７１１６の出力信号
を反転する。インバータ７１１９は、インバータ７１１
７の出力信号を反転する。

【００８６】ＰチャネルＭＯＳトランジスタ７１２０お
よびＮチャネルＭＯＳトランジスタ７１２１は、電源ノ
ード７１２２と接地ノード７１２３との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ７１２０は、イ
ンバータ７１１８の出力信号をゲート端子に受ける。Ｎ
チャネルＭＯＳトランジスタ７１２１は、インバータ７
１１７の出力信号をゲート端子に受ける。

【００８７】ＰチャネルＭＯＳトランジスタ７１２４お
よびＮチャネルＭＯＳトランジスタ７１２５は、電源ノ
ード７１２２と接地ノード７１２３との間に直列に接続
される。ＰチャネルＭＯＳトランジスタ７１２４は、イ
ンバータ７１１９の出力信号をゲート端子に受ける。Ｎ
チャネルＭＯＳトランジスタ７１２５は、インバータ７
１１６の出力信号をゲート端子に受ける。

【００８８】ＰチャネルＭＯＳトランジスタ７１２０と
ＮチャネルＭＯＳトランジスタ７１２１との間のノード
７１２６にグローバルデータ線ＧＩＯが接続される。ま
た、ＰチャネルＭＯＳトランジスタ７１２４とＮチャネ
ルＭＯＳトランジスタ７１２５との間のノード７１２７
にグローバルデータ線／ＧＩＯが接続される。電源ノー
ド７１２２には、電源電圧ＶｃｃＡよりも低い電源電圧
Ｖｃｃが供給され、接地ノード７１２３には接地電圧
（０Ｖ）が供給される。

【００８９】データを書込む場合、Ｈレベルの信号ＷＭ
が端子７１１２から入力され、データ「１」またはデー
タ「０」に応じてＨレベルまたはＬレベルの信号ＷＤが
端子７１１１から入力される。データ「１」を書込む場
合、Ｈレベルの信号ＷＤが端子７１１１から入力され、
Ｈレベルの信号ＷＭが端子７１１２から入力される。そ
うすると、インバータ７１１３は、Ｌレベルの信号を出
力し、ＮＡＮＤゲート７１１５は、Ｈレベルの信号を出
力し、インバータ７１１７は、Ｌレベルの信号を出力す
る。そして、インバータ７１１９は、Ｈレベルの信号を
出力する。

【００９０】一方、ＮＡＮＤゲート７１１４は、Ｌレベ
ルの信号を出力し、インバータ７１１６は、Ｈレベルの
信号を出力する。そして、インバータ７１１８は、Ｌレ
ベルの信号を出力する。

【００９１】そうすると、ＰチャネルＭＯＳトランジス
タ７１２０およびＮチャネルＭＯＳトランジスタ７１２
５はオンされ、ＮチャネルＭＯＳトランジスタ７１２１
およびＰチャネルＭＯＳトランジスタ７１２４はオフさ
れる。そして、ＧＩＯ線ライトドライバ７１１は、電源
電圧Ｖｃｃをグローバルデータ線ＧＩＯに供給し、接地
電圧をグローバルデータ線／ＧＩＯに供給する。

【００９２】データ「０」を書込む場合、Ｌレベルの信
号ＷＤが端子７１１１から入力され、Ｈレベルの信号Ｗ
Ｍが端子７１１２から入力される。そうすると、インバ
ータ７１１３は、Ｈレベルの信号を出力し、ＮＡＮＤゲ
ート７１１５は、Ｌレベルの信号を出力し、インバータ
７１１７は、Ｈレベルの信号を出力する。そして、イン
バータ７１１９は、Ｌレベルの信号を出力する。

【００９３】一方、ＮＡＮＤゲート７１１４は、Ｈレベ
ルの信号を出力し、インバータ７１１６は、Ｌレベルの
信号を出力する。そして、インバータ７１１８は、Ｈレ
ベルの信号を出力する。

【００９４】そうすると、ＮチャネルＭＯＳトランジス
タ７１２１およびＰチャネルＭＯＳトランジスタ７１２
４はオンされ、ＰチャネルＭＯＳトランジスタ７１２０
およびＮチャネルＭＯＳトランジスタ７１２５はオフさ
れる。そして、ＧＩＯ線ライトドライバ７１１は、接地
電圧をグローバルデータ線ＧＩＯに供給し、電源電圧Ｖ
ｃｃをグローバルデータ線／ＧＩＯに供給する。

【００９５】なお、Ｌレベルの信号ＷＭが端子７１１２
から入力されると、端子７１１１から入力される信号の
論理レベルに拘わらず、ＮＡＮＤゲート７１１４，７１
１５は、Ｈレベルの信号を出力し、インバータ７１１
６，７１１７は、Ｌレベルの信号を出力する。そして、
インバータ７１１８，７１１９は、Ｈレベルの信号を出
力する。そうすると、ＰチャネルＭＯＳトランジスタ７
１２０，７１２４およびＮチャネルＭＯＳトランジスタ
７１２１，７１２５はオフされ、グローバルデータ線対
ＧＩＯ，／ＧＩＯはフローティング状態となり、データ
の書込みは行なわれない。

【００９６】このように、ＧＩＯ線ライトドライバ７１
１は、端子７１１１から入力されるデータに従ってグロ
ーバルデータ線対ＧＩＯ，／ＧＩＯに（Ｖｃｃ，０）ま
たは（０，Ｖｃｃ）の電圧を供給する。

【００９７】リードアンプ７２１は、メモリセルから読
出されたデータをグローバルデータ線対ＧＩＯ，／ＧＩ
Ｏから受け、その受けたデータを増幅して読出データを
入出力端子へ出力する。

【００９８】ＧＩＯ線イコライズ回路７３１は、Ｐチャ
ネルＭＯＳトランジスタ７３１１〜７３１３から成る。
ＰチャネルＭＯＳトランジスタ７３１１は、グローバル
データ線ＧＩＯとグローバルデータ線／ＧＩＯとの間に
接続される。ＰチャネルＭＯＳトランジスタ７３１２，
７３１３は、グローバルデータ線ＧＩＯとグローバルデ
ータ線／ＧＩＯとの間に直列に接続される。そして、ノ
ード７３１４は、電源ノード７３１５から電源電圧Ｖｃ
ｃが供給される。ＰチャネルＭＯＳトランジスタ７３１
１〜７３１３は、ＧＩＯ線イコライズ信号ＧＩＯＥＱを
ゲート端子に受ける。

【００９９】ＬレベルのＧＩＯ線イコライズ信号ＧＩＯ
ＥＱがＧＩＯ線イコライズ回路７３１に入力されると、
ＰチャネルＭＯＳトランジスタ７３１１〜７３１３はオ
ンされ、ＧＩＯ線イコライズ回路７３１は、グローバル
データ線対ＧＩＯ，／ＧＩＯの両方に電源電圧Ｖｃｃを
ノード７３１４から供給する。この場合、ＰチャネルＭ
ＯＳトランジスタ７３１１はオンされているため、グロ
ーバルデータ線ＧＩＯの電位とグローバルデータ線／Ｇ
ＩＯの電位とは等しくなる。そして、グローバルデータ
線対ＧＩＯ，／ＧＩＯはイコライズされる。

【０１００】図５を参照して、ビット線ドライバ７４１
は、ＰチャネルＭＯＳトランジスタ７４１１とＮチャネ
ルＭＯＳトランジスタ７４１２とを含む。ＰチャネルＭ
ＯＳトランジスタ７４１１およびＮチャネルＭＯＳトラ
ンジスタ７４１２は、電源ノード７４１３と接地ノード
７４１４との間に直列に接続される。電源ノード７４１
３は、ＶｃｃＰ発生回路１０から電源電圧ＶｃｃＰが供
給される。ビット線ドライバ７４１は、列デコーダ５１
１に含まれ、デコードされた列アドレスに従ってＨレベ
ルの信号またはＬレベルの信号が入力される。

【０１０１】ビット線ドライバ７４１に対応するビット
線対ＢＬ，／ＢＬが選択されるとき、ＰチャネルＭＯＳ
トランジスタ７４１１およびＮチャネルＭＯＳトランジ
スタ７４１２は、ゲート端子にＬレベルの信号を受け
る。その結果、ＰチャネルＭＯＳトランジスタ７４１１
はオンされ、ＮチャネルＭＯＳトランジスタ７４１２は
オフされ、ビット線ドライバ７４１は、電源電圧Ｖｃｃ
Ｐから成る列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路
８４へ出力する。

【０１０２】ビット線ドライバ７４１に対応するビット
線対ＢＬ，／ＢＬが選択されないとき、ＰチャネルＭＯ
Ｓトランジスタ７４１１およびＮチャネルＭＯＳトラン
ジスタ７４１２は、ゲート端子にＨレベルの信号を受け
る。その結果、ＰチャネルＭＯＳトランジスタ７４１１
はオフされ、ＮチャネルＭＯＳトランジスタ７４１２は
オンされ、ビット線ドライバ７４１は、接地電圧から成
る列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路８４へ出
力する。

【０１０３】ＧＩＯ線ゲート回路８４は、ＮチャネルＭ
ＯＳトランジスタ８４１，８４２から成る。Ｎチャネル
ＭＯＳトランジスタ８４１は、ドレイン端子がビット線
ＢＬに接続され、ソース端子がグローバルデータ線ＧＩ
Ｏに接続され、列選択信号ＶＡＣＳＬをゲート端子に受
ける。ＮチャネルＭＯＳトランジスタ８４２は、ドレイ
ン端子がビット線／ＢＬに接続され、ソース端子がグロ
ーバルデータ線／ＧＩＯに接続され、列選択信号ＶＡＣ
ＳＬをゲート端子に受ける。したがって、ＮチャネルＭ
ＯＳトランジスタ８４１は、電源電圧ＶｃｃＰから成る
列選択信号ＶＡＣＳＬをゲート端子に受けると、オンさ
れ、グローバルデータ線ＧＩＯをビット線ＢＬに接続す
る。ＮチャネルＭＯＳトランジスタ８４２は、電源電圧
ＶｃｃＰから成る列選択信号ＶＡＣＳＬをゲート端子に
受けると、オンされ、グローバルデータ線／ＧＩＯをビ
ット線／ＢＬに接続する。

【０１０４】センスアンプ８３は、ＰチャネルＭＯＳト
ランジスタ８３１〜８３３と、ＮチャネルＭＯＳトラン
ジスタ８３４〜８３６とを含む。ＰチャネルＭＯＳトラ
ンジスタ８３１は、電源ノード８３７と、ノード８３９
との間に接続され、センスアンプ活性化信号／ＳＥをゲ
ート端子に受ける。ＰチャネルＭＯＳトランジスタ８３
２およびＮチャネルＭＯＳトランジスタ８３４は、ノー
ド８３９とノード８４０との間に直列に接続される。Ｐ
チャネルＭＯＳトランジスタ８３３およびＮチャネルＭ
ＯＳトランジスタ８３５は、ノード８３９とノード８４
０との間に直列に接続される。ＰチャネルＭＯＳトラン
ジスタ８３２およびＮチャネルＭＯＳトランジスタ８３
４を直列に接続したものは、ＰチャネルＭＯＳトランジ
スタ８３３およびＮチャネルＭＯＳトランジスタ８３５
を直列に接続したものと並列に接続される。Ｎチャネル
ＭＯＳトランジスタ８３６は、ノード８４０と接地ノー
ド８３８との間に接続され、センスアンプ活性化信号Ｓ
Ｅをゲート端子に受ける。

【０１０５】ノード８４３は、ビット線ＢＬに接続され
る。ノード８４４は、ビット線／ＢＬに接続される。Ｐ
チャネルＭＯＳトランジスタ８３２およびＮチャネルＭ
ＯＳトランジスタ８３４は、ビット線ＢＬ上の電圧をゲ
ート端子に受ける。ＰチャネルＭＯＳトランジスタ８３
３およびＮチャネルＭＯＳトランジスタ８３５は、ビッ
ト線／ＢＬ上の電圧をゲート端子に受ける。電源ノード
８３７は、ＶｃｃＡ発生回路３０からの電源電圧Ｖｃｃ
Ａが供給され、接地ノード８３８は、接地電圧が供給さ
れる。

【０１０６】ワード線Ｗ１〜Ｗｎのいずれかが活性化さ
れ、メモリセル４０１〜４０ｎのいずれかからデータ
「１」が読出されるとき、ビット線ＢＬの電圧は、プリ
チャージ電圧ＶｃｃＡ／２よりも若干高い電圧ＶｃｃＡ
／２＋αになり、ビット線／ＢＬの電圧は、プリチャー
ジ電圧ＶｃｃＡ／２になる。そして、Ｈレベルのセンス
アンプ活性化信号ＳＥがセンスアンプ８３に入力され
る。これにより、センスアンプ８３は、活性化される。
電圧ＶｃｃＡ／２＋αは、ビット線ＢＬ上を伝達され、
センスアンプ８３のＰチャネルＭＯＳトランジスタ８３
２およびＮチャネルＭＯＳトランジスタ８３４のゲート
端子に印加される。そうすると、ＰチャネルＭＯＳトラ
ンジスタ８３２はオフされ、ＮチャネルＭＯＳトランジ
スタ８３４はオンされてノード８４４上の電圧は接地電
圧（０Ｖ）になる。そして、ビット線／ＢＬ上の電圧は
０Ｖになる。

【０１０７】ビット線／ＢＬ上の電圧はＰチャネルＭＯ
Ｓトランジスタ８３３およびＮチャネルＭＯＳトランジ
スタ８３５のゲート端子に印加されるので、Ｐチャネル
ＭＯＳトランジスタ８３３はオンされ、ＮチャネルＭＯ
Ｓトランジスタ８３５はオフされてノード８４３上の電
圧は電源電圧ＶｃｃＡになる。そして、ビット線ＢＬ上
の電圧は電源電圧ＶｃｃＡになる。これによって、メモ
リセル４０１〜４０ｎのいずれかから読出されたデータ
「１」を示すビット線対ＢＬ，／ＢＬ上の電圧は、（Ｖ
ｃｃＡ／２＋α，ＶｃｃＡ／２）から（ＶｃｃＡ，０）
へ増幅される。

【０１０８】メモリセル４０１〜４０ｎのいずれかから
データ「０」が読出されるとき、ビット線ＢＬの電圧
は、プリチャージ電圧ＶｃｃＡ／２よりも若干低い電圧
ＶｃｃＡ／２−αになり、ビット線／ＢＬの電圧は、プ
リチャージ電圧ＶｃｃＡ／２になる。電圧ＶｃｃＡ／２
は、ビット線／ＢＬ上を伝達され、センスアンプ８３の
ＰチャネルＭＯＳトランジスタ８３３およびＮチャネル
ＭＯＳトランジスタ８３５のゲート端子に印加される。
そうすると、ＰチャネルＭＯＳトランジスタ８３３はオ
フされ、ＮチャネルＭＯＳトランジスタ８３５はオンさ
れてノード８４３上の電圧は接地電圧（０Ｖ）になる。
そして、ビット線ＢＬ上の電圧は０Ｖになる。

【０１０９】ビット線ＢＬ上の電圧はＰチャネルＭＯＳ
トランジスタ８３２およびＮチャネルＭＯＳトランジス
タ８３４のゲート端子に印加されるので、ＰチャネルＭ
ＯＳトランジスタ８３２はオンされ、ＮチャネルＭＯＳ
トランジスタ８３４はオフされてノード８４４上の電圧
は電源電圧ＶｃｃＡになる。そして、ビット線／ＢＬ上
の電圧は電源電圧ＶｃｃＡになる。これによって、メモ
リセル４０１〜４０ｎのいずれかから読出されたデータ
「０」を示すビット線対ＢＬ，／ＢＬ上の電圧は、（Ｖ
ｃｃＡ／２−α，ＶｃｃＡ／２）から（０，ＶｃｃＡ）
へ増幅される。

【０１１０】メモリセル４０１〜４０ｎのいずれかにデ
ータを書込むとき、センスアンプ８３は、グローバルデ
ータ線対ＧＩＯ，／ＧＩＯから伝達された電圧を（Ｖｃ
ｃＡ，０）または（０，ＶｃｃＡ）にしてビット線対Ｂ
Ｌ，／ＢＬへ転送する。

【０１１１】したがって、センスアンプ８３は、メモリ
セル４０１〜４０ｎのいずれかから読出されたデータを
クロスカップルラッチによって増幅し、または外部から
書込まれたデータをクロスカップルラッチによってビッ
ト線対ＢＬ，／ＢＬに転送する。

【０１１２】図６を参照して、メモリセル４０１〜４０
ｎのいずれかへのデータの入出力について説明する。ま
ず、メモリセル４０１〜４０ｎのいずれかへのデータの
書込動作について説明する。この場合、タイミングｔ１
において、ＧＩＯ線イコライズ信号ＧＩＯＥＱはＬレベ
ルからＨレベルに変化され、ＧＩＯ線イコライズ回路７
３１は、グローバルデータ線対ＧＩＯ，／ＧＩＯのイコ
ライズを終了している。そして、タイミングｔ１におい
て、端子７１１２からＨレベルの信号ＷＭが入力され、
端子７１１１からＬレベルの信号ＷＤが入力されると、
ＧＩＯ線ライトドライバ７１１は、上述したようにグロ
ーバルデータ線ＧＩＯへ接地電圧から成るＬレベルの信
号を出力し、グローバルデータ線／ＧＩＯへ電源電圧Ｖ
ｃｃから成るＨレベルの信号を出力する。したがって、
グローバルデータ線ＧＩＯがＨレベルからＬレベルに変
化する。その後、ビット線ドライバ７４１は、タイミン
グｔ１−１において電源電圧ＶｃｃＰから成るＨレベル
の列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路８４へ出
力すると、ＧＩＯ線ゲート回路８４のＮチャネルＭＯＳ
トランジスタ８４１，８４２がオンされ、グローバルデ
ータ線ＧＩＯ上の接地電圧はＮチャネルＭＯＳトランジ
スタ８４１を介してビット線ＢＬへ伝達され、グローバ
ルデータ線／ＧＩＯ上の電源電圧ＶｃｃはＮチャネルＭ
ＯＳトランジスタ８４２を介してビット線／ＢＬへ伝達
される。そして、ビット線対ＢＬ，／ＢＬ上の電圧は、
センスアンプ８３によって反転されてメモリセル４０１
〜４０ｎのいずれかに書込まれる。

【０１１３】そして、タイミングｔ１−２においてＧＩ
Ｏ線イコライズ信号ＧＩＯＥＱおよび信号ＷＭがＬレベ
ルになると、ＧＩＯ線イコライズ回路７３１は、グロー
バルデータ線対ＧＩＯ，／ＧＩＯをイコライズし、グロ
ーバルデータ線対ＧＩＯ，／ＧＩＯは電源電圧Ｖｃｃに
プリチャージされる。

【０１１４】その後、タイミングｔ２においてＧＩＯ線
イコライズ信号ＧＩＯＥＱがＨレベルになり、グローバ
ルデータ線対ＧＩＯ，／ＧＩＯのイコライズが終了し、
Ｈレベルの信号ＷＤおよびＨレベルの信号ＷＭがそれぞ
れ端子７１１１，７１１２から入力される。そうする
と、ＧＩＯ線ライトドライバ７１１は、上述したように
電源電圧Ｖｃｃから成るＨレベルの信号をグローバルデ
ータ線ＧＩＯへ出力し、接地電圧から成るＬレベルの信
号をグローバルデータ線／ＧＩＯへ出力する。したがっ
て、グローバルデータ線／ＧＩＯがＨレベルからＬレベ
ルに変化する。その後、ビット線ドライバ７４１は、タ
イミングｔ２−１において電源電圧ＶｃｃＰから成るＨ
レベルの列選択信号ＶＡＣＳＬをＧＩＯ線ゲート回路８
４へ出力すると、ＧＩＯ線ゲート回路８４のＮチャネル
ＭＯＳトランジスタ８４１，８４２がオンされ、グロー
バルデータ線ＧＩＯ上の電源電圧ＶｃｃはＮチャネルＭ
ＯＳトランジスタ８４１を介してビット線ＢＬへ伝達さ
れ、グローバルデータ線／ＧＩＯ上の接地電圧はＮチャ
ネルＭＯＳトランジスタ８４２を介してビット線／ＢＬ
へ伝達される。そして、ビット線対ＢＬ，／ＢＬ上の電
圧は、センスアンプ８３によって反転されてメモリセル
４０１〜４０ｎのいずれかに書込まれる。

【０１１５】次に、メモリセル４０１〜４０ｎのいずれ
かからのデータの読出動作について説明する。タイミン
グｔ３においてＧＩＯ線イコライズ信号ＧＩＯＥＱがＨ
レベルになり、ＧＩＯ線イコライズ回路７３１は、グロ
ーバルデータ線対ＧＩＯ，／ＧＩＯのイコライズを終了
する。そして、メモリセル４０１〜４０ｎのいずれかか
らデータが読出され、センスアンプ８３は、ビット線対
ＢＬ，／ＢＬ上の電圧を（ＶｃｃＡ，０）または（０，
ＶｃｃＡ）に増幅する。その後、タイミングｔ３−１に
おいて、ビット線ドライバ７４１は、電源電圧ＶｃｃＰ
から成るＨレベルの列選択信号ＶＡＣＳＬをＧＩＯ線ゲ
ート回路８４へ出力し、ＮチャネルＭＯＳトランジスタ
８４１，８４２がオンされる。そして、ビット線対Ｂ
Ｌ，／ＢＬ上の電圧（ＶｃｃＡ，０）または（０，Ｖｃ
ｃＡ）は、ＮチャネルＭＯＳトランジスタ８４１，８４
２を介してグローバルデータ線対ＧＩＯ，／ＧＩＯへ伝
達される。したがって、グローバルデータ線対ＧＩＯ，
／ＧＩＯのいずれかがＬレベルに低下する。ビット線Ｂ
Ｌ上の電圧が低いときグローバルデータ線ＧＩＯ上の電
圧がＬレベルに低下し、ビット線／ＢＬ上の電圧が低い
とき、グローバルデータ線／ＧＩＯ上の電圧がＬレベル
に低下する。

【０１１６】リードアンプ７２１は、グローバルデータ
線対ＧＩＯ，／ＧＩＯ間の電圧差を受け、その受けた電
圧差を増幅して読出データを入出力端子へ出力する。

【０１１７】上述したように、半導体記憶装置１００に
おいて、メモリセルにデータの入出力が行なわれる。本
発明においては、ＶｃｃＰ発生回路１０は、以下の条件
を満たす電源電圧ＶｃｃＰを発生する。ＧＩＯ線ゲート
回路８４のＮチャネルＭＯＳトランジスタ８４１，８４
２のしきい値電圧をＶｔｈとすると、ＶｃｃＰ発生回路
１０は、 ＶｃｃＰ＝Ｖｃｃ＋Ｖｔｈ・・・・・・（１） または、 ＶｃｃＰ＜Ｖｃｃ＋Ｖｔｈ・・・・・・（２） を満たす電源電圧ＶｃｃＰを発生する。

【０１１８】そうすると、ビット線ドライバ７４１は、
ＶｃｃＰ発生回路１０から電源ノード７４１３に電源電
圧ＶｃｃＰを受け、Ｌレベルの信号が入力されたとき、
電源電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬをＧＩ
Ｏ線ゲート回路８４へ出力する。データがメモリセルか
ら読出されるとき、ビット線ＢＬの電圧がセンスアンプ
８３によって電源電圧ＶｃｃＡに設定されているとする
と、ＮチャネルＭＯＳトランジスタ８４１のドレイン端
子に電源電圧ＶｃｃＡが印加され、ソース端子に電源電
圧Ｖｃｃが印加され、ゲート端子に電源電圧ＶｃｃＰが
印加される。

【０１１９】この場合、電源電圧ＶｃｃＰと電源電圧Ｖ
ｃｃとの間には式（１）または式（２）が成立するの
で、ＮチャネルＭＯＳトランジスタ８４１のゲート端子
には、実質的にしきい値電圧Ｖｔｈ以下の電圧が印加さ
れる。したがって、電源電圧ＶｃｃＡが電源電圧Ｖｃｃ
よりも高くても、ビット線ＢＬからグローバルデータ線
ＧＩＯへ流れる電流は非常に少なく、ＧＩＯ線ライトド
ライバ７１１のＰチャネルＭＯＳトランジスタ７１２０
またはＧＩＯ線イコライズ回路７３１のＰチャネルＭＯ
Ｓトランジスタ７３１１，７３１２の基板へ流れるリー
ク電流は非常に少なくなる。

【０１２０】ビット線／ＢＬ上の電圧が電源電圧Ｖｃｃ
Ａになるときも、上記と同様にＮチャネルＭＯＳトラン
ジスタ８４２のゲート端子には、実質的にしきい値電圧
Ｖｔｈ以下の電圧が印加されるので、ビット線／ＢＬか
らグローバルデータ線／ＧＩＯを介してＧＩＯ線ライト
ドライバ７１１のＰチャネルＭＯＳトランジスタ７１２
４またはＧＩＯ線イコライズ回路７３１のＰチャネルＭ
ＯＳトランジスタ７３１１，７３１３の基板へ流れるリ
ーク電流は非常に少なくなる。

【０１２１】さらに、ＧＩＯ線ライトドライバ７１１の
ＰチャネルＭＯＳトランジスタ７１２０，７１２４また
はＧＩＯ線イコライズ回路７３１のＰチャネルＭＯＳト
ランジスタ７３１１〜７３１３の基板へ流れる電流は、
ＰＮ接合のビルトインポテンシャルＶｂを超えないと流
れないので、本発明においては、ＶｃｃＰ発生回路１０
は、 ＶｃｃＰ＝Ｖｃｃ＋Ｖｔｈ＋Ｖｂ・・・・・・・・（３） または ＶｃｃＰ＜Ｖｃｃ＋Ｖｔｈ＋Ｖｂ・・・・・・・・（４） を満たす電源電圧ＶｃｃＰを発生する。

【０１２２】電源電圧ＶｃｃＰが式（３）または式
（４）を満たす場合、ＧＩＯ線ライトドライバ７１１の
ＰチャネルＭＯＳトランジスタ７１２０，７１２４およ
びＧＩＯ線イコライズ回路７３１のＰチャネルＭＯＳト
ランジスタ７３１１〜７３１３のＰＮ接合にビルトイン
ポテンシャルＶｂを超える電圧が印加されることがない
ので、ＧＩＯ線ライトドライバ７１１のＰチャネルＭＯ
Ｓトランジスタ７１２０，７１２４およびＧＩＯ線イコ
ライズ回路７３１のＰチャネルＭＯＳトランジスタ７３
１１〜７３１３の基板へリーク電流が流れることがな
い。

【０１２３】上述したようにＧＩＯ線ゲート回路８４の
ＮチャネルＭＯＳトランジスタ８４１，８４２のゲート
端子に実質的に印加されるゲート電圧をしきい値電圧Ｖ
ｔｈ以下、またはＶｔｈ＋Ｖｂ以下に制御することは、
ＮチャネルＭＯＳトランジスタ８４１，８４２のソース
端子とドレイン端子との間に流れる電流を所定値以下に
制御することに等しい。

【０１２４】このように本発明においては、ＧＩＯ線ゲ
ート回路を構成するＮチャネルＭＯＳトランジスタのゲ
ート端子に印加される電圧ＶｃｃＰをＶｃｃＰ≦Ｖｃｃ
＋ＶｔｈまたはＶｃｃＰ≦Ｖｃｃ＋Ｖｔｈ＋Ｖｂに制御
したので、ＧＩＯ線ライトドライバまたはＧＩＯ線イコ
ライズ回路に供給される電源電圧をセンスアンプに供給
される電源電圧よりも低くしてもＧＩＯ線ライトドライ
バまたはＧＩＯ線イコライズ回路を構成するＰチャネル
ＭＯＳトランジスタへのリーク電流を低く抑えることが
できる。

【０１２５】図７を参照して、半導体記憶装置１００の
入出力制御回路４３１は、センスアンプ回路４３２１〜
４３２ｎを含むものであってもよい。センスアンプ回路
４３２１〜４３２ｎの各々は、図３に示すセンスアンプ
回路４３１１〜４３１ｎにＧＩＯ線ゲート回路８６を追
加したものであり、その他は、センスアンプ回路４３１
１〜４３１ｎと同じである。この場合、ＧＩＯ線ゲート
回路８４は、データの書込専用のグローバルデータ線対
ＧＩＯＷ＜０＞，／ＧＩＯＷ＜０＞に接続される。した
がって、ＧＩＯ線ゲート回路８４のＮチャネルＭＯＳト
ランジスタ８４１，８４２は、列選択信号ＶＡＣＳＬＷ
＜０：ｎ＞をゲート端子に受ける。

【０１２６】ＧＩＯ線ゲート回路８６は、ＮチャネルＭ
ＯＳトランジスタ８６１〜８６４を含む。ＮチャネルＭ
ＯＳトランジスタ８６２は、ソース端子が読出専用のグ
ローバルデータ線ＧＩＯＲ＜０＞に接続され、ドレイン
端子がＮチャネルＭＯＳトランジスタ８６１のドレイン
端子に接続される。ＮチャネルＭＯＳトランジスタ８６
１は、ソース端子が接地ノード８６５に接続され、ゲー
ト端子にビット線ＢＬ＜０＞〜ＢＬ＜ｎ＞上の電圧を受
ける。ＮチャネルＭＯＳトランジスタ８６３は、ソース
端子が接地ノード８６５に接続され、ゲート端子にビッ
ト線／ＢＬ＜０＞〜／ＢＬ＜ｎ＞上の電圧を受ける。Ｎ
チャネルＭＯＳトランジスタ８６４は、ソース端子が読
出専用のグローバルデータ線／ＧＩＯＲ＜０＞に接続さ
れ、ドレイン端子がＮチャネルＭＯＳトランジスタ８６
３のドレイン端子に接続される。ＮチャネルＭＯＳトラ
ンジスタ８６２，８６４は、ゲート端子に列選択信号Ｖ
ＡＣＳＬＲ＜０：ｎ＞を受ける。

【０１２７】入出力制御回路４３１がセンスアンプ回路
４３２１〜４３２ｎを含む場合、図１に示すコマンドデ
コーダ回路６３は、ライトコマンドが入力されると信号
ＣＳＬＷを列デコーダ回路５１へ出力し、リードコマン
ドが入力されると信号ＣＳＬＲを列デコーダ回路５１へ
出力する。そして、列デコーダ回路５１は、信号ＣＳＬ
Ｗに基づいて列選択信号ＶＡＣＳＬＷ＜０：ｎ＞をＧＩ
Ｏ線ゲート回路８４へ出力し、信号ＣＳＬＲに基づいて
列選択信号ＶＡＣＳＬＲ＜０：ｎ＞をＧＩＯ線ゲート回
路８６へ出力する。

【０１２８】この場合、センスアンプ回路４３１に対応
して設けられる入出力回路７０１は、ＧＩＯ線ライトド
ライバ７１１に代えてＧＩＯ線ライトドライバ７１１Ａ
を含む。

【０１２９】図８を参照して、ＧＩＯ線ライトドライバ
７１１Ａは、図４に示すＧＩＯ線ライトドライバ７１１
からインバータ７１１８，７１１９を削除したものに相
当する。この場合、ＰチャネルＭＯＳトランジスタ７１
２０およびＮチャネルＭＯＳトランジスタ７１２１は、
インバータ７１１６からの出力信号をゲート端子に受け
る。また、ＰチャネルＭＯＳトランジスタ７１２４およ
びＮチャネルＭＯＳトランジスタ７１２５は、インバー
タ７１１７からの出力信号をゲート端子に受ける。

【０１３０】ＧＩＯ線ライトドライバ７１１Ａにおいて
も、データをメモリセルに書込むときは、端子７１１２
からＨレベルの信号ＷＭが入力される。そして、データ
「１」に相当するＨレベルの信号が端子７１１１から入
力されると、インバータ７１１３はＬレベルの信号を出
力し、ＮＡＮＤゲート７１１５は、Ｈレベルの信号を出
力し、インバータ７１１７は、Ｌレベルの信号をＰチャ
ネルＭＯＳトランジスタ７１２４およびＮチャネルＭＯ
Ｓトランジスタ７１２５のゲート端子へ出力する。一
方、ＮＡＮＤゲート７１１４は、Ｌレベルの信号を出力
し、インバータ７１１６は、Ｈレベルの信号をＰチャネ
ルＭＯＳトランジスタ７１２０およびＮチャネルＭＯＳ
トランジスタ７１２１のゲート端子へ出力する。

【０１３１】そうすると、ＰチャネルＭＯＳトランジス
タ７１２０およびＮチャネルＭＯＳトランジスタ７１２
５はオフされ、ＮチャネルＭＯＳトランジスタ７１２１
およびＰチャネルＭＯＳトランジスタ７１２４はオンさ
れ、ＧＩＯ線ライトドライバ７１１Ａは、グローバルデ
ータ線ＧＩＯＷへ接地電圧を出力し、グローバルデータ
線／ＧＩＯＷへ電源電圧Ｖｃｃを出力する。

【０１３２】一方、データ「０」に相当するＬレベルの
信号が端子７１１１から入力されると、インバータ７１
１３は、Ｈレベルの信号を出力し、ＮＡＮＤゲート７１
１５はＬレベルの信号を出力し、インバータ７１１７
は、Ｈレベルの信号をＰチャネルＭＯＳトランジスタ７
１２４およびＮチャネルＭＯＳトランジスタ７１２５の
ゲート端子へ出力する。また、ＮＡＮＤゲート７１１４
は、Ｈレベルの信号を出力し、インバータ７１１６は、
Ｌレベルの信号をＰチャネルＭＯＳトランジスタ７１２
０およびＮチャネルＭＯＳトランジスタ７１２１のゲー
ト端子へ出力する。

【０１３３】そうすると、ＰチャネルＭＯＳトランジス
タ７１２０およびＮチャネルＭＯＳトランジスタ７１２
５はオンされ、ＮチャネルＭＯＳトランジスタ７１２１
およびＰチャネルＭＯＳトランジスタ７１２４はオフさ
れ、ＧＩＯ線ライトドライバ７１１Ａは、グローバルデ
ータ線ＧＩＯＷへ電源電圧Ｖｃｃを出力し、グローバル
データ線／ＧＩＯＷへ接地電圧を出力する。

【０１３４】つまり、ＧＩＯ線ライトドライバ７１１Ａ
は、データ「１」またはデータ「０」の入力に対してＧ
ＩＯ線ライトドライバ７１１と反対の電圧をグローバル
データ線対ＧＩＯＷ，／ＧＩＯＷへ出力する。

【０１３５】ＧＩＯ線ライトドライバ７１１Ａにおいて
も、データをメモリセルに書込まないときＬレベルの信
号ＷＭが端子７１１２から入力される。そうすると、Ｐ
チャネルＭＯＳトランジスタ７１２０，７１２４はオン
され、ＮチャネルＭＯＳトランジスタ７１２１，７１２
４はオフされる。したがって、ＧＩＯ線ライトドライバ
７１１Ａは、グローバルデータ線対ＧＩＯＷ，／ＧＩＯ
Ｗへ電源電圧Ｖｃｃを出力し、グローバルデータ線対Ｇ
ＩＯＷ，／ＧＩＯＷはイコライズ状態になるので、メモ
リセルへのデータの書込みは行なわれない。

【０１３６】図９および図１０を参照して、読出専用グ
ローバルデータ線対ＧＩＯＲ，／ＧＩＯＲおよび書込専
用グローバルデータ線対ＧＩＯＷ，／ＧＩＯＷが用いら
れた半導体記憶装置におけるメモリセルへのデータの入
出力について詳細に説明する。図９は、共通のグローバ
ルデータ線対ＧＩＯ，／ＧＩＯが用いられた半導体記憶
装置におけるメモリセルへのデータの入出力の動作を説
明した図５に対応する図である。

【０１３７】図９を参照して、ビット線ドライバ７５１
は、ＰチャネルＭＯＳトランジスタ７５１１とＮチャネ
ルＭＯＳトランジスタ７５１２とを含む。ＰチャネルＭ
ＯＳトランジスタ７５１１およびＮチャネルＭＯＳトラ
ンジスタ７５１２は、電源ノード７５１３と接地ノード
７５１４との間に直列に接続される。電源ノード７５１
３は、ＶｃｃＰ発生回路１０から電源電圧ＶｃｃＰが供
給される。ビット線ドライバ７５１は、列デコーダ５１
１に含まれ、コマンドデコーダ回路６３からの信号ＣＳ
ＬＷに基づいてＨレベルの信号またはＬレベルの信号が
入力される。そして、ビット線ドライバ７５１は、電源
電圧ＶｃｃＰから成る列選択信号ＶＡＣＳＬＷをＧＩＯ
線ゲート回路８４へ出力する。

【０１３８】ビット線ドライバ７５２は、ＰチャネルＭ
ＯＳトランジスタ７５２１とＮチャネルＭＯＳトランジ
スタ７５２２とを含む。ＰチャネルＭＯＳトランジスタ
７５２１およびＮチャネルＭＯＳトランジスタ７５２２
は、電源ノード７５２３と接地ノード７５２４との間に
直列に接続される。電源ノード７５２３は、ＶｃｃＰ発
生回路１０から電源電圧ＶｃｃＰが供給される。ビット
線ドライバ７５２は、列デコーダ５１１に含まれ、コマ
ンドデコーダ回路６３からの信号ＣＳＬＲに基づいてＨ
レベルの信号またはＬレベルの信号が入力される。そし
て、ビット線ドライバ７５２は、電源電圧ＶｃｃＰから
成る列選択信号ＶＡＣＳＬＲをＧＩＯ線ゲート回路８６
へ出力する。

【０１３９】メモリセルへのデータの書込時、ビット線
ドライバ７５１に対応するビット線対ＢＬ，／ＢＬが選
択されるとき、ＰチャネルＭＯＳトランジスタ７５１１
およびＮチャネルＭＯＳトランジスタ７５１２は、ゲー
ト端子にＬレベルの信号を受ける。その結果、Ｐチャネ
ルＭＯＳトランジスタ７５１１はオンされ、Ｎチャネル
ＭＯＳトランジスタ７５１２はオフされ、ビット線ドラ
イバ７５１は、電源電圧ＶｃｃＰから成る列選択信号Ｖ
ＡＣＳＬＷをＧＩＯ線ゲート回路８４へ出力する。

【０１４０】ビット線ドライバ７５１に対応するビット
線対ＢＬ，／ＢＬが選択されないとき、ＰチャネルＭＯ
Ｓトランジスタ７５１１およびＮチャネルＭＯＳトラン
ジスタ７５１２は、ゲート端子にＨレベルの信号を受け
る。その結果、ＰチャネルＭＯＳトランジスタ７５１１
はオフされ、ＮチャネルＭＯＳトランジスタ７５１２は
オンされ、ビット線ドライバ７５１は、接地電圧から成
る列選択信号ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４へ
出力する。

【０１４１】ＧＩＯ線ゲート回路８４は、列選択信号Ｖ
ＡＣＳＬに代えて列選択信号ＶＡＣＳＬＷを受ける点以
外は図５の説明と同じである。

【０１４２】ＧＩＯ線ゲート回路８６は、ビット線ドラ
イバ７５２から、電源電圧ＶｃｃＰから成る列選択信号
ＶＡＣＳＬＲを受けるとＮチャネルＭＯＳトランジスタ
８６２，８６４がオンされる。そして、メモリセルから
読出された読出データがセンスアンプ８３によって増幅
され、ビット線対ＢＬ，／ＢＬ上を電圧（ＶｃｃＡ，
０）として伝達されたとき、ＮチャネルＭＯＳトランジ
スタ８６１はオンされ、ＮチャネルＭＯＳトランジスタ
８６３はオフされる。そうすると、読出専用のグローバ
ルデータ線ＧＩＯＲはプリチャージ電位である電源電圧
Ｖｃｃから接地電圧に低下し、グローバルデータ線／Ｇ
ＩＯＲはプリチャージ電位である電源電圧Ｖｃｃを維持
する。したがって、読出データがＧＩＯ線ゲート回路８
６を通過するとき、グローバルデータ線対ＧＩＯＲ，／
ＧＩＯＲ上の電位は、ビット線対ＢＬ，／ＢＬ上の電位
と反転する。

【０１４３】その他は、図５の説明と同じである。図１
０を参照して、メモリセル４０１〜４０ｎのいずれかへ
のデータの書込動作について説明する。この場合、ＧＩ
Ｏ線イコライズ回路７３１は、グローバルデータ線対Ｇ
ＩＯ，／ＧＩＯのイコライズを終了しているものとす
る。そして、タイミングｔ１において、端子７１１２か
らＨレベルの信号ＷＭが入力され、端子７１１１からＬ
レベルの信号ＷＤが入力されると、ＧＩＯ線ライトドラ
イバ７１１Ａは、上述したようにグローバルデータ線Ｇ
ＩＯＷへ電源電圧Ｖｃｃから成るＨレベルの信号を出力
し、グローバルデータ線／ＧＩＯＷへ接地電圧から成る
Ｌレベルの信号を出力する。したがって、グローバルデ
ータ線／ＧＩＯＷがＨレベルからＬレベルに変化する。
その後、ビット線ドライバ７５１は、タイミングｔ１−
１において電源電圧ＶｃｃＰから成るＨレベルの列選択
信号ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４へ出力する
と、ＧＩＯ線ゲート回路８４のＮチャネルＭＯＳトラン
ジスタ８４１，８４２がオンされ、グローバルデータ線
ＧＩＯＷ上の電源電圧ＶｃｃはＮチャネルＭＯＳトラン
ジスタ８４１を介してビット線ＢＬへ伝達され、グロー
バルデータ線／ＧＩＯＷ上の接地電圧はＮチャネルＭＯ
Ｓトランジスタ８４２を介してビット線／ＢＬへ伝達さ
れる。そして、ビット線対ＢＬ，／ＢＬ上の電圧は、セ
ンスアンプ８３によって反転されてメモリセル４０１〜
４０ｎのいずれかに書込まれる。

【０１４４】その後、タイミングｔ２においてＨレベル
の信号ＷＤおよびＨレベルの信号ＷＭがそれぞれ端子７
１１１，７１１２から入力される。そうすると、ＧＩＯ
線ライトドライバ７１１Ａは、上述したように接地電圧
から成るＬレベルの信号をグローバルデータ線ＧＩＯＷ
へ出力し、電源電圧Ｖｃｃから成るＨレベルの信号をグ
ローバルデータ線／ＧＩＯＷへ出力する。したがって、
グローバルデータ線ＧＩＯＷがＨレベルからＬレベルに
変化する。その後、ビット線ドライバ７５１は、タイミ
ングｔ２−１において電源電圧ＶｃｃＰから成るＨレベ
ルの列選択信号ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４
へ出力すると、ＧＩＯ線ゲート回路８４のＮチャネルＭ
ＯＳトランジスタ８４１，８４２がオンされ、グローバ
ルデータ線ＧＩＯＷ上の接地電圧はＮチャネルＭＯＳト
ランジスタ８４１を介してビット線ＢＬへ伝達され、グ
ローバルデータ線／ＧＩＯ上の電源電圧ＶｃｃはＮチャ
ネルＭＯＳトランジスタ８４２を介してビット線／ＢＬ
へ伝達される。そして、ビット線対ＢＬ，／ＢＬ上の電
圧は、センスアンプ８３によって反転されてメモリセル
４０１〜４０ｎのいずれかに書込まれる。

【０１４５】タイミングｔ３においてＬレベルの信号Ｗ
Ｍが端子７１１２から入力されると、ＧＩＯ線ライトド
ライバ７１１Ａは、上述したようにグローバルデータ線
対ＧＩＯＷ，／ＧＩＯＷの両方に電源電圧Ｖｃｃを出力
する。そして、タイミングｔ３−１において、ビット線
ドライバ７５１は、電源電圧ＶｃｃＰから成る列選択信
号ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４へ出力する。
そうすると、グローバルデータ線対ＧＩＯＷ，／ＧＩＯ
Ｗ上の電圧（Ｖｃｃ、Ｖｃｃ）は、ＮチャネルＭＯＳト
ランジスタ８４１，８４２を介してビット線対ＢＬ，／
ＢＬへ伝達される。この場合、ビット線対ＢＬ，／ＢＬ
の両方に電圧Ｖｃｃが伝達されるため、データのメモリ
セルへの書込みは行なわれない。

【０１４６】メモリセル４０１〜４０ｎのいずれかから
のデータの読出動作については、ＧＩＯ線ゲート回路８
６を通過する際に、ビット線対ＢＬ，／ＢＬ上の電圧が
反転されてグローバルデータ線対ＧＩＯＲ，／ＧＩＯＲ
へ伝達される以外は、図５の説明と同じである。

【０１４７】読出専用のグローバルデータ線対ＧＩＯ
Ｒ，／ＧＩＯＲおよび書込専用のグローバルデータ線対
ＧＩＯＷ，／ＧＩＯＷが用いられる場合にも、ＶｃｃＰ
発生回路１０は、上述した式（１）〜（４）のいずれか
を満たす電源電圧ＶｃｃＰを発生する。したがって、読
出専用のグローバルデータ線対ＧＩＯＲ，／ＧＩＯＲお
よび書込専用のグローバルデータ線対ＧＩＯＷ，／ＧＩ
ＯＷが用いられる場合、ＧＩＯ線ライトドライバに供給
される電源電圧をセンスアンプに供給される電源電圧よ
りも低くしてもＧＩＯ線ライトドライバを構成するＰチ
ャネルＭＯＳトランジスタへのリーク電流を低く抑える
ことができる。

【０１４８】実施の形態１によれば、半導体記憶装置
は、グローバルデータ線対をビット線対に接続するゲー
ト回路を構成するＭＯＳトランジスタのゲート端子に印
加する電圧を、ＭＯＳトランジスタのソース端子とドレ
イン端子との間に流れる電流が所定値以下になる電圧に
制御したので、ＧＩＯ線ライトドライバを構成するＭＯ
Ｓトランジスタの基板へ流れるリーク電流を低く抑える
ことができる。

【０１４９】［実施の形態２］図１１を参照して、実施
の形態２による半導体記憶装置１００Ａは、図１に示す
半導体記憶装置１００のＶｃｃＰ発生回路１０をＶｃｃ
Ｐ発生回路１０Ａに代え、端子６を追加したものであ
り、その他は半導体記憶装置１００と同じである。

【０１５０】ユーザが半導体記憶装置を使用する場合、
電源電圧Ｖｃｃの電圧レベルはユーザによって異なる。
ユーザが、半導体記憶装置の製造者が想定している電源
電圧Ｖｃｃよりも低い電源電圧Ｖｃｃを選択した場合、
電源電圧Ｖｃｃと電源電圧ＶｃｃＡとの電圧差はさらに
大きくなり、ＭＯＳトランジスタの基板へのリーク電流
が大きくなる。したがって、ＭＯＳトランジスタの基板
へのリーク電流を低く抑えるために、電源電圧ＶｃｃＰ
の電圧レベルを電源電圧Ｖｃｃの電圧レベルに応じて変
化させる必要がある。

【０１５１】半導体記憶装置１００Ａは、ユーザが選択
した電源電圧Ｖｃｃの電圧レベルに応じて電源電圧Ｖｃ
ｃＰの電圧レベルを変えることができるＶｃｃＰ発生回
路１０Ａを搭載した半導体記憶装置である。

【０１５２】ユーザが選択した電源電圧Ｖｃｃの電圧レ
ベルを示すコマンド信号が端子６から入力される。コマ
ンドデコーダ回路６３は、このコマンド信号をデコード
し、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧Ｖｃ
ｃＰを発生するための信号ＶＬをＶｃｃＰ発生回路１０
Ａへ出力する。ＶｃｃＰ発生回路１０Ａは、入力された
信号ＶＬに基づいて電源電圧Ｖｃｃの電圧レベルに応じ
た電源電圧ＶｃｃＰを発生する。

【０１５３】図１２を参照して、ＶｃｃＰ発生回路１０
Ａは、Ａ端子、Ｂ端子、Ｃ端子、およびＢ．Ｉ．端子を
有する。Ａ端子は、ＶｃｃＰ発生回路１０Ａが外部電源
電圧ｅｘＶｄｄを降圧して電源電圧ＶｃｃＰを発生する
際の参照電圧（ユーザが選択した電源電圧Ｖｃｃ、以下
同じ）として１．０Ｖを選択するための端子である。Ｂ
端子は、ＶｃｃＰ発生回路１０Ａが外部電源電圧ｅｘＶ
ｄｄを降圧して電源電圧ＶｃｃＰを発生する際の参照電
圧として１．２Ｖを選択するための端子である。Ｃ端子
は、ＶｃｃＰ発生回路１０Ａが外部電源電圧ｅｘＶｄｄ
を降圧して電源電圧ＶｃｃＰを発生する際の参照電圧と
して１．５Ｖを選択するための端子である。Ｂ．Ｉ．端
子は、Ｂ．Ｉ．時、Ｂ．Ｉ．切替え信号が入力されるの
で、その切替え信号を用いてＶｃｃＰ発生回路１０Ａが
外部電源電圧ｅｘＶｄｄを降圧して電源電圧ＶｃｃＰを
発生する際の参照電圧としてＢ．Ｉ．時のＢ．Ｉ．電圧
を選択するための端子である。したがって、信号ＶＬは
４ビットの信号であり、［Ｓ１，Ｓ２，Ｓ３，Ｓ４］か
ら成る。各成分Ｓ１〜Ｓ４の各々は、ＨレベルまたはＬ
レベルから成る。また、成分Ｓ１は、参照電圧：１．０
Ｖに対応し、成分Ｓ２は、参照電圧：１．２Ｖに対応
し、成分Ｓ３は、参照電圧：１．５Ｖに対応し、成分Ｓ
４は、参照電圧：Ｂ．Ｉ．電圧に対応する。

【０１５４】図１３を参照して、ＶｃｃＰ発生回路１０
Ａは、［Ｈ，Ｌ，Ｌ，Ｌ］から成る信号ＶＬを受ける
と、Ａ端子のみにＨレベルの信号が入力されるので、参
照電圧：１．０Ｖを参照して１．５Ｖの電源電圧Ｖｃｃ
Ｐを発生する。また、ＶｃｃＰ発生回路１０Ａは、
［Ｌ，Ｈ，Ｌ，Ｌ］から成る信号ＶＬを受けると、Ｂ端
子のみにＨレベルの信号が入力されるので、参照電圧：
１．２Ｖを参照して１．７Ｖの電源電圧ＶｃｃＰを発生
する。さらに、ＶｃｃＰ発生回路１０Ａは、［Ｌ，Ｌ，
Ｈ，Ｌ］から成る信号ＶＬを受けると、Ｃ端子のみにＨ
レベルの信号が入力されるので、参照電圧：１．５Ｖを
参照して２．０Ｖの電源電圧ＶｃｃＰを発生する。ま
た、さらに、ＶｃｃＰ発生回路１０Ａは、［Ｌ，Ｌ，
Ｌ，Ｈ］から成る信号ＶＬを受けると、Ｂ．Ｉ．端子の
みにＨレベルの信号が入力されるので、参照電圧：Ｂ．
Ｉ．電圧を参照してＢ．Ｉ．＋０．５Ｖの電源電圧Ｖｃ
ｃＰを発生する。つまり、ＶｃｃＰ発生回路１０Ａは、
Ｖｃｃ＋Ｖｔｈを発生する。

【０１５５】このように、ＶｃｃＰ発生回路１０Ａは、
ユーザが選択した電源電圧Ｖｃｃに応じて電圧レベルが
変動する電源電圧ＶｃｃＰを発生し、その発生した電源
電圧ＶｃｃＰを列デコーダ５１１へ出力する。列デコー
ダ５１１に含まれるビット線ドライバ７４１，７５１
は、対応するビット線対ＢＬ，／ＢＬが選択されると
き、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧Ｖｃ
ｃＰから成る列選択信号ＶＡＣＳＬ，ＶＡＣＳＬＷを発
生し、その発生した列選択信号ＶＡＣＳＬ，ＶＡＣＳＬ
ＷをＧＩＯ線ゲート回路８４へ出力する。

【０１５６】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０１５７】その他は、実施の形態１と同じである。実
施の形態２によれば、半導体記憶装置は、ユーザが選択
した電源電圧の電圧レベルに応じて、グローバルデータ
線対をビット線対へ接続するＧＩＯ線ゲート回路を構成
するＭＯＳトランジスタのゲート電圧を変化させるの
で、ユーザが選択する電源電圧の電圧レベルが変動して
もリーク電流を低く抑えることができる。

【０１５８】［実施の形態３］図１４を参照して、実施
の形態３による半導体記憶装置１００Ｂは、図１１に示
す半導体記憶装置１００ＡのＶｃｃＰ発生回路１０Ａを
ＶｃｃＰ発生回路１０Ｂに代えたものであり、その他は
半導体記憶装置１００Ａと同じである。

【０１５９】半導体記憶装置１００Ｂは、ユーザが選択
した電源電圧Ｖｃｃの電圧レベルに応じて電源電圧Ｖｃ
ｃＰの電圧レベルを変えることができるＶｃｃＰ発生回
路１０Ｂを搭載した半導体記憶装置である。

【０１６０】ユーザが選択した電源電圧Ｖｃｃの電圧レ
ベルを示すコマンド信号が端子６から入力される。コマ
ンドデコーダ回路６３は、このコマンド信号をデコード
し、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧Ｖｃ
ｃＰを発生する際の参照電圧を選択するための選択信号
ＳＥＬをＶｃｃＰ発生回路１０Ｂへ出力する。ＶｃｃＰ
発生回路１０Ｂは、入力された選択信号ＳＥＬに基づい
て参照電圧を選択し、その選択した参照電圧を参照して
電源電圧Ｖｃｃの電圧レベルに応じた電源電圧ＶｃｃＰ
を発生する。

【０１６１】図１５を参照して、ＶｃｃＰ発生回路１０
Ｂは、参照電圧発生回路２１〜２３と、セレクター２４
と、降圧回路２５とを含む。参照電圧発生回路２１は、
１．２Ｖの参照電圧を発生する。参照電圧発生回路２２
は、１．５Ｖの参照電圧を発生する。参照電圧発生回路
２３は、１．７Ｖの参照電圧を発生する。セレクター２
４は、選択信号ＳＥＬに基づいて参照電圧：１．２Ｖ，
１．５Ｖ，１．７Ｖのいずれかを選択する。降圧回路２
５は、セレクター２４から入力された参照電圧Ｖｒｅｆ
を参照して外部電源電圧ｅｘＶｄｄを降圧した電源電圧
ＶｃｃＰを発生する。セレクター２４は、ユーザが１．
２Ｖの電源電圧Ｖｃｃを選択したとき、参照電圧発生回
路２１からの電圧１．２Ｖを選択する。セレクター２４
は、ユーザが１．５Ｖの電源電圧Ｖｃｃを選択したと
き、参照電圧発生回路２２からの電圧１．５Ｖを選択す
る。セレクター２４は、ユーザが１．７Ｖの電源電圧Ｖ
ｃｃを選択したとき、参照電圧発生回路２３からの電圧
１．７Ｖを選択する。降圧回路２５は、セレクター２４
から１．２Ｖの参照電圧Ｖｒｅｆが入力されたとき、
１．７Ｖの電源電圧ＶｃｃＰを発生する。降圧回路２５
は、セレクター２４から１．５Ｖの参照電圧Ｖｒｅｆが
入力されたとき、２．０Ｖの電源電圧ＶｃｃＰを発生す
る。降圧回路２５は、セレクター２４から１．７Ｖの参
照電圧Ｖｒｅｆが入力されたとき、２．２Ｖの電源電圧
ＶｃｃＰを発生する。

【０１６２】このように、ＶｃｃＰ発生回路１０Ｂは、
ユーザが選択した電源電圧Ｖｃｃに応じて電圧レベルが
変動する電源電圧ＶｃｃＰを発生し、その発生した電源
電圧ＶｃｃＰを列デコーダ５１１へ出力する。列デコー
ダ５１１に含まれるビット線ドライバ７４１，７５１
は、対応するビット線対ＢＬ，／ＢＬが選択されると
き、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧Ｖｃ
ｃＰから成る列選択信号ＶＡＣＳＬ，ＶＡＣＳＬＷを発
生し、その発生した列選択信号ＶＡＣＳＬ，ＶＡＣＳＬ
ＷをＧＩＯ線ゲート回路８４へ出力する。

【０１６３】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０１６４】その他は、実施の形態２と同じである。実
施の形態３によれば、半導体記憶装置は、ユーザが選択
した電源電圧の電圧レベルに応じて、グローバルデータ
線対をビット線対へ接続するＧＩＯ線ゲート回路を構成
するＭＯＳトランジスタのゲート電圧を変化させるの
で、ユーザが選択する電源電圧の電圧レベルが変動して
もリーク電流を低く抑えることができる。

【０１６５】［実施の形態４］図１６を参照して、実施
の形態４による半導体記憶装置１００Ｃは、図１に示す
半導体記憶装置１００のＶｃｃＰ発生回路１０をＶｃｃ
Ｐ発生回路１０Ｃに代えたものであり、その他は半導体
記憶装置１００と同じである。

【０１６６】半導体記憶装置１００Ｃは、ユーザが選択
した電源電圧Ｖｃｃの電圧レベルに応じて電源電圧Ｖｃ
ｃＰの電圧レベルを変えることができるＶｃｃＰ発生回
路１０Ｃを搭載した半導体記憶装置である。

【０１６７】ユーザが選択した電源電圧Ｖｃｃの電圧レ
ベルに応じて電源電圧ＶｃｃＰの電圧レベルを変えるた
めの信号／ＳＷ１〜／ＳＷ４が入力されると、ＶｃｃＰ
発生回路１０Ｃは、入力された信号／ＳＷ１〜／ＳＷ４
に基づいて参照電圧の電圧レベルを変化させ、その変化
させた参照電圧を参照して電源電圧Ｖｃｃの電圧レベル
に応じた電源電圧ＶｃｃＰを発生する。

【０１６８】図１７を参照して、ＶｃｃＰ発生回路１０
Ｃは、参照電圧発生回路２６と、降圧回路２７とを含
む。参照電圧発生回路２６は、信号／ＳＷ１〜／ＳＷ４
に基づいて参照電圧Ｖｒｅｆの電圧レベルを変化し、そ
の変化した参照電圧を降圧回路２７へ出力する。降圧回
路２７は参照電圧発生回路２６から入力された参照電圧
Ｖｒｅｆを参照して外部電源電圧ｅｘＶｄｄを降圧した
電源電圧ＶｃｃＰを発生する。

【０１６９】図１８を参照して、参照電圧発生回路２６
は、定電流回路２６１と、ＰチャネルＭＯＳトランジス
タ２６２〜２７７とを含む。定電流回路２６１は、電源
ノード２７８とノード２７９との間に設けられ、電源ノ
ード２７８に供給される外部電源電圧ｅｘＶｄｄに応じ
た電流をノード２７９へ流す。

【０１７０】ＰチャネルＭＯＳトランジスタ２６２〜２
６５は、ノード２７９とノード２８０との間に直列に接
続される。ＰチャネルＭＯＳトランジスタ２６２〜２６
５は、ノード２７９上の電圧を基板電圧として受ける。
また、ＰチャネルＭＯＳトランジスタ２６２〜２６５
は、ノード２８０上の電圧をゲート端子に受ける。Ｐチ
ャネルＭＯＳトランジスタ２６６〜２６９は、ノード２
７９とノード２８０との間に直列に接続される。Ｐチャ
ネルＭＯＳトランジスタ２６６〜２６９は、Ｐチャネル
ＭＯＳトランジスタ２６２〜２６５に対して並列に接続
される。また、ＰチャネルＭＯＳトランジスタ２６６〜
２６９は、それぞれ、信号／ＳＷ１〜／ＳＷ４をゲート
端子に受ける。ＰチャネルＭＯＳトランジスタ２６６の
ドレイン端子は、ＰチャネルＭＯＳトランジスタ２６２
のドレイン端子と接続される。ＰチャネルＭＯＳトラン
ジスタ２６７のドレイン端子は、ＰチャネルＭＯＳトラ
ンジスタ２６３のドレイン端子と接続される。Ｐチャネ
ルＭＯＳトランジスタ２６８のドレイン端子は、Ｐチャ
ネルＭＯＳトランジスタ２６４のドレイン端子と接続さ
れる。ＰチャネルＭＯＳトランジスタ２６９のドレイン
端子は、ＰチャネルＭＯＳトランジスタ２６５のドレイ
ン端子と接続される。

【０１７１】ＰチャネルＭＯＳトランジスタ２７０〜２
７３は、ノード２８０と接地ノード２８１との間に直列
に接続される。ＰチャネルＭＯＳトランジスタ２７０〜
２７３は、ノード２８０上の電圧を基板電圧として受け
る。また、ＰチャネルＭＯＳトランジスタ２７０〜２７
３は、接地ノード２８１に供給される接地電圧をゲート
端子に受ける。ＰチャネルＭＯＳトランジスタ２７４〜
２７７は、ノード２８０と接地ノード２８１との間に直
列に接続される。ＰチャネルＭＯＳトランジスタ２７４
〜２７７は、ＰチャネルＭＯＳトランジスタ２７０〜２
７３に対して並列に接続される。また、ＰチャネルＭＯ
Ｓトランジスタ２７４〜２７７は、それぞれ、信号／Ｓ
Ｗ１〜／ＳＷ４をゲート端子に受ける。ＰチャネルＭＯ
Ｓトランジスタ２７４のドレイン端子は、ＰチャネルＭ
ＯＳトランジスタ２７０のドレイン端子と接続される。
ＰチャネルＭＯＳトランジスタ２７５のドレイン端子
は、ＰチャネルＭＯＳトランジスタ２７１のドレイン端
子と接続される。ＰチャネルＭＯＳトランジスタ２７６
のドレイン端子は、ＰチャネルＭＯＳトランジスタ２７
２のドレイン端子と接続される。ＰチャネルＭＯＳトラ
ンジスタ２７７のドレイン端子は、ＰチャネルＭＯＳト
ランジスタ２７３のドレイン端子と接続される。

【０１７２】信号／ＳＷ１〜／ＳＷ４の全てをＨレベル
にすると、参照電圧発生回路２６は、電圧レベルを上昇
させた参照電圧Ｖｒｅｆをノード２７９から降圧回路２
７へ出力する。また、信号／ＳＷ４のみをＨレベルにす
ると、参照電圧発生回路２６は、電圧レベルを低下させ
た参照電圧Ｖｒｅｆをノード２７９から降圧回路２７へ
出力する。このように、信号／ＳＷ１〜／ＳＷ４をＨレ
ベルまたはＬレベルに設定することによって、参照電圧
発生回路２６は、電圧レベルを変化させた参照電圧Ｖｒ
ｅｆを降圧回路２７へ出力する。

【０１７３】したがって、ユーザが選択した電源電圧Ｖ
ｃｃの電圧レベルに応じて信号／ＳＷ１〜／ＳＷ４の論
理レベルを切替えることによって、ＶｃｃＰ発生回路１
０Ｃは、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧
ＶｃｃＰを発生する。

【０１７４】そして、ＶｃｃＰ発生回路１０Ｃは、発生
した電源電圧ＶｃｃＰを列デコーダ５１１へ出力する。
列デコーダ５１１に含まれるビット線ドライバ７４１，
７５１は、対応するビット線対ＢＬ，／ＢＬが選択され
るとき、電源電圧Ｖｃｃの電圧レベルに応じた電源電圧
ＶｃｃＰから成る列選択信号ＶＡＣＳＬ，ＶＡＣＳＬＷ
を発生し、その発生した列選択信号ＶＡＣＳＬ，ＶＡＣ
ＳＬＷをＧＩＯ線ゲート回路８４へ出力する。

【０１７５】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０１７６】その他は、実施の形態１と同じである。実
施の形態４によれば、半導体記憶装置は、ユーザが選択
した電源電圧の電圧レベルに応じて、グローバルデータ
線対をビット線対へ接続するＧＩＯ線ゲート回路を構成
するＭＯＳトランジスタのゲート電圧を変化させるの
で、ユーザが選択する電源電圧の電圧レベルが変動して
もリーク電流を低く抑えることができる。

【０１７７】［実施の形態５］図１９を参照して、実施
の形態５による半導体記憶装置１００Ｄは、図１１に示
す半導体記憶装置１００ＡのＶｃｃＰ発生回路１０Ａを
ＶｃｃＰ発生回路１０Ｄに代え、端子６を端子７に代え
たものであり、その他は、半導体記憶装置１００Ａと同
じである。

【０１７８】半導体記憶装置１００Ｄは、選択されたモ
ードに応じて電源電圧ＶｃｃＰの電圧レベルを変えるこ
とができるＶｃｃＰ発生回路１０Ｄを搭載した半導体記
憶装置である。

【０１７９】半導体記憶装置１００Ｄのモードを制御す
るための信号ＭＤが端子７から入力される。コマンドデ
コーダ回路６３は、端子７から入力された信号をデコー
ドし、モード信号ＭＤＥをＶｃｃＰ発生回路１０Ｄへ出
力する。このモード信号ＭＤＥは［Ｓ５，Ｓ６，Ｓ７，
Ｓ８］から成る。Ｓ５〜Ｓ８の各々は、Ｈレベルまたは
Ｌレベルから成る。成分Ｓ５は、高速モードに対応し、
成分Ｓ６は、低電圧モードに対応し、成分Ｓ７は、ノー
マルモードに対応し、成分Ｓ８は、低速モードに対応す
る。

【０１８０】図２０を参照して、ＶｃｃＰ発生回路１０
Ｄは、Ａ端子、Ｂ端子、Ｃ端子、およびＤ端子を有す
る。Ａ端子は、ＶｃｃＰ発生回路１０Ｄが外部電源電圧
ｅｘＶｄｄを降圧して電源電圧ＶｃｃＰを発生する際の
参照電圧として１．０Ｖを選択するための端子である。
Ｂ端子は、ＶｃｃＰ発生回路１０Ｄが外部電源電圧ｅｘ
Ｖｄｄを降圧して電源電圧ＶｃｃＰを発生する際の参照
電圧として１．２Ｖを選択するための端子である。Ｃ端
子は、ＶｃｃＰ発生回路１０Ｄが外部電源電圧ｅｘＶｄ
ｄを降圧して電源電圧ＶｃｃＰを発生する際の参照電圧
として１．５Ｖを選択するための端子である。Ｄ端子
は、ＶｃｃＰ発生回路１０Ｄが外部電源電圧ｅｘＶｄｄ
を降圧して電源電圧ＶｃｃＰを発生する際の参照電圧と
して１．７Ｖを選択するための端子である。

【０１８１】したがって、ＶｃｃＰ発生回路１０Ｄは、
［Ｈ，Ｌ，Ｌ，Ｌ］から成るモード信号ＭＤＥが入力さ
れると低電圧モード時の参照電圧として１．０Ｖを選択
し、［Ｌ，Ｈ，Ｌ，Ｌ］から成るモード信号ＭＤＥが入
力されると低速モード時の参照電圧として１．２Ｖを選
択し、［Ｌ，Ｌ，Ｈ，Ｌ］から成るモード信号ＭＤＥが
入力されるとノーマルモード時の参照電圧として１．５
Ｖを選択し、［Ｌ，Ｌ，Ｌ，Ｈ］から成るモード信号Ｍ
ＤＥが入力されると高速モード時の参照電圧として１．
７Ｖを選択する。

【０１８２】そして、ＶｃｃＰ発生回路１０Ｄは、１．
０Ｖの参照電圧を参照して１．５Ｖの電源電圧ＶｃｃＰ
を発生し、１．２Ｖの参照電圧を参照して１．７Ｖの電
源電圧ＶｃｃＰを発生し、１．５Ｖの参照電圧を参照し
て２．０Ｖの電源電圧ＶｃｃＰを発生し、１．７Ｖの参
照電圧を参照して２．２Ｖの電源電圧ＶｃｃＰを発生す
る。

【０１８３】このように、ＶｃｃＰ発生回路１０Ｄは、
各モードに応じて電圧レベルを変えた電源電圧ＶｃｃＰ
を発生し、その発生した電源電圧ＶｃｃＰを列デコーダ
５１１へ出力する。列デコーダ５１１に含まれるビット
線ドライバ７４１，７５１は、対応するビット線対Ｂ
Ｌ，／ＢＬが選択されるとき、電源電圧Ｖｃｃの電圧レ
ベルに応じた電源電圧ＶｃｃＰから成る列選択信号ＶＡ
ＣＳＬ，ＶＡＣＳＬＷを発生し、その発生した列選択信
号ＶＡＣＳＬ，ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４
へ出力する。

【０１８４】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０１８５】その他は、実施の形態２と同じである。実
施の形態５によれば、半導体記憶装置は、半導体記憶装
置の各モードに応じて、グローバルデータ線対をビット
線対へ接続するＧＩＯ線ゲート回路を構成するＭＯＳト
ランジスタのゲート電圧を変化させるので、半導体記憶
装置のモードが変化してもリーク電流を低く抑えること
ができる。

【０１８６】［実施の形態６］図２１を参照して、実施
の形態６による半導体記憶装置１００Ｅは、図１に示す
半導体記憶装置１００のＶｃｃＰ発生回路１０をＶｃｃ
Ｐ発生回路１０Ｅに代えたものであり、その他は、半導
体記憶装置１００と同じである。

【０１８７】半導体記憶装置１００Ｅは、ユーザが選択
した電源電圧Ｖｃｃの電圧レベルに応じて電源電圧Ｖｃ
ｃＰの電圧レベルを変えることができるＶｃｃＰ発生回
路１０Ｅを搭載した半導体記憶装置である。

【０１８８】端子３１は１．５Ｖの電圧を供給するため
の端子であり、端子３２は１．７Ｖの電圧を供給するた
めの端子であり、端子３３は２．０Ｖの電圧を供給する
ための端子であり、端子３４は２．２Ｖの電圧を供給す
るための端子である。

【０１８９】ユーザが電源電圧Ｖｃｃとして１．０Ｖを
選択したとき端子３１から１．５Ｖの電圧が供給され、
ユーザが電源電圧Ｖｃｃとして１．２Ｖを選択したとき
端子３１から１．７Ｖの電圧が供給され、ユーザが電源
電圧Ｖｃｃとして１．５Ｖを選択したとき端子３１から
２．０Ｖの電圧が供給され、ユーザが電源電圧Ｖｃｃと
して１．７Ｖを選択したとき端子３１から２．２Ｖの電
圧が供給される。

【０１９０】ＶｃｃＰ発生回路１０Ｅは、端子３１〜３
４のうち電圧が供給された端子からの電圧を電源電圧Ｖ
ｃｃＰとして出力する。

【０１９１】図２２を参照して、ＶｃｃＰ発生回路１０
Ｅは、パッド３５〜３９と、ワイヤ５５とを含む。パッ
ド３５は、端子３１に対応して設けられ、端子３１に供
給された１．５Ｖの電圧を受ける。パッド３６は、端子
３２に対応して設けられ、端子３２に供給された１．７
Ｖの電圧を受ける。パッド３７は、端子３３に対応して
設けられ、端子３３に供給された２．０Ｖの電圧を受け
る。パッド３８は、端子３４に対応して設けられ、端子
３４に供給された２．２Ｖの電圧を受ける。パッド３９
は、パッド３５〜３８のうちワイヤ５５によって接続さ
れたパッドからの電圧を受け、その受けた電圧を電源電
圧ＶｃｃＰとして出力する。

【０１９２】したがって、ユーザが電源電圧Ｖｃｃとし
て１．０Ｖを選択したとき端子３１に１．５Ｖの電圧が
供給され、ワイヤ５５はパッド３９をパッド３５に接続
する。そして、ＶｃｃＰ発生回路１０Ｅは、１．５Ｖの
電源電圧ＶｃｃＰを出力する。ユーザが電源電圧Ｖｃｃ
として１．２Ｖを選択したとき端子３２に１．７Ｖの電
圧が供給され、ワイヤ５５はパッド３９をパッド３６に
接続する。そして、ＶｃｃＰ発生回路１０Ｅは、１．７
Ｖの電源電圧ＶｃｃＰを出力する。ユーザが電源電圧Ｖ
ｃｃとして１．５Ｖを選択したとき端子３３に２．０Ｖ
の電圧が供給され、ワイヤ５５はパッド３９をパッド３
７に接続する。そして、ＶｃｃＰ発生回路１０Ｅは、
２．０Ｖの電源電圧ＶｃｃＰを出力する。ユーザが電源
電圧Ｖｃｃとして１．７Ｖを選択したとき端子３４に
２．２Ｖの電圧が供給され、ワイヤ５５はパッド３９を
パッド３８に接続する。そして、ＶｃｃＰ発生回路１０
Ｅは、２．２Ｖの電源電圧ＶｃｃＰを出力する。

【０１９３】このように、ＶｃｃＰ発生回路１０Ｅは、
ユーザが選択した電源電圧Ｖｃｃの電圧レベルに応じて
電源電圧ＶｃｃＰを選択し、その選択した電源電圧Ｖｃ
ｃＰを列デコーダ５１１へ出力する。列デコーダ５１１
に含まれるビット線ドライバ７４１，７５１は、対応す
るビット線対ＢＬ，／ＢＬが選択されるとき、電源電圧
Ｖｃｃの電圧レベルに応じた電源電圧ＶｃｃＰから成る
列選択信号ＶＡＣＳＬ，ＶＡＣＳＬＷを発生し、その発
生した列選択信号ＶＡＣＳＬ，ＶＡＣＳＬＷをＧＩＯ線
ゲート回路８４へ出力する。

【０１９４】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０１９５】その他は、実施の形態１と同じである。実
施の形態６においては、半導体記憶装置１００Ｅを作製
する際のマスクによってＶｃｃＰ発生回路１０Ｅに供給
される電圧を電源電圧Ｖｃｃの電圧レベルに応じて変化
させてもよい。つまり、図２２に示すパッド３９をパッ
ド３５〜３８のいずれかに接続する際、ワイヤ５５では
なく、マスクによる配線によってパッド３９をパッド３
５〜３８のいずれかに接続してもよい。

【０１９６】実施の形態６によれば、半導体記憶装置
は、ユーザが選択した電源電圧の電圧レベルに応じて、
グローバルデータ線対をビット線対へ接続するＧＩＯ線
ゲート回路を構成するＭＯＳトランジスタのゲート電圧
を変化させるので、ユーザが選択する電源電圧の電圧レ
ベルが変動してもリーク電流を低く抑えることができ
る。

【０１９７】［実施の形態７］図２３を参照して、実施
の形態７による半導体記憶装置１００Ｆは、図１６に示
す半導体記憶装置１００Ｃに端子７を追加し、ＶｃｃＰ
発生回路１０ＣをＶｃｃＰ発生回路１０Ｆに代えたもの
であり、その他は、半導体記憶装置１００Ｃと同じであ
る。

【０１９８】半導体記憶装置１００Ｆは、選択されたモ
ードに応じて電源電圧ＶｃｃＰの電圧レベルを変えるこ
とができるＶｃｃＰ発生回路１０Ｆを搭載した半導体記
憶装置である。

【０１９９】半導体記憶装置１００Ｆのモードを制御す
るための信号ＭＤが端子７から入力される。コマンドデ
コーダ回路６３は、端子７から入力された信号ＭＤをデ
コードし、モードに応じて電源電圧ＶｃｃＰの電圧レベ
ルを変化させるための信号／ＳＷ１〜／ＳＷ４をＶｃｃ
Ｐ発生回路１０Ｆへ出力する。選択されるモードとして
は、高速モード、低速モード、ノーマルモード、および
低電圧モードがある。

【０２００】ＶｃｃＰ発生回路１０Ｆは、図１７に示す
ＶｃｃＰ発生回路１０Ｃと同じ構成から成る。

【０２０１】また、各モードにおいて、ＶｃｃＰ発生回
路１０Ｆが参照する参照電圧およびその参照電圧と電源
電圧ＶｃｃＰとの関係は、実施の形態５における説明と
同じである。

【０２０２】このように、ＶｃｃＰ発生回路１０Ｆは、
各モードに応じて電圧レベルを変えた電源電圧ＶｃｃＰ
を発生し、その発生した電源電圧ＶｃｃＰを列デコーダ
５１１へ出力する。列デコーダ５１１に含まれるビット
線ドライバ７４１，７５１は、対応するビット線対Ｂ
Ｌ，／ＢＬが選択されるとき、電源電圧Ｖｃｃの電圧レ
ベルに応じた電源電圧ＶｃｃＰから成る列選択信号ＶＡ
ＣＳＬ，ＶＡＣＳＬＷを発生し、その発生した列選択信
号ＶＡＣＳＬ，ＶＡＣＳＬＷをＧＩＯ線ゲート回路８４
へ出力する。

【０２０３】そうすると、メモリセルへのデータの入出
力時において、ＧＩＯ線ゲート回路８４を介してＧＩＯ
線ライトドライバ７１１，７１１ＡまたはＧＩＯ線イコ
ライズ回路７３１のＭＯＳトランジスタの基板へ流れる
リーク電流を低く抑えることができる。

【０２０４】その他は、実施の形態４，５と同じであ
る。実施の形態７によれば、半導体記憶装置は、半導体
記憶装置の各モードに応じて、グローバルデータ線対を
ビット線対へ接続するＧＩＯ線ゲート回路を構成するＭ
ＯＳトランジスタのゲート電圧を変化させるので、半導
体記憶装置のモードが変化してもリーク電流を低く抑え
ることができる。

【０２０５】なお、上述した実施の形態１〜実施の形態
７までにおいて、ＧＩＯ線ゲート回路を構成するＮチャ
ネルＭＯＳトランジスタのゲート端子に印加される電圧
は、上述した式（１）〜（４）のいずれかを満たせばよ
いが、より一般的には、ビット線対ＢＬ，／ＢＬからグ
ローバルデータ線対ＧＩＯ，／ＧＩＯまたはＧＩＯＷ，
／ＧＩＯＷの方向へ流れる電流を所定値よりも小さくす
る電圧であればよい。

【０２０６】［実施の形態８］図２４を参照して、実施
の形態８による半導体記憶装置１００Ｇは、図１に示す
半導体記憶装置１００に端子７および基板電圧供給回路
９０を追加したものであり、その他は、半導体記憶装置
１００と同じである。

【０２０７】コマンドデコーダ回路６３は、端子７から
入力された動作モードを示すコマンド信号をデコード
し、各動作モードを示すモード信号ＭＤＥを基板電圧供
給回路９０へ出力する。

【０２０８】基板電圧供給回路９０は、Ｖｃｃ発生回路
２０からの電源電圧Ｖｃｃ、およびＶｃｃＡ発生回路３
０からの電源電圧ＶｃｃＡのうち電圧レベルが高い方の
電源電圧をモード信号ＭＤＥに基づいて選択し、その選
択した電源電圧を基板電圧Ｖｓｕｂ１としてセンスアン
プ帯４２〜４４および周辺回路７０のＧＩＯ線ライトド
ライバ７１へ出力する。また、基板電圧供給回路９０
は、端子８から供給された接地電圧Ｖｓ１、および端子
９から供給された接地電圧Ｖｓ２のうち電圧レベルが低
い方の接地電圧をモード信号ＭＤＥに基づいて選択し、
その選択した接地電圧を基板電圧Ｖｓｕｂ２としてセン
スアンプ帯４２〜４４およびＧＩＯ線ライトドライバ７
１へ出力する。

【０２０９】図２５を参照して、基板電圧供給回路９０
は、高電圧供給回路９１と低電圧供給回路９２とから成
る。高電圧供給回路９１は、電源ノード９１１，９１
２，９１６，９１７と、端子９１３，９１４，９１８，
９１９と、スイッチ９１５，９２０とを含む。端子９１
３は、電源ノード９１１から電源電圧Ｖｃｃが供給され
る。端子９１４は、電源ノード９１２から電源電圧Ｖｃ
ｃＡが供給される。端子９１８は、電源ノード９１６か
ら電源電圧Ｖｃｃが供給される。端子９１９は、電源ノ
ード９１７から電源電圧ＶｃｃＡが供給される。スイッ
チ９１５は、モード信号に基づいて電源電圧Ｖｃｃおよ
び電源電圧ＶｃｃＡのうち電圧レベルが高い方の電源電
圧を端子９１３または９１４から選択してＰチャネルＭ
ＯＳトランジスタ９７の基板へ供給する。スイッチ９２
０は、モード信号に基づいて電源電圧Ｖｃｃおよび電源
電圧ＶｃｃＡのうち電圧レベルが高い方の電源電圧を端
子９１８または９１９から選択してＰチャネルＭＯＳト
ランジスタ９３の基板へ供給する。

【０２１０】低電圧供給回路９２は、接地ノード９２
１，９２２，９２６，９２７と、端子９２３，９２４，
９２８，９２９と、スイッチ９２５，９３０とを含む。
端子９２３は、接地ノード９２１から接地電圧Ｖｓ１が
供給される。端子９２４は、接地ノード９２２から接地
電圧Ｖｓ２が供給される。端子９２８は、接地ノード９
２６から接地電圧Ｖｓ１が供給される。端子９２９は、
接地ノード９２７から接地電圧Ｖｓ２が供給される。ス
イッチ９２５は、モード信号に基づいて接地電圧Ｖｓ１
および接地電圧Ｖｓ２のうち電圧レベルが低い方の接地
電圧を端子９２３または９２４から選択してＮチャネル
ＭＯＳトランジスタ９８の基板へ供給する。スイッチ９
３０は、モード信号に基づいて接地電圧Ｖｓ１および接
地電圧Ｖｓ２のうち電圧レベルが低い方の接地電圧を端
子９２８または９２９から選択してＮチャネルＭＯＳト
ランジスタ９４の基板へ供給する。

【０２１１】ＰチャネルＭＯＳトランジスタ９３および
ＮチャネルＭＯＳトランジスタ９４は電源ノード９５と
接地ノード９６との間に直列に接続される。電源ノード
９５は電源電圧ＶｃｃＡが供給され、接地ノード９６は
接地電圧Ｖｓ２が供給される。

【０２１２】ＰチャネルＭＯＳトランジスタ９７および
ＮチャネルＭＯＳトランジスタ９８は電源ノード９９と
接地ノード１０１との間に直列に接続される。電源ノー
ド９９は電源電圧Ｖｃｃが供給され、接地ノード１０１
は接地電圧Ｖｓ１が供給される。

【０２１３】ＰチャネルＭＯＳトランジスタ９３および
ＮチャネルＭＯＳトランジスタ９４から成るインバータ
ＩＶ１は、ＰチャネルＭＯＳトランジスタ９７およびＮ
チャネルＭＯＳトランジスタ９８から成るインバータＩ
Ｖ２の出力ノード１０４を共有する。すなわち、インバ
ータＩＶ１は、入力ノード１０２から入力された信号を
反転して出力ノード１０４へ出力する。また、インバー
タＩＶ２は、入力ノード１０３から入力された信号を反
転して出力ノード１０４へ出力する。

【０２１４】図２４および図２５を参照して、基板電圧
供給回路９０は、電源電圧ＶｃｃＡが電源電圧Ｖｃｃよ
りも高く、かつ、接地電圧Ｖｓ２が接地電圧Ｖｓ１より
も低い動作モードを示すモード信号ＭＤＥがコマンドデ
コーダ回路６３から入力されると、スイッチ９１５によ
って端子９１４から電源電圧ＶｃｃＡを選択してＰチャ
ネルＭＯＳトランジスタ９７の基板へ電源電圧ＶｃｃＡ
を供給する。また、基板電圧供給回路９０は、スイッチ
９２０によって端子９１７から電源電圧ＶｃｃＡを選択
してＰチャネルＭＯＳトランジスタ９３の基板へ電源電
圧ＶｃｃＡを供給する。さらに、基板電圧供給回路９０
は、スイッチ９２５によって端子９２４から接地電圧Ｖ
ｓ２を選択してＮチャネルＭＯＳトランジスタ９８の基
板へ電源電圧ＶｃｃＡを供給する。また、さらに、基板
電圧供給回路９０は、スイッチ９３０によって端子９２
９から接地電圧Ｖｓ２を選択してＮチャネルＭＯＳトラ
ンジスタ９４の基板へ接地電圧Ｖｓ２を供給する。そう
すると、低い電源電圧および高い接地電圧によって駆動
されているインバータＩＶ２のＰチャネルＭＯＳトラン
ジスタ９７およびＮチャネルＭＯＳトランジスタ９８の
ＰＮ接合には逆バイアスが印加されるので、ＰＮ接合に
おいて順方向リーク電流が流れるのを防止できる。

【０２１５】電源電圧Ｖｃｃが電源電圧ＶｃｃＡよりも
高く、かつ、接地電圧Ｖｓ１が接地電圧Ｖｓ２よりも低
い動作モードにおいては、基板電圧供給回路９０は、上
述したのと同じように、電源電圧ＶｃｃをＰチャネルＭ
ＯＳトランジスタ９３，９７の基板へ供給し、接地電圧
Ｖｓ１をＮチャネルＭＯＳトランジスタ９４，９８の基
板へ供給する。そうすると、低い電源電圧および高い接
地電圧によって駆動されているインバータＩＶ１のＰチ
ャネルＭＯＳトランジスタ９３およびＮチャネルＭＯＳ
トランジスタ９３のＰＮ接合には逆バイアスが印加され
るので、ＰＮ接合において順方向リーク電流が流れるの
を防止できる。

【０２１６】本発明においては、図２６に示すように、
電源ノード９１２，９１７に供給される電源電圧Ｖｃｃ
Ａが、電源ノード９１１，９１６に供給される電源電圧
Ｖｃｃよりも高いとき、スイッチ９１５，９２０は電源
ノード９１２，９１７に供給される電源電圧ＶｃｃＡを
選択する。また、電源ノード９１１，９１６に供給され
る電源電圧Ｖｃｃが、電源ノード９１２，９１７に供給
される電源電圧ＶｃｃＡよりも高いとき、スイッチ９１
５，９２０は電源ノード９１１，９１６に供給される電
源電圧Ｖｃｃを選択する。

【０２１７】さらに、接地ノード９２１，９２６に供給
される接地電圧Ｖｓ１が、接地ノード９２２，９２７に
供給される接地電圧Ｖｓ２よりも低いとき、スイッチ９
２５，９３０は接地ノード９２１，９２６に供給される
接地電圧Ｖｓ１を選択する。また、さらに、接地ノード
９２２，９２７に供給される接地電圧Ｖｓ２が、接地ノ
ード９２１，９２６に供給される接地電圧Ｖｓ１よりも
低いとき、スイッチ９２５，９３０は接地ノード９２
２，９２７に供給される接地電圧Ｖｓ２を選択する。

【０２１８】図２７は、図５に基板電圧供給回路９０を
追加した図である。実施の形態８においては、図２５に
示した順方向リーク電流の防止方法を、図２７に示すセ
ンスアンプ８３を構成するＰチャネルＭＯＳトランジス
タ８３３およびＮチャネルＭＯＳトランジスタ８３５
と、ＧＩＯ線ライトドライバ７１１を構成するＰチャネ
ルＭＯＳトランジスタ７１２０およびＮチャネルＭＯＳ
トランジスタ７１２１とに適用する。すなわち、基板電
圧供給回路９０は、電源電圧ＶｃｃＡ，Ｖｃｃのうち高
い方の電源電圧を基板電圧Ｖｓｕｂ１としてＰチャネル
ＭＯＳトランジスタ８３３，７１２０の基板へ供給し、
接地電圧Ｖｓ１，Ｖｓ２のうち低い方の接地電圧を基板
電圧Ｖｓｕｂ２としてＮチャネルＭＯＳトランジスタ８
３５，７１２１の基板へ供給する。これによって、Ｐチ
ャネルＭＯＳトランジスタ８３３，７１２０およびＮチ
ャネルＭＯＳトランジスタ８３５，７１２１において順
方向リーク電流の発生が防止される。

【０２１９】また、図２５に示す順方向リーク電流の防
止方法を、センスアンプ８３を構成するＰチャネルＭＯ
Ｓトランジスタ８３２およびＮチャネルＭＯＳトランジ
スタ８３４と、ＧＩＯ線ライトドライバ７１１を構成す
るＰチャネルＭＯＳトランジスタ７１２４およびＮチャ
ネルＭＯＳトランジスタ７１２５との間にも適用する。

【０２２０】さらに、図２５に示す順方向リーク電流の
防止方法を、センスアンプ８３を構成するＰチャネルＭ
ＯＳトランジスタ８３２およびＮチャネルＭＯＳトラン
ジスタ８３４と、ＧＩＯ線イコライズ回路７３１を構成
するＰチャネルＭＯＳトランジスタ７３１１〜７３１３
との間にも適用する。

【０２２１】また、さらに、図２５に示す順方向リーク
電流の防止方法を、センスアンプ８３を構成するＰチャ
ネルＭＯＳトランジスタ８３３およびＮチャネルＭＯＳ
トランジスタ８３５と、ＧＩＯ線イコライズ回路７３１
を構成するＰチャネルＭＯＳトランジスタ７３１１〜７
３１３との間にも適用する。

【０２２２】なお、上記においては、電圧レベルを比較
する電源電圧または接地電圧は２つとして説明したが、
本発明においては、これに限らず、複数の電源電圧のう
ち電圧レベルが最も高い電源電圧または複数の接地電圧
のうち電圧レベルが最も低い接地電圧を基板電圧として
供給するものであればよい。

【０２２３】本発明においては、基板電圧供給回路９０
を実施の形態２〜実施の形態７による半導体記憶装置１
００Ａ〜１００Ｆのいずれに適用してもよい。

【０２２４】実施の形態８によれば、半導体記憶装置
は、電圧レベルが異なる複数の電源電圧のうち最も高い
電源電圧をＰチャネルＭＯＳトランジスタの基板へ供給
し、電圧レベルが異なる複数の接地電圧のうち最も低い
接地電圧をＮチャネルＭＯＳトランジスタの基板へ供給
するので、ＭＯＳトランジスタにおけるＰＮ接合の順方
向リーク電流を防止できる。

【０２２５】［実施の形態９］図２８を参照して、実施
の形態９による半導体記憶装置１００Ｈは、図２４に示
す半導体記憶装置１００Ｇの基板電圧供給回路９０を基
板電圧供給回路９０Ａに代えたものであり、その他は半
導体記憶装置１００Ｇと同じである。

【０２２６】基板電圧供給回路９０Ａは、Ｖｃｃ発生回
路２０からの電源電圧Ｖｃｃを、ＶｃｃＡ発生回路３０
からの電源電圧ＶｃｃＡと比較して電圧レベルが高い電
源電圧を選択し、その選択した電源電圧を基板電圧Ｖｓ
ｕｂ１としてセンスアンプ帯４２〜４４および周辺回路
７０のＧＩＯ線ライトドライバ７１へ出力する。また、
基板電圧供給回路９０Ａは、端子８からの接地電圧Ｖｓ
１を、端子９からの接地電圧Ｖｓ２と比較して電圧レベ
ルが低い接地電圧を選択し、その選択した接地電圧を基
板電圧Ｖｓｕｂ２としてセンスアンプ帯４２〜４４およ
び周辺回路７０のＧＩＯ線ライトドライバ７１へ出力す
る。

【０２２７】図２９を参照して、基板電圧供給回路９０
Ａは、高電圧供給回路９１Ａと、低電圧供給回路９２Ａ
とを含む。高電圧供給回路９１Ａは、図２５に示す高電
圧供給回路９１にレベル比較回路９４０および電源ノー
ド９４１，９４２を追加したものであり、その他は、高
電圧供給回路９１と同じである。レベル比較回路９４０
は、Ｖｃｃ発生回路２０から電源ノード９４１に供給さ
れた電源電圧Ｖｃｃを、ＶｃｃＡ発生回路３０から電源
ノード９４２に供給された電源電圧ＶｃｃＡと比較し、
その比較結果をスイッチ９１５，９２０へ出力する。ス
イッチ９１５，９２０は、レベル比較回路９４０から入
力された比較結果に基づいて、端子９１３，９１８に供
給される電源電圧Ｖｃｃまたは端子９１４，９１９に供
給される電源電圧ＶｃｃＡを選択して、それぞれ、Ｐチ
ャネルＭＯＳトランジスタ９７，９３の基板へ供給す
る。

【０２２８】低電圧供給回路９２Ａは、図２５に示す低
電圧供給回路９２にレベル比較回路９５０および接地ノ
ード９５１，９５２を追加したものであり、その他は、
低電圧供給回路９２と同じである。レベル比較回路９５
０は、端子８から接地ノード９５１に供給された接地電
圧Ｖｓ１を、端子９から接地ノード９５２に供給された
接地電圧Ｖｓ２と比較し、その比較結果をスイッチ９２
５，９３０へ出力する。スイッチ９２５，９３０は、レ
ベル比較回路９５０から入力された比較結果に基づい
て、端子９２１，９２６に供給される接地電圧Ｖｓ１ま
たは端子９２２，９２７に供給される接地電圧Ｖｓ２を
選択して、それぞれ、ＮチャネルＭＯＳトランジスタ９
８，９４の基板へ供給する。

【０２２９】実施の形態９においても、図２９に示した
順方向リーク電流の防止方法を、図２７に示すセンスア
ンプ８３を構成するＰチャネルＭＯＳトランジスタ８３
３およびＮチャネルＭＯＳトランジスタ８３５と、ＧＩ
Ｏ線ライトドライバ７１１を構成するＰチャネルＭＯＳ
トランジスタ７１２０およびＮチャネルＭＯＳトランジ
スタ７１２１とに適用する。

【０２３０】また、図２９に示す順方向リーク電流の防
止方法を、センスアンプ８３を構成するＰチャネルＭＯ
Ｓトランジスタ８３２およびＮチャネルＭＯＳトランジ
スタ８３４と、ＧＩＯ線ライトドライバ７１１を構成す
るＰチャネルＭＯＳトランジスタ７１２４およびＮチャ
ネルＭＯＳトランジスタ７１２５との間にも適用する。

【０２３１】さらに、図２９に示す順方向リーク電流の
防止方法を、センスアンプ８３を構成するＰチャネルＭ
ＯＳトランジスタ８３２およびＮチャネルＭＯＳトラン
ジスタ８３４と、ＧＩＯ線イコライズ回路７３１を構成
するＰチャネルＭＯＳトランジスタ７３１１〜７３１３
との間にも適用する。

【０２３２】さらに、図２９に示す順方向リーク電流の
防止方法を、センスアンプ８３を構成するＰチャネルＭ
ＯＳトランジスタ８３３およびＮチャネルＭＯＳトラン
ジスタ８３５と、ＧＩＯ線イコライズ回路７３１を構成
するＰチャネルＭＯＳトランジスタ７３１１〜７３１３
との間にも適用する。

【０２３３】半導体記憶装置１００Ｈは、基板電圧供給
回路９０Ａに代えて図３０に示す基板電圧供給回路９０
Ｂを搭載してもよい。

【０２３４】基板電圧供給回路９０Ｂは、ＰチャネルＭ
ＯＳトランジスタ９６２，９６３，９７３，９７４，９
８３，９８４，９９２，９９３，９４７，９４８，９９
５，９９６と、ＮチャネルＭＯＳトランジスタ９５３，
９５５，９６４，９６５，９７１，９７５，９７６，９
８１，９８５，９８６，９９７，９９８と、増幅回路９
４５，９６９，９７９，９９０と、キャパシタ９４６，
９７０，９８０，９９１とを含む。

【０２３５】ＰチャネルＭＯＳトランジスタ９６２およ
びＮチャネルＭＯＳトランジスタ９６４は、電源ノード
９６０と接地ノード９６６との間に直列に接続される。
また、ＰチャネルＭＯＳトランジスタ９６３およびＮチ
ャネルＭＯＳトランジスタ９６５は、電源ノード９６０
と接地ノード９６６との間に直列に接続される。ノード
９６７上の電圧はＰチャネルＭＯＳトランジスタ９６
２，９６３のゲート端子に与えられる。ＮチャネルＭＯ
Ｓトランジスタ９６４は、電源ノード９６０からの電源
電圧ＶｃｃＡをゲート端子に受ける。ＮチャネルＭＯＳ
トランジスタ９６５は、電源ノード９６１からの電源電
圧Ｖｃｃをゲート端子に受ける。

【０２３６】増幅回路９６９は、ノード９６８上の電圧
を受け、その受けた電圧を増幅してキャパシタ９７０へ
出力する。ＮチャネルＭＯＳトランジスタ９５３は、電
源ノード９６０とノード９５４との間にダイオード接続
される。ＮチャネルＭＯＳトランジスタ９７１は、電源
ノード９６０とノード９７２との間に接続され、ノード
９５４上の電圧をゲート端子に受ける。

【０２３７】ＰチャネルＭＯＳトランジスタ９６２，９
６３およびＮチャネルＭＯＳトランジスタ９６４，９６
５は、電源ノード９６０に供給された電源電圧ＶｃｃＡ
を、電源ノード９６１に供給された電源電圧Ｖｃｃと差
動比較し、その比較結果をノード９６８上の電圧として
出力する。電源ノード９６０に供給される電源電圧Ｖｃ
ｃＡが電源ノード９６１に供給される電源電圧Ｖｃｃよ
りも高いとき、ノード９６８上の電圧が相対的に高くな
る。そして、増幅回路９６９を介してキャパシタ９７０
へ供給される電荷が増加するので、それに応じて電源ノ
ード９６０からＮチャネルＭＯＳトランジスタ９５３を
介してノード９５４へ供給される電荷が増加する。その
結果、ノード９５４上の電圧は高くなり、ＮチャネルＭ
ＯＳトランジスタ９７１がオンされ、電源電圧ＶｃｃＡ
が電源ノード９６０からノード９７２に供給される。

【０２３８】電源ノード９６０に供給される電源電圧Ｖ
ｃｃＡが電源ノード９６１に供給される電源電圧Ｖｃｃ
よりも低いとき、ノード９６８上の電圧が相対的に低く
なる。そして、増幅回路９６９を介してキャパシタ９７
０へ供給される電荷が減少するので、それに応じて電源
ノード９６０からＮチャネルＭＯＳトランジスタ９５３
を介してノード９５４へ供給される電荷も減少する。そ
の結果、ノード９５４上の電圧は低くなり、Ｎチャネル
ＭＯＳトランジスタ９７１がオフされ、電源電圧Ｖｃｃ
Ａが電源ノード９６０からノード９７２に供給されな
い。

【０２３９】ＰチャネルＭＯＳトランジスタ９７３およ
びＮチャネルＭＯＳトランジスタ９７５は、電源ノード
９６１と接地ノード９６６との間に直列に接続される。
また、ＰチャネルＭＯＳトランジスタ９７４およびＮチ
ャネルＭＯＳトランジスタ９７６は、電源ノード９６１
と接地ノード９６６との間に直列に接続される。ノード
９７７上の電圧はＰチャネルＭＯＳトランジスタ９７
３，９７４のゲート端子に与えられる。ＮチャネルＭＯ
Ｓトランジスタ９７５は、電源ノード９６１からの電源
電圧Ｖｃｃをゲート端子に受ける。ＮチャネルＭＯＳト
ランジスタ９７６は、電源ノード９６０からの電源電圧
ＶｃｃＡをゲート端子に受ける。

【０２４０】増幅回路９７９は、ノード９７８上の電圧
を受け、その受けた電圧を増幅してキャパシタ９８０へ
出力する。ＮチャネルＭＯＳトランジスタ９５５は、電
源ノード９６１とノード９５６との間にダイオード接続
される。ＮチャネルＭＯＳトランジスタ９８１は、電源
ノード９６１とノード９８２との間に接続され、ノード
９５６上の電圧をゲート端子に受ける。

【０２４１】ＰチャネルＭＯＳトランジスタ９７３，９
７４およびＮチャネルＭＯＳトランジスタ９７５，９７
６は、電源ノード９６１に供給された電源電圧Ｖｃｃ
を、電源ノード９６０に供給された電源電圧ＶｃｃＡと
差動比較し、その比較結果をノード９７８上の電圧とし
て出力する。電源ノード９６１に供給される電源電圧Ｖ
ｃｃが電源ノード９６０に供給される電源電圧ＶｃｃＡ
よりも高いとき、ノード９７８上の電圧が相対的に高く
なる。そして、増幅回路９７９を介してキャパシタ９８
０へ供給される電荷が増加するので、それに応じて電源
ノード９６１からＮチャネルＭＯＳトランジスタ９５５
を介してノード９５６へ供給される電荷が増加する。そ
の結果、ノード９５６上の電圧は高くなり、Ｎチャネル
ＭＯＳトランジスタ９８１がオンされ、電源電圧Ｖｃｃ
が電源ノード９６１からノード９８２に供給される。

【０２４２】電源ノード９６１に供給される電源電圧Ｖ
ｃｃが電源ノード９６０に供給される電源電圧ＶｃｃＡ
よりも低いとき、ノード９７８上の電圧が相対的に低く
なる。そして、増幅回路９７９を介してキャパシタ９８
０へ供給される電荷が減少するので、それに応じて電源
ノード９６１からＮチャネルＭＯＳトランジスタ９５５
を介してノード９５６へ供給される電荷も減少する。そ
の結果、ノード９５６上の電圧は低くなり、Ｎチャネル
ＭＯＳトランジスタ９８１がオフされ、電源電圧Ｖｃｃ
が電源ノード９６１からノード９８２に供給されない。

【０２４３】したがって、電源電圧ＶｃｃＡが電源電圧
Ｖｃｃよりも高いとき電源電圧ＶｃｃＡがノード９７２
から出力され、電源電圧Ｖｃｃが電源電圧ＶｃｃＡより
も高いとき電源電圧Ｖｃｃがノード９８２から出力され
る。

【０２４４】ＰチャネルＭＯＳトランジスタ９８３およ
びＮチャネルＭＯＳトランジスタ９８５は、電源ノード
９６１と接地ノード９８７との間に直列に接続される。
また、ＰチャネルＭＯＳトランジスタ９８４およびＮチ
ャネルＭＯＳトランジスタ９８６は、電源ノード９６１
と接地ノード９８７との間に直列に接続される。ノード
９８８上の電圧はＮチャネルＭＯＳトランジスタ９８
５，９８６のゲート端子に与えられる。ＰチャネルＭＯ
Ｓトランジスタ９８３は、接地ノード９８７からの接地
電圧Ｖｓ２をゲート端子に受ける。ＰチャネルＭＯＳト
ランジスタ９８４は、接地ノード９６６からの接地電圧
Ｖｓ１をゲート端子に受ける。

【０２４５】増幅回路９９０は、ノード９８９上の電圧
を受け、その受けた電圧を増幅してキャパシタ９９１へ
出力する。ＰチャネルＭＯＳトランジスタ９９２は、接
地ノード９８７とノード９５７との間にダイオード接続
される。ＰチャネルＭＯＳトランジスタ９９３は、接地
ノード９８７とノード９９４との間に接続され、ノード
９５７上の電圧をゲート端子に受ける。

【０２４６】ＰチャネルＭＯＳトランジスタ９８３，９
８４およびＮチャネルＭＯＳトランジスタ９８５，９８
６は、接地ノード９８７に供給された接地電圧Ｖｓ２
を、接地ノード９６６に供給された接地電圧Ｖｓ１と差
動比較し、その比較結果をノード９８９上の電圧として
出力する。接地ノード９８７に供給される接地電圧Ｖｓ
２が接地ノード９６６に供給される接地電圧Ｖｓ１より
も低いとき、ノード９８９上の電圧が相対的に低くな
る。そして、増幅回路９９０を介してキャパシタ９９１
へ供給される電荷が減少するので、それに応じてＰチャ
ネルＭＯＳトランジスタ９９２を介して接地ノード９８
７へ流れる電荷が増加する。その結果、ノード９５７上
の電圧は低くなり、ＰチャネルＭＯＳトランジスタ９９
３がオンされ、接地電圧Ｖｓ２が接地ノード９８７から
ノード９９４に供給される。

【０２４７】接地ノード９８７に供給される接地電圧Ｖ
ｓ２が接地ノード９６６に供給される接地電圧Ｖｓ１よ
りも高いとき、ノード９８９上の電圧が相対的に高くな
る。そして、増幅回路９９０を介してキャパシタ９９１
へ供給される電荷が増加するので、それに応じてＰチャ
ネルＭＯＳトランジスタ９９２を介して接地ノード９８
７へ流れる電荷は減少する。その結果、ノード９５７上
の電圧は高くなり、ＰチャネルＭＯＳトランジスタ９９
３がオフされ、接地電圧Ｖｓ２が接地ノード９８７から
ノード９９４に供給されない。

【０２４８】ＰチャネルＭＯＳトランジスタ９９５およ
びＮチャネルＭＯＳトランジスタ９９７は、電源ノード
９６１と接地ノード９８６との間に直列に接続される。
また、ＰチャネルＭＯＳトランジスタ９９６およびＮチ
ャネルＭＯＳトランジスタ９９８は、電源ノード９６１
と接地ノード９６６との間に直列に接続される。ノード
９４３上の電圧はＮチャネルＭＯＳトランジスタ９９
７，９９８のゲート端子に与えられる。ＰチャネルＭＯ
Ｓトランジスタ９９５は、接地ノード９６６からの接地
電圧Ｖｓ１をゲート端子に受ける。ＰチャネルＭＯＳト
ランジスタ９９６は、接地ノード９８７からの接地電圧
Ｖｓ２をゲート端子に受ける。

【０２４９】増幅回路９４５は、ノード９４４上の電圧
を受け、その受けた電圧を増幅してキャパシタ９４６へ
出力する。ＰチャネルＭＯＳトランジスタ９４７は、接
地ノード９６６とノード９５８との間にダイオード接続
される。ＰチャネルＭＯＳトランジスタ９４８は、接地
ノード９６６とノード９４９との間に接続され、ノード
９５８上の電圧をゲート端子に受ける。

【０２５０】ＰチャネルＭＯＳトランジスタ９９５，９
９６およびＮチャネルＭＯＳトランジスタ９９７，９９
８は、接地ノード９６６に供給された接地電圧Ｖｓ１
を、接地ノード９８７に供給された接地電圧Ｖｓ２と差
動比較し、その比較結果をノード９４４上の電圧として
出力する。接地ノード９６６に供給される接地電圧Ｖｓ
１が接地ノード９８７に供給される接地電圧Ｖｓ２より
も低いとき、ノード９４４上の電圧が相対的に低くな
る。そして、増幅回路９４５を介してキャパシタ９４６
へ供給される電荷が減少するので、それに応じてＰチャ
ネルＭＯＳトランジスタ９４７を介して接地ノード９６
６へ流れる電荷が増加する。その結果、ノード９５８上
の電圧は低くなり、ＰチャネルＭＯＳトランジスタ９４
８がオンされ、接地電圧Ｖｓ１が接地ノード９６６から
ノード９４９に供給される。

【０２５１】接地ノード９６６に供給される接地電圧Ｖ
ｓ１が接地ノード９８７に供給される接地電圧Ｖｓ２よ
りも高いとき、ノード９４４上の電圧が相対的に高くな
る。そして、増幅回路９４５を介してキャパシタ９４６
へ供給される電荷が増加するので、それに応じてＰチャ
ネルＭＯＳトランジスタ９４７を介して接地ノード９６
６へ流れる電荷は減少する。その結果、ノード９５８上
の電圧は高くなり、ＰチャネルＭＯＳトランジスタ９４
８がオフされ、接地電圧Ｖｓ１が接地ノード９６６から
ノード９４９に供給されない。

【０２５２】したがって、接地電圧Ｖｓ２が接地電圧Ｖ
ｓ１よりも低いとき接地電圧Ｖｓ２がノード９９４から
出力され、接地電圧Ｖｓ１が接地電圧Ｖｓ２よりも低い
とき接地電圧Ｖｓ１がノード９４９から出力される。

【０２５３】上述したように基板電圧供給回路９０Ｂ
は、電源電圧ＶｃｃＡを電源電圧Ｖｃｃと比較して電圧
レベルの高い電源電圧を自動的に選択して出力し、接地
電圧Ｖｓ１を接地電圧Ｖｓ２と比較して電圧レベルの低
い接地電圧を自動的に選択して出力する。

【０２５４】基板電圧供給回路９０Ｂが出力する電源電
圧および接地電圧は、それぞれ、基板電圧Ｖｓｕｂ１，
Ｖｓｕｂ２として図２７に示すセンスアンプ８３を構成
するＰチャネルＭＯＳトランジスタ８３３およびＮチャ
ネルＭＯＳトランジスタ８３５と、ＧＩＯ線ライトドラ
イバ７１１を構成するＰチャネルＭＯＳトランジスタ７
１２０およびＮチャネルＭＯＳトランジスタ７１２１と
に供給される。

【０２５５】また、基板電圧供給回路９０Ｂが出力する
電源電圧および接地電圧は、それぞれ、基板電圧Ｖｓｕ
ｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構成するＰ
チャネルＭＯＳトランジスタ８３２およびＮチャネルＭ
ＯＳトランジスタ８３４と、ＧＩＯ線ライトドライバ７
１１を構成するＰチャネルＭＯＳトランジスタ７１２４
およびＮチャネルＭＯＳトランジスタ７１２５とに供給
される。

【０２５６】さらに、基板電圧供給回路９０Ｂが出力す
る電源電圧および接地電圧は、それぞれ、基板電圧Ｖｓ
ｕｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構成する
ＰチャネルＭＯＳトランジスタ８３２およびＮチャネル
ＭＯＳトランジスタ８３４と、ＧＩＯ線イコライズ回路
７３１を構成するＰチャネルＭＯＳトランジスタ７３１
１〜７３１３とに供給される。

【０２５７】また、さらに、基板電圧供給回路９０Ｂが
出力する電源電圧および接地電圧は、それぞれ、基板電
圧Ｖｓｕｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構
成するＰチャネルＭＯＳトランジスタ８３３およびＮチ
ャネルＭＯＳトランジスタ８３５と、ＧＩＯ線イコライ
ズ回路７３１を構成するＰチャネルＭＯＳトランジスタ
７３１１〜７３１３とに供給される。

【０２５８】また、実施の形態９による半導体記憶装置
１００Ｈは、基板電圧供給回路９０Ａに代えて図３１に
示す基板電圧供給回路９０Ｃを搭載してもよい。

【０２５９】図３１は、図２９に示す高電圧供給回路９
１Ａを高電圧供給回路１５０に代え、低電圧供給回路９
２Ａを低電圧供給回路１６０に代えたものである。図３
１を参照して、高電圧供給回路１５０は、ＰチャネルＭ
ＯＳトランジスタ１５１，１５２を含む。ＰチャネルＭ
ＯＳトランジスタ１５１は、電源ノード９１１とノード
１５４との間に接続され、電源ノード９１２からの電源
電圧ＶｃｃＡをゲート端子に受ける。ＰチャネルＭＯＳ
トランジスタ１５２は、電源ノード９１２とノード１５
４との間に接続され、電源ノード９１１からの電源電圧
Ｖｃｃをゲート端子に受ける。ＰチャネルＭＯＳトラン
ジスタ１５１，１５２は、電源ノード１５３からの電圧
を基板電圧として受ける。

【０２６０】電源電圧ＶｃｃＡが電源電圧Ｖｃｃよりも
高いときＰチャネルＭＯＳトランジスタ１５１はオフさ
れ、ＰチャネルＭＯＳトランジスタ１５２はオンされる
ため高電圧供給回路１５０は、電源ノード９１２から電
源電圧ＶｃｃＡをノード１５４を介してＰチャネルＭＯ
Ｓトランジスタ９３，９７の基板へ供給する。一方、電
源電圧Ｖｃｃが電源電圧ＶｃｃＡよりも高いときＰチャ
ネルＭＯＳトランジスタ１５２はオフされ、Ｐチャネル
ＭＯＳトランジスタ１５１はオンされるため高電圧供給
回路１５０は、電源ノード９１１から電源電圧Ｖｃｃを
ノード１５４を介してＰチャネルＭＯＳトランジスタ９
３，９７の基板へ供給する。

【０２６１】低電圧供給回路１６０は、ＮチャネルＭＯ
Ｓトランジスタ１６１，１６２を含む。ＮチャネルＭＯ
Ｓトランジスタ１６１は、接地ノード９６６とノード１
６４との間に接続され、接地ノード９８７からの接地電
圧Ｖｓ２をゲート端子に受ける。ＮチャネルＭＯＳトラ
ンジスタ１６２は、接地ノード９８７とノード１６４と
の間に接続され、接地ノード９６６からの接地電圧Ｖｓ
１をゲート端子に受ける。ＮチャネルＭＯＳトランジス
タ１６１，１６２は、接地ノード１６３からの接地電圧
を基板電圧として受ける。

【０２６２】接地電圧Ｖｓ２が接地電圧Ｖｓ１よりも低
いときＮチャネルＭＯＳトランジスタ１６１はオフさ
れ、ＮチャネルＭＯＳトランジスタ１６２はオンされる
ため低電圧供給回路１６０は、接地ノード９８７から接
地電圧Ｖｓ２をノード１６４を介してＮチャネルＭＯＳ
トランジスタ９４，９８の基板へ供給する。一方、接地
電圧Ｖｓ１が接地電圧Ｖｓ２よりも低いときＮチャネル
ＭＯＳトランジスタ１６２はオフされ、ＮチャネルＭＯ
Ｓトランジスタ１６１はオンされるため低電圧供給回路
１６０は、接地ノード９６６から接地電圧Ｖｓ１をノー
ド１６４を介してＮチャネルＭＯＳトランジスタ９４，
９８の基板へ供給する。

【０２６３】上述したように基板電圧供給回路９０Ｃ
は、電源電圧ＶｃｃＡを電源電圧Ｖｃｃと比較して電圧
レベルの高い電源電圧を自動的に選択して出力し、接地
電圧Ｖｓ１を接地電圧Ｖｓ２と比較して電圧レベルの低
い接地電圧を自動的に選択して出力する。

【０２６４】基板電圧供給回路９０Ｃが出力する電源電
圧および接地電圧は、それぞれ、基板電圧Ｖｓｕｂ１，
Ｖｓｕｂ２として図２７に示すセンスアンプ８３を構成
するＰチャネルＭＯＳトランジスタ８３３およびＮチャ
ネルＭＯＳトランジスタ８３５と、ＧＩＯ線ライトドラ
イバ７１１を構成するＰチャネルＭＯＳトランジスタ７
１２０およびＮチャネルＭＯＳトランジスタ７１２１と
に供給される。

【０２６５】また、基板電圧供給回路９０Ｃが出力する
電源電圧および接地電圧は、それぞれ、基板電圧Ｖｓｕ
ｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構成するＰ
チャネルＭＯＳトランジスタ８３２およびＮチャネルＭ
ＯＳトランジスタ８３４と、ＧＩＯ線ライトドライバ７
１１を構成するＰチャネルＭＯＳトランジスタ７１２４
およびＮチャネルＭＯＳトランジスタ７１２５とに供給
される。

【０２６６】さらに、基板電圧供給回路９０Ｃが出力す
る電源電圧および接地電圧は、それぞれ、基板電圧Ｖｓ
ｕｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構成する
ＰチャネルＭＯＳトランジスタ８３２およびＮチャネル
ＭＯＳトランジスタ８３４と、ＧＩＯ線イコライズ回路
７３１を構成するＰチャネルＭＯＳトランジスタ７３１
１〜７３１３とに供給される。

【０２６７】また、さらに、基板電圧供給回路９０Ｃが
出力する電源電圧および接地電圧は、それぞれ、基板電
圧Ｖｓｕｂ１，Ｖｓｕｂ２としてセンスアンプ８３を構
成するＰチャネルＭＯＳトランジスタ８３３およびＮチ
ャネルＭＯＳトランジスタ８３５と、ＧＩＯ線イコライ
ズ回路７３１を構成するＰチャネルＭＯＳトランジスタ
７３１１〜７３１３とに供給される。

【０２６８】なお、上記においては、電圧レベルを比較
する電源電圧または接地電圧は２つとして説明したが、
本発明においては、これに限らず、複数の電源電圧のう
ち電圧レベルが最も高い電源電圧または複数の接地電圧
のうち電圧レベルが最も低い接地電圧を自動的に選択し
て基板電圧として供給するものであればよい。

【０２６９】本発明においては、基板電圧供給回路９０
Ａ，９０Ｂ，９０Ｃを実施の形態２〜実施の形態７によ
る半導体記憶装置１００Ａ〜１００Ｆのいずれに適用し
てもよい。

【０２７０】実施の形態９によれば、半導体記憶装置
は、電圧レベルが異なる複数の電源電圧のうち最も高い
電源電圧を自動的に選択してＰチャネルＭＯＳトランジ
スタの基板へ供給し、電圧レベルが異なる複数の接地電
圧のうち最も低い接地電圧を自動的に選択してＮチャネ
ルＭＯＳトランジスタの基板へ供給するので、ＭＯＳト
ランジスタにおけるＰＮ接合の順方向リーク電流を防止
できる。

【０２７１】なお、実施の形態１による半導体記憶装置
１００においては、図１に示すように電源電圧Ｖｃｃ
は、半導体記憶装置１００の内部で発生させるように説
明したが、実施の形態１による半導体記憶装置は、図３
２に示す半導体記憶装置１００Ｊであってもよい。半導
体記憶装置１００Ｊは、端子２８を介して外部から電源
電圧Ｖｃｃが供給される半導体記憶装置である。図１１
に示す実施の形態２による半導体記憶装置１００Ａ、図
１４に示す実施の形態３による半導体記憶装置１００
Ｂ、図１６に示す実施の形態４による半導体記憶装置１
００Ｃ、図１９に示す実施の形態５による半導体記憶装
置１００Ｄ、図２１に示す実施の形態６による半導体記
憶装置１００Ｅ、図２３に示す実施の形態７による半導
体記憶装置１００Ｆ、図２４に示す実施の形態８による
半導体記憶装置１００Ｇ、および図２８に示す実施の形
態９による半導体記憶装置１００Ｈにおいても、図３２
に示すような電源電圧Ｖｃｃを端子２８を介して外部か
ら供給する半導体記憶装置１００Ｊを適用できる。

【０２７２】また、上記においては、電源電圧ＶｃｃＡ
および電源電圧ＶｃｃＰは、半導体記憶装置の内部で発
生されるとして説明したが、本発明においては、電源電
圧ＶｃｃＡ，ＶｃｃＰは外部から供給されてもよい。

【０２７３】このように、本発明においては、電源電圧
Ｖｃｃ，ＶｃｃＡ，ＶｃｃＰは、半導体記憶装置の内部
で発生されてもよく、外部から供給されてもよい。

【０２７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【図面の簡単な説明】

【図１】 実施の形態１による半導体記憶装置の概略ブ
ロック図である。

【図２】 図１に示すセンスアンプ帯、メモリセルアレ
イ、行デコーダ、列デコーダ、および入出力回路のブロ
ック図である。

【図３】 図２に示す入出力制御回路のブロック図およ
び回路図である。

【図４】 図３に示すＧＩＯ線ライトドライバ、および
ＧＩＯ線イコライズ回路の回路図である。

【図５】 ＧＩＯ線ライトドライバ、ＧＩＯ線イコライ
ズ回路、ビット線ドライバ、ＧＩＯ線ゲート回路、およ
びセンスアンプの回路図である。

【図６】 メモリセルへデータを入出力する動作を説明
するためのタイミングチャートである。

【図７】 読出専用のグローバルデータ線対および書込
専用のグローバルデータ線対を用いた場合の入出力制御
回路のブロック図および回路図である。

【図８】 図７に示すＧＩＯ線ライトドライバ、および
ＧＩＯ線イコライズ回路の回路図である。

【図９】 読出専用のグローバルデータ線対および書込
専用のグローバルデータ線対を用いた場合のＧＩＯ線ラ
イトドライバ、ＧＩＯ線イコライズ回路、ビット線ドラ
イバ、ＧＩＯ線ゲート回路、およびセンスアンプの回路
図である。

【図１０】 読出専用のグローバルデータ線対および書
込専用のグローバルデータ線対を用いた場合におけるメ
モリセルへデータを入出力する動作を説明するためのタ
イミングチャートである。

【図１１】 実施の形態２による半導体記憶装置の概略
ブロック図である。

【図１２】 図１１に示すＶｃｃＰ発生回路の機能を説
明するための図である。

【図１３】 図１２に示すＶｃｃＰ発生回路における入
力信号と出力信号との関係を示す図表である。

【図１４】 実施の形態３による半導体記憶装置の概略
ブロック図である。

【図１５】 図１４に示すＶｃｃＰ発生回路の概略ブロ
ック図である。

【図１６】 実施の形態４による半導体記憶装置の概略
ブロック図である。

【図１７】 図１６に示すＶｃｃＰ発生回路の概略ブロ
ック図である。

【図１８】 図１７に示す参照電圧発生回路の回路図で
ある。

【図１９】 実施の形態５による半導体記憶装置の概略
ブロック図である。

【図２０】 図１９に示すＶｃｃＰ発生回路の機能を説
明するための図である。

【図２１】 実施の形態６による半導体記憶装置の概略
ブロック図である。

【図２２】 図２１に示すＶｃｃＰ発生回路の回路図で
ある。

【図２３】 実施の形態７による半導体記憶装置の概略
ブロック図である。

【図２４】 実施の形態８による半導体記憶装置の概略
ブロック図である。

【図２５】 図２４に示す基板電圧供給回路の回路図お
よび出力ノードを共有する回路の回路図である。

【図２６】 電源ノードに供給される電源電圧および接
地ノードに供給される接地電圧を説明するための図であ
る。

【図２７】 基板電圧供給回路が基板電圧を供給するＧ
ＩＯ線ライトドライバおよびセンスアンプの回路図であ
る。

【図２８】 実施の形態９による半導体記憶装置の概略
ブロック図である。

【図２９】 図２８に示す基板電圧供給回路の回路図お
よび出力ノードを共有する回路の回路図である。

【図３０】 図２８に示す半導体記憶装置に搭載する基
板電圧供給回路の他の回路図である。

【図３１】 図２８に示す半導体記憶装置に搭載する基
板電圧供給回路のさらに他の回路図である。

【図３２】 実施の形態１から実施の形態９による半導
体記憶装置の他の概略ブロック図である。

【図３３】 従来の半導体記憶装置におけるＧＩＯ線ラ
イトドライバ、ＧＩＯ線イコライズ回路、ビット線ドラ
イバ、およびセンスアンプの回路図である。

【図３４】 出力ノードを共有する回路の回路図であ
る。

【符号の説明】

１〜９，２８，１１０〜１１ｎ，１１〜１ｋ，３１〜３
４，１２０〜１２ｎ，９１３，９１４，９１８，９１
９，９２３，９２４，９２８，９２９，７１１１，７１
１２ 端子、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，
１０Ｅ，１０ＦＶｃｃＰ発生回路、２０ Ｖｃｃ発生回
路、２１〜２３，２６ 参照電圧発生回路、２４ セレ
クター、２５，２７ 降圧回路、３０ ＶｃｃＡ発生回
路、３５〜３９ パッド、４０，４１ メモリセルアレ
イ、４２〜４４ センスアンプ帯、５０，６０，７０，
１０３０ 周辺回路、５１ 列デコーダ回路、５２ 行
デコーダ回路、６１ 行／列アドレスバッファ、６２
クロック発生回路、６３コマンドデコーダ回路、７１，
７１１〜７１８，７１１Ａ，１０４０ ＧＩＯ線ライト
ドライバ、７２，７２１〜７２８，１０５０ リードア
ンプ、８０，７０１〜７０８ 入出力回路、８１，８５
ビット線シェアード回路、８２ イコライズ回路、８
３，１０１０ センスアンプ、８４，８６，１０２０
ＧＩＯ線ゲート回路、９０，９０Ａ，９０Ｂ，９０Ｃ
基板電圧供給回路、９１，９１Ａ高電圧供給回路、９
２，９２Ａ 低電圧供給回路、１００，１００Ａ，１０
０Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１０
０Ｇ，１００Ｈ，１０００半導体記憶装置、２６１ 定
電流回路、９３，９４，１５１，１５２，２６２〜２７
７，８３１〜８３３，９４７，９４８，９６２，９６
３，９７３，９７４，９８３，９８４，９９２，９９
３，９９５，９９６，１０１１〜１０１３，１０４８，
１０５１，１０６１〜１０６３，１１００，１１０４，
７１２０，７１２４，７３１１〜７３１３，７４１１
ＰチャネルＭＯＳトランジスタ、９５，９９，１５３，
２７８，８３７，９１１，９１２，９１６，９１７，９
４１，９４２，９６０，９６１，１０１７，１０５３，
１０６５，１０７３，１１０２，１１０６，７１２２，
７３１５ 電源ノード、９６，１０１，１６３，２８
１，８３８，８６５，９２１，９２２，９２６，９２
７，９５１，９５２，９６６，９８７，１０１８，１０
５４，１０７４，１１０３，１１０７，７１２３ 接地
ノード、１０２〜１０４，１５４，１６４，２７９，２
８０，８３９，８４０，８４３，８４４，９４９，９５
４，９５５，９５７，９５８，９６７，９６８，９７
２，９７７，９７８，９８２，９８８，９８９，９９
４，１０３１〜１０３４，１０５５，１０５６，１１０
８，７１２６，７１２７，７３１４ ノード、４０１〜
４０ｎ，４１１〜４１ｎ，４７１〜４７ｎ，６０１，６
０１〜６０ｎ，６１１〜６１ｎ，６７１〜６７ｎ，１０
０１，１００２ メモリセル、４３１〜４３８ 入出力
制御回路、５１１ 列デコーダ、５２１〜５２３ 行デ
コーダ、７４１，７５１，７５２，１０７０ ビット線
ドライバ、９４，９８，１６１，１６２，８１１，８１
２，８３４〜８３６，８４１，８４２，８５１，８５
２，８６１〜８６４，９５５，９６４，９６５，９５
３，９７１，９７５，９７６，９８１，９８５，９８
６，９９７，９９８，１０１４〜１０１６，１０２１，
１０２２，１０４９，１０５２，１０７２，１１０１，
１１０５，７１２１，７１２５，７４１２ Ｎチャネル
ＭＯＳトランジスタ、７３１，１０６０ ＧＩＯ線イコ
ライズ回路、９１５，９２０，９２５，９３０ スイッ
チ、９４０，９５０レベル比較回路、９４５，９６９，
９７９，９９０ 増幅回路、９４６，９７０，９８０，
９９１ キャパシタ、４３１１〜４３１ｎ，４３２１〜
４３２ｎ センスアンプ回路、１０４１，１０４４〜１
０４７，７１１３，７１１６〜７１１９ インバータ、
１０４２，１０４３，７１１４，７１１５ ＮＡＮＤゲ
ート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 新納 充貴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 丸田 昌直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 加藤 宏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石川 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 辻 高晴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA06 BB29 BB40 CC63 CC65 DD13 DD80 FF02 FF05 FF06 FF07 FF08 FF23 PP01 PP02 PP03 PP07 PP10

Claims (19)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、 前記複数のメモリセルに対応して設けられ、メモリセル
   にデータを入出力するための複数のビット線対と、 前記複数のビット線対に対応して設けられ、前記メモリ
   セルにデータを入出力するとき前記ビット線対のいずれ
   か一方に第１の電源電圧を供給する複数のセンスアンプ
   と、 前記複数のビット線対に対応して設けられた複数のグロ
   ーバルデータ線対と、 前記メモリセルにデータを書込むとき前記グローバルデ
   ータ線対のいずれか一方に前記第１の電源電圧よりも低
   い第２の電源電圧を供給し、前記メモリセルからデータ
   を読出すとき前記グローバルデータ線対のいずれか一方
   から前記第２の電源電圧を受ける書込／読出回路と、 前記メモリセルにデータを入出力するとき、前記複数の
   ビット線対のうちデータを入出力するメモリセルに対応
   して設けられたビット線対を活性化するための活性化信
   号と、データを入出力するメモリセル以外のメモリセル
   に対応して設けられたビット線対を不活性化するための
   不活性化信号とを出力する列デコーダ回路と、 前記複数のビット線対および前記複数のグローバルデー
   タ線対に対応して設けられた複数のゲート回路とを備
   え、 前記複数のゲート回路の各々は、前記活性化信号を受け
   ると、対応するビット線対を対応するグローバルデータ
   線対に接続し、前記不活性化信号を受けると、対応する
   ビット線対を対応するグローバルデータ線対から切断
   し、 前記活性化信号を受けたゲート回路を介して前記ビット
   線対から前記グローバルデータ線対の方向へ流れる電流
   は所定値よりも小さい、半導体記憶装置。
2. 【請求項２】 前記活性化信号は、第３の電源電圧から
   成り、 前記複数のゲート回路の各々は、前記第３の電源電圧に
   よって活性化されるＭＯＳトランジスタを含む、請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記複数のゲート回路の各々は、 ソース端子が一方のグローバルデータ線に接続され、ド
   レイン端子が一方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第１のＭＯＳトランジスタ
   と、 ソース端子が他方のグローバルデータ線に接続され、ド
   レイン端子が他方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第２のＭＯＳトランジスタ
   とを含み、 前記第１および第２のＭＯＳトランジスタのしきい値電
   圧をＶＴＨ、前記第２の電源電圧をＶＣＣ、前記第３の
   電源電圧をＶＣＣＰとしたとき、 ＶＣＣＰ≦ＶＣＣ＋ＶＴＨを満たす、請求項２に記載の
   半導体記憶装置。
4. 【請求項４】 前記複数のゲート回路の各々は、 ソース端子が一方のグローバルデータ線に接続され、ド
   レイン端子が一方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第１の導電型の第１のＭＯ
   Ｓトランジスタと、 ソース端子が他方のグローバルデータ線に接続され、ド
   レイン端子が他方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける前記第１の導電型の第２の
   ＭＯＳトランジスタとを含み、 前記書込／読出回路は、第２の導電型の第３のＭＯＳト
   ランジスタを含み、 前記第１および第２のＭＯＳトランジスタのしきい値電
   圧をＶＴＨ、前記第２の電源電圧をＶＣＣ、前記第３の
   電源電圧をＶＣＣＰ、前記第３のＭＯＳトランジスタに
   おけるビルトインポテンシャルをＶＢとしたとき、 ＶＣＣＰ≦ＶＣＣ＋ＶＴＨ＋ＶＢを満たす、請求項２に
   記載の半導体記憶装置。
5. 【請求項５】 前記活性化信号は、前記第２の電源電圧
   の電圧レベルに応じて生成される第３の電源電圧から成
   る、請求項１に記載の半導体記憶装置。
6. 【請求項６】 前記第２の電源電圧の電圧レベルに応じ
   て前記第３の電源電圧の電圧レベルを切換えるための電
   圧レベル切換信号を受け、その受けた電圧レベル切換信
   号に基づいて前記第３の電源電圧の電圧レベルを切換え
   て前記列デコーダ回路へ出力する電源電圧切換回路をさ
   らに備え、 前記列デコーダ回路は、前記電源電圧切換回路により出
   力された前記第３の電源電圧から成る前記活性化信号を
   生成する、請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記複数のゲート回路の各々は、 ソース端子が一方のグローバルデータ線に接続され、ド
   レイン端子が一方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第１のＭＯＳトランジスタ
   と、 ソース端子が他方のグローバルデータ線に接続され、ド
   レイン端子が他方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第２のＭＯＳトランジスタ
   とを含み、 前記第１および第２のＭＯＳトランジスタのしきい値電
   圧をＶＴＨ、前記第２の電源電圧をＶＣＣ、前記第３の
   電源電圧をＶＣＣＰとしたとき、 ＶＣＣＰ≦ＶＣＣ＋ＶＴＨを満たす、請求項６に記載の
   半導体記憶装置。
8. 【請求項８】 前記複数のゲート回路の各々は、 ソース端子が一方のグローバルデータ線に接続され、ド
   レイン端子が一方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける第１の導電型の第１のＭＯ
   Ｓトランジスタと、 ソース端子が他方のグローバルデータ線に接続され、ド
   レイン端子が他方のビット線に接続され、前記第３の電
   源電圧をゲート端子に受ける前記第１の導電型の第２の
   ＭＯＳトランジスタとを含み、 前記書込／読出回路は、第２の導電型の第３のＭＯＳト
   ランジスタを含み、 前記第１および第２のＭＯＳトランジスタのしきい値電
   圧をＶＴＨ、前記第２の電源電圧をＶＣＣ、前記第３の
   電源電圧をＶＣＣＰ、前記第３のＭＯＳトランジスタに
   おけるビルトインポテンシャルをＶＢとしたとき、 ＶＣＣＰ≦ＶＣＣ＋ＶＴＨ＋ＶＢを満たす、請求項６に
   記載の半導体記憶装置。
9. 【請求項９】 前記電源電圧切換回路は、モード切換信
   号に基づいて前記第３の電源電圧の電圧レベルを切換え
   る、請求項６に記載の半導体記憶装置。
10. 【請求項１０】 前記電源電圧切換回路は、ワイヤボン
    ディングの切換え、もしくはマスク切換えによって前記
    第３の電源電圧の電圧レベルを切換える、請求項６に記
    載の半導体記憶装置。
11. 【請求項１１】 前記電源電圧切換回路は、モードを切
    換えるデコード回路から前記電圧レベル切換信号を受け
    る、請求項６に記載の半導体記憶装置。
12. 【請求項１２】 前記第２の電源電圧の電圧レベルに応
    じて電圧レベルが変化する参照電圧を参照して前記第３
    の電源電圧の電圧レベルを切換える電源電圧切換回路を
    さらに備える、請求項５に記載の半導体記憶装置。
13. 【請求項１３】 前記電源電圧切換回路は、 複数の参照電圧を発生する参照電圧発生回路と、 前記複数の参照電圧から前記第２の電源電圧の電圧レベ
    ルに応じた参照電圧を選択する選択回路と、 外部電源電圧を前記選択された参照電圧まで降圧して前
    記第３の電源電圧を生成する降圧回路とを含む、請求項
    １２に記載の半導体記憶装置。
14. 【請求項１４】 前記電源電圧切換回路は、 外部電源電圧の分圧比を前記第２の電源電圧の電圧レベ
    ルに応じて変化させることにより電圧レベルの異なる参
    照電圧を発生する参照電圧発生回路と、 外部電源電圧を前記参照電圧発生回路から受けた参照電
    圧まで降圧して前記第３の電源電圧を生成する降圧回路
    とを含む、請求項１２に記載の半導体記憶装置。
15. 【請求項１５】 電圧レベルが異なる複数の電源電圧を
    供給するための複数の電源端子と、 電圧レベルが異なる複数の接地電圧を供給するための複
    数の接地端子と、 出力ノードを共有し、かつ、メモリセルにデータを入出
    力するための複数の回路とを備え、 前記複数の回路の各々は、相互に駆動電圧が異なり、か
    つ、電源ノードと前記出力ノードとの間に設けられた第
    １の導電型のＭＯＳトランジスタと、前記出力ノードと
    接地ノードとの間に設けられた第２の導電型のＭＯＳト
    ランジスタとを含み、 前記第１の導電型のＭＯＳトランジスタは、前記複数の
    電源電圧のうち電圧レベルが最も高い電源電圧を基板電
    圧として前記電源端子から受け、 前記第２の導電型のＭＯＳトランジスタは、前記複数の
    接地電圧のうち電圧レベルが最も低い接地電圧を基板電
    圧として前記接地端子から受ける、半導体記憶装置。
16. 【請求項１６】 前記最も高い電源電圧は、前記複数の
    回路のうち前記駆動電圧が最も高い回路の電源ノードに
    供給された電圧に一致し、 前記最も低い接地電圧は、前記複数の回路のうち前記駆
    動電圧が最も高い回路の接地ノードに供給された電圧に
    一致する、請求項１５に記載の半導体記憶装置。
17. 【請求項１７】 前記複数の電源電圧のうち電圧レベル
    が最も高い電源電圧を選択し、その選択した電源電圧を
    前記第１の導電型のＭＯＳトランジスタに与える第１の
    スイッチと、 前記複数の接地電圧のうち電圧レベルが最も低い接地電
    圧を選択し、その選択した接地電圧を前記第２の導電型
    のＭＯＳトランジスタに与える第２のスイッチとをさら
    に備える、請求項１６に記載の半導体記憶装置。
18. 【請求項１８】 前記複数の電源電圧の電圧レベルを比
    較し、その比較結果を出力する第１の比較回路と、 前記複数の接地電圧の電圧レベルを比較し、その比較結
    果を出力する第２の比較回路と、 前記第１の比較回路からの比較結果に基づいて電圧レベ
    ルが最も高い電源電圧を選択し、その選択した電源電圧
    を前記第１の導電型のＭＯＳトランジスタに与える第１
    のスイッチと、 前記第２の比較回路からの比較結果に基づいて電圧レベ
    ルが最も低い接地電圧を選択し、その選択した接地電圧
    を前記第２の導電型のＭＯＳトランジスタに与える第２
    のスイッチとをさらに備える、請求項１６に記載の半導
    体記憶装置。
19. 【請求項１９】 前記複数の電源電圧の電圧レベルに基
    づいて電圧レベルが最も高い電源電圧を選択し、その選
    択した電源電圧を前記第１の導電型のＭＯＳトランジス
    タに与える電源電圧供給回路と、 前記複数の接地電圧の電圧レベルに基づいて電圧レベル
    が最も低い接地電圧を選択し、その選択した接地電圧を
    前記第２の導電型のＭＯＳトランジスタに与える接地電
    圧供給回路とをさらに備える、請求項１５に記載の半導
    体記憶装置。