JP2000187985A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成でセンスアンプからの読み出し出
力動作の高速化を実現した半導体記憶装置を提供する。 【解決手段】 ダイナミック型ＲＡＭに設けられるセン
スアンプと相補ビット線との間にスイッチＭＯＳＦＥＴ
を設け、ワード線の選択動作によって選択された複数の
ダイナミック型メモリセルから複数対の相補ビット線に
それぞれの記憶情報に従って信号電圧が読み出された後
に、上記スイッチＭＯＳＦＥＴのスイッチ制御信号を選
択レベルから上記相補ビット線に読み出された信号電圧
ではオフ状態に、センスアンプの増幅動作によるセンス
ノードが一方のレベルにされた電位ではオン状態になる
中間電位に変化させ、上記スイッチ制御信号の変化に対
応して上記センスアンプに動作電圧を与えて増幅動作を
開始させ、上記増幅動作により形成された増幅信号をカ
ラム選択信号によりカラム選択回路を介して上記入出力
線に伝え、上記カラム選択回路の選択動作に対応して上
記スイッチ制御信号を選択レベルに戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてセンスアンプとビット線との間にスイ
ッチＭＯＳＦＥＴが設けられたダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）に利用して有効な技術
に関するものである。

【０００２】

【従来の技術】シェアード選択ＭＯＳＦＥＴの選択側も
一時的にオフ状態にしてセンスアンプの負荷を軽くして
センスアンプの高速化を図るようにしたダイナミック型
ＲＡＭの例として、特開昭６４−７３５９６号公報、特
開平５−６２４６３号公報、特開平８−１０６７８１号
公報がある。また、センスアンプの入出力ノードと相補
ビット線との間にスイッチＭＯＳＦＥＴを設け、センス
アンプの増幅開始時にそれを一旦非選択レベルにして、
センスアンプと相補ビット線とを切り離して増幅動作を
開始し、カラム選択を行った後に上記スイッチＭＯＳＦ
ＥＴのゲート電圧を中間電位にしてＩＯ線へのセンスア
ンプ増幅信号の一方の増幅信号の出力動作とそれと他方
の増幅信号のビット線へのリストア動作とを並行して行
い、その後に上記スイッチＭＯＳＦＥＴのゲート電圧を
選択レベルに戻して上記一方の増幅信号をビット線を介
してメモリセルにリストアするというように、いわば３
値レベルでのスイッチＭＯＳＦＥＴの制御を行うように
したダイナミック型ＲＡＭの例として、特開平４−１６
７２９３号公報がある。

【０００３】

【発明が解決しようとする課題】上記特開昭６４−７３
５９６号公報、特開平５−６２４６３号公報、特開平８
−１０６７８１号公報に記載のダイナミック型ＲＡＭの
ように、センスアンプの増幅開始前にシェアード選択Ｍ
ＯＳＦＥＴをオフ状態にして相補ビット線とセンスアン
プのセンスノードとを切り離してしまうものでは、その
センスノードがフル振幅レベルであってもそれを再びオ
ン状態に戻すときビット線の比較的大きな寄生容量に保
持されているメモリセルからの読み出し電位とのチャー
ジシェアによりプリチャージ電位側に変化して一時的に
信号振幅が小さくなってしまう。あるいは、カラム選択
動作によってデータ出力線と接続した場合でも、同様に
データ出力線の寄生容量に保持されているプリチャージ
電圧とのチャージシェアにより一時的に信号振幅が小さ
くされてしまう。この結果、カラム選択動作において、
センスノードの信号をデータ入出力線に伝えるために比
較的長い時間を費やす必要があり、高速化を妨げる原因
になるものである。

【０００４】上記特開平４−１６７２９３号公報におい
ては、カラム選択を行った後に中間電位にしてＩ／Ｏ線
へのセンスアンプによるロウレベルの出力動作と並行し
て、ハイレベル側のビット線へのデータのリストア（再
書き込み）を行うようにするものである。しかしなが
ら、周知のようにメモリセルは２値情報を記憶するもの
であり、上記のようにハイレベル側のデータのリストア
のみをことさら早くしても、ロウレベル側のデータリス
トアが上記スイッチＭＯＳＦＥＴをオン状態に戻してか
ら行われるものであることを考慮すると、メモリアクセ
ス全体でみたときの効果の程が疑わしい。また、１つの
スイッチＭＯＳＦＥＴのゲートに供給されるゲート電圧
をセンス動作開始直前からビット線のリストア動作に至
る短い時間内に選択レベル−非選択レベル−中間レベル
及び選択レベルのような３値レベルに変化させ、しかも
上記非選択レベルから中間レベルへの移行はセンス出力
が十分大きくなってから行わなければ上記スイッチＭＯ
ＳＦＥＴを設けた意味がないこと及び素子のプロセスバ
ラツキも考慮すると、それを実効あるものにするには上
記３値レベルのタイミング制御が複雑になるという問題
も含んでいる。

【０００５】この発明の目的は、簡単な構成でセンスア
ンプの安定的な増幅動作と高速化とを実現した半導体記
憶装置を提供することにある。この発明の前記ならびに
そのほかの目的と新規な特徴は、本明細書の記述および
添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭに設
けられるセンスアンプと相補ビット線との間にスイッチ
ＭＯＳＦＥＴを設け、ワード線の選択動作によって選択
された複数のダイナミック型メモリセルから複数対の相
補ビット線にそれぞれの記憶情報に従って信号電圧が読
み出された後に、上記スイッチＭＯＳＦＥＴのスイッチ
制御信号を選択レベルから上記相補ビット線に読み出さ
れた信号電圧ではオフ状態又は比較的大きなオン抵抗値
を持つように、センスアンプの増幅動作によるセンスノ
ードが一方のレベルにされた電位では比較的小さなオン
抵抗値をもってオン状態になり、他方のレベルにされた
電位ではオフ状態となるような中間電位に変化させ、上
記スイッチ制御信号の変化に対応して上記センスアンプ
に動作電圧を与えて増幅動作を開始させ、上記増幅動作
により形成された増幅信号をカラム選択信号によりカラ
ム選択回路を介して上記入出力線に伝え、上記カラム選
択回路の選択動作に対応して上記スイッチ制御信号を選
択レベルに戻す。

【０００７】上記構成では、センスアンプの増幅動作に
おいてセンスノードの一方がビット線に接続された状態
となってビット線での寄生容量により大きな信号電荷を
形成することができるために、カラム選択動作時にデー
タ入出力線に大きな読み出し信号を出力させることがで
きるのでセンス出力動作の高速化が可能になる。

【０００８】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００９】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して中央部分１４にアドレス入力回
路、データ入出力回路及びボンディングパッド列からな
る入出力インターフェイス回路及び降圧回路を含む電源
回路等が設けられる。これら中央部分１４の両側のメモ
リアレイに接する部分には、カラムデコーダ領域１３が
配置される。

【００１０】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイは、それぞれが１つのメモリバンク
を構成するようにされる。上記各メモリアレイにおい
て、長手方向に対して上下中央部にメインロウデコーダ
領域１１が設けられる。このメインロウデコーダの上下
には、メインワードドライバ領域１２が形成されて、上
記上下に分けられたメモリアレイのメインワード線をそ
れぞれが駆動するようにされる。

【００１１】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１２】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。また、上記メインワ
ードドライバ１２にサブワード選択用のドライバも設け
られ、後述するように上記メインワード線と平行に延長
されてサブワード選択線信号を形成する。

【００１３】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、図示
しないがサブワード線が２５６本と、それと直交する相
補ビット線（又はデータ線）が２５６対とされる。ある
いは、サブワード線が５１２本と、それと直交する相補
ビット線が５１２対とされる。同図のように上記１つの
メモリアレイにおいて、上記メモリセルアレイ（サブア
レイ）１５をビット線方向に１６個を設けた場合、２５
６構成では全体としての上記サブワード線は約４Ｋ分設
けられ、５１２構成では８Ｋ分設けられ、ワード線方向
に８個設けられるから、相補ビット線は２５６構成では
全体として約４Ｋ分設けられ、５１２構成では８Ｋ分設
けられる。このようなメモリアレイが全体で８個設けら
れるから、全体では８×２Ｋ×４Ｋ＝６４Ｍ又は８×４
Ｋ×８Ｋ＝２５６Ｍビットのような記憶容量を持つよう
にされる。

【００１４】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビット又は８Ｋビットの記憶
容量を持つ。しかしながら、１つの相補ビット線に対し
て４Ｋ又は８Ｋものメモリセルを接続すると、相補ビッ
ト線の寄生容量が増大し、微細な情報記憶用キャパシタ
との容量比により読み出される信号レベルが得られなく
なってしまうために、相補ビット線方向に対しても１６
分割される。つまり、太い黒線で示されたセンスアンプ
１６により相補ビット線が１６分割される。特に制限さ
れないが、センスアンプ１６は、シェアードセンス方式
により構成され、メモリアレイの両端に配置されるセン
スアンプ１６を除いて、センスアンプ１６を中心にして
左右に相補ビット線が設けられ、左右いずれかの相補ビ
ット線に選択的に接続される。

【００１６】上記サブアレイの構成は、ビット線に読み
出される信号量を確保するために、それに接続されるメ
モリセルの数を２５６個（冗長セルを除く）のようにし
て、ビット線の分割数をワード線（サブワード線）の分
割数より多くするものであってもよい。この場合には、
約２５６Ｍビットの記憶容量を持つダイナミック型ＲＡ
Ｍにおいて、４分割されてなる１つのメモリアレイのそ
れぞれが８Ｋ×８Ｋ＝６４Ｍビットの記憶容量を構成す
るために、ビット線は３２分割となり、ワード線は１６
分割となり、これに対応してサブアレイが設けられる。

【００１７】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。図３においては、サ
ブアレイＳＢＡＲＹが形成される領域には斜線を付すこ
とによって、その周辺に設けられサブワードドライバ領
域、センスアンプ領域及びクロスエリアとを区別するも
のである。

【００１８】サブアレイＳＢＡＲＹは、前記のように２
５６×２５６構成の例において、次のような４種類に分
けられる。つまり、ワード線の延長方向を水平方向とす
ると、右下に配置される第１のサブアレイＳＢＡＲＹ
は、サブワード線ＳＷＬが２５６本配置され、相補ビッ
ト線対は２５６対から構成される。それ故、上記２５６
本のサブワード線ＳＷＬに対応した２５６個のサブワー
ドドライバＳＷＤは、かかるサブアレイの左右に１２８
個ずつに分割して配置される。上記２５６対の相補ビッ
ト線ＢＬに対応して設けられる２５６個のセンスアンプ
ＳＡは、前記のようなシェアードセンスアンプ方式に加
えて、さらに交互配置とし、かかるサブアレイの上下に
おいて１２８個ずつに分割して配置される。

【００１９】右上配置される第２のサブアレイＳＢＡＲ
Ｙは、特に制限されないが、正規のサブワード線ＳＷＬ
が２５６本に加えて８本の予備（冗長）ワード線が設け
られ、相補ビット線対は２５６対から構成される。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。セン
スアンプは、上記同様に１２８個ずつが上下に配置され
る。すなわち、上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される２５６対のうちの１２８対の相
補ビット線は、それに挟まれたセンスアンプＳＡに対し
てシェアードスイッチＭＯＳＦＥＴを介して共通に接続
される。

【００２０】左下配置される第３のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様にサブワー
ド線ＳＷＬが２５６本により構成される。上記同様に１
２８個のサブワードドライバが分割して配置される。上
記下側左右に配置されたサブアレイＳＢＡＲＹの２５６
本のうちの１２８本のサブワード線ＳＷＬは、それに挟
まれた領域に形成された１２８個のサブワードドライバ
ＳＷＤに対して共通に接続される。上記のように左下配
置されるサブアレイＳＢＡＲＹは、２５６対からなる正
規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビ
ット線４ＲＥＤが設けられる。それ故、上記２６０対か
らなる相補ビット線ＢＬに対応した２６０個のセンスア
ンプＳＡは、かかるサブアレイの上下に１３０個ずつに
分割して配置される。

【００２１】左上配置される第４のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサ
ブワード線ＳＷＬが２５６本に予備サブワード線が８本
設けられ、下隣接のサブアレイと同様に正規の相補ビッ
ト線対の２５６対に加えて、予備のビット線が４対設け
られるので、サブワードドライバは、左右に１３２個ず
つ分割して配置され、センスアンプＳＡは上下に１３０
ずつが分割して配置される。

【００２２】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。

【００２３】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２４】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが、上下２つのサブアレ
イに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを共通に割り当て、しかも、それをサブアレイ上を
メインワード線と平行に互いに混在させるように配置さ
せることにより、格別な配線専用領域を設けることなく
形成することができる。

【００２５】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線Ｓ
ＷＬの８本分に１本の割り合いでメインワード線ＭＷＬ
が形成されるものであるために、メインワード線ＭＷＬ
の配線ピッチは緩やかになっている。したがって、メイ
ンワード線ＭＷＬと同じ配線層を利用して、上記サブワ
ード選択線をメインワード線の間に形成することは配線
ピッチの緩やかさを少し犠牲にするだけで比較的容易に
できるものである。

【００２６】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２７】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２８】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２９】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００３０】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図３の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００３１】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１５（及びオーバードラ
イブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１６）及びセンスアンプに対して回
路の接地電位ＶＳＳを供給するためのＮチャンネル型の
パワーＭＯＳＦＥＴＱ１４が設けられる。

【００３２】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ビット線のプリチャージ及びイコ
ライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回
路と、特に制限されないが、センスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴが設けられる。このＮチャンネル型の
パワーＭＯＳＦＥＴは、センスアンプ列の両側からセン
スアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅
ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供
給するものである。つまり、センスアンプエリアに設け
られる１２８個又は１３０個のセンスアンプに対して
は、上記Ａ側のクロスエリアに設けられたＮチャンネル
型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに
設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方
により接地電位が供給される。

【００３３】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３４】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。この場合、この実施
例では、選択されたサブワード線に対応した相補ビット
線のシェアードスイッチＭＯＳＦＥＴは、センスアンプ
の増幅動作に対応して中間電位に低下され、メモリセル
からの読み出し信号を増幅し、それをカラム選択回路を
介して入出力線に伝えた後に再び選択レベルに戻され
る。

【００３５】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３６】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬＴ，ＢＬＢのうちの一方のビット線ＢＬ
Ｔとの間に設けられた１つが代表として例示的に示され
ている。ダイナミック型メモリセルは、アドレス選択Ｍ
ＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。
ここで、ビット線ＢＬＴのＴはハイレベルが論理１に対
応したトルー側を表し、ビット線ＢＬＢのＢはロウレベ
ルが論理１に対応したバー側を表す。

【００３７】上記アドレス選択ＭＯＳＦＥＴＱｍのゲー
トは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥ
ＴＱｍのドレインがビット線ＢＬに接続され、ソースに
記憶キャパシタＣｓが接続される。記憶キャパシタＣｓ
の他方の電極は共通化されてプレート電圧ＶＰＬＴが与
えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）
には負のバックバイアス電圧ＶＢＢが印加される。上記
サブワード線ＳＷＬの選択レベルは、上記ビット線のハ
イレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍの
しきい値電圧分だけ高くされた高電圧ＶＰＰとされる。

【００３８】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬＴとＢＬＢは、同図に示すように平
行に配置され、ビット線の容量バランス等をとるために
必要に応じて適宜に交差させられる。かかる相補ビット
線ＢＬＴとＢＬＢは、シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２によりセンスアンプの単位回路の入出力ノー
ドと接続される。

【００３９】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。上記Ｐチャンネ
ル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続され
た共通ソース線ＣＳＰには、上記クロスエリア１８に設
けられた上記内部電圧ＶＤＬを供給するＮチャンネル型
のパワーＭＯＳＦＥＴＱ１５が設けられる。

【００４０】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ活性
化信号ＳＡＮとＳＡＰ１とは同相の信号とされ、ＳＡＮ
の選択レベルは上記ＶＤＬのような比較的低い電位にさ
れるのに対して、ＳＡＰ１はＭＯＳＦＥＴＱ１５のソー
スからＶＤＬのような動作電圧を出力させるために電源
電圧ＶＤＤ（又は必要に応じてワード線の選択レベルに
対応し昇圧電圧ＶＰＰ）が用いられる。

【００４１】上記センスアンプの単位回路の入出力ノー
ドであるセンスノードには、相補ビット線を短絡させる
イコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハー
フプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳ
ＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けら
れる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、
共通にプリチャージ信号ＰＣＢが供給される。このプリ
チャージ信号ＰＣＢを形成するドライバ回路は、図示し
ないが、上記クロスエリアにインバータ回路を設けて、
その立ち下がりを高速にする。つまり、メモリアクセス
の開始時にワード線選択タイミングに先行して、各クロ
スエリアに分散して設けられたインバータ回路を通して
上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ
１１を高速に切り替えるようにするものである。

【００４２】上記クロスエリア１８には、図３に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮを非動作時にハーフプリチャージ
電圧（ＶＤＬ／２）に設定するハーフプリチャージ回
路、ローカル入出力線ＬＩＯＴ，ＬＩＯＢのハーフプリ
チャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの
分散ドライバ回路等も設けられる。

【００４３】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬＢ，ＢＬＢに接続さ
れる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム
スイッチ回路を構成するものであり、上記選択信号ＹＳ
が選択レベル（ハイレベル）にされるとオン状態とな
り、上記センスアンプの単位回路の入出力ノードである
センスノードとローカル入出力線ＬＩＯ１ＴとＬＩＯ１
Ｂ、ＬＩＯ２Ｔ，ＬＩＯ２Ｂ等とを接続させる。例え
ば、上側のサブアレイのサブワード線ＳＷＬが選択され
たときには、センスアンプの上側のシェアードスイッチ
ＭＯＳＦＥＴＱ１とＱ２はオン状態のままにし、下側シ
ェアードスイッチＭＯＳＦＥＴＱ３とＱ４とをオフ状態
にさせる。

【００４４】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬＴ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１Ｔ，
ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１
Ｔ，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチ
ャンネル型ＭＯＳＦＥＴＱ１９，Ｑ２０からなるスイッ
チ回路ＩＯＳＷを介してメインアンプ６１の入力端子が
接続されるメイン入出力線ＭＩＯＴ，ＭＩＯＢに接続さ
れる。同図では、省略されているが、ＭＯＳＦＥＴＱ１
９，Ｑ２０と並列にＰチャンネル型ＭＯＳＦＥＴを設け
た、いわゆるアナログゲートとすることによりいっそう
の高速化を図ることができる。また、ＭＯＳＦＥＴＱ１
９，Ｑ２０のゲート電圧も降圧電圧ＶＰＥＲＩに代えて
電源電圧ＶＤＤを用いればオン抵抗を下げ高速化するこ
とができる。また、同図では、省略されているが、上記
メイン入出力線ＭＩＯＴ，ＭＩＯＢには、書き込みアン
プの出力端子も接続される。

【００４５】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１Ｔ，Ｌ
ＩＯ１ＢとＬＩＯ２Ｔ，ＬＩＯ２Ｂと接続させる。それ
故、１つのメインワード線の選択動作により選択された
サブアレイにおいて、その両側に設けられる一対のセン
スアンプに対応して設けられる上記二対のカラムスイッ
チ回路により合計四対の相補ビット線が選択されること
になるので、１本のＹＳ選択により４ビットの同時読み
出し／書き込みができる。

【００４６】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記カラム選択
信号ＹＳを形成する。

【００４７】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout （又はＤＱ）から出力される。外部端子
Ｄin（又はＤＱ）から入力される書き込み信号は、入力
バッファ６３を通して取り込まれ、同図においてメイン
アンプ６１に含まれる後述するようなライトアンプを通
して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信
号を供給する。上記出力バッファの入力部には、次に説
明するようなレベルシフト回路と、かかるレベルシフト
された出力すべき信号をタイミング信号に同期させて出
力させるための論理部が設けられる。

【００４８】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、２．５Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩとセンスアンプの動作
電圧ＶＤＬとは共に１．８Ｖとされる。この場合、周辺
回路の動作による電源ノイズがセンスアンプの増幅動作
に影響を与えないように、同じ電圧であるにもかかわら
ずそれぞれが独立した電源回路（降圧回路）により形成
される。ワード線（サブワード線、メインワード線）の
選択信号と非選択信号に用いられる昇圧電圧ＶＰＰ３．
５Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲ
は、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電
圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢ
Ｂは−１．０Ｖにされる。

【００４９】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の回路図が示されて
いる。同図の回路は、図３に示した回路と基本的に同じ
である。センスアンプの単位回路を構成するＣＭＯＳラ
ッチ回路は、ラッチ形態にされたＮチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６及びＰチャンネル型ＭＯＳＦＥＴＱ７
とＱ８から構成される。これらのラッチ形態のＮチャン
ネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル型ＭＯ
ＳＦＥＴＱ７とＱ８のソースは、前記同じサブアレイに
対応して設けられる図示しない他の同様なセンスアンプ
を構成するＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネ
ル型ＭＯＳＦＥＴのソースとをそれぞれ共通接続される
共通ソース線ＣＳＮとＣＳＰに接続される。

【００５０】上記共通ソース線ＣＳＮには、タイミング
信号ＳＡＮを受けるＮチャンネル型ＭＯＳＦＥＴＱ１４
を介して動作電圧ＶＳＳＡが供給され、上記共通ソース
線ＣＳＰには、タイミング信号ＳＡＰ１を受けるＮチャ
ンネル型ＭＯＳＦＥＴＱ１５を介して動作電圧ＶＤＬが
供給される。この実施例では、上記センスアンプの一方
の動作電圧とされる接地電位ＶＳＳＡは、前記周辺回路
等からのノイズの影響を受けないようにするために、そ
の接地電位ＶＳＳとは分離された接地線により外部端子
から供給される接地電位が与えられる。つまり、センス
アンプに与えられる接地電位ＶＳＳＡは、上記周辺回路
や入出力回路とは別に設けられた配線により外部端子か
ら直接的に回路の接地電位が与えられる。

【００５１】上記ラッチ回路の一対の入出力ノード（セ
ンスノード）ＳＡＴとＳＡＢには、それらを短絡するイ
コライズＭＯＳＦＥＴＱ１２と、ハーフプリチャージ電
圧ＶＢＬＲを上記センスノードＳＡＴとＳＡＢに伝える
プリチャージＭＯＳＦＥＴＱ１０とＱ１１とからなるプ
リチャージ回路が設けられる。また、上記センスノード
ＳＡＴとＳＡＢは、ゲートにカラム選択信号ＹＳが供給
されるカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介
してローカル入出力線ＬＩＯＴとＬＩＯＢに接続され
る。そして、上記センスアンプ部を挟んで左側に設けら
れる相補ビット線ＢＬＬＴ，ＢＬＬＢとの間には、シェ
アードスイッチＭＯＳＦＥＴＱ１とＱ２が設けられ、右
側に設けられる相補ビット線ＢＬＲＴとＢＬＲＢとの間
には、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４が設
けられる。

【００５２】上記シェアードスイッチＭＯＳＦＥＴＱ１
とＱ２のゲートには、制御信号ＳＨＬが供給され、上記
シェアードスイッチＭＯＳＦＥＴＱ３とＱ４のゲートに
は、制御信号ＳＨＲが供給される。上記センスアンプ部
の左側の相補ビット線ＢＬＬＴとＢＬＬＢとそれと直交
するように配置されたサブワード線ＳＷＬ１，ＳＷＬ２
等とのそれぞれの交点に前記のようなアドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミッ
ク型メモリセルが設けられる。同様に、上記センスアン
プ部の右側の相補ビット線ＢＬＲＴとＢＬＲＢとそれと
直交するように配置されたサブワード線ＳＷＬ３，ＳＷ
Ｌ４等とのそれぞれの交点に前記のようなアドレス選択
ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナ
ミック型メモリセルが設けられる。

【００５３】図５には、図３の実施例に示されたメイン
アンプの一実施例の回路図が示されている。メインアン
プは、前記センスアンプと同様にラッチ形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ２１とＱ２２及びＰチャン
ネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるＣＭＯＳラ
ッチ回路と、上記Ｎチャンネル型ＭＯＳＦＥＴＱ２１と
Ｑ２２の共通接続されたソースと回路の接地電位との間
に設けられたＮチャンネル型ＭＯＳＦＥＴＱ２３から構
成される。上記ＣＭＯＳラッチ回路の入出力ノードは、
前記のようなメイン入出力線ＭＩＯＴ，ＭＩＯＢに接続
される。上記ラッチ形態のＰチャンネル型ＭＯＳＦＥＴ
Ｑ２４とＱ２５の共通接続されたソースには、動作電圧
ＶＰＥＲＩが供給される。この電圧ＶＰＥＲＩは前記セ
ンスアンプの動作電圧ＶＤＬと同じ電圧にされている。

【００５４】特に制限されないが、上記メイン入出力線
ＭＩＯＴとＭＩＯＢは、ローカル入出力線ＬＩＯＴとＬ
ＩＯＢに設けられる図示しないプリチャージ回路によっ
て、かかるローカル入出力線ＬＩＯＴとＬＩＯＢととも
にＶＰＥＲＩ（ＶＤＬ）にプリチャージされる。それ
故、上記センスアンプの増幅動作によってローカル入出
力線ＬＩＯＴ，ＬＩＯＢ及びメイン入出力線ＭＩＯＴと
ＭＩＯＢに読み出された出力信号は、メイン入出力線Ｍ
ＩＯＴとＭＩＯＢの一方がプリチャージ電位（ＶＰＥＲ
Ｉ＝ＶＤＬ）からロウレベル側に低下された電圧とな
り、タイミング信号ＭＡＥによりＭＯＳＦＥＴＱ２３が
オン状態となって、上記の電位差を上記のラッチ形態の
Ｎチャンネル型ＭＯＳＦＥＴＱ２１とＱ２２により増幅
するものである。

【００５５】図６には、この発明に係るダイナミック型
ＲＡＭの出力バッファの一実施例の回路図が示されてい
る。同図においては、ダイナミック型ＲＡＭの全体的な
動作を示す回路ブロックも合わせて示されている。すな
わち、デコーダでは降圧電圧ＶＰＥＲＩで動作させら
れ、それに対応した信号振幅のデコード信号が形成され
る。メインワードドライバは昇圧電圧ＶＰＰで動作させ
られる。メモリアレイは前記のようにセンスアンプの動
作電圧ＶＤＬに対応した信号振幅の読み出し信号が出力
される。メインアンプは、上記降圧電圧ＶＰＥＲＩで動
作させられ、それに対応した読み出し信号ＭＯＢを形成
する。ここで、ＭＯＢのＢは前記のように論理“１”が
ロウレベル、論理“０”がハイレベルであることを意味
し、これに対する逆相の信号はＭＯＴと表すものであ
る。

【００５６】出力バッファでは、上記メインアンプの出
力信号ＭＯＢが、レベルシフト回路ＬＳにより上記降圧
電圧ＶＰＥＲＩに対応した信号レベルを外部電源電圧Ｖ
ＤＤに対応した電圧レベルに変換（増幅）する。この増
幅された信号ＭＯＴＨは、ナンドゲート回路Ｇ１の一方
の入力に供給される。また、上記信号ＭＯＴＨは、イン
バータ回路Ｎ１により反転されてナンドゲート回路Ｇ２
の一方の入力に供給される。これらのナンドゲート回路
Ｇ１とＧ２の他方の入力には、上記電源電圧ＶＤＤに対
応した信号レベルのデータ出力タイミング信号ＤＯＣが
供給される。出力ＭＯＳＦＥＴＱＰとＱＮは、大きな負
荷駆動能力を得るために比較的大きなサイズに形成され
るために大きなゲート容量を有する。このような出力Ｍ
ＯＳＦＥＴＱＰとＱＮとを高速に駆動するために順次に
上記ゲート回路Ｇ１とＧ２の出力信号は、インバータ回
路Ｎ２〜Ｎ４を通して伝達される。

【００５７】出力バッファのＰチャンネル型出力ＭＯＳ
ＦＥＴＱＰのソースに与えられる電源電圧ＶＤＤは、上
記Ｐチャンネル型出力ＭＯＳＦＥＴＱＰが比較的大きな
動作電流を流すために独立した電源端子ＶＤＤＱ及び電
源線を通して動作電圧が与えられる。同様に、Ｐチャン
ネル型出力ＭＯＳＦＥＴＱＮのソースに与えられる接地
電位も、独立した接地端子ＶＳＳＱ及び電源線を通して
与えられる。上記Ｐチャンネル型出力ＭＯＳＦＥＴＱＰ
は、Ｎチャンネル型出力ＭＯＳＦＥＴに置き換えること
も可能である。ただし、電源電圧ＶＤＤまでの出力レベ
ルを得るようにするために、ゲートに昇圧された電圧を
供給するようにすればよい。この昇圧電圧は、前記のよ
うなワード線等の昇圧電圧ＶＰＰを利用するものであっ
てもよいが、ブートストラップ回路で形成するのが一般
的である。

【００５８】図７には、この発明に係るダイナミック型
ＲＡＭの読み出し動作の一例を説明するためのタイミン
グ図が示されている。シェード選択信号ＳＨＲとＳＨＬ
は、プリチャージ期間には昇圧電圧ＶＰＰのような選択
レベルにされている。それ故、センスアンプのセンスノ
ードに設けられたプリチャージ回路により、それを中心
にて左右に設けられた相補ビット線ＢＬＬＴ，ＢＬＬＢ
等はハーフプリチャージ電圧ＶＢＬＲ（＝ＶＤＬ／２）
に設定されている。

【００５９】サブワード線ＳＷＬ１が選択されるとき、
それに先立って非選択側のサブアレイに対応したシェア
ード選択信号ＳＨＲが回路の接地電位ＶＳＳのような非
選択レベルにされる。それ故、センスアンプは、右側の
相補ビット線とは切り離された状態にされ、サブワード
線ＳＷＬ１の選択動作によって左側の相補ビット線ＢＬ
ＬＴとＢＬＬＢに選択されたメモリセルの記憶電荷に対
応した微小電圧差が発生する。

【００６０】上記微小電圧が発生し、センスアンプが増
幅動作を開始する前に上記シェアード選択信号ＳＨＬが
降圧電圧ＶＤＬのような中間電圧に低下させられる。そ
して、センスアンプ活性化信号ＳＡＮとＳＡＰ１をハイ
レベルにして、センスアンプの増幅動作を開始させる。
つまり、センスアンプ活性化信号ＳＡＮによりパワース
イッチＭＯＳＦＥＴＱ１４をオン状態にしてセンスアン
プのコモンソース線ＣＳＮをハーフプリチャージ電圧か
ら回路の接地電位ＶＳＳＡのような電位に低下させ、セ
ンスアンプ活性化信号ＳＡＰ１によりパワースイッチＭ
ＯＳＦＥＴＱ１５をオン状態にしてセンスアンプのコモ
ンソース線ＣＳＰをハーフプリチャージ電圧から動作電
圧ＶＤＬに立ち上げる。

【００６１】この増幅動作において、拡大図に示されて
いるように、選択側のシェアード選択信号ＳＨＬの電位
はＶＤＬのように低い電位に低下し、センスノードＳＡ
ＴとＳＡＢとの電位差が０．９Ｖ程度と小さいことによ
りスイッチＭＯＳＦＥＴＱ１とＱ２とは比較的大きなオ
ン抵抗値を持ってビット線ＢＬＬＴ，ＢＬＬＢと接続さ
せる。したがって、センスノードＳＡＴとＳＡＢには、
ビット線ＢＬＬＴ，ＢＬＬＢの大きな寄生容量が直接接
続されることがないので、センスアンプの増幅開始によ
りセンスノードＳＡＴとＳＡＢとは上記微小電位差に対
応して高速に拡大する。

【００６２】つまり、ハイレベルの読み出し信号に対応
したセンスノードＳＡＴは、スイッチＭＯＳＦＥＴＱ１
はオフ状態にされているので、ＶＤＬに向かう立ち上が
りが高速となる。これに対して、ロウレベルの読み出し
信号に対応したセンスノードＳＡＢは、その電位低下に
対応してスイッチＭＯＳＦＥＴＱ２のゲートとソース間
電位が拡大して、ビット線ＢＬＬＢとの結合をより強固
にしてビット線ＢＬＬＢの電位を低下させる。

【００６３】すなわち、センスアンプの増幅開始時には
上記スイッチＭＯＳＦＥＴＱ１はオフ状態に、スイッチ
ＭＯＳＦＥＴＱ２は大きな抵抗値をもってオン状態とな
り、センスノードとビット線ＢＬＬＴとＢＬＬＢとの結
合を粗にしているので、微小電位差をセンスアンプの増
幅動作による電位差の拡大を高速にし、その電位差の拡
大に対応してロウレベル側のスイッチＭＯＳＦＥＴＱ２
は増幅電圧の拡大に対応してビット線ＢＬＬＢとの結合
を蜜にして上記ビット線ＢＬＬＢの電位の低下を促すよ
うに作用する。言い換えるならば、このときのスイッチ
ＭＯＳＦＥＴＱ２は、いわばゲート接地、ソース入力の
リニア増幅ＭＯＳＦＥＴとして機能し、ビット線ＢＬＢ
の電位低下を生じさせるものである。

【００６４】上記センスアンプは、センスノードＳＡＴ
とＳＡＢに伝えられる微小電圧を正帰還ループを利用し
た高速動作を行うものであるために、増幅動作開始時に
ノイズが乗り読み出しレベルに対して電位差が逆転して
しまうと、誤った読み出し動作、言い換えるならば、そ
の増幅出力がメモリセルに再書き込みされることによっ
て誤った記憶動作を引き起こしてしまう。したがって、
センスアンプの増幅開始時にはシェアードスイッチＭＯ
ＳＦＥＴＱ１とＱ２が仮にオン状態であっても、ゲー
ト，ソース間電圧がしきい値電圧付近にあるためにビッ
ト線との結合が粗になっているため、上記ビット線側か
らのノイズの影響を防止しつつ、微小電位差を高速に拡
大し、その拡大に対応してハイレベル側のスイッチＭＯ
ＳＦＥＴＱ１をオフ状態に、上記増幅信号のロウレベル
側への拡大に対応してスイッチＭＯＳＦＥＴＱ２のオン
抵抗を徐々に小さくして、増幅動作が高速にしかも安定
になされるときにビット線と蜜に結合させて電位を低下
させるものである。

【００６５】このようにしてセンスノードＳＡＢは、比
較的大きな寄生容量を持つビット線ＢＬＬＢとのスイッ
チＭＯＳＦＥＴＱ２を介した接続によって、実質的に大
きな信号電荷量を持つことになる。したがって、カラム
選択信号ＹＳにより上記センスノードＳＡＢがローカル
ビット線に接続された際に、ローカルビット線とのチャ
ージシェアにより読み出される信号量を大きくすること
ができるために、結果として高速読み出しが可能になる
ものである。

【００６６】図８には、この発明に係るダイナミック型
ＲＡＭの読み出し動作を説明するためのタイミング図が
示されている。このタイミング図では、従来のように選
択側のシェアードスイッチＭＯＳＦＥＴを完全にオフ状
態にした場合の読み出し動作との比較により、この発明
での前記のような中間電位での読み出し動作の優位性を
説明するものである。

【００６７】同図のようにシェアード選択信号ＳＨＬを
回路の接地電位ＶＳＳＡのようなロウレベルにして、セ
ンスアンプを活性化させた場合には、センスノードＳＡ
ＴとＳＡＢの電位は微小な読み出し電位差が急激に拡大
する。しかしながら、シェアード選択信号ＳＨＬを選択
レベルに戻すと、比較的大きな寄生容量を持つビット線
ＢＬＴとＢＬＢとのチャージシェアによってセンスノー
ドＳＡＴとＳＡＢとがビット線電位側に変化して、両者
の電位差がＶ２のように小さくなってしまう。このタイ
ミングで、カラム選択信号ＹＳをハイレベルにしてロー
カル入出力線と接続させて読み出しを行うとすると、上
記ローカル入出力線を通してメイン入出力線ＭＩＯＴと
ＭＩＯＢに伝えられる信号量が、それに接続されるメイ
ンアンプの増幅動作に必要な電圧Ｖ３に到達するまでの
時間が遅くなる。したがって、カラム選択信号ＹＳは、
上記電圧Ｖ３が得られるまでの間、選択レベルにされて
センスノードとローカル入出力線との接続を維持しなけ
ればならない。

【００６８】これに対して、本願発明のように選択側の
シェアード選択信号ＳＨＬを点線で示したように中間電
位ＶＤＬまでしか低下させない場合には、センスアンプ
の増幅期間にロウレベル側の増幅出力がビット線ＢＬＢ
に伝えられるものであるために、シェアード選択信号Ｓ
ＨＬを選択レベルに戻してもビット線ＢＬＢの電位が低
下しているので、センスノードＳＡＴとＳＡＢの電位差
がＶ１のように拡大している。したがって、カラム選択
信号ＹＳをハイレベルにしてローカル入出力線と接続さ
せて読み出しを行う際に、同図に点線で示すように上記
ローカル入出力線を通してメイン入出力線ＭＩＯＴとＭ
ＩＯＢに伝えられる信号量を大きくできるために、それ
に接続されるメインアンプの増幅動作に必要な電圧Ｖ３
に到達するまでの時間を短くすることができ、これに応
じてメインアンプの活性化信号ＭＡＥのタイミングを早
くできるとともに、カラム選択信号ＹＳの選択期間を短
くすることができる。

【００６９】上記中間電圧は上記センスアンプの動作電
圧ＶＤＬに限定されない。この中間電位は、理想的には
ＭＯＳＦＥＴＱ１とＱ２のしきい値電圧をＶＴ１とＶＴ
２とすると、ＶＴ２＜中間電位＜ＶＴ１であればよい。
ただし、ＶＴ１，ＶＴ２＜中間電位のようにしても、そ
のオン抵抗が大きくて上記センスアンプの増幅開始に実
質的に影響を与えないなら問題ない。

【００７０】上記しきい値電圧ＶＴ１とＶＴ２は、次式
（１）と（２）により表される。 ＶＴ１＝ＶＴ１０＋Ｋ√｜ＶＢＢ−ＶＳＡＴ｜＋２ΦＦ−√２ΦＦ・・・（１） ＶＴ２＝ＶＴ２０＋Ｋ√｜ＶＢＢ−ＶＳＡＢ｜＋２ΦＦ−√２ΦＦ・・・（２） ここで、ＶＴ１０はＶＢＢ−ＶＳＡＴ＝０のときのしき
い値電圧、ＶＴ２０はＶＢＢ−ＶＳＡＢ＝０のときのし
きい値電圧、Ｋは基板効果定数、ＶＳＡＴはセンスノー
ドＳＡＴの電圧値、ＶＳＡＢはセンスノードＳＡＢの電
圧値、ＶＢＢは基板電圧、ΦＦはフェルミ準位である。

【００７１】図９には、この発明に係るダイナミック型
ＲＡＭの読み出し動作の他の一例を説明するためのタイ
ミング図が示されている。この実施例では、選択側のシ
ェード選択信号ＳＨＬを中間電位ＶＤＬにした後に、電
圧ＶＰＰのような選択レベルに戻す際にその立ち上がり
時間ｔｒをｔｒ１のように遅くされる。これにより、ビ
ット線ＢＴＬとハイレベル側のセンスノードＳＡＴとの
結合が緩やかに行われて、ビット線ＢＬＴの落ち込みが
小さくなる。その結果として、センスノードＳＡＴとＳ
ＡＢにおける電位差がＶ１からＶ５のように拡大させる
ことが可能となる。これにより、上記のようなセンス出
力のデータ入出力線側への読み出しを高速にすることが
できる。

【００７２】図１０には、シェアード選択信号を形成す
るタイミング発生回路の一実施例の回路図が示されてい
る。ＳＨ選択論理ブロックにより、３通りのタイミング
信号φＡ、φＢ及びφＣが形成される。例えば、選択側
ではタイミング信号φＢとφＣが発生され、非選択側で
はタイミング信号φＡとφＣが発生される。つまり、選
択側においては、タイミング信号φＣとφＢとφＣが発
生され、それに対応して出力ＭＯＳＦＥＴＱ２７、Ｑ２
６及びＱ２７がオン状態にされるため、ＳＨＬ（ＳＨ
Ｒ）電位は、ＶＰＰ−ＶＤＬ−ＶＰＰのような２値電圧
に設定される。非選択側においては、タイミング信号φ
ＣとφＡとφＣが発生され、それに対応して出力ＭＯＳ
ＦＥＴＱ２７、Ｑ２８及びＱ２７がオン状態にされるた
め、ＳＨＬ（ＳＨＲ）電位は、ＶＰＰ−ＶＳＳ−ＶＰＰ
のような２値電圧に設定される。

【００７３】上記のように選択レベルをＶＰＰレベルに
する場合、ＭＯＳＦＥＴＱ２７をＮチャンネル型ＭＯＳ
ＦＥＴで構成した場合には、上記タイミング信号φＣの
選択レベルはＶＰＰ＋ＶＴ２７のような昇圧電圧にされ
る。上記ＭＯＳＦＥＴＱ２７をＰチャンネル型ＭＯＳＦ
ＥＴとした場合、タイミング信号φＣはＶＰＰが非選択
レベルとされＶＳＳが選択レベルとされる。

【００７４】上記図９のように中間電圧ＶＤＬから選択
レベルＶＰＰへの立ち上がりを遅延させる場合には、Ｍ
ＯＳＦＥＴＱ２７を並列接続した２つのＭＯＳＦＥＴに
して、ＶＳＳからＶＰＰに立ち上げるときには２つのＭ
ＯＳＦＥＴを同時にオン状態にし、ＶＤＬからＶＰＰに
立ち上げるときには１つのＭＯＳＦＥＴをオン状態にす
ればよい。あるいは、タイミング信号φＣの立ち上がり
を遅くするようにするものであってもよい。このよう
に、ＭＯＳＦＥＴのサイズやゲート入力電圧の変更によ
って、上記選択的な信号レベルの変化を行わせることが
できる。

【００７５】図１１には、この発明に係るダイナミック
型ＲＡＭの読み出し動作の他の一例を説明するためのタ
イミング図が示されている。この実施例では、センスア
ンプがオーバードライブされる。つまり、センスアンプ
のＰチャンネル型ＭＯＳＦＥＴの共通ソース線ＣＳＰに
動作電圧ＶＤＬよりも高い電圧ＶＤＤを供給し、その立
ち上がりを急峻にしてハイレベル側のセンス出力の立ち
上がりを高速にするものである。このため、上記共通ソ
ース線ＣＳＰを駆動するタイミング信号として、タイミ
ング信号ＳＡＰ２が追加される。このタイミング信号Ｓ
ＡＰ２は、タイミング信号ＳＡＮと同時に一時的にＶＰ
Ｐレベルのような高い電圧にされて、上記共通ソース線
ＣＳＰを一時的にＶＤＬよりも高くする。このタイミン
グ信号ＳＡＰ２の非選択レベルへの変化に対応して、遅
れて上記タイミング信号ＳＡＰ１が発生されて、共通ソ
ース線ＣＳＰに動作電圧ＶＤＬを供給するものである。

【００７６】このようなセンスアンプのオーバードライ
ブによって、センスノードＳＡＴとＳＡＢの電圧差がＶ
４のように大きくすることができる。このため、シェア
ード選択信号ＳＨＬを中間電圧ＶＤＬから選択電圧ＶＰ
Ｐに戻した際のセンスノードＳＡＴの落ち込み分を上記
オーバードライブ電圧によって補償することができるか
ら、カラム選択信号ＹＳによるデータ入出力線への読み
出し動作を高速にすることができる。

【００７７】図１２には、オーバードライブ機能を持つ
センスアンプの一実施例の回路図が示されている。セン
スアンプのＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８のソ
ースが接続される共通ソース線ＣＳＰに、前記のような
パワースイッチＭＯＳＦＥＴＱ１５に加えて、オーバー
ドライブ部を構成するＮチャンネル型ＭＯＳＦＥＴＱ１
６が付加される。このＭＯＳＦＥＴＱ１６は、タイミン
グ信号ＳＡＰ２に対応して電源電圧ＶＤＤを上記共通ソ
ース線ＣＳＰに供給するような動作を行う。上記ＭＯＳ
ＦＥＴＱ１６のソースから上記のような電源電圧ＶＤＤ
を出力させるために、ゲートに供給されるタイミング信
号ＳＡＰ２の選択レベルは、昇圧電圧ＶＰＰのような高
い電圧にされる。

【００７８】上記オーバードライブ用の電圧には、外部
端子から供給される電源電圧ＶＤＤに代えて、センスア
ンプ動作速度の電源電圧ＶＤＤ依存性を軽減するため
に、ゲートに昇圧電圧ＶＰＰが印加され、ドレインが電
源電圧ＶＤＤに接続され、ソースから上記電源電圧ＶＤ
Ｄからわずかに降圧された電圧を用いるようにするもの
であってもよい。このようなオーバードライブ部の付加
によって、タイミング信号ＳＡＰ２に対応して、センス
アンプの動作電圧である共通ソース線ＣＳＰの電位を一
時的にＶＤＤのような高い電圧にすることができる。

【００７９】図１３には、この発明に係るダイナミック
型ＲＡＭに用いられるセンスアンプ部の一実施例の概略
素子レイアウト図が示されている。この実施例では、セ
ンスアンプを駆動するパワースイッチＭＯＳＦＥＴＱ１
４とＱ１５が、センスアンプ列に沿って分散して配置さ
れる。つまり、前記のようなクロスエリアに大きなサイ
ズとして纏めて配置されるのではなく、センスアンプ列
の中に分散して小さな素子サイズのパワースイッチＭＯ
ＳＦＥＴＱ１４とＱ１５が設けられる。

【００８０】特に制限されないが、この実施例では、１
６個の単位回路に対応して上記２つのＭＯＳＦＥＴＱ１
４とＱ１５が配置される。つまり、左端に設けられた単
位回路を例にして説明すると、上側から順にシェアード
スイッチＭＯＳＦＥＴＱ１，Ｑ２、プリチャージ回路を
構成するＭＯＳＦＥＴＱ１０−１２、カラム選択回路を
構成するスイッチＭＯＳＦＥＴＱ１２，Ｑ１３、ＣＭＯ
Ｓラッチ回路を構成するＰチャンネル型増幅ＭＯＳＦＥ
ＴＱ７，Ｑ８、上記パワースイッチＭＯＳＦＥＴＱ１４
とＱ１５の形成領域を挟んでＣＭＯＳラッチ回路を構成
するＮチャンネル型増幅ＭＯＳＦＥＴＱ５，Ｑ６、及び
シェアードスイッチＭＯＳＦＥＴＱ３，Ｑ４のように配
置される。

【００８１】上記パワースイッチＭＯＳＦＥＴＱ１４と
Ｑ１５は、センスアンプ列に沿ってゲートが延長される
よう、上記シェアードスイッチＭＯＳＦＥＴに比べてチ
ャンネル幅が大きく、言い換えるならば、素子サイズが
大きく形成されて大きな電流を流すことができるように
される。この場合、Ｎチャンネル型ＭＯＳＦＥＴの共通
ソース線ＣＳＮを駆動するＭＯＳＦＥＴＱ１４は、その
ゲートに供給される電圧がＶＤＬのように比較的低い電
位であるために、ゲートに電源電圧ＶＤＤ又は昇圧電圧
ＶＰＰが供給されるＭＯＳＦＥＴＱ１５に比べて大きな
サイズにされる。このようにセンスアンプを駆動するパ
ワースイッチＭＯＳＦＥＴを分散配置した場合には、セ
ンスノードとパワースイッチＭＯＳＦＥＴとの間の距離
が短くでき、サブアレイに設けられる複数のセンスアン
プの動作タイミングを相互に均一にすることができると
ともに、前記クロスエリアを他の回路のために有効利用
することができる。

【００８２】図１４には、この発明に係るダイナミック
型ＲＡＭの読み出し動作の更に他の一例を説明するため
のタイミング図が示されている。この実施例では、シェ
アードスイッチＭＯＳＦＥＴがＰチャンネル型ＭＯＳＦ
ＥＴで構成される例に対応したタイミング図が示されて
いる。シェアードスイッチＭＯＳＦＥＴがＰチャンネル
型ＭＯＳＦＥＴで構成される場合、その選択レベルはＶ
ＳＳＡのような回路の接地電位にされ、非選択レベルは
ビット線のハイレベルに対応した降圧電圧ＶＤＬのよう
な電圧にされる。

【００８３】したがって、選択側のシェアードスイッチ
ＭＯＳＦＥＴに供給されるシェアード選択信号ＳＨＬ
は、サブワード線ＳＷＬが選択されてセンスアンプのセ
ンスノードＳＡＴとＳＡＢに読み出し電圧差が表れた後
にＶＤＬ／２のようなハーフプリチャージ電圧ＶＢＬＲ
に対応した電位に設定される。センスアンプの増幅動作
によってセンスノードＳＡＴとＳＡＢの電位差が拡大す
ると、ゲート電位が相対的に低い電位にされるハイレベ
ル側のビット線ＢＬＴに接続されるスイッチＭＯＳＦＥ
ＴＱ１によりハイレベル側のビット線ＢＬＬＴの電位が
上昇して、センスノードＳＡＴとＳＡＢの電位差を拡大
させるものである。

【００８４】このようなＰチャンネル型ＭＯＳＦＥＴを
シェアード選択ＭＯＳＦＥＴとして用い、そのハイレベ
ル側の信号量を大きくする場合、データ入出力線のプリ
チャージ電位を接地電位側にし、メインアンプを構成す
るＣＭＯＳラッチ回路にはＰチャンネル型ＭＯＳＦＥＴ
によって増幅動作を行わせるようにすることが望まし
い。つまり、図５のようなメインアンプを用いる場合に
は、Ｐチャンネル型ＭＯＳＦＥＴＱ２４とＱ２５のソー
ス側にＰチャンネル型ＭＯＳＦＥＴによりＶＤＬのよう
な動作電圧を与え、Ｎチャンネル型ＭＯＳＦＥＴＱ２１
とＱ２２のソースには回路の接地電位を与えるようにす
るものである。これにより、センスアンプからの出力信
号に対応して、メインアンプを感度の良い領域で動作さ
せることができる。

【００８５】図１５には、この発明に係るダイナミック
型ＲＡＭの他の一実施例のセンスアンプ部の回路図が示
されている。この実施例は、センスアンプに対応して一
対の相補ビット線を設ける例が示されている。このよう
にセンスアンプに対して一対の相補ビット線ＢＬＴ，Ｂ
ＬＢを割り当てる場合でも、ビット線とセンスアンプの
センスノードＳＡＴとＳＡＢとの間に、ビット線カット
用のＭＯＳＦＥＴＱ１’とＱ２’が設けられる。そし
て、このＭＯＳＦＥＴＱ１’とＱ２’のゲートに供給さ
れる制御信号ＢＣは、前記特開平４−１６７２９３号公
報のような３値レベルでの制御とは異なり、ＶＰＰのよ
うな選択レベルとＶＤＬのような中間電位の２値電圧で
変化させられる。

【００８６】このようなビット線カット用ＭＯＳＦＥＴ
を設けた場合でも、その制御信号ＢＣを前記公報のよう
に３値レベルで制御することなく、２値レベルで制御す
ることによって、前記説明したようにセンス出力のデー
タ入出力線ＩＯＴとＩＯＢへの読み出しを高速にするこ
とができるものである。このデータ入出力線ＩＯＴとＩ
ＯＢは、前記のようなメモリアレイがサブアレイのよう
に分割されている場合には、ローカル入出力線に対応し
たものであり、選択回路によりメインアンプが設けられ
たメイン入出力線に接続される。

【００８７】図１６には、この発明をシンクロナスＤＲ
ＡＭに適用した場合の動作を説明するための波形図が示
されている。同図では、バースト長ＢＬ＝２、ＣＡＳレ
イテンシＣＬ＝２の場合を例にして示されている。上記
ＢＬ＝２、ＣＬ＝２は、モードレジスタに設定される。
ＢＬ＝２とは２つの連続サイクルで２つのカラムスイッ
チから読みは出し／書き込みを行うことであり、ＣＬ＝
２とはリードコマンドから２サイクル後に出力端子ＤＱ
から出力データを出力させることである。

【００８８】バンクアクティブコマンドにより、アドレ
ス入力端子からロウ系のアドレス信号を取り込み、それ
をデコードすることによりサブワード線ＳＷＬがＶＰＰ
のような選択レベルにされる。これにより、相補ビット
線ＢＬＴ，ＢＬＢには、微小読み出し信号が現れる。セ
ンスアンプが動作タイミング信号により活性化されるの
て上記相補ビット線ＢＬＴとＢＬＢの上記微小読み出し
信号は、ＶＤＬのようなハイレベルとＶＳＳのようなロ
ウレベルに増幅され、サブワード線ＳＷＬが選択された
メモリセルへの再書き込み（リフレッシュ）が行われ
る。この際にセンスアンプの動作開始時に、図示しない
選択側のシェアードスイッチＭＯＳＦＥＴのゲート電圧
が前記のように一時的に中間電圧にされた後に選択レベ
ルに戻されて上記リフレッシュが実行される。

【００８９】バンクアクティブの２サイクル後にリード
コマンドが入力され、図示しないカラム系のアドレス信
号が取り込まれ、カラム選択信号ＹＳ１を立ち上げる。
これにより、メイン入出力線ＭＩＯＴとＭＩＯＢは、上
記カラム選択直前までＶＤＬレベルにプリチャージされ
ており、上記ＹＳ選択のビット線情報により必要な読み
出し電圧差を得て、これを信号ＭＡＥにより活性化され
るメインアンプにより増幅して出力信号ＭＯを形成す
る。このメインアンプの出力信号ＭＯは、前記のように
降圧電圧ＶＰＥＲＩに対応した低振幅信号であるので、
出力バッファの入力部においてレベルシフトしてＶＤＤ
レベルに変換させ、出力タイミング信号ＤＯＣに同期し
て出力させる。上記ＢＬ＝２のときには、リードコマン
ドの次のクロックＣＬＫに同期してＹ系のアドレスが切
り替わり、それに対応してメインアンプの出力信号ＭＯ
が形成される。

【００９０】バンクアクティブコマンドから最初の出力
信号ＤＱが確定するまでのアクセス時間がｔＲＡＣｅ
ｑ、リードコマンドから出力信号ＤＱが確定するまでの
アクセス時間がｔＡＡｅｑ、クロック信号ＣＬＫから出
力信号ＤＱが確定するまでのアクセス時間がｔＡＣであ
る。本発明はＹ選択動作時にメインアンプへの必要量の
読み出し信号を高速に得られるものであるので、上記ア
クセス時間ｔＡＣの短縮化が可能になる。そして、上記
のような高振幅信号での制御によって、それにより駆動
されるＭＯＳＦＥＴに流れる電流を大きくすることがで
き、そこでの信号遅延も小さくできるから高速化に寄与
することととなる。したがって、クロック信号ＣＬＫの
周期をその分短くすることができ、シンクロナスＤＡＲ
Ｍの高速化を図ることができる。

【００９１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ダイナミック型ＲＡＭに設けられるセンスアン
プと相補ビット線との間にスイッチＭＯＳＦＥＴを設
け、ワード線の選択動作によって選択された複数のダイ
ナミック型メモリセルから複数対の相補ビット線にそれ
ぞれの記憶情報に従って信号電圧が読み出された後に、
上記スイッチＭＯＳＦＥＴのスイッチ制御信号を選択レ
ベルから上記相補ビット線に読み出された信号電圧では
オフ状態又は比較的大きなオン抵抗値を持ち、センスア
ンプの増幅動作によるセンスノードが一方のレベルにさ
れた電位では比較的小さなオン抵抗値をもってオン状態
になり、他方のレベルにされた電位ではオフ状態となる
ような中間電位に変化させ、上記スイッチ制御信号の変
化に対応して上記センスアンプに動作電圧を与えて増幅
動作を開始させ、上記増幅動作により形成された増幅信
号をカラム選択信号によりカラム選択回路を介して上記
入出力線に伝え、上記カラム選択回路の選択動作に対応
して上記スイッチ制御信号を選択レベルに戻すことによ
り、微小信号のセンス増幅動作を安定的にしかも高速に
行いつつ、その増幅信号のデータ入出力線への出力を高
速にできるという効果が得られる。

【００９２】（２） 上記センスノードに上記相補ビッ
ト線をプリチャージするプリチャージ回路を更に設け、
上記ワード線が非選択状態のときに上記スイッチ制御信
号を選択レベルにして上記スイッチＭＯＳＦＥＴを介し
てセンスノードに設けられたプリチャージ回路から相補
ビット線をプリチャージすることにより、微小信号のセ
ンス増幅動作を安定的にしかも高速に行いつつ、その増
幅信号のデータ入出力線への出力を高速にできるととも
にプリチャージ回路をセンスノードと相補ビット線の両
方に共用できるから回路の簡素化が可能になるという効
果が得られる。

【００９３】（３） 上記センスノードを中心にして左
右に相補ビット線を配置し、上記スイッチＭＯＳＦＥＴ
を上記左右に配置された相補ビット線の選択スイッチＭ
ＯＳＦＥＴと併用し、非選択とされた相補ビット線に対
応したスイッチＭＯＳＦＥＴのスイッチ制御信号を上記
ワード線が選択される前に非選択レベルにするというシ
ェアードセンス方式とすることにより微小信号のセンス
増幅動作を安定的にしかも高速に行いつつ、その増幅信
号のデータ入出力線への出力を高速にできるとともに回
路の簡素化が可能になるという効果が得られる。

【００９４】（４） 上記カラム選択回路の選択動作に
対応して上記スイッチ制御信号を上記中間電位から選択
レベルに戻すとき、その信号変化を緩やかにすることに
より、他方のレベル側の信号電圧も大きくできるから、
微小信号のセンス増幅動作を安定的にしかも高速に行い
つつ、その増幅信号のデータ入出力線への出力をいっそ
う高速にできるという効果が得られる。

【００９５】（５） 上記データ入出力線に入出力端子
が接続されたＣＭＯＳラッチ回路からなるメインアンプ
を接続し、上記データ入出力線を上記センスノードの一
方のレベルとは逆極性の他方のレベルにプリチャージ
し、上記メインアンプは、それが動作状態にされるとき
に上記ＣＭＯＳラッチ回路に対して他方の電位に対応し
た動作電圧を与えらることにより、ＣＭＯＳラッチ回路
からなるメインアンプを高感度で動作させることができ
るという効果が得られる。

【００９６】（６） 上記ワード線をメインワード線
と、かかるメインワード線に対して共通に割り当てられ
てなる複数のサブワード線で構成し、上記サブワード線
に対して上記ダイナミック型メモリセルのアドレス選択
ＭＯＳＦＥＴのゲートを接続し、上記サブワード線を上
記メインワード線の信号とサブワード選択線の信号とを
受けるサブワードドライバにより上記複数のうちの１つ
を選択し、上記サブワードドライバを、メモリセルアレ
イの端部を除いてそれを中心にして左右に設けられるサ
ブワード線の選択信号を形成するものとし、上記センス
アンプをメモリセルアレイの端部を除いてそれを中心に
して左右に設けられる相補ビット線からの増幅信号をセ
ンスするものとすることにより、大記憶容量をダイナミ
ック型ＲＡＭを実現しつつ、微小信号のセンス増幅動作
を安定的にし、増幅信号のデータ入出力線への出力を高
速にできるという効果が得られる。

【００９７】（７） 上記センスアンプに与えられる動
作電圧を、外部端子から供給された電源電圧を降圧した
降圧電圧とし、上記ワード線の選択レベルと上記スイッ
チＭＯＳＦＥＴの選択レベルを上記電源電圧を昇圧した
昇圧電圧とし、上記中間電位を、上記センスアンプの動
作電圧に対応した降圧電圧を用いることにより、格別な
内部電源回路を追加することなく、微小信号のセンス増
幅動作を安定的にしかも高速化しつつ、増幅信号のデー
タ入出力線への出力を高速にできるという効果が得られ
る。

【００９８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１又は図２に示したダイナミック型ＲＡＭにおいてメ
モリアレイ、サブアレイ及びサブワードドライバの構成
は、種々の実施形態を採ることができるし、サブワード
ドライバを用いないワードシャント方式でもよい。セン
スアンプに動作電圧ＶＤＬを与えるパワースイッチＭＯ
ＳＦＥＴＱ１５は、Ｐチャンネル型ＭＯＳＦＥＴを用い
るものであってもよい。

【００９９】センスアンプの動作電圧は外部端子から供
給された電源電圧をそのまま用いるものであってもよ
い。この場合の前記中間電圧は、ハーフプリチャージ電
圧を用いるもの、あるいはそれ専用に形成した電圧を利
用するものであってもよい。メインアンプは、前記のよ
うなＣＭＯＳラッチ回路を用いるもの他、差動増幅回路
を利用するものであってもよい。この発明は、ダイナミ
ック型メモリセルを用いた半導体記憶装置に広く利用で
き、例えばマイクロコンピュータ等のデジタル集積回路
に搭載される半導体記憶装置等にも適用できる。

【０１００】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭに設
けられるセンスアンプと相補ビット線との間にスイッチ
ＭＯＳＦＥＴを設け、ワード線の選択動作によって選択
された複数のダイナミック型メモリセルから複数対の相
補ビット線にそれぞれの記憶情報に従って信号電圧が読
み出された後に、上記スイッチＭＯＳＦＥＴのスイッチ
制御信号を選択レベルから上記相補ビット線に読み出さ
れた信号電圧ではオフ状態又は比較的大きなオン抵抗値
を持ち、センスアンプの増幅動作によるセンスノードが
一方のレベルにされた電位では比較的小さなオン抵抗値
をもってオン状態になり、他方のレベルにされた電位で
はオフ状態となるような中間電位に変化させ、上記スイ
ッチ制御信号の変化に対応して上記センスアンプに動作
電圧を与えて増幅動作を開始させ、上記増幅動作により
形成された増幅信号をカラム選択信号によりカラム選択
回路を介して上記入出力線に伝え、上記カラム選択回路
の選択動作に対応して上記スイッチ制御信号を選択レベ
ルに戻すことにより、微小信号のセンス増幅動作を安定
的にしかも高速に行いつつ、その増幅信号のデータ入出
力線への出力を高速にできる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す回路図である。

【図５】図３の実施例に示されたメインアンプの一実施
例を示す回路図である。

【図６】この発明に係るダイナミック型ＲＡＭの出力バ
ッファの一実施例を示す回路図である。

【図７】この発明に係るダイナミック型ＲＡＭの読み出
し動作の一例を説明するためのタイミング図である。

【図８】この発明に係るダイナミック型ＲＡＭの読み出
し動作を説明するためのタイミング図である。

【図９】この発明に係るダイナミック型ＲＡＭの読み出
し動作の他の一例を説明するためのタイミング図であ
る。

【図１０】シェアード選択信号を形成するタイミング発
生回路の一実施例を示す回路図である。

【図１１】この発明に係るダイナミック型ＲＡＭの読み
出し動作の他の一例を説明するためのタイミング図であ
る。

【図１２】オーバードライブ機能を持つセンスアンプの
一実施例を示す回路図である。

【図１３】この発明に係るダイナミック型ＲＡＭに用い
られるセンスアンプ部の一実施例を示す概略素子レイア
ウト図である。

【図１４】この発明に係るダイナミック型ＲＡＭの読み
出し動作の更に他の一例を説明するためのタイミング図
である。

【図１５】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示すセンスアンプ部の回路図である。

【図１６】この発明をシンクロナスダイナミック型ＲＡ
Ｍに適用した場合の動作の一例を説明するための波形図
である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＬＳ…
レベルシフト回路、Ｇ１〜Ｇ４…ゲート回路、Ｎ１〜Ｎ
１３…インバータ回路、ＱＰ…Ｐチャンネル型出力ＭＯ
ＳＦＥＴ、ＱＮ…Ｎチャンネル型出力ＭＯＳＦＥＴ、Ｑ
１〜Ｑ２５…ＭＯＳＦＥＴ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｈ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 竹村 理一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B024 AA15 BA05 BA07 BA10 BA13 BA27 CA07 CA16 5F083 GA01 LA01 LA03 LA04 LA09 LA12 LA16 LA29 LA30

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数からなるダイナミック型メモリセル
   のアドレス選択端子がそれぞれに接続されてなる複数の
   ワード線と、 複数からなるダイナミック型メモリセルがそれぞれに接
   続されてなる複数対の相補ビット線と、 スイッチ制御信号により上記複数対の相補ビット線を複
   数対のセンスノードに伝える複数対からなるスイッチＭ
   ＯＳＦＥＴと、 上記複数対のセンスノードにそれぞれの入出力端子が接
   続され、動作タイミング信号に対応して動作電圧が与え
   られる複数からなるＣＭＯＳラッチ回路からなるセンス
   アンプと、 カラム選択信号によりスイッチ制御されるカラム選択回
   路を介して上記センスノードが接続されるデータ入出力
   線とを備え、 上記ワード線の選択動作によってダイナミック型メモリ
   セルから複数対の相補ビット線にそれぞれの記憶情報に
   従って信号電圧が読み出された後に、上記スイッチ制御
   信号を選択レベルから上記相補ビット線に読み出された
   信号電圧ではオフ状態又は比較的大きなオン抵抗値を持
   つようにされ、センスアンプの増幅動作によるセンスノ
   ードが一方のレベルにされた電位では比較的小さな抵抗
   値を持ってオン状態になり、他方のレベルにされた電位
   ではオフ状態になるような中間電位に変化させ、 上記スイッチ制御信号の変化に対応して上記センスアン
   プに動作電圧を与えて増幅動作を開始させ、 上記増幅動作により形成された増幅信号をカラム選択信
   号によりカラム選択回路を介して上記入出力線に伝え、 上記カラム選択回路の選択動作に対応して上記スイッチ
   制御信号を選択レベルに戻すようにしてなることを特徴
   とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記センスノードには、上記相補ビット線をプリチャー
   ジするプリチャージ回路が更に設けられるものであり、 上記ワード線が非選択状態のときに上記スイッチ制御信
   号が選択レベルにされて、上記スイッチＭＯＳＦＥＴを
   介してセンスノードに設けられたプリチャージ回路から
   相補ビット線がプリチャージされるものであることを特
   徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記センスノードは、それを中心にして左右に相補ビッ
   ト線が配置されるものであり、 上記スイッチＭＯＳＦＥＴは、上記左右に配置された相
   補ビット線の選択スイッチＭＯＳＦＥＴと併用されるも
   のであり、 非選択とされた相補ビット線に対応したスイッチＭＯＳ
   ＦＥＴのスイッチ制御信号は、上記ワード線が選択され
   る前に非選択レベルにされるものであることを特徴とす
   る半導体記憶装置。
4. 【請求項４】 請求項３において、 上記カラム選択回路の選択動作に対応して上記スイッチ
   制御信号を上記中間電位から選択レベルに戻すとき、そ
   の信号変化を緩やかにしてなることを特徴とする半導体
   記憶装置。
5. 【請求項５】 請求項３又は請求項４において、 上記データ入出力線は、入出力端子が接続されたＣＭＯ
   Ｓラッチ回路からなるメインアンプが接続され、 上記データ入出力線は、上記センスノードの一方のレベ
   ルとは逆極性の他方のレベルにプリチャージされ、 上記メインアンプは、それが動作状態にされるときに上
   記ＣＭＯＳラッチ回路に対して他方の電位に対応した動
   作電圧が与えられるものであることを特徴とする半導体
   記憶装置。
6. 【請求項６】 請求項３において、 上記ワード線は、メインワード線と、かかるメインワー
   ド線に対して共通に割り当てられてなる複数のサブワー
   ド線からなり、 上記サブワード線に対して上記ダイナミック型メモリセ
   ルのアドレス選択ＭＯＳＦＥＴのゲートが接続され、 上記サブワード線は、上記メインワード線の信号とサブ
   ワード選択線の信号とを受けるサブワードドライバによ
   り上記複数のうちの１つが選択されるものであり、 上記サブワードドライバは、メモリセルアレイの端部を
   除いてそれを中心にして左右に設けられるサブワード線
   の選択信号を形成するものであり、 上記センスアンプは、メモリセルアレイの端部を除いて
   それを中心にして左右に設けられる相補ビット線からの
   増幅信号をセンスするものであることを特徴とする半導
   体記憶装置。
7. 【請求項７】 請求項３において、 上記センスアンプに与えられる動作電圧は、外部端子か
   ら供給された電源電圧を降圧した降圧電圧であり、 上記ワード線の選択レベルと上記スイッチＭＯＳＦＥＴ
   の選択レベルは、上記電源電圧を昇圧した昇圧電圧であ
   り、 上記中間電位は、上記センスアンプの動作電圧に対応し
   た降圧電圧を用いるものであることを特徴とする半導体
   記憶装置。