JPH11144454A

JPH11144454A - 半導体記憶装置

Info

Publication number: JPH11144454A
Application number: JP9307702A
Authority: JP
Inventors: Shinji Bessho; 真次別所; Shunichi Sukegawa; 俊一助川; Masayuki Taira; 雅之平; Yasushi Takahashi; 康高橋; Koji Arai; 公司荒井; Tsutomu Takahashi; 勉高橋
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28
Also published as: US6038158A

Abstract

(57)【要約】【課題】センスアンプの負荷の増大を回避でき、メモ
リの大容量化および高集積度化を容易に実現でき、ビッ
ト線消費電流を低減でき、アクセス速度の向上が図れる
半導体記憶装置を実現する。【解決手段】制御回路により選択信号線ＳＨＵＳ１，
ＳＨＵＥ１，ＳＨＤＳ１，ＳＨＤＥ１のレベルを設定
し、メモリアクセス時に上記４つの選択信号線の内、１
つのみを選択し、他の選択信号線を非選択状態に保持
し、これに応じてセンスアンプバンクＳＢ１ａ内のセン
スアンプと所定のビット線対または拡張ビット線対とを
接続し、読み出しまたは書き込みをを行なうので、各セ
ンスアンプに一対のビット線対または拡張ビット線対の
みを接続し、センスアンプの負荷を低減でき、高速化、
大容量化および高集積度化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に拡張ビット線（EXBL: Extended Bit Lines）方式を
用いることによりビット線上の消費電力を低減でき、大
容量化およびアクセスの高速化を実現できる半導体記憶
装置に関するものである。

【０００２】

【従来の技術】半導体記憶装置、例えば、ＤＲＡＭ（Dy
namic Random Access Memory）は、一つまたは複数のメ
モリセルアレイにより構成されており、各メモリセルア
レイにおいて、複数のメモリセルが行列状に配置され、
各行のメモリセルが同じワード線に接続され、各列のメ
モリセルが同じビット線に接続されている。メモリアク
セスのとき、入力されたアドレス信号に応じてワード線
駆動回路により、所定のワード線が選択されて活性化さ
れ、また、選択ゲートにより、所定のビット線が選択さ
れるので、選択されたワード線およびビット線の両方に
接続されているメモリセルが選択され、それに対してセ
ンスアンプを介して書き込みまたは読み出しといったア
クセスが行なわれる。

【０００３】図６は、一般的なＤＲＡＭの一構成例を示
すブロック図である。図示のように、本例のＤＲＡＭ
は、四つのメモリセルアレイＳＭ０，ＳＭ１，ＳＭ２，
ＳＭ３および各メモリセルアレイに付属しているワード
線駆動回路ＷＤ０１，ＷＤ０２，…，ＷＤ３１，ＷＤ３
２およびセンスアンプバンクＳＢ０，ＳＢ１，…，ＳＢ
４により構成されている。

【０００４】図示のように、各メモリセルアレイのワー
ド線方向の両側に、それぞれワード線駆動回路が配置さ
れており、ビット線方向の両側に、それぞれセンスアン
プバンクが配置されている。メモリアクセスのとき、メ
モリセルアレイの両側に配置されているワード線駆動回
路の一方により、所定のワード線が選択され、活性化さ
れる。また、各センスアンプバンクにある選択ゲートに
より、所定のビット線（センスアンプ）が選択され、入
力バッファに接続される。

【０００５】なお、上述したワード線駆動回路および各
センスアンプバンク内にある選択ゲートは、それぞれ図
示していないロウデコーダおよびカラムデコーダにより
制御される。また、隣り合うメモリセルアレイは、それ
らの間に配置されているセンスアンプバンクを共通に用
いる。例えば、メモリセルアレイＳＭ０とＳＭ１は、セ
ンスアンプバンクＳＢ１を共有し、メモリセルアレイＳ
Ｍ１とＳＭ２は、センスアンプバンクＳＢ２を共有す
る。これにより、センスアンプの数を低減でき、回路面
積の低減が図れ、高集積化、大容量化に有利である。

【０００６】図７は、図６に示すＤＲＡＭの一部分のみ
を拡大して、その内部の詳細な構成を示す回路図であ
る。ここで、メモリセルアレイＳＭ１およびその周辺に
配置されているセンスアンプバンクＳＢ１，ＳＢ２およ
びワード線駆動回路ＷＤ１１，ＷＤ１２の内部構成を示
している。図示のように、センスアンプバンクＳＢ１，
ＳＢ２は、それぞれ複数のセンスアンプにより構成され
ている。例えば、センスアンプバンクＳＢ１は、偶数番
のセンスアンプＳＡ０，ＳＡ２，…により構成され、セ
ンスアンプバンクＳＢ２は、奇数番のセンスアンプＳＡ
１，ＳＡ３，…により構成されている。

【０００７】このように構成されている半導体記憶装置
においては、各メモリセルアレイは、ほぼ同じ構成を有
する。また、センスアンプバンクＳＢ０，ＳＢ４を除い
て、他のセンスアンプバンクＳＢ１，ＳＢ２，ＳＢ３
は、同じ構成を有している。なお、センスアンプバンク
ＳＢ０，ＳＢ４は、片側のみにメモリセルアレイに接続
されている点を除けば、構成上基本的に他のセンスアン
プバンクと同じである。

【０００８】ここで、図７に示したメモリセルアレイＳ
Ｍ１およびセンスアンプバンクＳＢ１，ＳＢ２を例にそ
れぞれの構成および動作を説明する。図示のように、各
センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３，…にそ
れぞれ二つの選択ゲートを介して、二本のビット線から
なるビット線対が接続されている。メモリセルアレイＳ
Ｍ１において、複数に設けられているワード線およびビ
ット線の内、センスアンプＳＡ０に接続されているビッ
ト線ＢＬ０，ＢＬ０＿、センスアンプＳＡ１に接続され
ているビット線ＢＬ１，ＢＬ１＿、センスアンプＳＡ２
に接続されているビット線ＢＬ２，ＢＬ２＿、センスア
ンプＳＡ３に接続されているビット線ＢＬ３，ＢＬ３
＿、ワード線駆動回路ＷＤ１１に接続されているワード
線ＷＬｊおよびワード線駆動回路ＷＤ１２に接続されて
いるワード線ＷＬｊ＋１のみが示されている。

【０００９】以下、センスアンプに接続されている二本
のビット線をそれぞれビット線およびビット補線とい
う。例えば、センスアンプＳＡ０にはビット線ＢＬ０お
よびビット補線ＢＬ０＿が接続され、センスアンプＳＡ
１にはビット線ＢＬ１およびビット補線ＢＬ１＿が接続
されている。図示のように、ビット線、ビット補線とワ
ード線との交差点にメモリセルが配置されている。例え
ば、ビット線ＢＬ０とワード線ＷＬｊとの交差点にメモ
リセルＭＣ_0,jが配置され、ビット補線ＢＬ０＿とワー
ド線ＷＬｊ＋１との交差点にメモリセルＭＣ_0,j+1が配
置されている。同じく、ビット線ＢＬ１とワード線ＷＬ
ｊとの交差点にメモリセルＭＣ_1,jが配置され、ビット
補線ＢＬ１＿とワード線ＷＬｊ＋１との交差点にメモリ
セルＭＣ_1,j+1が配置されている。

【００１０】なお、図７においては、ドットによりそれ
ぞれのメモリセルの配置位置を示しており、メモリセル
の構成を省略している。メモリセルは、例えば、１個の
トランジスタと１個のキャパシタにより構成されている
一般的なＤＲＡＭのメモリセルである。

【００１１】センスアンプバンクＳＢ１，ＳＢ２にある
各センスアンプは、選択ゲートを介してビット線および
ビット補線に接続されている。例えば、センスアンプＳ
Ａ０は、選択ゲートＴＧ０を介してビット線ＢＬ０に接
続され、さらに選択ゲートＴＧ０＿を介してビット補線
ＢＬ０＿に接続されている。同じく、センスアンプＳＡ
１選択ゲートＴＧ１を介してビット線ＢＬ１に接続さ
れ、さらに選択ゲートＴＧ１＿を介してビット補線ＢＬ
１＿に接続されている。

【００１２】各選択ゲートは、例えば、ｎＭＯＳトラン
ジスタにより構成されており、これらのｎＭＯＳトラン
ジスタのゲートは、選択信号線Ｔ１，Ｔ２，Ｔ３，Ｔ４
にそれぞれ接続されている。さらに、選択信号線Ｔ１，
Ｔ２，Ｔ３，Ｔ４は、例えば、図示しないロウデコーダ
にある制御回路に接続され、当該制御回路により所定の
選択信号線が選択され、活性化される。

【００１３】メモリアクセスのとき、所定の選択信号線
が選択され、活性化されることにより、所定の選択ゲー
トがオン状態に設定される。例えば、選択信号線Ｔ２が
選択された場合、その選択信号線Ｔ２は、制御回路によ
り、ハイレベル、例えば、電源電圧Ｖ_DDレベルに保持さ
れる。これに応じてビット線ＢＬ０およびビット補線Ｂ
Ｌ０＿がセンスアンプＳＡ０に接続され、またビット線
ＢＬ２およびビット補線ＢＬ２＿がセンスアンプＳＡ２
に接続されるので、ビット線ＢＬ０、ビット補線ＢＬ０
＿、ビット線ＢＬ２およびビット補線ＢＬ２＿に接続さ
れているメモリセルに対して、書き込みまたは読み出し
が可能となる。

【００１４】

【発明が解決しようとする課題】半導体記憶装置の高集
積度化、大容量化に伴い、上述した従来のＤＲＡＭなど
の半導体記憶装置においては、それぞれのメモリセルア
レイの記憶容量も増大しつつある。これに従って、一方
のビット線およびビット補線に接続されているメモリセ
ルの数が多くなり、読み出しまたは書き込み時のビット
線およびビット補線の抵抗および負荷容量が大きくなる
傾向にある。

【００１５】ビット線またはビット補線の抵抗および負
荷容量が増大すると、メモリアクセスのとき種々の問題
が生じる。例えば、読み出し時に、読み出し速度が低下
し、または読み出し精度が悪化する。これを回避するた
めに、センスアンプの数を増加させ、各センスアンプ毎
の負荷を低減する手段があるが、これによりセンスアン
プの占めるチップ面積の比率が上昇し、配線の効率の低
下またはチップ面積の増大を招くなどの不利益がある。

【００１６】上述した問題を解決するために、拡張ビッ
ト線方式が提案されている。図８は、拡張ビット線方式
の概念を示す回路図である。図示のように、センスアン
プＳＡに接続されているビット線およびビット補線をそ
のほぼ中間で二分割し、分割された二部分において、セ
ンスアンプＳＡ近端のものを通常のビット線ＢＬおよび
ビット補線ＢＬ＿として、遠端のものを拡張ビット線Ｅ
ＸＢＬおよび拡張ビット線補線ＥＸＢＬ＿として、それ
ぞれセンスアンプＳＡに接続する。拡張ビット線ＥＸＢ
Ｌおよび拡張ビット補線ＥＸＢＬは、金属配線ＭＬおよ
びＭＬ＿を介して、センスアンプＳＡに接続されてい
る。なお、拡張ビット線ＥＸＢＬおよび拡張ビット線補
線ＥＸＢＬ＿が、ビット線およびビット補線ＢＬ＿と同
様に、ポリシリコン層に形成され、金属配線ＭＬおよび
ＭＬ＿は、ポリシリコン層の上層に成層された金属層に
形成される。さらに、金属配線ＭＬと拡張ビット線ＥＸ
ＢＬ間に、または、金属配線ＭＬ＿と拡張ビット線補線
ＥＸＢＬ＿間に、それぞれ図示していないコンタクトホ
ールが形成されており、それぞれ配線を接続する。

【００１７】ところが、拡張ビット線方式では、センス
アンプとビット線対および拡張ビット線対を接続するた
めに、別々に選択ゲートを設ける必要がある。図示のよ
うに、センスアンプＳＡとビット線ＢＬおよびビット補
線ＢＬ＿間に、それぞれ選択ゲートＴＧ，ＴＧ＿が介在
し、センスアンプＳＡと拡張ビット線ＥＸＢＬおよび拡
張ビット線補線ＥＸＢＬ＿間に、それぞれ選択ゲートＴ
ＧＥ，ＴＧＥ＿が介在している。

【００１８】選択ゲートＴＧ，ＴＧ＿のゲートが、選択
信号線ＳＨＲＳに接続され、選択ゲートＴＧＥ，ＴＧＥ
＿のゲートが、選択信号線ＳＨＲＥに接続されている。
選択信号線ＳＨＲＳを選択し、活性化することにより、
ビット線ＢＬおよびビット補線ＢＬ＿に接続されている
メモリセルに対してアクセスでき、選択信号線ＳＨＲＥ
を選択し、活性化することにより、拡張ビット線ＥＸＢ
Ｌおよび拡張ビット線補線ＥＸＢＬ＿に接続されている
メモリセルに対してアクセスできる。

【００１９】上述した拡張ビット線方式により、センス
アンプに接続されているビット線の抵抗および負荷容量
を低減でき、アクセス速度の低下および読み出し精度の
低下を防止でき、メモリの大容量化を実現できる。しか
し、図示のように、各センスアンプに接続されているビ
ット線対および拡張ビット線対に別々の選択ゲートが必
要であり、ビット線および拡張ビット線がセンスアンプ
の両側に対称に配置された場合に、一つのセンスアンプ
につき、四本の制御信号線で選択ゲートを制御する必要
がある。図７に示す従来のＤＲＡＭにおいては、一つの
センスアンプにつき、二本の選択信号線のみで選択ゲー
トを制御することができる。このため、従来の半導体記
憶装置における制御回路は使用できず、新たな制御回路
が必要となる。

【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、拡張ビット線方式におけるビッ
ト線および拡張ビット線選択用の選択信号を生成可能な
制御回路を実現し、ビット線抵抗および負荷容量を低減
させながら、記憶容量の増加が図れる半導体記憶装置を
提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、複数のビット線対及び
当該ビット線対と同一方向に延びる複数の拡張ビット線
対と複数のワード線との交差点にメモリセルが形成され
ている第１及び第２のメモリセルアレイと、上記メモリ
セルアレイの間に配置され、上記第１のメモリセルアレ
イのビット線対に第１のスイッチング手段を介して接続
され、上記第１のメモリセルアレイの拡張ビット線対に
第２のスイッチング手段を介して接続され、上記第２の
メモリセルアレイのビット線対に第３のスイッチング手
段を介して接続され、上記第２のメモリセルアレイの拡
張ビット線対に第４のスイッチング手段を介して接続さ
れている複数のセンスアンプを含むセンスアンプバンク
部と、上記第１、第２、第３及び第４のスイッチング手
段の導通／非導通を制御する制御回路とを有し、上記制
御回路は、メモリアクセス時に、アドレス信号に応じて
上記第１、第２、第３及び第４のスイッチング手段の内
の１つを導通状態とし、その他のものを非導通状態とす
る。

【００２２】また、本発明の半導体記憶装置は、上記ビ
ット線対及び上記拡張ビット線対を所定の電圧にプリチ
ャージするプリチャージ回路を有し、メモリアクセス前
の待機時には、上記第１、第２、第３及び第４のスイッ
チング手段は上記制御回路により導通状態とされ、上記
ビット線対及び上記拡張ビット線対は上記プリチャージ
回路によりプリチャージされる。

【００２３】また、本発明では、上記第１、第２、第３
及び第４のスイッチング手段はトランジスタにより構成
され、それらの制御端子に上記制御回路からそれぞれ制
御信号が印加される。

【００２４】さらに、本発明では、上記制御回路はメモ
リアクセス時に上記各トランジスタの内の１つトランジ
スタの制御端子に電源電圧よりも高い電圧を印加し、そ
の他のトランジスタの制御端子に共通電位を印加する。

【００２５】本発明によれば、各センスアンプの両側
に、それぞれビット線対と拡張ビット線対とが配置さ
れ、各センスアンプは、それぞれスイッチング手段を介
してビット線対および拡張ビット線対に接続されてい
る。メモリアクセス時には、制御回路が、各センスアン
プに接続されている４つのスイッチング手段の内、１つ
のみを選択して導通状態に設定し、他のスイッチング手
段を非導通状態に保持するので、センスアンプの負荷の
増大を回避でき、メモリの大容量化および高集積度化を
容易に実現でき、ビット線消費電流を低減でき、アクセ
ス速度の向上が図れる。

【００２６】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の半導体記憶装置、例えば、拡張ビット線方式を採用し
たＤＲＡＭの構成および動作について説明する。図１は
本発明に係る半導体記憶装置の一実施形態を示す回路図
である。図示のように、本実施形態の半導体記憶装置
は、メモリセルアレイＳＭ１ａ、センスアンプバンクＳ
Ｂ１ａ，ＳＢ２ａおよびワード線駆動回路ＷＤ１ａ，Ｗ
Ｄ２ａにより構成されている。

【００２７】本実施形態では、拡張ビット線方式が採用
されており、メモリセルアレイＳＭ１ａには、例えば、
２５６組のビット線対と拡張ビット線対が配置され、さ
らに、これらのビット線対および拡張ビット線対に交差
して、５１２本のワード線が配置されている。メモリセ
ルアレイＳＭ１ａのビット線方向の両側に、センスアン
プバンクＳＢ１ａ，ＳＢ２ａがそれぞれ配置され、ワー
ド線方向の両側に、ワード線駆動回路ＷＤ１ａ，ＷＤ２
ａがそれぞれ配置されている。

【００２８】各センスアンプバンクＳＢ１ａ，ＳＢ２ａ
には、それぞれ１２８個のセンスアンプＳＡｉ（ｉ＝
０，１，２，…，２５５）が配置されている。例えば、
センスアンプバンクＳＢ１ａにはセンスアンプＳＡ０，
ＳＡ２，…，ＳＡ２５４が配置され、センスアンプバン
クＳＢ２ａにはセンスアンプＳＡ１，ＳＡ３，…，ＳＡ
２５５が配置されている。なお、図１においては、セン
スアンプＳＡ０，ＳＡ１，ＳＡ２のみを示している。ま
た、センスアンプバンクＳＢ１ａ，ＳＢ２ａはその両側
に配置されているメモリセルアレイにより共用されてい
る。

【００２９】２５６組のビット線対および拡張ビット線
対がそれぞれ選択ゲートを通して、センスアンプバンク
ＳＢ１ａ，ＳＢ２ａ内のセンスアンプＳＡｉに接続され
ている。選択ゲートは、例えば、ゲートが選択信号線に
接続されているｎＭＯＳトランジスタにより構成されて
いる。各センスアンプバンクには、それぞれ４本の選択
信号線が接続されており、これらの選択信号線は、図示
しない制御回路に接続され、当該制御回路により所定の
選択信号線が選択され、活性化される。また、５１２本
のワード線の内、ワード線駆動回路ＷＤ１ａ，ＷＤ２ａ
にそれぞれ２５６本ずつ接続されている。なお、図１に
おいては、説明のために隣り合う一対のワード線Ｗ
Ｌ_j，ＷＬ_j+1（ｊ＝０，１，２，…，５１０）のみが
示されている。

【００３０】メモリアクセス時には、ワード線駆動回路
ＷＤ１ａ，ＷＤ２ａに図示しないアドレス情報が入力さ
れ、それに応じて、ワード線駆動回路ＷＤ１ａ，ＷＤ２
ａにより、５１２本のワード線の内１本が選択され、活
性化状態のハイレベルに保持される。また、制御回路に
より、所定の選択信号線が選択され、活性化される。こ
れに応じて、所定の選択ゲートがオン状態に設定され
る。例えば、選択信号線ＳＨＤＳ１が選択された場合、
制御回路により、選択信号線ＳＨＤＳ１がハイレベル、
例えば、電源電圧Ｖ_DDレベルに保持される。これに応じ
てビット線ＢＬ_0,Lおよびビット補線ＢＬ_0,L-がセンス
アンプＳＡ０に接続され、またビット線ＢＬ_2,Lおよび
ビット補線ＢＬ_2,L-がセンスアンプＳＡ２に接続される
ので、ビット線ＢＬ_0,L、ビット補線ＢＬ_0,L-、ビット
線ＢＬ_2,Lおよびビット補線ＢＬ_2,L-に接続されている
メモリセルに対して、書き込みまたは読み出しが可能と
なる。

【００３１】以下、図１を参照しながら、メモリセルア
レイＳＭ１ａの構成について説明する。メモリセルアレ
イＳＭ１ａにおいて、ビット線またはビット補線とワー
ド線との交差点に１個ずつのメモリセルが配置され、同
様に、拡張ビット線または拡張ビット補線とワード線と
の交差点に１個ずつのメモリセルが配置されている。な
お、図１は例示として、メモリセルＭＣ_0,j，ＭＣ
_0,j+1，ＭＣ_1,j，ＭＣ_1,j+ ₁，ＭＣ_2,j，ＭＣ_2,j+1
のみを示している。また、図１では、ワード線とビット
線およびビット補線、またはワード線と拡張ビット線お
よび拡張ビット補線との交差点のドットによりメモリセ
ルの配置位置を示しており、メモリセルの構成を省略し
ている。メモリセルは、例えば、１個のトランジスタと
１個のキャパシタにより構成されているものとする。

【００３２】各ビット線およびビット補線は、メモリセ
ルアレイＳＭ１ａの中間地点で左右に２分割されてい
る。例えば、左側のビット線対ＢＬ_0,L，ＢＬ_0,L-がセ
ンスアンプＳＡ０に接続され、右側のビット線対ＢＬ
_0,R，ＢＬ_0,R-がビット線よりも上層に形成されている
上層配線対ＭＬ₀，ＭＬ_0-を介してセンスアンプＳＡ０
に接続されている。ＨＵ₀，ＨＵ_0-は上層配線対Ｍ
Ｌ₀，ＭＬ_0-と右側のビット線対ＢＬ_0,R，ＢＬ_0,R-と
を接続するためのスルーホールである。他のビット線対
についても同様な構成を有する。ここで、上層配線を介
してセンスアンプに接続されているビット線を拡張ビッ
ト線と呼び、これに対して、センスアンプに直接接続さ
れているビット線を通常のビット線（Regular Bit Line
s ）、または単にビット線と呼ぶ。

【００３３】センスアンプは選択ゲートを介してビット
線対に接続されている。例えば、センスアンプＳＡ０は
選択ゲートＴＧ_0,a，ＴＧ_0,a-を介してビット線対ＢＬ
_0,L，ＢＬ_0,L-に接続され、さらに、選択ゲートＴＧ
_0,b，ＴＧ_0,b-を介して拡張ビット線対ＢＬ_0,R，ＢＬ
_0,R-に接続されている。選択ゲートＴＧ_0,a，ＴＧ_0,a-
のゲートは選択信号線ＳＨＤＳ１に接続され、選択ゲー
トＴＧ_0,b，ＴＧ_0,b-のゲートは選択信号線ＳＨＤＥ１
に接続されている。このため、選択信号線ＳＨＤＥ１，
ＳＨＤＳ１の電圧レベルを制御することにより、センス
アンプＳＡ０に接続されるビット線対を選択できる。例
えば、選択信号線ＳＨＤＥ１がローレベルに保持され、
選択信号線ＳＨＤＳ１がハイレベルに保持されると、選
択ゲートＴＧ_0,a，ＴＧ_0,a-がオン状態、選択ゲートＴ
Ｇ_0,b，ＴＧ_0,b-がオフ状態となり、センスアンプＳＡ
０とビット線対ＢＬ_0,L，ＢＬ_0,L-とが接続され、上層
配線対ＭＬ₀，ＭＬ_0-がセンスアンプＳＡ０から切り離
される。

【００３４】他のセンスアンプにおいても同様である。
なお、図１においては選択ゲートとセンスアンプが別々
に配置されているが、実際の回路では、選択ゲートをセ
ンスアンプ内に配置することもできる。選択ゲートのオ
ン／オフ状態を制御する選択信号線ＳＨＵＳ１，ＳＨＵ
Ｅ１，ＳＨＤＳ１，ＳＨＤＥ１，ＳＨＵＳ２，ＳＨＵＥ
２，ＳＨＤＳ２，ＳＨＤＥ２は、図示していない制御回
路に接続され、制御回路によりそれぞれの信号レベルが
制御される。

【００３５】図２は、制御回路および当該制御回路から
の信号に応じて選択信号線を駆動する駆動バッファの構
成を示すブロック図である。図示のように、制御回路１
００は、５ビットの入力信号に応じて、１２ビットの制
御信号を出力する。そして、１２ビットの制御信号がそ
れぞれ２分岐して、分岐された一部が駆動バッファ１１
０〜１４０に入力され、他の部分は、駆動バッファ１５
０〜１８０に入力される。

【００３６】各駆動バッファにそれぞれ３ビットの制御
信号が入力される。それぞれの駆動バッファは３ビット
の入力信号に応じて、選択信号線ＳＨＵＳ１〜ＳＨＤＥ
１、ＳＨＵＳ２〜ＳＨＤＥ２を制御する。例えば、駆動
バッファ１１０は３ビットの入力信号に応じて、選択信
号線ＳＨＵＳ１を制御し、駆動バッファ１２０は、３ビ
ットの入力信号に応じて、選択信号線ＳＨＵＥ１を制御
する。

【００３７】図３は、制御回路１００の一構成例を示
し、図４は、駆動バッファ１１０の一構成例を示してい
る。なお、駆動バッファ１１０〜１８０は、ほぼ同じ構
成を有しており、ここで、その内の一つ１１０を例とし
て図示する。以下、図３および図４を参照しつつ、制御
回路１００および駆動バッファ１１０〜１８０の構成お
よび動作について説明する。

【００３８】制御回路１００は、複数の論理ゲートおよ
びレベルシフタにより構成されている。入力信号ＭＳ
Ｉ，ＭＳＪ，ＥＸ８Ｂ，ＥＸ８およびＴＷＡＬＬＢに応
じて、１２の出力信号ＳＨＵＰＳ，ＳＨＵＬＳ，…，Ｓ
ＨＤＬＥを制御する。なお、出力信号ＳＨＵＰＳ，ＳＨ
ＵＬＳ，ＳＨＵＸＳは、図２に示す駆動バッファ１１０
および１５０に供給され、出力信号ＳＨＵＸＥ，ＳＨＵ
ＰＥ，ＳＨＵＬＥは駆動バッファ１２０および１６０に
供給され、出力信号ＳＨＤＰＳ，ＳＨＤＬＳ，ＳＨＤＸ
Ｓは駆動バッファ１３０および１７０に供給され、出力
信号ＳＨＤＸＥ，ＳＨＤＰＥ，ＳＨＤＬＥは、駆動バッ
ファ１４０および１８０に供給される。

【００３９】図３において、１３，２３，３３，４３お
よび５１はレベルシフタを示しており、これらのレベル
シフタにより、Ｖ_SS〜Ｖ_DDにレベルが変化する入力信号
がＶ _SS〜Ｖ_PPの範囲に変化する信号に変換される。ここ
で、Ｖ_SSは共通電位であり、例えば、０Ｖであり、Ｖ_DD
は電源電圧で、例えば、３．３±０．３Ｖであり、Ｖ _PP
は電源電圧Ｖ_DDより高い電圧で、例えば、３．８Ｖであ
る。なお、Ｖ_PPは電源電圧Ｖ_DDにより、昇圧して得られ
る。

【００４０】図３において、入力信号ＭＳＩ，ＭＳＪ，
ＥＸ８Ｂ，ＥＸ８およびＴＷＡＬＬＢは、例えば、ハイ
レベル時に電源電圧Ｖ_DD、ローレベル時に共通電位Ｖ_SS
に設定されている信号である。ＯＲゲート１０，２０，
３０，４０、ＮＡＮＤゲート１１，２１，３１，４１お
よびインバータ１２，２２，３２，４２およびインバー
タ５０は、電源電圧Ｖ_DDで動作する論理ゲートであり、
これら以外の論理ゲートは、例えば、電圧Ｖ_PPを動作電
圧とする。

【００４１】図３の制御回路１００において、ＯＲゲー
ト１０の入力端子に、信号ＭＳＩとＥＸ８Ｂが入力され
る。ＯＲゲート１０の出力端子がＮＡＮＤゲート１１の
一方の端子に接続され、ＮＡＮＤゲート１１の他方の入
力端子に信号ＭＳＪが入力される。ＮＡＮＤゲート１１
の出力端子がレベルシフタ１３の非反転入力端子に接続
され、また、インバータＩＮＶ１２を介してレベルシフ
タ１３の反転入力端子に接続されている。

【００４２】ＮＯＲゲート１８は、三つの入力端子を有
しており、これらの入力端子は、それぞれレベルシフタ
１３，２３の非反転出力端子およびレベルシフタ５１の
出力端子に接続されている。ＮＯＲゲート１６の一方の
入力端子は、ＮＯＲゲート１８の出力端子に接続され、
他方の入力端子は、レベルシフタ１３の非反転出力端子
に接続されている。ＮＯＲゲート１４の一方の入力端子
は、レベルシフタ１３の非反転出力端子に接続され、他
方の入力端子は、ＮＯＲゲート１６の出力端子に接続さ
れている。インバータ１５の入力端子は、レベルシフタ
１３の反転出力端子に接続され、インバータ１７の入力
端子は、ＮＯＲゲート１６の出力端子に接続されてい
る。ＮＯＲゲート１４の出力端子から、信号ＳＨＵＰＳ
が出力され、インバータ１５の出力端子から、信号ＳＨ
ＵＬＳが出力され、インバータ１７の出力端子から、信
号ＳＨＵＸＳが出力される。

【００４３】なお、図３に示す他の回路部分は、上記信
号ＳＨＵＰＳ，ＳＨＵＬＳ，ＳＨＵＸＳを発生する部分
とほぼ同じ構成を有しており、それらの回路の構成につ
いて、詳細の説明を省略する。

【００４４】待機時に、信号ＥＸ８およびＥＸ８Ｂはと
もにハイレベルに保持されている。これに応じて、待機
時にＯＲゲート１０，２０，３０および４０の出力端子
がともにハイレベルに保持されている。また、信号ＭＳ
Ｉ，ＭＳＪもハイレベルに保持されているので、ＮＡＮ
Ｄゲート１１の出力端子がローレベルに保持されてい
る。これに応じて、レベルシフタ１３の非反転出力端子
がローレベルに保持され、反転出力端子がハイレベルに
保持される。さらに、信号ＴＷＡＬＬＢは、ハイレベル
に保持されているので、レベルシフタ５１の出力端子が
ローレベルに保持され、これに応じてＮＯＲゲート１８
の出力端子がハイレベルに保持される。

【００４５】上述した条件に応じて、出力信号ＳＨＵＰ
Ｓ，ＳＨＵＬＳ，ＳＨＵＸＳの内、ＳＨＵＬＳがローレ
ベル、例えば、共通電位Ｖ_SSレベルに設定されているほ
か、他の二つの信号ＳＨＵＰＳとＳＨＵＸＳは、何れも
ハイレベル、例えば、電圧Ｖ _PPレベルに保持される。ま
た、制御回路１００の他の構成部分においても、ほぼ同
様に各信号の初期状態が設定される。その結果、信号Ｓ
ＨＵＬＳと同様に、信号ＳＨＵＬＥ，ＳＨＤＬＳ，ＳＨ
ＤＬＥがローレベルに保持され、それ以外の各信号がハ
イレベルに保持される。

【００４６】メモリアクセスが開始した後、入力したア
ドレス信号および他の制御信号に応じて、制御回路１０
０の入力信号ＭＳＩ，ＭＳＪ，ＥＸ８Ｂ，ＥＸ８，ＴＷ
ＡＬＬＢのレベルがそれぞれ設定される。それに応じ
て、制御回路１００の各出力信号のレベルが設定され
る。制御回路１００により、計１２ビットの信号が出力
され、駆動バッファ１１０〜１８０にそれぞれ入力され
る。

【００４７】図４は、一例として、駆動バッファ１１０
の構成を示している。駆動バッファ１１０は、入力信号
ＳＨＵＰＳ，ＳＨＵＬＳ，ＳＨＵＸＳを受けて、これら
の入力信号のレベルに応じて、選択信号線ＳＨＵＳ１に
印加される選択信号Ｓ_US1を制御する。

【００４８】駆動バッファ１１０は、ｐＭＯＳトランジ
スタＰＴ１、ｎＭＯＳトランジスタＮＴ１，ＮＴＤ１に
より構成されている。ｎＭＯＳトランジスタＮＴＤ１
は、デプレーション型ＭＯＳトランジスタであり、その
しきい値電圧Ｖ_thは、例えば、０Ｖよりわずかに高い電
圧である。ｎＭＯＳトランジスタＮＴＤ１のドレイン
は、電源電圧Ｖ_DDの供給線に接続され、ソースは、選択
信号線ＳＨＵＳ１に接続され、ゲートは、信号ＳＨＵＰ
Ｓの端子に接続されている。トランジスタＰＴ１とＮＴ
１は、電圧Ｖ_PPと共通電位Ｖ_SSとの間に直列に接続され
ている。即ち、トランジスタＰＴ１のソースは、電圧Ｖ
_PPに接続され、トランジスタＮＴ１のソースは、共通電
位Ｖ_SSに接続され、これらのトランジスタのドレイン同
士は接続され、接続点は選択信号線ＳＨＵＳ１に接続さ
れている。トランジスタＰＴ１のゲートには、信号ＳＨ
ＵＸＳ、トランジスタＮＴ１のゲートには、信号ＳＨＵ
ＬＳがそれぞれ入力されている。

【００４９】図５は、制御回路１００により生成された
信号ＳＨＵＰＳ，ＳＨＵＬＳ，ＳＨＵＸＳおよびそれに
応じて、駆動バッファの出力信号Ｓ_US1の波形を示して
いる。以下、この波形図を参照しつつ、駆動バッファの
動作を説明する。

【００５０】図示のように、待機時に制御回路１００に
より、信号ＳＨＵＰＳおよびＳＨＵＸＳがハイレベル、
例えば、電圧Ｖ_PPレベルに保持され、信号ＳＨＵＬＳが
ローレベル、例えば、共通電位Ｖ_SSレベルに保持されて
いる。これに応じて、図４に示す駆動バッファ１１０に
おいて、ｎＭＯＳトランジスタＮＴＤ１がオン状態に保
持され、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトラン
ジスタＮＴ１がともにオフ状態に保持されている。上述
したように、ｎＭＯＳトランジスタＮＴＤ１は、デプレ
ーション型であるため、しきい値電圧Ｖ_thが、例えば、
０Ｖよりわずかに高い電圧である。

【００５１】この結果、ｎＭＯＳトランジスタＮＴＤ１
がオン状態にあるとき、選択信号線ＳＨＵＳ１の信号Ｓ
_US1は、電源電圧Ｖ_DDとほぼ同じレベルに保持される。
即ち、待機時に、選択または非選択に関係なく、選択信
号線がすべて電源電圧Ｖ_DDレベルに保持される。その
際、各ビット線がプリチャージされ、それぞれ所定の電
位、例えば、電源電圧Ｖ_DDまたはそれに近いレベルに設
定される。

【００５２】次いで、メモリアクセス時に制御回路１０
０において、入力信号ＭＳＩ，ＭＳＪ，ＥＸ８Ｂ，ＥＸ
８，ＴＷＡＬＬＢに応じて出力信号がそれぞれ所定のレ
ベルに設定される。これに応じて、所定の選択信号線が
選択され、活性化される。なお、図５において、信号Ｓ
ＨＵＬＳ，ＳＨＵＸＳの波形において、点線は非選択状
態、実線は選択状態をそれぞれ示している。

【００５３】図５に示すように、選択状態に関わらず、
メモリアクセス時に信号ＳＨＵＰＳがローレベル、例え
ば、共通電位Ｖ_SSレベルに保持される。選択信号線ＳＨ
ＵＳ１が選択状態にある場合に、信号ＳＨＵＬＳ，ＳＨ
ＵＸＳがともにローレベル、例えば、共通電位Ｖ_SSレベ
ルに保持される。このため、例えば、選択信号線ＳＨＵ
Ｓ１が選択された場合に、制御回路１００からの出力信
号ＳＨＵＰＳ，ＳＨＵＬＳ，ＳＨＵＸＳに応じて、駆動
バッファ１１０において、ｎＭＯＳトランジスタＮＴＤ
１がオフ状態、ｐＭＯＳトランジスタＰＴ１がオン状
態、ｎＭＯＳトランジスタＮＴ１がオフ状態にそれぞれ
設定されるので、選択信号線ＳＨＵＳ１の信号Ｓ_US1は
電圧Ｖ_PPレベルに保持される。逆に、選択信号線ＳＨＵ
Ｓ１が選択されていない場合に、ｎＭＯＳトランジスタ
ＮＴＤ１がオフ状態、ｐＭＯＳトランジスタＰＴ１がオ
フ状態、ｎＭＯＳトランジスタＮＴ１がオン状態にそれ
ぞれ設定されるので、選択信号線ＳＨＵＳ１の信号Ｓ
_US1は共通電位Ｖ_SSレベルに保持される。

【００５４】上述のように、選択信号線ＳＨＵＳ１が選
択された場合に、制御回路１００の出力信号に応じて選
択信号線ＳＨＵＳ１が活性化され、電圧Ｖ_PPレベルに保
持される。一方、選択信号線ＳＨＵＳ１が選択されてい
ない場合に、制御回路１００の出力信号に応じて選択信
号線ＳＨＵＳ１が共通電位Ｖ_SSのレベルに保持される。

【００５５】このため、選択信号線ＳＨＵＳ１が選択さ
れた場合に、図１において、センスアンプＳＡ０の左側
に、選択信号線ＳＨＵＳ１に接続されている選択ゲート
がオン状態に設定されるので、センスアンプバンクＳＢ
１ａの左側にあるメモリセルアレイＳＭ０（図示せず）
にあるビット線対がセンスアンプＳＡ０に接続される。
読み出し時に、センスアンプＳＡ０により、選択された
ビット線電位が検出され、選択メモリセルの記憶データ
が読み出される。選択信号線ＳＨＵＳ１が選択されてい
ない場合に、上述のように、それが共通電位Ｖ_SSレベル
に保持されるので、それに接続されている選択ゲートが
オフ状態に保持される。

【００５６】図２に示す制御回路１００および駆動バッ
ファ１１０〜１４０、１５０〜１８０により、メモリア
クセス時に四本の選択信号線ＳＨＵＳ１，ＳＨＵＥ１，
ＳＨＤＳ１，ＳＨＤＥ１の内、一本のみが選択され、他
の選択信号線が非選択状態に保持される。同様に、四本
の選択信号線ＳＨＵＳ２，ＳＨＵＥ２，ＳＨＤＳ２，Ｓ
ＨＤＥ２の内、一本のみが選択され、他の選択信号線が
非選択状態に保持される。このため、メモリアクセス時
に各メモリセルアレイにおいて、隣接する何れか一方の
センスアンプバンク内のセンスアンプに、その半分の数
のビット線対または拡張ビット線対のみが接続され、他
の半分の数のビット線対または拡張ビット線対はセンス
アンプに接続されない。この結果、記憶容量を大きくす
るのにも拘わらず、メモリアクセス時のセンスアンプの
負荷は、従来の容量のメモリ、即ち拡張ビット線構造を
採用していないメモリとほぼ同じ程度に制限される。図
１のメモリセルアレイＳＭ１の場合、２５６組のビット
線対または拡張ビット線対のうち、メモリアクセス時に
は１２８組のビット線対または拡張ビット線対のみがセ
ンスアンプバンクＳＢ１ａまたはセンスアンプバンクＳ
Ｂ２ａ内の各センスアンプに接続される。また、センス
アンプに接続されるビット線対または拡張ビット線対
は、拡張ビット線構造を採用していることにより、その
長さが実質的に半分になっているので、その分ビット線
配線における抵抗および負荷容量が小さく、消費電力が
少なくて済む。

【００５７】以上説明したように、本実施形態によれ
ば、制御回路により選択信号線ＳＨＵＳ１，ＳＨＵＥ
１，ＳＨＤＳ１，ＳＨＤＥ１のレベルを設定し、メモリ
アクセス時に上記４つの選択信号線の内、１つのみを選
択し、他の選択信号線を非選択状態に保持し、これに応
じてセンスアンプバンクＳＢ１ａ内のセンスアンプと所
定のビット線対または拡張ビット線対とを接続し、読み
出しまたは書き込みを行うので、センスアンプの負荷を
低減でき、大容量化および高集積度化が図れる。

【００５８】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、センスアンプ負荷を低減でき、これに
よってメモリアクセス速度の向上と、読み出し精度の改
善が図れる利点がある。また、大容量化の場合に、セン
スアンプ負荷の増大を最小限に抑制でき、半導体記憶装
置の大容量化および高集積度化を実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。

【図２】選択信号線の制御回路および駆動バッファの構
成を示す図である。

【図３】制御回路の構成を示す回路図である。

【図４】駆動バッファの構成を示す回路図である。

【図５】制御回路および駆動バッファの動作を示す波形
図である。

【図６】一般的なＤＲＡＭの構成例を示すブロック図で
ある。

【図７】ＤＲＡＭの内部構成を示す回路図である。

【図８】拡張ビット線方式の概念を示す回路図である。

【符号の説明】

ＳＢ１ａ，ＳＢ２ａ，ＳＢ０，ＳＢ１，…，ＳＢ４…セ
ンスアンプバンクＳＭ１ａ，ＳＭ０，ＳＭ１，…，ＳＭ４…メモリセルア
レイＷＤ１ａ，ＷＤ２ａ，ＷＤ０１，ＷＤ０２，ＷＤ１１，
ＷＤ１２，…，ＷＤ３１，ＷＤ３２…ワード線駆動回路ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３…センスアンプＰＴ１…ｐＭＯＳトランジスタＮＴ１…ｎＭＯＳトランジスタＮＴＤ１…デプレーション型ｎＭＯＳトランジスタ１０，２０，３０，４０…ＯＲゲート１１，２１，３１，４１…ＮＡＮＤゲート１２，２２，３２，４２，５０…インバータ１３，２３，３３，４３，５１…レベルシフタ１４，１６，１８，２４，２６，３４，３６，３８，４
４，４６…ＮＯＲゲート１５，１７，２５，２７，３５，３７，４５，４７…イ
ンバータ１００…制御回路１１０，１２０，１３０，１４０，１５０，１６０，１
７０，１８０…駆動バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者助川俊一茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者平雅之茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者高橋康東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者荒井公司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者高橋勉東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】複数のビット線対及び当該ビット線対と
同一方向に延びる複数の拡張ビット線対と複数のワード
線との交差点にメモリセルが形成されている第１及び第
２のメモリセルアレイと、上記メモリセルアレイの間に配置され、上記第１のメモ
リセルアレイのビット線対に第１のスイッチング手段を
介して接続され、上記第１のメモリセルアレイの拡張ビ
ット線対に第２のスイッチング手段を介して接続され、
上記第２のメモリセルアレイのビット線対に第３のスイ
ッチング手段を介して接続され、上記第２のメモリセル
アレイの拡張ビット線対に第４のスイッチング手段を介
して接続されている複数のセンスアンプを含むセンスア
ンプバンク部と、上記第１、第２、第３及び第４のスイッチング手段の導
通／非導通を制御する制御回路と、を有し、上記制御回路は、メモリアクセス時に、アドレ
ス信号に応じて上記第１、第２、第３及び第４のスイッ
チング手段に内の１つを導通状態とし、その他のものを
非導通状態とする半導体記憶装置。
【請求項２】上記拡張ビット線対は当該拡張ビット線
対よりも上方に形成されている金属配線層を介して上記
スイッチング手段に接続されている請求項１に記載の半
導体記憶装置。
【請求項３】上記ビット線対及び上記拡張ビット線対
を所定の電圧にプリチャージするプリチャージ回路を有
し、メモリアクセス前の待機時には、上記第１、第２、
第３及び第４のスイッチング手段は上記制御回路により
導通状態とされ、上記ビット線対及び上記拡張ビット線
対は上記プリチャージ回路によりプリチャージされる請
求項１に記載の半導体記憶装置。
【請求項４】上記第１、第２、第３及び第４のスイッ
チング手段はトランジスタにより構成され、それらの制
御端子に上記制御回路からそれぞれ制御信号が印加され
る請求項１に記載の半導体記憶装置。
【請求項５】上記制御回路は待機時に上記各トランジ
スタの制御端子に電源電圧を印加する請求項４に記載の
半導体記憶装置。
【請求項６】上記制御回路はメモリアクセス時に上記
各トランジスタの内の１つトランジスタの制御端子に電
源電圧よりも高い電圧を印加し、その他のトランジスタ
の制御端子に共通電位を印加する請求項４に記載の半導
体記憶装置。