JP2910447B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2910447B2 JP2910447B2 JP4260171A JP26017192A JP2910447B2 JP 2910447 B2 JP2910447 B2 JP 2910447B2 JP 4260171 A JP4260171 A JP 4260171A JP 26017192 A JP26017192 A JP 26017192A JP 2910447 B2 JP2910447 B2 JP 2910447B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の差動
増幅回路に関する。本発明は、ビット線対選択用デコー
ド回路の占有面積を小さくし、回路動作の高速化をはか
ることができる半導体記憶装置に関する。
増幅回路に関する。本発明は、ビット線対選択用デコー
ド回路の占有面積を小さくし、回路動作の高速化をはか
ることができる半導体記憶装置に関する。
【０００２】
【従来の技術】従来技術を図１および図４を参照して説
明する。図１は一般的な半導体記憶装置の全体構成を示
すブロック図である。従来の半導体記憶装置は、チップ
イネーブル制御回路１と、書き込みおよび読み出し動作
の切り替えを制御する切替制御回路２と、データの入出
力を行う入出力回路３と、カラムデコーダ４と、データ
の入出力を制御する入出力制御回路５と、セルアレイ６
と、ロウデーダ７とを備える。図４は従来の半導体記憶
装置のビット線対に接続される入出力回路およびそれら
を選択するためデコード回路の構成を示す図である。同
図中ＢＬ１、ＢＬ２、ＢＬｎはビット線対、ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対ＢＬ１、ＢＬ
２、ＢＬｎごとにそれぞれ対応して設けられ、その出力
信号線対と負荷回路を共通した差動増幅回路、ＬＤ１は
差動増幅回路ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡｎに共
通の負荷回路、ＲＢ１は差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎに共通の出力信号線対、ＳＲ１、Ｓ
Ｒ２、ＳＲｎはそれぞれ差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎの選択信号線、ＤＴＲ１、ＤＴＲ
２，、ＤＴＲｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎご
とにそれぞれ対応して設けられその対応するビット線対
ＢＬ１、ＢＬ２、ＢＬｎに書き込みデータを伝達するト
ランスファゲート回路、ＷＢ１は書き込みデータ線対、
ＬＤ２は書き込みデータ線対ＷＢ１が非選択のとき電源
電圧にプリチャージする負荷回路、ＳＷ１、ＳＷ２、Ｓ
Ｗｎはそれぞれトランスゲート回路ＤＴＲ１、ＤＴＲ
２、ＤＴＲｎの選択信号線、ＢＬＤ１、ＢＬＤ２、ＢＬ
Ｄｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞ
れ対応して設けられたビット線対選択用デコード回路、
ＧＷＢはグローバルな書き込みデータ線対、ＢＴＲは書
き込みデータ線対ＷＢ１とＧＷＢとを接続するトランス
ファゲート回路、ＢＳＡは差動増幅回路、ＳＢＷはビッ
ト線対選択用デコード回路ＢＬＤ１、ＢＬＤ２、ＢＬＤ
ｎおよびトランスファゲート回路ＢＴＲの選択信号線、
ＳＢＲは差動増幅回路ＢＳＡの選択信号線、ＷＥＳは半
導体記憶装置の書き込みおよび読み出し動作の切り替え
を制御する回路の出力信号線、ＢＤは半導体記憶装置内
の前述した全回路を含む複数に分割されたメモリセルブ
ロックを選択するデコード回路である。
明する。図１は一般的な半導体記憶装置の全体構成を示
すブロック図である。従来の半導体記憶装置は、チップ
イネーブル制御回路１と、書き込みおよび読み出し動作
の切り替えを制御する切替制御回路２と、データの入出
力を行う入出力回路３と、カラムデコーダ４と、データ
の入出力を制御する入出力制御回路５と、セルアレイ６
と、ロウデーダ７とを備える。図４は従来の半導体記憶
装置のビット線対に接続される入出力回路およびそれら
を選択するためデコード回路の構成を示す図である。同
図中ＢＬ１、ＢＬ２、ＢＬｎはビット線対、ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対ＢＬ１、ＢＬ
２、ＢＬｎごとにそれぞれ対応して設けられ、その出力
信号線対と負荷回路を共通した差動増幅回路、ＬＤ１は
差動増幅回路ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡｎに共
通の負荷回路、ＲＢ１は差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎに共通の出力信号線対、ＳＲ１、Ｓ
Ｒ２、ＳＲｎはそれぞれ差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎの選択信号線、ＤＴＲ１、ＤＴＲ
２，、ＤＴＲｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎご
とにそれぞれ対応して設けられその対応するビット線対
ＢＬ１、ＢＬ２、ＢＬｎに書き込みデータを伝達するト
ランスファゲート回路、ＷＢ１は書き込みデータ線対、
ＬＤ２は書き込みデータ線対ＷＢ１が非選択のとき電源
電圧にプリチャージする負荷回路、ＳＷ１、ＳＷ２、Ｓ
Ｗｎはそれぞれトランスゲート回路ＤＴＲ１、ＤＴＲ
２、ＤＴＲｎの選択信号線、ＢＬＤ１、ＢＬＤ２、ＢＬ
Ｄｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞ
れ対応して設けられたビット線対選択用デコード回路、
ＧＷＢはグローバルな書き込みデータ線対、ＢＴＲは書
き込みデータ線対ＷＢ１とＧＷＢとを接続するトランス
ファゲート回路、ＢＳＡは差動増幅回路、ＳＢＷはビッ
ト線対選択用デコード回路ＢＬＤ１、ＢＬＤ２、ＢＬＤ
ｎおよびトランスファゲート回路ＢＴＲの選択信号線、
ＳＢＲは差動増幅回路ＢＳＡの選択信号線、ＷＥＳは半
導体記憶装置の書き込みおよび読み出し動作の切り替え
を制御する回路の出力信号線、ＢＤは半導体記憶装置内
の前述した全回路を含む複数に分割されたメモリセルブ
ロックを選択するデコード回路である。
【０００３】次に、このように構成された従来例装置の
動作について説明する。
動作について説明する。
【０００４】メモリセルブロックを選択するデコード回
路ＢＤは、半導体記憶装置に入力されたアドレス信号の
デコード信号を受けビット線対選択用デコード回路ＢＬ
Ｄ１、ＢＬＤ２、ＢＬＤｎ、およびトランスファゲート
回路ＢＴＲの選択信号線ＳＢＷに選択信号を発生すると
ともに、アドレス信号のデコード信号と半導体記憶装置
の書き込みおよび読み出し動作の切り替えを制御する回
路の出力信号線ＷＥＳからの信号の論理を取って選択信
号線ＳＢＲ上に選択信号を発生させる。また、ビット線
対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して設け
られたビット線対選択用デコード回路ＢＬＤ１、ＢＬＤ
２、ＢＬＤｎは、半導体記憶装置に入力されたアドレス
信号のデコード信号および選択信号ＳＢＷを受け、ビッ
ト線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して
設けられ書き込みデータを伝達するトランスファゲート
回路ＤＴＲ１、ＤＴＲ２、ＤＴＲｎへの選択信号線ＳＷ
１、ＳＷ２、ＳＷｎに選択信号を発生するとともに、ア
ドレス信号のデコード信号、選択信号線ＳＢＷからの選
択信号、半導体記憶装置の書き込みおよび読み出し動作
の切り替えを制御する回路の出力信号線ＷＥＳからの出
力信号の論理を取って、ビット線対ＢＬ１、ＢＬ２、Ｂ
Ｌｎごとにそれぞれ対応して設けられその出力信号線対
と負荷回路を共通にした差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎへの選択信号線ＳＲ１、ＳＲ２、Ｓ
Ｒｎに選択信号を発生させる。
路ＢＤは、半導体記憶装置に入力されたアドレス信号の
デコード信号を受けビット線対選択用デコード回路ＢＬ
Ｄ１、ＢＬＤ２、ＢＬＤｎ、およびトランスファゲート
回路ＢＴＲの選択信号線ＳＢＷに選択信号を発生すると
ともに、アドレス信号のデコード信号と半導体記憶装置
の書き込みおよび読み出し動作の切り替えを制御する回
路の出力信号線ＷＥＳからの信号の論理を取って選択信
号線ＳＢＲ上に選択信号を発生させる。また、ビット線
対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して設け
られたビット線対選択用デコード回路ＢＬＤ１、ＢＬＤ
２、ＢＬＤｎは、半導体記憶装置に入力されたアドレス
信号のデコード信号および選択信号ＳＢＷを受け、ビッ
ト線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して
設けられ書き込みデータを伝達するトランスファゲート
回路ＤＴＲ１、ＤＴＲ２、ＤＴＲｎへの選択信号線ＳＷ
１、ＳＷ２、ＳＷｎに選択信号を発生するとともに、ア
ドレス信号のデコード信号、選択信号線ＳＢＷからの選
択信号、半導体記憶装置の書き込みおよび読み出し動作
の切り替えを制御する回路の出力信号線ＷＥＳからの出
力信号の論理を取って、ビット線対ＢＬ１、ＢＬ２、Ｂ
Ｌｎごとにそれぞれ対応して設けられその出力信号線対
と負荷回路を共通にした差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎへの選択信号線ＳＲ１、ＳＲ２、Ｓ
Ｒｎに選択信号を発生させる。
【０００５】ここで、図４に示す回路を含む半導体記憶
装置が書き込み動作状態でデコード回路ＢＤによってメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１、ＢＬ２、ＢＬｎの一つであるビット線対ＢＬ１が選
択されると選択信号線ＳＢＷおよびＳＷ１が“Ｈｉｇ
ｈ”電位となりトランスファゲート回路ＢＴＲおよびＤ
ＴＲ１が“ＯＮ”状態となり、書き込みデータ線対ＧＷ
Ｂ、書き込みデータ線対ＷＢ１、およびビット線対ＢＬ
１が電気的に接続され、半導体記憶装置に入力された書
き込みデータが書き込みデータ線対ＧＷＢを通じて書き
込みデータ線対ＷＢ１に伝達され、それがビット線対Ｂ
Ｌ１に伝達される。また、半導体記憶装置は書き込み状
態であるから出力信号線ＷＥＳは“Ｈｉｇｈ”電位とな
り選択信号線ＳＢＲおよびＳＲ１が“Ｌｏｗ”電位とな
り差動増幅回路ＢＬＳＡ１、ＢＳＡが非選択となり消費
電力が低減される。
装置が書き込み動作状態でデコード回路ＢＤによってメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１、ＢＬ２、ＢＬｎの一つであるビット線対ＢＬ１が選
択されると選択信号線ＳＢＷおよびＳＷ１が“Ｈｉｇ
ｈ”電位となりトランスファゲート回路ＢＴＲおよびＤ
ＴＲ１が“ＯＮ”状態となり、書き込みデータ線対ＧＷ
Ｂ、書き込みデータ線対ＷＢ１、およびビット線対ＢＬ
１が電気的に接続され、半導体記憶装置に入力された書
き込みデータが書き込みデータ線対ＧＷＢを通じて書き
込みデータ線対ＷＢ１に伝達され、それがビット線対Ｂ
Ｌ１に伝達される。また、半導体記憶装置は書き込み状
態であるから出力信号線ＷＥＳは“Ｈｉｇｈ”電位とな
り選択信号線ＳＢＲおよびＳＲ１が“Ｌｏｗ”電位とな
り差動増幅回路ＢＬＳＡ１、ＢＳＡが非選択となり消費
電力が低減される。
【０００６】
【発明が解しようとする課題】前述した従来の半導体記
憶装置のビット線対に接続される入出力回路およびそれ
らを選択するためのデコード回路では、ビット線対ごと
にそれぞれ対応して設けられその出力信号線対と負荷回
路を共通にした差動増幅回路と、ビット線対ごとにそれ
ぞれ対応して設けられ対応するビット線対に書き込みデ
ータを伝達するトランスファゲート回路とを選択する信
号線を図４に示すようにＳＲ１、ＳＲ２、ＳＲｎとＳＷ
１、ＳＷ２、ＳＷｎに分離し、書き込み動作時に差動増
幅回路を非選択にすることによって消費電力の低減をは
かっているために、ビット線対ごとにそれぞれ対応して
設けられたビット線対選択用デコーダ回路ＢＬＤ１、Ｂ
ＬＤ２、ＢＬＤｎは、その内部に選択信号線ＳＷ１、Ｓ
Ｗ２、ＳＷｎに選択信号を発生されるデコード回路と、
選択信号線ＳＲ１、ＳＲ２、ＳＲｎに選択信号を発生さ
せるデコード回路の二つの回路を有さなければならな
い。そのためビット線対ごとにそれぞれ対応して設けら
れたビット線対選択用デコード回路の半導体記憶装置内
の占有面積が増大し、書き込みおよび読み出し動作の切
り替えを制御する回路の出力信号線の駆動負荷が増大す
る問題があった。本発明はこのような問題を解決するも
ので、ビット線対選択用デコード回路の占有面積を小さ
くし、出力信号線の駆動負荷を低減して回路動作の高速
化をはかることができる装置を提供することを目的とす
る。
憶装置のビット線対に接続される入出力回路およびそれ
らを選択するためのデコード回路では、ビット線対ごと
にそれぞれ対応して設けられその出力信号線対と負荷回
路を共通にした差動増幅回路と、ビット線対ごとにそれ
ぞれ対応して設けられ対応するビット線対に書き込みデ
ータを伝達するトランスファゲート回路とを選択する信
号線を図４に示すようにＳＲ１、ＳＲ２、ＳＲｎとＳＷ
１、ＳＷ２、ＳＷｎに分離し、書き込み動作時に差動増
幅回路を非選択にすることによって消費電力の低減をは
かっているために、ビット線対ごとにそれぞれ対応して
設けられたビット線対選択用デコーダ回路ＢＬＤ１、Ｂ
ＬＤ２、ＢＬＤｎは、その内部に選択信号線ＳＷ１、Ｓ
Ｗ２、ＳＷｎに選択信号を発生されるデコード回路と、
選択信号線ＳＲ１、ＳＲ２、ＳＲｎに選択信号を発生さ
せるデコード回路の二つの回路を有さなければならな
い。そのためビット線対ごとにそれぞれ対応して設けら
れたビット線対選択用デコード回路の半導体記憶装置内
の占有面積が増大し、書き込みおよび読み出し動作の切
り替えを制御する回路の出力信号線の駆動負荷が増大す
る問題があった。本発明はこのような問題を解決するも
ので、ビット線対選択用デコード回路の占有面積を小さ
くし、出力信号線の駆動負荷を低減して回路動作の高速
化をはかることができる装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、ｍ行、ｎ列の
マトリクス状に配列された複数のメモリセルを含むセル
アレイと、このメモリセルの各列ごとにそれぞれ対応し
て設けられその対応する列のメモリセルとそれぞれ接続
するビット線対と、このビット線対ごとにそれぞれ対応
して設けられその出力信号線対と負荷回路とを共通にし
た差動増幅回路と、前記ビット線対ごとにそれぞれ対応
して設けられその対応するビット線対に書き込みデータ
を伝達するトランスファゲート回路と、書き込みおよび
読み出し動作の切り替えを制御する制御回路とを備えた
半導体記憶装置において、前記負荷回路を前記制御回路
により制御する手段と、前記差動増幅回路および前記ト
ランスファゲート回路を選択する共通の選択信号を発生
する手段とを備えたことを特徴とする。
マトリクス状に配列された複数のメモリセルを含むセル
アレイと、このメモリセルの各列ごとにそれぞれ対応し
て設けられその対応する列のメモリセルとそれぞれ接続
するビット線対と、このビット線対ごとにそれぞれ対応
して設けられその出力信号線対と負荷回路とを共通にし
た差動増幅回路と、前記ビット線対ごとにそれぞれ対応
して設けられその対応するビット線対に書き込みデータ
を伝達するトランスファゲート回路と、書き込みおよび
読み出し動作の切り替えを制御する制御回路とを備えた
半導体記憶装置において、前記負荷回路を前記制御回路
により制御する手段と、前記差動増幅回路および前記ト
ランスファゲート回路を選択する共通の選択信号を発生
する手段とを備えたことを特徴とする。
【０００８】
【作用】ビット線対ごとにそれぞれ対応して設けられそ
の出力信号線対と負荷回路とを共通にした差動増幅回路
の共通の負荷回路を書き込み、読み出し動作の切り替え
を制御する回路の出力信号線と、半導体記憶装置に入力
されたアドレス信号のデコード信号の論理をとった信号
で制御する。
の出力信号線対と負荷回路とを共通にした差動増幅回路
の共通の負荷回路を書き込み、読み出し動作の切り替え
を制御する回路の出力信号線と、半導体記憶装置に入力
されたアドレス信号のデコード信号の論理をとった信号
で制御する。
【０００９】これにより、ビット線対ごとにそれぞれ対
応して設けられたビット線対選択用デコード回路の占有
面積を小さくすることができ、書き込みおよび読み出し
動作の切り替えを制御する回路の出力信号線の駆動負荷
を低減して回路動作の高速化をはかることができる。
応して設けられたビット線対選択用デコード回路の占有
面積を小さくすることができ、書き込みおよび読み出し
動作の切り替えを制御する回路の出力信号線の駆動負荷
を低減して回路動作の高速化をはかることができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明は実施例および従来例に係わる半導体
記憶装置の全体構成を示すブロック図である。
る。図１は本発明は実施例および従来例に係わる半導体
記憶装置の全体構成を示すブロック図である。
【００１１】本発明実施例は、チップイネーブル制御回
路１と、書き込みおよび読み出し動作の切り替えを制御
する切替制御回路２と、データの入出力を行う入出力回
路３と、カラムデコーダ４と、データの入出力を制御す
る入出力制御回路５と、セルアレイ６と、ロウデコーダ
７と備えて全体が構成される。
路１と、書き込みおよび読み出し動作の切り替えを制御
する切替制御回路２と、データの入出力を行う入出力回
路３と、カラムデコーダ４と、データの入出力を制御す
る入出力制御回路５と、セルアレイ６と、ロウデコーダ
７と備えて全体が構成される。
【００１２】（第一実施例）図２は本発明第一実施例に
おける入出力回路およびデコード回路の構成を示す図で
ある。
おける入出力回路およびデコード回路の構成を示す図で
ある。
【００１３】本発明第一実施例は、ｍ行、ｎ列のマトリ
クス状に配列された複数のメモリセルを含むセルアレイ
６と、このメモリセルの各列ごとにそれぞれ対応して設
けられその対応する列のメモリセルとそれぞれ接続する
ビット線対ＢＬ１〜ＢＬｎと、このビット線対ＢＬ１〜
ＢＬｎごとにそれぞれ対応して設けられその出力信号線
対ＲＢ１と負荷回路ＬＤ１とを共通にした差動増幅回路
ＢＬＳＡ１〜ＢＬＳＡｎと、ビット線対ＢＬ１〜ＢＬｎ
ごとにそれぞれ対応して設けられその対応するビット線
対ＢＬ１〜ＢＬｎに書き込みデータを伝達するトランス
ファゲート回路ＤＴＲ１〜ＤＴＲｎと、書き込みおよび
読み出し動作の切り替えを制御する制御回路ＷＲとを備
え、さらに、本発明の特徴として、負荷回路ＬＤ１を制
御回路ＷＲにより制御する手段を構成するデコード回路
ＢＤ、差動増幅回路ＢＳＡと、差動増幅回路ＢＬＳＡ１
〜ＢＬＳＡｎおよびトランスファゲート回路ＤＴＲ１〜
ＤＴＲｎを選択する共通の選択信号ＳＳ１〜ＳＳｎを発
生するビット線対選択用デコード回路ＢＬＤ１〜ＢＬＤ
ｎとを備える。
クス状に配列された複数のメモリセルを含むセルアレイ
６と、このメモリセルの各列ごとにそれぞれ対応して設
けられその対応する列のメモリセルとそれぞれ接続する
ビット線対ＢＬ１〜ＢＬｎと、このビット線対ＢＬ１〜
ＢＬｎごとにそれぞれ対応して設けられその出力信号線
対ＲＢ１と負荷回路ＬＤ１とを共通にした差動増幅回路
ＢＬＳＡ１〜ＢＬＳＡｎと、ビット線対ＢＬ１〜ＢＬｎ
ごとにそれぞれ対応して設けられその対応するビット線
対ＢＬ１〜ＢＬｎに書き込みデータを伝達するトランス
ファゲート回路ＤＴＲ１〜ＤＴＲｎと、書き込みおよび
読み出し動作の切り替えを制御する制御回路ＷＲとを備
え、さらに、本発明の特徴として、負荷回路ＬＤ１を制
御回路ＷＲにより制御する手段を構成するデコード回路
ＢＤ、差動増幅回路ＢＳＡと、差動増幅回路ＢＬＳＡ１
〜ＢＬＳＡｎおよびトランスファゲート回路ＤＴＲ１〜
ＤＴＲｎを選択する共通の選択信号ＳＳ１〜ＳＳｎを発
生するビット線対選択用デコード回路ＢＬＤ１〜ＢＬＤ
ｎとを備える。
【００１４】図中、ＢＬ１、ＢＬ２、ＢＬｎはビット線
対、ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対
ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して設けら
れその出力信号線対と負荷回路を共通にした差動増幅回
路であり、ＬＤ１はこの差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎに共通の負荷回路でＰチャネル型絶
縁ゲート電界効果トランジスタで構成される。また、Ｒ
Ｂ１は差動増幅回路ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡ
ｎに共通の出力信号線対、ＤＴＲ１、ＤＴＲ２、ＤＴＲ
ｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ
対応して設けられ、対応するビット線対ＢＬ１、ＢＬ
２、ＢＬｎに書き込みデコーダを伝達するためのトラン
スファゲート回路、ＷＢ１は書き込みデコーダ線対、Ｌ
Ｄ２はこの書き込みデータ線対ＷＢ１が非選択のとき電
源電圧にプリチャージするための負荷回路、ＳＳ１、Ｓ
Ｓ２、ＳＳｎはそれぞれ前記差動増幅回路ＢＬＳＡ１、
ＢＬＳＡ２、ＢＬＳＡｎおよびトランスファゲート回路
ＤＴＲ１、ＤＴＲ２、ＤＴＲｎの選択信号線、ＢＬＤ
１、ＢＬＤ２、ＢＬＤｎはビット線対ＢＬ１、ＢＬ２、
ＢＬｎごとにそれぞれ対応して設けられたビット線対選
択用デコード回路、ＧＷＢはグローバルな書き込みデー
タ線対、ＢＴＲは書き込みデータ線対ＷＢ１およびＧＷ
Ｂを接続するためのトランスファゲート回路、ＢＳＡは
差動増幅回路、ＳＢＷはビット線対選択用デコード回路
ＢＬＤ１、ＢＬＤ２、ＢＬＤｎおよびトランスファゲー
ト回路ＢＴＲの選択信号線、ＳＢＲは差動増幅回路ＢＳ
Ａの選択信号線、ＷＥＳは制御回路ＷＲからの半導体記
憶装置の書き込みおよび読み出し動作の切り替えを制御
する回路の書込読出切替信号線、ＢＤは半導体記憶装置
内の前述した全回路を含む複数に分割されたメモリセル
ブロックを選択するためのデコード回路、ＷＲは制御回
路である。
対、ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対
ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ対応して設けら
れその出力信号線対と負荷回路を共通にした差動増幅回
路であり、ＬＤ１はこの差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎに共通の負荷回路でＰチャネル型絶
縁ゲート電界効果トランジスタで構成される。また、Ｒ
Ｂ１は差動増幅回路ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡ
ｎに共通の出力信号線対、ＤＴＲ１、ＤＴＲ２、ＤＴＲ
ｎはビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞれ
対応して設けられ、対応するビット線対ＢＬ１、ＢＬ
２、ＢＬｎに書き込みデコーダを伝達するためのトラン
スファゲート回路、ＷＢ１は書き込みデコーダ線対、Ｌ
Ｄ２はこの書き込みデータ線対ＷＢ１が非選択のとき電
源電圧にプリチャージするための負荷回路、ＳＳ１、Ｓ
Ｓ２、ＳＳｎはそれぞれ前記差動増幅回路ＢＬＳＡ１、
ＢＬＳＡ２、ＢＬＳＡｎおよびトランスファゲート回路
ＤＴＲ１、ＤＴＲ２、ＤＴＲｎの選択信号線、ＢＬＤ
１、ＢＬＤ２、ＢＬＤｎはビット線対ＢＬ１、ＢＬ２、
ＢＬｎごとにそれぞれ対応して設けられたビット線対選
択用デコード回路、ＧＷＢはグローバルな書き込みデー
タ線対、ＢＴＲは書き込みデータ線対ＷＢ１およびＧＷ
Ｂを接続するためのトランスファゲート回路、ＢＳＡは
差動増幅回路、ＳＢＷはビット線対選択用デコード回路
ＢＬＤ１、ＢＬＤ２、ＢＬＤｎおよびトランスファゲー
ト回路ＢＴＲの選択信号線、ＳＢＲは差動増幅回路ＢＳ
Ａの選択信号線、ＷＥＳは制御回路ＷＲからの半導体記
憶装置の書き込みおよび読み出し動作の切り替えを制御
する回路の書込読出切替信号線、ＢＤは半導体記憶装置
内の前述した全回路を含む複数に分割されたメモリセル
ブロックを選択するためのデコード回路、ＷＲは制御回
路である。
【００１５】次に、このように構成された本発明第一実
施例の動作について説明する。
施例の動作について説明する。
【００１６】メモリセルブロックを選択するためのデコ
ード回路ＢＤは、半導体記憶装置に入力されたアドレス
信号のデコード信号を受けビット線対選択用デコード回
路ＢＬＤ１、ＢＬＤ２、ＢＬＤｎおよびトランスファゲ
ート回路ＢＴＲの選択信号線ＳＢＷへの選択信号を発生
するとともに、アドレス信号のデコード信号と半導体記
憶装置の書き込みおよび読み出し動作の切り替えを制御
する回路の出力信号線ＷＥＳからの出力信号の論理をと
って選択信号線ＳＢＲへの選択信号を発生させる。
ード回路ＢＤは、半導体記憶装置に入力されたアドレス
信号のデコード信号を受けビット線対選択用デコード回
路ＢＬＤ１、ＢＬＤ２、ＢＬＤｎおよびトランスファゲ
ート回路ＢＴＲの選択信号線ＳＢＷへの選択信号を発生
するとともに、アドレス信号のデコード信号と半導体記
憶装置の書き込みおよび読み出し動作の切り替えを制御
する回路の出力信号線ＷＥＳからの出力信号の論理をと
って選択信号線ＳＢＲへの選択信号を発生させる。
【００１７】ビット線対ＢＬ１、ＢＬ２、ＢＬｎごとに
それぞれ対応して設けられたビット線対選択用デコード
回路ＢＬＤ１、ＢＬＤ２、ＢＬＤｎは、半導体記憶装置
に入力されたアドレス信号のデコード信号および選択信
号線ＳＢＷからの選択信号を受け、ビット線対ＢＬ１、
ＢＬ２、ＢＬｎごとにそれぞれ対応して設けられ、対応
するビット線対ＢＬ１、ＢＬ２、ＢＬｎに書き込みデー
タを伝達するトランスファゲート回路ＤＴＲ１、ＤＴＲ
２、ＤＴＲｎ、およびビット線対ＢＬ１、ＢＬ２、ＢＬ
ｎごとにそれぞれ対応して設けられ、その出力信号線対
と負荷回路を共通にした差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎの選択信号線ＳＳ１、ＳＳ２、ＳＳ
ｎに選択信号を発生する。
それぞれ対応して設けられたビット線対選択用デコード
回路ＢＬＤ１、ＢＬＤ２、ＢＬＤｎは、半導体記憶装置
に入力されたアドレス信号のデコード信号および選択信
号線ＳＢＷからの選択信号を受け、ビット線対ＢＬ１、
ＢＬ２、ＢＬｎごとにそれぞれ対応して設けられ、対応
するビット線対ＢＬ１、ＢＬ２、ＢＬｎに書き込みデー
タを伝達するトランスファゲート回路ＤＴＲ１、ＤＴＲ
２、ＤＴＲｎ、およびビット線対ＢＬ１、ＢＬ２、ＢＬ
ｎごとにそれぞれ対応して設けられ、その出力信号線対
と負荷回路を共通にした差動増幅回路ＢＬＳＡ１、ＢＬ
ＳＡ２、ＢＬＳＡｎの選択信号線ＳＳ１、ＳＳ２、ＳＳ
ｎに選択信号を発生する。
【００１８】ここで、図２に示す回路を含む半導体記憶
装置が書き込み動作状態でデコード回路ＢＤによってメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１、ＢＬ２、ＢＬｎのうちのＢＬ１が選択されると、選
択信号線ＳＢＷおよびＳＳ１が“Ｈｉｇｈ”電位となり
トランスファゲート回路ＢＴＲおよびＤＴＲ１が“Ｏ
Ｎ”状態となり、書き込みデータ線対ＧＷＢおよびＷＢ
１とビット線対ＢＬ１とが電気的に接続され半導体記憶
装置に入力された書き込みデータが書き込みデータ線対
ＧＷＢを通じて書き込みデータ線対ＷＢ１に伝達され、
それがビット線対ＢＬ１に伝達される。
装置が書き込み動作状態でデコード回路ＢＤによってメ
モリセルブロックおよびそれに含まれるビット線対ＢＬ
１、ＢＬ２、ＢＬｎのうちのＢＬ１が選択されると、選
択信号線ＳＢＷおよびＳＳ１が“Ｈｉｇｈ”電位となり
トランスファゲート回路ＢＴＲおよびＤＴＲ１が“Ｏ
Ｎ”状態となり、書き込みデータ線対ＧＷＢおよびＷＢ
１とビット線対ＢＬ１とが電気的に接続され半導体記憶
装置に入力された書き込みデータが書き込みデータ線対
ＧＷＢを通じて書き込みデータ線対ＷＢ１に伝達され、
それがビット線対ＢＬ１に伝達される。
【００１９】また、半導体記憶装置は書き込み状態であ
るから書込読出切替信号線ＷＥＳは“Ｈｉｇｈ”電位と
なり、選択信号線ＳＢＲが“Ｌｏｗ”電位となって差動
増幅回路ＢＳＡが非選択となり消費電力が低減される。
かつ、ビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞ
れ対応して設けられ、その出力信号線対と負荷回路を共
通にした差動増幅回路の共通の負荷回路ＬＤ１を制御す
る信号線ＳＢＲＢが“Ｈｉｇｈ”電位となり負荷回路Ｌ
Ｄ１を“ＯＦＦ”状態にし、ビット線対ＢＬ１、ＢＬ
２、ＢＬｎごとにそれぞれ対応して設けられその出力信
号線対と負荷回路を共通にした差動増幅回路ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎが非選択となって消費電力
が低減される。
るから書込読出切替信号線ＷＥＳは“Ｈｉｇｈ”電位と
なり、選択信号線ＳＢＲが“Ｌｏｗ”電位となって差動
増幅回路ＢＳＡが非選択となり消費電力が低減される。
かつ、ビット線対ＢＬ１、ＢＬ２、ＢＬｎごとにそれぞ
れ対応して設けられ、その出力信号線対と負荷回路を共
通にした差動増幅回路の共通の負荷回路ＬＤ１を制御す
る信号線ＳＢＲＢが“Ｈｉｇｈ”電位となり負荷回路Ｌ
Ｄ１を“ＯＦＦ”状態にし、ビット線対ＢＬ１、ＢＬ
２、ＢＬｎごとにそれぞれ対応して設けられその出力信
号線対と負荷回路を共通にした差動増幅回路ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎが非選択となって消費電力
が低減される。
【００２０】（第二実施例）図３は本発明第二実施例の
半導体記憶装置のビット線対に接続される入出力回路お
よびそれらを選択するためのデコード回路の回路図であ
る。図中ＢＬ１、ＢＬ２、ＢＬｎはビット対線、ＢＬＳ
Ａ１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対ごとにそれ
ぞれ対応して設けられその出力信号線対と負荷回路を共
通にした差動増幅回路、ＬＤ１は差動増幅回路ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎに共通の負荷回路でＮチャ
ネル型絶縁ゲート電界効果トランジスタで構成される。
第二実施例と第一実施例との相違点は負荷回路ＬＤ１を
構成する絶縁ゲート電界効果トランジスタがＰチャネル
型絶縁ゲート電界効果トランジスタからＮチャネル型絶
縁ゲート電界効果トランジスタに変わり、その制御信号
がＳＢＲＢからその逆位相のＳＢＲに変わったところに
あり、各回路および信号線動作および効果は第一実施例
と同様である。
半導体記憶装置のビット線対に接続される入出力回路お
よびそれらを選択するためのデコード回路の回路図であ
る。図中ＢＬ１、ＢＬ２、ＢＬｎはビット対線、ＢＬＳ
Ａ１、ＢＬＳＡ２、ＢＬＳＡｎはビット線対ごとにそれ
ぞれ対応して設けられその出力信号線対と負荷回路を共
通にした差動増幅回路、ＬＤ１は差動増幅回路ＢＬＳＡ
１、ＢＬＳＡ２、ＢＬＳＡｎに共通の負荷回路でＮチャ
ネル型絶縁ゲート電界効果トランジスタで構成される。
第二実施例と第一実施例との相違点は負荷回路ＬＤ１を
構成する絶縁ゲート電界効果トランジスタがＰチャネル
型絶縁ゲート電界効果トランジスタからＮチャネル型絶
縁ゲート電界効果トランジスタに変わり、その制御信号
がＳＢＲＢからその逆位相のＳＢＲに変わったところに
あり、各回路および信号線動作および効果は第一実施例
と同様である。
【００２１】
【発明の効果】以上説明したように本発明によれば、ビ
ット線対ごとにそれぞれ対応して設けられたビット線対
選択用デコード回路の占有面積を小さくするとともに、
書き込み、読み出し動作の切り替えを制御する回路の出
力信号線の駆動負荷を低減して回路動作の高速化をはか
ることができる効果がある。
ット線対ごとにそれぞれ対応して設けられたビット線対
選択用デコード回路の占有面積を小さくするとともに、
書き込み、読み出し動作の切り替えを制御する回路の出
力信号線の駆動負荷を低減して回路動作の高速化をはか
ることができる効果がある。
【図１】本発明実施例および従来例に係わる半導体記憶
装置の全体構成を示すブロック図。
装置の全体構成を示すブロック図。
【図２】本発明第一実施例における入出力回路およびデ
コード回路の構成を示す図。
コード回路の構成を示す図。
【図３】本発明第二実施例における入出力回路およびデ
コード回路の構成を示す図。
コード回路の構成を示す図。
【図４】従来例における入出力回路およびデコード回路
の構成を示す図。
の構成を示す図。
１ チップイネーブル制御回路 ２ 切替制御回路 ３ 入出力回路 ４ カラムデコーダ ５ 入出力制御回路 ６ セルアレイ ７ ロウデコーダ ＢＬ１、ＢＬ２、ＢＬｎ ビット線対 ＢＬＳＡ１、ＢＬＳＡ２、ＢＬＳＡｎ、ＢＳＡ 差動増
幅回路 ＬＤ１、ＬＤ２ 負荷回路 ＲＢ１ 出力信号線対 ＤＴＲ１、ＤＴＲ２、ＤＴＲｎ、ＢＴＲ トランスファ
ゲート回路 ＷＢ１ 書き込みデータ線対 ＳＳ１、ＳＳ２、ＳＳｎ、ＳＢＲ、ＢＳＡ、ＳＲ１、Ｓ
Ｒ２、ＳＲｎ、ＳＷ１、ＳＷ２、ＳＷｎ 選択信号線 ＢＬＤ１、ＢＬＤ２、ＢＬＤｎ ビット線対選択用デコ
ード回路 ＧＷＢ 書き込みデータ線対 ＷＥＳ 書込読出切替信号線 ＢＤ デコード回路 ＳＢＲＢ 制御信号線 ＷＲ 制御回路
幅回路 ＬＤ１、ＬＤ２ 負荷回路 ＲＢ１ 出力信号線対 ＤＴＲ１、ＤＴＲ２、ＤＴＲｎ、ＢＴＲ トランスファ
ゲート回路 ＷＢ１ 書き込みデータ線対 ＳＳ１、ＳＳ２、ＳＳｎ、ＳＢＲ、ＢＳＡ、ＳＲ１、Ｓ
Ｒ２、ＳＲｎ、ＳＷ１、ＳＷ２、ＳＷｎ 選択信号線 ＢＬＤ１、ＢＬＤ２、ＢＬＤｎ ビット線対選択用デコ
ード回路 ＧＷＢ 書き込みデータ線対 ＷＥＳ 書込読出切替信号線 ＢＤ デコード回路 ＳＢＲＢ 制御信号線 ＷＲ 制御回路
Claims (2)
- 【請求項１】 ｍ行、ｎ列のマトリクス状に配列された
複数のメモリセルを含むセルアレイ（６）と、 このメモリセルの各列ごとにそれぞれ対応して設けられ
その対応する列のメモリセルとそれぞれ接続するビット
線対（ＢＬ１〜ＢＬｎ）と、 このビット線対ごとにそれぞれ対応して設けられその出
力信号線対（ＲＢ１）と負荷回路（ＬＤ１）とを共通に
した差動増幅回路（ＢＬＳＡ１〜ＢＬＳＡｎ）と、 前記ビット線対ごとにそれぞれ対応して設けられその対
応するビット線対に書き込みデータを伝達するトランス
ファゲート回路（ＤＴＲ１〜ＤＴＲｎ）と、 書き込みおよび読み出し動作の切り替えを制御する制御
回路（ＷＲ）とを備えた半導体記憶装置において、 前記負荷回路（ＬＤ１）を前記制御回路（ＷＲ）により
制御する手段（ＢＤ、ＢＳＡ）と、 前記差動増幅回路（ＢＬＳＡ１〜ＢＬＳＡｎ）および前
記トランスファゲート回路（ＤＴＲ１〜ＤＴＲｎ）を選
択する共通の選択信号（ＳＳ１〜ＳＳｎ）を発生する手
段（ＢＬＤ１〜ＢＬＤｎ）とを備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 前記負荷回路はＰチャネル型絶縁ゲート
電界効果トランジスタ、またはＮチャネル型絶縁ゲート
電界効果トランジスタである請求項１記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260171A JP2910447B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260171A JP2910447B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111580A JPH06111580A (ja) | 1994-04-22 |
| JP2910447B2 true JP2910447B2 (ja) | 1999-06-23 |
Family
ID=17344312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260171A Expired - Lifetime JP2910447B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910447B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496859B1 (ko) * | 2002-08-13 | 2005-06-22 | 삼성전자주식회사 | 동작모드 설정기능을 가진 반도체 집적회로 |
-
1992
- 1992-09-29 JP JP4260171A patent/JP2910447B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06111580A (ja) | 1994-04-22 |
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