JP2551360B2 - ダイナミックメモリ - Google Patents

ダイナミックメモリ

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はダイナミックメモリに関
し、特に複数のメモリセルアレイに共通の列選択信号に
より選択されトランジスタのゲートに受けた読出し信号
を読出し信号線に伝達する構成のダイナミックメモリに
関する。
【0002】
【従来の技術】ダイナミックランダムアクセスメモリ
(DRAM)等のダイナミックメモリにおいては、読出
し動作の高速化等のために、センス増幅器で増幅したビ
ット線上の読出しデータを次段の出力増幅器に伝達する
際に、読出しデータをトランジスタのゲートに受けてこ
れを出力増幅器に伝達する方法がある。この方法は、例
えば、アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキッツ(IEEE,Journ
al of Solid State Circuit
s)第26巻,第4号,1991年,465〜472
頁、アン エクスペリメンタル 1.5ボルト 64メ
カビット デーラム(An Experimental
1.5−V 64−Mb DRAM)および、同誌第
26巻,第11号,1991年,1486〜1492
頁、ア 45ナノセカンド 64メガビット デーラム
ウィズ ア マージド マッチライン テスト アー
キテクチャ(A 45−ns 64−Mb DRAM
with a Merged Match−Line
Test Architecture)に述べられてい
る。以下、この方法を「ゲート受け型読出し回路」と呼
ぶことにする。
【0003】この種の従来のダイナミックメモリの一例
を図4に示す。
【0004】このダイナミックメモリは、行,列マトリ
クス状に配列されたダイナミック型の複数のメモリセル
MC、及びこれら複数のメモリセルMCの各列それぞれ
と対応して設けられ選択状態のメモリセルの信号を伝達
する複数のビット線(例えばBL11〜BL16)をそ
れぞれ備えた複数のメモリセルアレイ(MCA1,MC
A2,…)と、これら複数のメモリセルアレイ(MCA
1,MCA2,…)の所定の行の所定のメモリセルを選
択状態とする複数のワード線(WL11,WL12,
…,WL21,WL22,…)と、複数のメモリセルア
レイ(MCA1,MCA2,…)それぞれの2列とごと
に設けられ活性化制御信号SAP,SANに従って所定
のタイミングで活性化して伝達された2本のビット線間
の信号を増幅する複数のセンス増幅器(SA11,SA
12,…,SA21,…)と、これら複数のセンス増幅
器(SA11,SA12,…,SA21,…)と対応す
るメモリセルアレイ(MCA1,MCA2,…)との間
それぞれに設けられデータ転送信号(TG11,TG2
1,TG22,…)に従って所定のタイミングで対応す
るメモリセルアレイ及びセンス増幅器間の信号の伝達を
行う複数のデータ転送回路(DT11,DT21,DT
22,…)と、複数のメモリセルアレイ(MCA1,M
CA2,…)それぞれと対応して設けられた複数の読出
し信号線(DL11/DL12,DL21/DL22,
…)と、複数のセンス増幅器(SA11,SA12,
…,SA21,…)それぞれと対応して設けられ、対応
するセンス増幅器の出力信号をゲートに受けソースを接
地電位点と接続する第1のトランジスタQ1,Q2、及
び複数のメモリセルアレイ(MCA1,MCA2,…)
に共通の対応する列選択信号(YS1,YS2,YS
3,…)をゲートに受けて第1のトランジスタQ1,Q
2のドレインと対応する読出し信号線(DL11/DL
12,DL21/DL22,…)との間を接続制御する
第2のトランジスタQ3,Q4を備え列選択信号(YS
1,YS2,YS3,…)が選択レベルのとき対応する
センス増幅器の増幅信号を対応する読出し信号線に伝達
するゲート受け型の複数の選択読出回路(RC11,R
C12,…,RC21,…)と、複数の読出し信号線
(DL11/DL12,DL21/DL22,…)それ
ぞれと対応して設けられ対応する読出し信号線と電源電
位点との間に接続されて対応する選択読出回路の負荷素
子となる第3のトランジスタQ5,Q6を備えた複数の
負荷回路(LD1,LD2,…)と、読出し信号線(D
L11/DL12,DL21/DL22,…)の信号を
増幅して外部へ出力する出力増幅器(DA1,DA2,
…)とを有する構成となっている。
【0005】なお、このダイナミックメモリは、メモリ
セルアレイ(MCA1,MCA2,…)それぞれの各行
の奇数番目の列のメモリセルMCが奇数番のワード線に
より選択され、偶数番目の列のメモリセルMCが偶数番
のワード線により選択される。また、メモリセルアレイ
(MCA1,MCA2,…)それぞれの2列ごとにセン
ス増幅器,選択読出回路,データ転送回路がメモリセル
アレイの左右に交互に配置され、隣接するメモリセルア
レイの間に挟まれたこれら回路は、これらメモリセルア
レイで共用されて、シェアドセンスアップ型のダイナミ
ックメモリを構成し、その全体の配置は図5に示すとお
りとなっている。
【0006】図5において、センス増幅・選択読出回路
SAR1〜SAR5は、それぞれセンス増幅器,選択読
出回路,データ転送回路,読出し信号線,負荷回路及び
出力増幅器を含む。
【0007】次に、このダイナミックメモリの動作につ
いて、図6に示されたタイミング図を参照して説明す
る。
【0008】行アドレス信号により、例えばワード線W
L11が選択レベルになると、高レベル及び低レベルの
中間レベルに設定されていたメモリセルアレイMCA1
のビット線(BL11/BL12,BL13/BL1
4,BL15/BL16,…)間に、ワード線WL11
と接続するメモリセルの記憶データによる差電圧が生
じ、その差電圧がデータ転送回路DT11によってセン
ス増幅器SA11,SA12に伝達される。活性化信号
SAP,SANによりセンス増幅器SA11,SA12
が活性化すると伝達された差電圧が増幅されて電源電圧
レベル,接地電位レベルとなる。
【0009】この後、列アドレス信号により列選択信号
の1つ、例えばYS1が選択レベルとなり、センス増幅
器(SA11)で増幅された信号が選択読出回路RC1
1を介して読出し信号線DL11/DL12に伝達さ
れ、出力増幅器(DA1)で増幅されて外部へ出力され
る。
【0010】
【発明が解決しようとする課題】この従来のダイナミッ
クメモリは、列選択信号(YS1,YS2,YS3,
…)が複数のメモリセルアレイ(MCA1,MCA2,
…)に対し共通であり、選択状態のメモリセルを含まな
いメモリセルアレイの各ビット線及び対応するセンス増
幅器の入出力端は中間電位のままであるので、選択読出
回路のトランジスタQ1,Q2がオン状態となって負荷
回路のトランジスタQ5,Q6、選択読出回路のトラン
ジスタQ3,Q4、トランジスタQ1,Q2の経路で電
源電流が流れ、消費電力が増大するという欠点があっ
た。
【0011】上述の電源電流は、トランジスタQ1,Q
2のソースと接地電位点との間に接地制御用のトランジ
スタを設け、選択状態のメモリセルを含むメモリセルア
レイと対応する接地制御用のトランジスタのみをオン状
態とすることにより、無くすことができるが、トランジ
スタQ1,Q2のソースは多数の選択読出回路のトラン
ジスタQ1,Q2のソースと接続されているため寄生容
量が大きく、また選択レベルの列選択信号と対応する選
択読出回路を通してほぼ電源電圧レベルに充電され、し
かも接地制御用のトランジスタは選択状態のトランジス
タQ1,Q2のソース電位の浮上り(読出し電圧の低
下)の防止と高速動作のために電流駆動能力が大きく設
定されるので、非選択状態から選択状態へと変化すると
きに大きな電流(特にピーク値が大)が流れ、他の回路
に悪影響を及ぼすという問題点が生じる。
【0012】本発明の目的は、読出し電圧の低下防止及
び他の回路への悪影響防止と高速動作を確保しつつ消費
電力の低減をはかることができるダイナミックメモリを
提供することにある。
【0013】
【課題を解決するための手段】本発明のダイナミックメ
モリは、行,列マトリクス状に配列された複数のメモリ
セル、及びこれら複数のメモリセルの各列それぞれと対
応して設けられ選択状態のメモリセルの信号を伝達する
複数のビット線をそれぞれ備えた複数のメモリセルアレ
イと、これら複数のメモリセルアレイの所定の行の所定
のメモリセルを選択状態とする複数のワード線と、前記
複数のメモリセルアレイそれぞれの各列と対応して設け
られ所定のタイミングで活性化して伝達された信号を増
幅する複数のセンス増幅器と、これら複数のセンス増幅
器と対応するメモリセルアレイとの間それぞれに設けら
れ所定のタイミングで対応するメモリセルアレイ及びセ
ンス増幅器間の信号の伝達を行う複数のデータ転送回路
と、前記複数のメモリセルアレイそれぞれと対応して設
けられた複数の読出し信号線と、前記複数のセンス増幅
器それぞれと対応して設けられ、対応するセンス増幅器
の出力信号をゲートに受ける第1のトランジスタ、及び
前記複数のメモリセルアレイに共通の対応する列選択信
号をゲートに受けて前記第1のトランジスタのドレイン
と対応する前記読出し信号線との間を接続制御する第2
のトランジスタを備え前記列選択信号が選択レベルのと
き対応するセンス増幅器の増幅信号を対応する読出し信
号線に伝達する複数の選択読出回路と、前記複数の読出
し信号線それぞれと対応して設けられ対応する読出し信
号線と電源電位点との間に接続されて対応する前記選択
読出回路の負荷素子となる第3のトランジスタを備えた
複数の負荷回路と、前記複数のメモリセルアレイそれぞ
れと対応して設けられ、対応するメモリセルアレイ中に
選択状態となるメモリセルがあるとき所定のタイミング
で選択レベルとなるブロック選択信号をゲートに受けて
対応する前記選択読出回路全ての第1のトランジスタの
ソースと基準電位点との間を接続制御する第4のトラン
ジスタ、及びこの第4のトランジスタより小さい電流駆
動能力を持ち、前記複数のメモリセルアレイに共通で前
記複数のセンス増幅器の活性化時以外の期間の互いに異
なるタイミングでアクティブレベルとなる複数のリセッ
ト信号それぞれをゲートに受けて対応する前記選択読出
回路全ての第1のトランジスタのソースと前記基準電位
点との間を接続制御する複数の第5のトランジスタを備
えた複数の基準電位点接続制御回路とを有している。
【0014】また、基準電位点接続制御回路に、対応す
る読出し回路全ての第1のトランジスタのソースと基準
電位点との間を所定の電圧にクランプするクランプ素子
を設けて構成される。
【0015】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【0016】図1は本発明の第1の実施例を示す回路図
である。
【0017】この実施例が図4に示された従来のダイナ
ミックメモリと相違する点は、複数のメモリセルアレイ
(MCA1,MCA2,…)それぞれの左右に配置され
たそれぞれ複数の選択読出回路(RC11,RC12,
…/RC21,…/…)全てのトランジスタQ1,Q2
のソース共通接続線(VSS1,VSS2,…)と接地
電位点との間に、対応するメモリセルアレイ中に選択状
態となるメモリセルがあるとき所定のタイミングで選択
レベルとなるブロック選択信号(BS1/BS2/…)
をゲートに受けて対応する選択読出回路(RC11,R
C12,…/RC21,…/…)全てのトランジスタQ
1,Q2のソース共通接続線(VSS1,VSS2,
…)と接地電位点との間を接続制御する(第4の)トラ
ンジスタQ7と、このトランジスタQ7より電流駆動能
力が小さく、複数のメモリセルアレイ(MCA1,MC
A2,…)に共通でセンス増幅器の活性化時以外の期間
の互いに異なるタイミングでアクティブレベルとなる複
数のリセット信号R1,R2それぞれをゲートに受けて
対応する選択読出回路(RC11,RC12,…/RC
21,…/…)全ての第1のトランジスタQ1,Q2の
ソース共通接続線(VSS1,VSS2,…)と接地電
位点との間を接続制御する複数の(第5の)トランジス
タQ8,Q9とを備えた複数の接地制御回路(VSC
1,VSC2,…)を設けた点にある。
【0018】次にこの実施例の動作について説明する。
図2はこの実施例の動作を説明するための選択レベルの
ワード線がWL11のときの各部信号のタイミング図で
ある。
【0019】ワード線WL11が選択レベルになると同
時にブロック選択信号BS1も選択レベルとなり、接地
制御回路VSC1のトランジスタQ7をオン状態とし選
択読出回路(RC11,RC12,…)のトランジスタ
Q1,Q2のソース共通接続線VSS1を接地電位点と
接続する。以下、ワード線WL11によって選択された
行の列選択信号(例えばYS1)によって選択された列
のメモリセルMCのデータが選択読出回路(RC1
1),読出し信号線(DL11,DL12)及び出力増
幅器(DA1)を通して外部へ出力される過程は従来例
と同様である。
【0020】一方、リセット信号R1,R2は、ブロッ
ク選択信号BS1が選択レベルとなった後に、アクティ
ブレベルからインアクティブレベルへと変化し、全ての
接地制御回路(VSC1,VSC2,…)のトランジス
タQ8,Q9をオフ状態とする。また、選択状態のメモ
リセルを含まない(非選択状態)メモリセルアレイ(例
えばMCA2)と対応するブロック選択信号(例えばB
S3、ただし図1中には表示されていない)は非選択レ
ベルのままであり、対応する接地制御回路(例えば、V
SC3、ただし図1中には表示されていない)のトラン
ジスタQ7はオフ状態のままである。従って、選択状態
のメモリセルを含まないメモリセルアレイと対応する読
出し回路のトランジスタQ1,Q2のソース共通接続線
(例えばVSS3、ただし図1中には表示されていな
い)はフローティング状態となっており、選択レベルの
列選択信号(例えばYS1)によって対応する読出し回
路のトランジスタQ3,Q4で電源電圧レベルに充電さ
れるものの、それ以上電源電流は流れず、従って消費電
力を低減することができる。
【0021】選択状態のメモリセルのデータの読出し終
了しワード線WL11,列選択信号YS1及びブロック
選択信号BS1がそれぞれ非選択レベルとなった後、リ
セット信号R1,R2は異ったタイミングでアクティブ
レベルとなる。従って、全ての接地制御回路(VSC
1,VSC2,…)のトランジスタQ8,Q9がリセッ
ト信号R1,R2に応答して順次導通状態となり、電源
電圧レベルに充電されていたソース共通接続線(VSS
3等)の電荷は放電されて接地電位レベルとなる。
【0022】上述のソース共通接続線のトランジスタQ
8,Q9による放電は、次のワード線の選択レベルへの
立上りまでに完了していればよいので、トランジスタQ
8,Q9の電流駆動能力を小さくし、放電電流を小さく
することができる。しかもリセット信号R1,R2によ
ってトランジスタQ8,Q9による放電電流は時間的に
分散されるので、放電電流のピーク値は更に小さくなり
(図2のId)、この放電電流に起因する他の回路への
悪影響(例えばノイズによる誤動作)を防止することが
できる。また、トランジスタQ7がブロック選択信号に
より導通状態となるタイミングは、トランジスタQ8,
Q9が導通状態となっている期間であるので、このタイ
ミングでのトランジスタQ7に流れる電流はなく、従っ
て上述のソース共通接続線(VSS1,VSS2,…)
の選択状態における電位の浮上りを防止するために、こ
のトランジスタQ7の電流駆動能力を十分大きくするこ
とができ、読出しデータのレベルの低下が防止でき、か
つ高速動作を確保することができる。
【0023】なお、リセット信号R1,R2及びブロッ
ク選択信号(BS1,BS2,…)は、活性化信号SA
P,SANや列選択信号等を発生して各部の動作タイミ
ングを制御する既存のタイミング制御部(図1には表示
されていない)により容易に生成することができる。
【0024】図3は本発明の第2の実施例の接地制御回
路の回路図である。
【0025】この第2の実施例の接地制御回路VSCj
a(j=1〜N,Nは接地制御回路の全数)は、第1の
実施例の接地制御回路VSCjに、所定のしきい値電圧
をもち、ゲート及びドレインをソース共通接続線VSS
jにソースを接地電位点にそれぞれ接続したクランプ素
子としてのトランジスタQ10を付加したものである。
【0026】この実施例では、非選択状態のソース共通
接続線VCCjの充電電圧をトランジスタQ10のしき
い値電圧に抑えることができるので、ソース共通接続線
VSSjの放電電流を第1の実施例より更に小さくする
ことができ、かつ接地電位レベルへの静定時間を短縮す
ることができる。
【0027】
【発明の効果】以上説明したように本発明は、選択読出
回路の第1のトランジスタのソース共通接続線と接地電
位点(基準電位点)との間に、ゲートにブロック選択信
号を受けてソース共通接続線と接地電位点との間を接続
制御するトランジスタと、このトランジスタより電流駆
動能力が小さく、センス増幅器活性化時以外の期間に互
いに異なるタイミングでアクティブレベルとなる複数の
リセット信号それぞれをゲートに受けてソース共通接続
線と接地電位点との間を接続制御する複数のトランジス
タとを備えた基準電位点接続制御回路(接地制御回路)
を設けたので、非選択状態の選択読出回路に流れる電源
電流をなくして消費電力を低減することができ、かつ、
ゲートにブロック選択信号を受けるトランジスタの電流
駆動能力を十分大きくすることができて読出し電圧の低
下の防止及び高速動作が確保でき、ゲートにリセット信
号を受ける複数のトランジスタにより非選択状態のソー
ス共通接続線の放電電流を分散,低減して他の回路への
悪影響を防止することができる効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す回路図である。
【図2】図1に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図3】本発明の第2の実施例の接地制御回路の回路図
である。
【図4】従来のダイナミックメモリの一例の示す回路図
である。
【図5】図4に示されたダイナミックメモリの全体構成
を示すブロック図である。
【図6】図4に示されたダイナミックメモリの動作を説
明するための各部信号のタイミング図である。
【符号の説明】
BL11〜BL16 ビット線 DA1,DL2 出力増幅器 DL11,DL12,DL21,DL22 読出し信
号線 DT11,DT21,DT22 データ転送回路 LD1,LD2 負荷回路 MC メモリセル MCA1,MCA2〜MCA4 メモリセルアレイ Q1〜Q10 トランジスタ RC11,RC12,RC21 選択読出回路 SA11,SA12,SA21 センス増幅器 SAR1〜SAR5 センス増幅・選択読出回路 VSC1,VSC2,VSSja 接地制御回路 VSS1,VSS2,VSSi ソース共通接続線 WL11,WL12,WL21,WL22 ワード線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 行,列マトリクス状に配列された複数の
    メモリセル、及びこれら複数のメモリセルの各列それぞ
    れと対応して設けられ選択状態のメモリセルの信号を伝
    達する複数のビット線をそれぞれ備えた複数のメモリセ
    ルアレイと、これら複数のメモリセルアレイの所定の行
    の所定のメモリセルを選択状態とする複数のワード線
    と、前記複数のメモリセルアレイそれぞれの各列と対応
    して設けられ所定のタイミングで活性化して伝達された
    信号を増幅する複数のセンス増幅器と、これら複数のセ
    ンス増幅器と対応するメモリセルアレイとの間それぞれ
    に設けられ所定のタイミングで対応するメモリセルアレ
    イ及びセンス増幅器間の信号の伝達を行う複数のデータ
    転送回路と、前記複数のメモリセルアレイそれぞれと対
    応して設けられた複数の読出し信号線と、前記複数のセ
    ンス増幅器それぞれと対応して設けられ、対応するセン
    ス増幅器の出力信号をゲートに受ける第1のトランジス
    タ、及び前記複数のメモリセルアレイに共通の対応する
    列選択信号をゲートに受けて前記第1のトランジスタの
    ドレインと対応する前記読出し信号線との間を接続制御
    する第2のトランジスタを備え前記列選択信号が選択レ
    ベルのとき対応するセンス増幅器の増幅信号を対応する
    読出し信号線に伝達する複数の選択読出回路と、前記複
    数の読出し信号線それぞれと対応して設けられ対応する
    読出し信号線と電源電位点との間に接続されて対応する
    前記選択読出回路の負荷素子となる第3のトランジスタ
    を備えた複数の負荷回路と、前記複数のメモリセルアレ
    イそれぞれと対応して設けられ、対応するメモリセルア
    レイ中に選択状態となるメモリセルがあるとき所定のタ
    イミングで選択レベルとなるブロック選択信号をゲート
    に受けて対応する前記選択読出回路全ての第1のトラン
    ジスタのソースと基準電位点との間を接続制御する第4
    のトランジスタ、及びこの第4のトランジスタより小さ
    い電流駆動能力を持ち、前記複数のメモリセルアレイに
    共通で前記複数のセンス増幅器の活性化時以外の期間の
    互いに異なるタイミングでアクティブレベルとなる複数
    のリセット信号それぞれをゲートに受けて対応する前記
    選択読出回路全ての第1のトランジスタのソースと前記
    基準電位点との間を接続制御する複数の第5のトランジ
    スタを備えた複数の基準電位点接続制御回路とを有する
    ことを特徴とするダイナミックメモリ。
  2. 【請求項2】 基準電位点接続制御回路に、対応する読
    出し回路全ての第1のトランジスタのソースと基準電位
    点との間を所定の電圧にクランプするクランプ素子を設
    けた請求項1記載のダイナミックメモリ。
  3. 【請求項3】 クランプ素子が、所定のしきい値電圧を
    もちダイオード接続された第6のトランジスタである請
    求項2記載のダイナミックメモリ。
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