JP2551360B2 - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリに関
し、特に複数のメモリセルアレイに共通の列選択信号に
より選択されトランジスタのゲートに受けた読出し信号
を読出し信号線に伝達する構成のダイナミックメモリに
関する。
し、特に複数のメモリセルアレイに共通の列選択信号に
より選択されトランジスタのゲートに受けた読出し信号
を読出し信号線に伝達する構成のダイナミックメモリに
関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等のダイナミックメモリにおいては、読出
し動作の高速化等のために、センス増幅器で増幅したビ
ット線上の読出しデータを次段の出力増幅器に伝達する
際に、読出しデータをトランジスタのゲートに受けてこ
れを出力増幅器に伝達する方法がある。この方法は、例
えば、アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキッツ（ＩＥＥＥ，Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ）第２６巻，第４号，１９９１年，４６５〜４７２
頁、アン エクスペリメンタル １．５ボルト ６４メ
カビット デーラム（Ａｎ Ｅｘｐｅｒｉｍｅｎｔａｌ
１．５−Ｖ ６４−Ｍｂ ＤＲＡＭ）および、同誌第
２６巻，第１１号，１９９１年，１４８６〜１４９２
頁、ア ４５ナノセカンド ６４メガビット デーラム
ウィズ ア マージド マッチライン テスト アー
キテクチャ（Ａ ４５−ｎｓ ６４−Ｍｂ ＤＲＡＭ
ｗｉｔｈ ａ Ｍｅｒｇｅｄ Ｍａｔｃｈ−Ｌｉｎｅ
Ｔｅｓｔ Ａｒｃｈｉｔｅｃｔｕｒｅ）に述べられてい
る。以下、この方法を「ゲート受け型読出し回路」と呼
ぶことにする。
（ＤＲＡＭ）等のダイナミックメモリにおいては、読出
し動作の高速化等のために、センス増幅器で増幅したビ
ット線上の読出しデータを次段の出力増幅器に伝達する
際に、読出しデータをトランジスタのゲートに受けてこ
れを出力増幅器に伝達する方法がある。この方法は、例
えば、アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッド・ステート・サーキッツ（ＩＥＥＥ，Ｊｏｕｒｎ
ａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ）第２６巻，第４号，１９９１年，４６５〜４７２
頁、アン エクスペリメンタル １．５ボルト ６４メ
カビット デーラム（Ａｎ Ｅｘｐｅｒｉｍｅｎｔａｌ
１．５−Ｖ ６４−Ｍｂ ＤＲＡＭ）および、同誌第
２６巻，第１１号，１９９１年，１４８６〜１４９２
頁、ア ４５ナノセカンド ６４メガビット デーラム
ウィズ ア マージド マッチライン テスト アー
キテクチャ（Ａ ４５−ｎｓ ６４−Ｍｂ ＤＲＡＭ
ｗｉｔｈ ａ Ｍｅｒｇｅｄ Ｍａｔｃｈ−Ｌｉｎｅ
Ｔｅｓｔ Ａｒｃｈｉｔｅｃｔｕｒｅ）に述べられてい
る。以下、この方法を「ゲート受け型読出し回路」と呼
ぶことにする。
【０００３】この種の従来のダイナミックメモリの一例
を図４に示す。
を図４に示す。
【０００４】このダイナミックメモリは、行，列マトリ
クス状に配列されたダイナミック型の複数のメモリセル
ＭＣ、及びこれら複数のメモリセルＭＣの各列それぞれ
と対応して設けられ選択状態のメモリセルの信号を伝達
する複数のビット線（例えばＢＬ１１〜ＢＬ１６）をそ
れぞれ備えた複数のメモリセルアレイ（ＭＣＡ１，ＭＣ
Ａ２，…）と、これら複数のメモリセルアレイ（ＭＣＡ
１，ＭＣＡ２，…）の所定の行の所定のメモリセルを選
択状態とする複数のワード線（ＷＬ１１，ＷＬ１２，
…，ＷＬ２１，ＷＬ２２，…）と、複数のメモリセルア
レイ（ＭＣＡ１，ＭＣＡ２，…）それぞれの２列とごと
に設けられ活性化制御信号ＳＡＰ，ＳＡＮに従って所定
のタイミングで活性化して伝達された２本のビット線間
の信号を増幅する複数のセンス増幅器（ＳＡ１１，ＳＡ
１２，…，ＳＡ２１，…）と、これら複数のセンス増幅
器（ＳＡ１１，ＳＡ１２，…，ＳＡ２１，…）と対応す
るメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，…）との間
それぞれに設けられデータ転送信号（ＴＧ１１，ＴＧ２
１，ＴＧ２２，…）に従って所定のタイミングで対応す
るメモリセルアレイ及びセンス増幅器間の信号の伝達を
行う複数のデータ転送回路（ＤＴ１１，ＤＴ２１，ＤＴ
２２，…）と、複数のメモリセルアレイ（ＭＣＡ１，Ｍ
ＣＡ２，…）それぞれと対応して設けられた複数の読出
し信号線（ＤＬ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，
…）と、複数のセンス増幅器（ＳＡ１１，ＳＡ１２，
…，ＳＡ２１，…）それぞれと対応して設けられ、対応
するセンス増幅器の出力信号をゲートに受けソースを接
地電位点と接続する第１のトランジスタＱ１，Ｑ２、及
び複数のメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，…）
に共通の対応する列選択信号（ＹＳ１，ＹＳ２，ＹＳ
３，…）をゲートに受けて第１のトランジスタＱ１，Ｑ
２のドレインと対応する読出し信号線（ＤＬ１１／ＤＬ
１２，ＤＬ２１／ＤＬ２２，…）との間を接続制御する
第２のトランジスタＱ３，Ｑ４を備え列選択信号（ＹＳ
１，ＹＳ２，ＹＳ３，…）が選択レベルのとき対応する
センス増幅器の増幅信号を対応する読出し信号線に伝達
するゲート受け型の複数の選択読出回路（ＲＣ１１，Ｒ
Ｃ１２，…，ＲＣ２１，…）と、複数の読出し信号線
（ＤＬ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，…）それ
ぞれと対応して設けられ対応する読出し信号線と電源電
位点との間に接続されて対応する選択読出回路の負荷素
子となる第３のトランジスタＱ５，Ｑ６を備えた複数の
負荷回路（ＬＤ１，ＬＤ２，…）と、読出し信号線（Ｄ
Ｌ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，…）の信号を
増幅して外部へ出力する出力増幅器（ＤＡ１，ＤＡ２，
…）とを有する構成となっている。
クス状に配列されたダイナミック型の複数のメモリセル
ＭＣ、及びこれら複数のメモリセルＭＣの各列それぞれ
と対応して設けられ選択状態のメモリセルの信号を伝達
する複数のビット線（例えばＢＬ１１〜ＢＬ１６）をそ
れぞれ備えた複数のメモリセルアレイ（ＭＣＡ１，ＭＣ
Ａ２，…）と、これら複数のメモリセルアレイ（ＭＣＡ
１，ＭＣＡ２，…）の所定の行の所定のメモリセルを選
択状態とする複数のワード線（ＷＬ１１，ＷＬ１２，
…，ＷＬ２１，ＷＬ２２，…）と、複数のメモリセルア
レイ（ＭＣＡ１，ＭＣＡ２，…）それぞれの２列とごと
に設けられ活性化制御信号ＳＡＰ，ＳＡＮに従って所定
のタイミングで活性化して伝達された２本のビット線間
の信号を増幅する複数のセンス増幅器（ＳＡ１１，ＳＡ
１２，…，ＳＡ２１，…）と、これら複数のセンス増幅
器（ＳＡ１１，ＳＡ１２，…，ＳＡ２１，…）と対応す
るメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，…）との間
それぞれに設けられデータ転送信号（ＴＧ１１，ＴＧ２
１，ＴＧ２２，…）に従って所定のタイミングで対応す
るメモリセルアレイ及びセンス増幅器間の信号の伝達を
行う複数のデータ転送回路（ＤＴ１１，ＤＴ２１，ＤＴ
２２，…）と、複数のメモリセルアレイ（ＭＣＡ１，Ｍ
ＣＡ２，…）それぞれと対応して設けられた複数の読出
し信号線（ＤＬ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，
…）と、複数のセンス増幅器（ＳＡ１１，ＳＡ１２，
…，ＳＡ２１，…）それぞれと対応して設けられ、対応
するセンス増幅器の出力信号をゲートに受けソースを接
地電位点と接続する第１のトランジスタＱ１，Ｑ２、及
び複数のメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，…）
に共通の対応する列選択信号（ＹＳ１，ＹＳ２，ＹＳ
３，…）をゲートに受けて第１のトランジスタＱ１，Ｑ
２のドレインと対応する読出し信号線（ＤＬ１１／ＤＬ
１２，ＤＬ２１／ＤＬ２２，…）との間を接続制御する
第２のトランジスタＱ３，Ｑ４を備え列選択信号（ＹＳ
１，ＹＳ２，ＹＳ３，…）が選択レベルのとき対応する
センス増幅器の増幅信号を対応する読出し信号線に伝達
するゲート受け型の複数の選択読出回路（ＲＣ１１，Ｒ
Ｃ１２，…，ＲＣ２１，…）と、複数の読出し信号線
（ＤＬ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，…）それ
ぞれと対応して設けられ対応する読出し信号線と電源電
位点との間に接続されて対応する選択読出回路の負荷素
子となる第３のトランジスタＱ５，Ｑ６を備えた複数の
負荷回路（ＬＤ１，ＬＤ２，…）と、読出し信号線（Ｄ
Ｌ１１／ＤＬ１２，ＤＬ２１／ＤＬ２２，…）の信号を
増幅して外部へ出力する出力増幅器（ＤＡ１，ＤＡ２，
…）とを有する構成となっている。
【０００５】なお、このダイナミックメモリは、メモリ
セルアレイ（ＭＣＡ１，ＭＣＡ２，…）それぞれの各行
の奇数番目の列のメモリセルＭＣが奇数番のワード線に
より選択され、偶数番目の列のメモリセルＭＣが偶数番
のワード線により選択される。また、メモリセルアレイ
（ＭＣＡ１，ＭＣＡ２，…）それぞれの２列ごとにセン
ス増幅器，選択読出回路，データ転送回路がメモリセル
アレイの左右に交互に配置され、隣接するメモリセルア
レイの間に挟まれたこれら回路は、これらメモリセルア
レイで共用されて、シェアドセンスアップ型のダイナミ
ックメモリを構成し、その全体の配置は図５に示すとお
りとなっている。
セルアレイ（ＭＣＡ１，ＭＣＡ２，…）それぞれの各行
の奇数番目の列のメモリセルＭＣが奇数番のワード線に
より選択され、偶数番目の列のメモリセルＭＣが偶数番
のワード線により選択される。また、メモリセルアレイ
（ＭＣＡ１，ＭＣＡ２，…）それぞれの２列ごとにセン
ス増幅器，選択読出回路，データ転送回路がメモリセル
アレイの左右に交互に配置され、隣接するメモリセルア
レイの間に挟まれたこれら回路は、これらメモリセルア
レイで共用されて、シェアドセンスアップ型のダイナミ
ックメモリを構成し、その全体の配置は図５に示すとお
りとなっている。
【０００６】図５において、センス増幅・選択読出回路
ＳＡＲ１〜ＳＡＲ５は、それぞれセンス増幅器，選択読
出回路，データ転送回路，読出し信号線，負荷回路及び
出力増幅器を含む。
ＳＡＲ１〜ＳＡＲ５は、それぞれセンス増幅器，選択読
出回路，データ転送回路，読出し信号線，負荷回路及び
出力増幅器を含む。
【０００７】次に、このダイナミックメモリの動作につ
いて、図６に示されたタイミング図を参照して説明す
る。
いて、図６に示されたタイミング図を参照して説明す
る。
【０００８】行アドレス信号により、例えばワード線Ｗ
Ｌ１１が選択レベルになると、高レベル及び低レベルの
中間レベルに設定されていたメモリセルアレイＭＣＡ１
のビット線（ＢＬ１１／ＢＬ１２，ＢＬ１３／ＢＬ１
４，ＢＬ１５／ＢＬ１６，…）間に、ワード線ＷＬ１１
と接続するメモリセルの記憶データによる差電圧が生
じ、その差電圧がデータ転送回路ＤＴ１１によってセン
ス増幅器ＳＡ１１，ＳＡ１２に伝達される。活性化信号
ＳＡＰ，ＳＡＮによりセンス増幅器ＳＡ１１，ＳＡ１２
が活性化すると伝達された差電圧が増幅されて電源電圧
レベル，接地電位レベルとなる。
Ｌ１１が選択レベルになると、高レベル及び低レベルの
中間レベルに設定されていたメモリセルアレイＭＣＡ１
のビット線（ＢＬ１１／ＢＬ１２，ＢＬ１３／ＢＬ１
４，ＢＬ１５／ＢＬ１６，…）間に、ワード線ＷＬ１１
と接続するメモリセルの記憶データによる差電圧が生
じ、その差電圧がデータ転送回路ＤＴ１１によってセン
ス増幅器ＳＡ１１，ＳＡ１２に伝達される。活性化信号
ＳＡＰ，ＳＡＮによりセンス増幅器ＳＡ１１，ＳＡ１２
が活性化すると伝達された差電圧が増幅されて電源電圧
レベル，接地電位レベルとなる。
【０００９】この後、列アドレス信号により列選択信号
の１つ、例えばＹＳ１が選択レベルとなり、センス増幅
器（ＳＡ１１）で増幅された信号が選択読出回路ＲＣ１
１を介して読出し信号線ＤＬ１１／ＤＬ１２に伝達さ
れ、出力増幅器（ＤＡ１）で増幅されて外部へ出力され
る。
の１つ、例えばＹＳ１が選択レベルとなり、センス増幅
器（ＳＡ１１）で増幅された信号が選択読出回路ＲＣ１
１を介して読出し信号線ＤＬ１１／ＤＬ１２に伝達さ
れ、出力増幅器（ＤＡ１）で増幅されて外部へ出力され
る。
【００１０】
【発明が解決しようとする課題】この従来のダイナミッ
クメモリは、列選択信号（ＹＳ１，ＹＳ２，ＹＳ３，
…）が複数のメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，
…）に対し共通であり、選択状態のメモリセルを含まな
いメモリセルアレイの各ビット線及び対応するセンス増
幅器の入出力端は中間電位のままであるので、選択読出
回路のトランジスタＱ１，Ｑ２がオン状態となって負荷
回路のトランジスタＱ５，Ｑ６、選択読出回路のトラン
ジスタＱ３，Ｑ４、トランジスタＱ１，Ｑ２の経路で電
源電流が流れ、消費電力が増大するという欠点があっ
た。
クメモリは、列選択信号（ＹＳ１，ＹＳ２，ＹＳ３，
…）が複数のメモリセルアレイ（ＭＣＡ１，ＭＣＡ２，
…）に対し共通であり、選択状態のメモリセルを含まな
いメモリセルアレイの各ビット線及び対応するセンス増
幅器の入出力端は中間電位のままであるので、選択読出
回路のトランジスタＱ１，Ｑ２がオン状態となって負荷
回路のトランジスタＱ５，Ｑ６、選択読出回路のトラン
ジスタＱ３，Ｑ４、トランジスタＱ１，Ｑ２の経路で電
源電流が流れ、消費電力が増大するという欠点があっ
た。
【００１１】上述の電源電流は、トランジスタＱ１，Ｑ
２のソースと接地電位点との間に接地制御用のトランジ
スタを設け、選択状態のメモリセルを含むメモリセルア
レイと対応する接地制御用のトランジスタのみをオン状
態とすることにより、無くすことができるが、トランジ
スタＱ１，Ｑ２のソースは多数の選択読出回路のトラン
ジスタＱ１，Ｑ２のソースと接続されているため寄生容
量が大きく、また選択レベルの列選択信号と対応する選
択読出回路を通してほぼ電源電圧レベルに充電され、し
かも接地制御用のトランジスタは選択状態のトランジス
タＱ１，Ｑ２のソース電位の浮上り（読出し電圧の低
下）の防止と高速動作のために電流駆動能力が大きく設
定されるので、非選択状態から選択状態へと変化すると
きに大きな電流（特にピーク値が大）が流れ、他の回路
に悪影響を及ぼすという問題点が生じる。
２のソースと接地電位点との間に接地制御用のトランジ
スタを設け、選択状態のメモリセルを含むメモリセルア
レイと対応する接地制御用のトランジスタのみをオン状
態とすることにより、無くすことができるが、トランジ
スタＱ１，Ｑ２のソースは多数の選択読出回路のトラン
ジスタＱ１，Ｑ２のソースと接続されているため寄生容
量が大きく、また選択レベルの列選択信号と対応する選
択読出回路を通してほぼ電源電圧レベルに充電され、し
かも接地制御用のトランジスタは選択状態のトランジス
タＱ１，Ｑ２のソース電位の浮上り（読出し電圧の低
下）の防止と高速動作のために電流駆動能力が大きく設
定されるので、非選択状態から選択状態へと変化すると
きに大きな電流（特にピーク値が大）が流れ、他の回路
に悪影響を及ぼすという問題点が生じる。
【００１２】本発明の目的は、読出し電圧の低下防止及
び他の回路への悪影響防止と高速動作を確保しつつ消費
電力の低減をはかることができるダイナミックメモリを
提供することにある。
び他の回路への悪影響防止と高速動作を確保しつつ消費
電力の低減をはかることができるダイナミックメモリを
提供することにある。
【００１３】
【課題を解決するための手段】本発明のダイナミックメ
モリは、行，列マトリクス状に配列された複数のメモリ
セル、及びこれら複数のメモリセルの各列それぞれと対
応して設けられ選択状態のメモリセルの信号を伝達する
複数のビット線をそれぞれ備えた複数のメモリセルアレ
イと、これら複数のメモリセルアレイの所定の行の所定
のメモリセルを選択状態とする複数のワード線と、前記
複数のメモリセルアレイそれぞれの各列と対応して設け
られ所定のタイミングで活性化して伝達された信号を増
幅する複数のセンス増幅器と、これら複数のセンス増幅
器と対応するメモリセルアレイとの間それぞれに設けら
れ所定のタイミングで対応するメモリセルアレイ及びセ
ンス増幅器間の信号の伝達を行う複数のデータ転送回路
と、前記複数のメモリセルアレイそれぞれと対応して設
けられた複数の読出し信号線と、前記複数のセンス増幅
器それぞれと対応して設けられ、対応するセンス増幅器
の出力信号をゲートに受ける第１のトランジスタ、及び
前記複数のメモリセルアレイに共通の対応する列選択信
号をゲートに受けて前記第１のトランジスタのドレイン
と対応する前記読出し信号線との間を接続制御する第２
のトランジスタを備え前記列選択信号が選択レベルのと
き対応するセンス増幅器の増幅信号を対応する読出し信
号線に伝達する複数の選択読出回路と、前記複数の読出
し信号線それぞれと対応して設けられ対応する読出し信
号線と電源電位点との間に接続されて対応する前記選択
読出回路の負荷素子となる第３のトランジスタを備えた
複数の負荷回路と、前記複数のメモリセルアレイそれぞ
れと対応して設けられ、対応するメモリセルアレイ中に
選択状態となるメモリセルがあるとき所定のタイミング
で選択レベルとなるブロック選択信号をゲートに受けて
対応する前記選択読出回路全ての第１のトランジスタの
ソースと基準電位点との間を接続制御する第４のトラン
ジスタ、及びこの第４のトランジスタより小さい電流駆
動能力を持ち、前記複数のメモリセルアレイに共通で前
記複数のセンス増幅器の活性化時以外の期間の互いに異
なるタイミングでアクティブレベルとなる複数のリセッ
ト信号それぞれをゲートに受けて対応する前記選択読出
回路全ての第１のトランジスタのソースと前記基準電位
点との間を接続制御する複数の第５のトランジスタを備
えた複数の基準電位点接続制御回路とを有している。
モリは、行，列マトリクス状に配列された複数のメモリ
セル、及びこれら複数のメモリセルの各列それぞれと対
応して設けられ選択状態のメモリセルの信号を伝達する
複数のビット線をそれぞれ備えた複数のメモリセルアレ
イと、これら複数のメモリセルアレイの所定の行の所定
のメモリセルを選択状態とする複数のワード線と、前記
複数のメモリセルアレイそれぞれの各列と対応して設け
られ所定のタイミングで活性化して伝達された信号を増
幅する複数のセンス増幅器と、これら複数のセンス増幅
器と対応するメモリセルアレイとの間それぞれに設けら
れ所定のタイミングで対応するメモリセルアレイ及びセ
ンス増幅器間の信号の伝達を行う複数のデータ転送回路
と、前記複数のメモリセルアレイそれぞれと対応して設
けられた複数の読出し信号線と、前記複数のセンス増幅
器それぞれと対応して設けられ、対応するセンス増幅器
の出力信号をゲートに受ける第１のトランジスタ、及び
前記複数のメモリセルアレイに共通の対応する列選択信
号をゲートに受けて前記第１のトランジスタのドレイン
と対応する前記読出し信号線との間を接続制御する第２
のトランジスタを備え前記列選択信号が選択レベルのと
き対応するセンス増幅器の増幅信号を対応する読出し信
号線に伝達する複数の選択読出回路と、前記複数の読出
し信号線それぞれと対応して設けられ対応する読出し信
号線と電源電位点との間に接続されて対応する前記選択
読出回路の負荷素子となる第３のトランジスタを備えた
複数の負荷回路と、前記複数のメモリセルアレイそれぞ
れと対応して設けられ、対応するメモリセルアレイ中に
選択状態となるメモリセルがあるとき所定のタイミング
で選択レベルとなるブロック選択信号をゲートに受けて
対応する前記選択読出回路全ての第１のトランジスタの
ソースと基準電位点との間を接続制御する第４のトラン
ジスタ、及びこの第４のトランジスタより小さい電流駆
動能力を持ち、前記複数のメモリセルアレイに共通で前
記複数のセンス増幅器の活性化時以外の期間の互いに異
なるタイミングでアクティブレベルとなる複数のリセッ
ト信号それぞれをゲートに受けて対応する前記選択読出
回路全ての第１のトランジスタのソースと前記基準電位
点との間を接続制御する複数の第５のトランジスタを備
えた複数の基準電位点接続制御回路とを有している。
【００１４】また、基準電位点接続制御回路に、対応す
る読出し回路全ての第１のトランジスタのソースと基準
電位点との間を所定の電圧にクランプするクランプ素子
を設けて構成される。
る読出し回路全ての第１のトランジスタのソースと基準
電位点との間を所定の電圧にクランプするクランプ素子
を設けて構成される。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１７】この実施例が図４に示された従来のダイナ
ミックメモリと相違する点は、複数のメモリセルアレイ
（ＭＣＡ１，ＭＣＡ２，…）それぞれの左右に配置され
たそれぞれ複数の選択読出回路（ＲＣ１１，ＲＣ１２，
…／ＲＣ２１，…／…）全てのトランジスタＱ１，Ｑ２
のソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）と接地
電位点との間に、対応するメモリセルアレイ中に選択状
態となるメモリセルがあるとき所定のタイミングで選択
レベルとなるブロック選択信号（ＢＳ１／ＢＳ２／…）
をゲートに受けて対応する選択読出回路（ＲＣ１１，Ｒ
Ｃ１２，…／ＲＣ２１，…／…）全てのトランジスタＱ
１，Ｑ２のソース共通接続線（ＶＳＳ１，ＶＳＳ２，
…）と接地電位点との間を接続制御する（第４の）トラ
ンジスタＱ７と、このトランジスタＱ７より電流駆動能
力が小さく、複数のメモリセルアレイ（ＭＣＡ１，ＭＣ
Ａ２，…）に共通でセンス増幅器の活性化時以外の期間
の互いに異なるタイミングでアクティブレベルとなる複
数のリセット信号Ｒ１，Ｒ２それぞれをゲートに受けて
対応する選択読出回路（ＲＣ１１，ＲＣ１２，…／ＲＣ
２１，…／…）全ての第１のトランジスタＱ１，Ｑ２の
ソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）と接地電
位点との間を接続制御する複数の（第５の）トランジス
タＱ８，Ｑ９とを備えた複数の接地制御回路（ＶＳＣ
１，ＶＳＣ２，…）を設けた点にある。
ミックメモリと相違する点は、複数のメモリセルアレイ
（ＭＣＡ１，ＭＣＡ２，…）それぞれの左右に配置され
たそれぞれ複数の選択読出回路（ＲＣ１１，ＲＣ１２，
…／ＲＣ２１，…／…）全てのトランジスタＱ１，Ｑ２
のソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）と接地
電位点との間に、対応するメモリセルアレイ中に選択状
態となるメモリセルがあるとき所定のタイミングで選択
レベルとなるブロック選択信号（ＢＳ１／ＢＳ２／…）
をゲートに受けて対応する選択読出回路（ＲＣ１１，Ｒ
Ｃ１２，…／ＲＣ２１，…／…）全てのトランジスタＱ
１，Ｑ２のソース共通接続線（ＶＳＳ１，ＶＳＳ２，
…）と接地電位点との間を接続制御する（第４の）トラ
ンジスタＱ７と、このトランジスタＱ７より電流駆動能
力が小さく、複数のメモリセルアレイ（ＭＣＡ１，ＭＣ
Ａ２，…）に共通でセンス増幅器の活性化時以外の期間
の互いに異なるタイミングでアクティブレベルとなる複
数のリセット信号Ｒ１，Ｒ２それぞれをゲートに受けて
対応する選択読出回路（ＲＣ１１，ＲＣ１２，…／ＲＣ
２１，…／…）全ての第１のトランジスタＱ１，Ｑ２の
ソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）と接地電
位点との間を接続制御する複数の（第５の）トランジス
タＱ８，Ｑ９とを備えた複数の接地制御回路（ＶＳＣ
１，ＶＳＣ２，…）を設けた点にある。
【００１８】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための選択レベルの
ワード線がＷＬ１１のときの各部信号のタイミング図で
ある。
図２はこの実施例の動作を説明するための選択レベルの
ワード線がＷＬ１１のときの各部信号のタイミング図で
ある。
【００１９】ワード線ＷＬ１１が選択レベルになると同
時にブロック選択信号ＢＳ１も選択レベルとなり、接地
制御回路ＶＳＣ１のトランジスタＱ７をオン状態とし選
択読出回路（ＲＣ１１，ＲＣ１２，…）のトランジスタ
Ｑ１，Ｑ２のソース共通接続線ＶＳＳ１を接地電位点と
接続する。以下、ワード線ＷＬ１１によって選択された
行の列選択信号（例えばＹＳ１）によって選択された列
のメモリセルＭＣのデータが選択読出回路（ＲＣ１
１），読出し信号線（ＤＬ１１，ＤＬ１２）及び出力増
幅器（ＤＡ１）を通して外部へ出力される過程は従来例
と同様である。
時にブロック選択信号ＢＳ１も選択レベルとなり、接地
制御回路ＶＳＣ１のトランジスタＱ７をオン状態とし選
択読出回路（ＲＣ１１，ＲＣ１２，…）のトランジスタ
Ｑ１，Ｑ２のソース共通接続線ＶＳＳ１を接地電位点と
接続する。以下、ワード線ＷＬ１１によって選択された
行の列選択信号（例えばＹＳ１）によって選択された列
のメモリセルＭＣのデータが選択読出回路（ＲＣ１
１），読出し信号線（ＤＬ１１，ＤＬ１２）及び出力増
幅器（ＤＡ１）を通して外部へ出力される過程は従来例
と同様である。
【００２０】一方、リセット信号Ｒ１，Ｒ２は、ブロッ
ク選択信号ＢＳ１が選択レベルとなった後に、アクティ
ブレベルからインアクティブレベルへと変化し、全ての
接地制御回路（ＶＳＣ１，ＶＳＣ２，…）のトランジス
タＱ８，Ｑ９をオフ状態とする。また、選択状態のメモ
リセルを含まない（非選択状態）メモリセルアレイ（例
えばＭＣＡ２）と対応するブロック選択信号（例えばＢ
Ｓ３、ただし図１中には表示されていない）は非選択レ
ベルのままであり、対応する接地制御回路（例えば、Ｖ
ＳＣ３、ただし図１中には表示されていない）のトラン
ジスタＱ７はオフ状態のままである。従って、選択状態
のメモリセルを含まないメモリセルアレイと対応する読
出し回路のトランジスタＱ１，Ｑ２のソース共通接続線
（例えばＶＳＳ３、ただし図１中には表示されていな
い）はフローティング状態となっており、選択レベルの
列選択信号（例えばＹＳ１）によって対応する読出し回
路のトランジスタＱ３，Ｑ４で電源電圧レベルに充電さ
れるものの、それ以上電源電流は流れず、従って消費電
力を低減することができる。
ク選択信号ＢＳ１が選択レベルとなった後に、アクティ
ブレベルからインアクティブレベルへと変化し、全ての
接地制御回路（ＶＳＣ１，ＶＳＣ２，…）のトランジス
タＱ８，Ｑ９をオフ状態とする。また、選択状態のメモ
リセルを含まない（非選択状態）メモリセルアレイ（例
えばＭＣＡ２）と対応するブロック選択信号（例えばＢ
Ｓ３、ただし図１中には表示されていない）は非選択レ
ベルのままであり、対応する接地制御回路（例えば、Ｖ
ＳＣ３、ただし図１中には表示されていない）のトラン
ジスタＱ７はオフ状態のままである。従って、選択状態
のメモリセルを含まないメモリセルアレイと対応する読
出し回路のトランジスタＱ１，Ｑ２のソース共通接続線
（例えばＶＳＳ３、ただし図１中には表示されていな
い）はフローティング状態となっており、選択レベルの
列選択信号（例えばＹＳ１）によって対応する読出し回
路のトランジスタＱ３，Ｑ４で電源電圧レベルに充電さ
れるものの、それ以上電源電流は流れず、従って消費電
力を低減することができる。
【００２１】選択状態のメモリセルのデータの読出し終
了しワード線ＷＬ１１，列選択信号ＹＳ１及びブロック
選択信号ＢＳ１がそれぞれ非選択レベルとなった後、リ
セット信号Ｒ１，Ｒ２は異ったタイミングでアクティブ
レベルとなる。従って、全ての接地制御回路（ＶＳＣ
１，ＶＳＣ２，…）のトランジスタＱ８，Ｑ９がリセッ
ト信号Ｒ１，Ｒ２に応答して順次導通状態となり、電源
電圧レベルに充電されていたソース共通接続線（ＶＳＳ
３等）の電荷は放電されて接地電位レベルとなる。
了しワード線ＷＬ１１，列選択信号ＹＳ１及びブロック
選択信号ＢＳ１がそれぞれ非選択レベルとなった後、リ
セット信号Ｒ１，Ｒ２は異ったタイミングでアクティブ
レベルとなる。従って、全ての接地制御回路（ＶＳＣ
１，ＶＳＣ２，…）のトランジスタＱ８，Ｑ９がリセッ
ト信号Ｒ１，Ｒ２に応答して順次導通状態となり、電源
電圧レベルに充電されていたソース共通接続線（ＶＳＳ
３等）の電荷は放電されて接地電位レベルとなる。
【００２２】上述のソース共通接続線のトランジスタＱ
８，Ｑ９による放電は、次のワード線の選択レベルへの
立上りまでに完了していればよいので、トランジスタＱ
８，Ｑ９の電流駆動能力を小さくし、放電電流を小さく
することができる。しかもリセット信号Ｒ１，Ｒ２によ
ってトランジスタＱ８，Ｑ９による放電電流は時間的に
分散されるので、放電電流のピーク値は更に小さくなり
（図２のＩｄ）、この放電電流に起因する他の回路への
悪影響（例えばノイズによる誤動作）を防止することが
できる。また、トランジスタＱ７がブロック選択信号に
より導通状態となるタイミングは、トランジスタＱ８，
Ｑ９が導通状態となっている期間であるので、このタイ
ミングでのトランジスタＱ７に流れる電流はなく、従っ
て上述のソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）
の選択状態における電位の浮上りを防止するために、こ
のトランジスタＱ７の電流駆動能力を十分大きくするこ
とができ、読出しデータのレベルの低下が防止でき、か
つ高速動作を確保することができる。
８，Ｑ９による放電は、次のワード線の選択レベルへの
立上りまでに完了していればよいので、トランジスタＱ
８，Ｑ９の電流駆動能力を小さくし、放電電流を小さく
することができる。しかもリセット信号Ｒ１，Ｒ２によ
ってトランジスタＱ８，Ｑ９による放電電流は時間的に
分散されるので、放電電流のピーク値は更に小さくなり
（図２のＩｄ）、この放電電流に起因する他の回路への
悪影響（例えばノイズによる誤動作）を防止することが
できる。また、トランジスタＱ７がブロック選択信号に
より導通状態となるタイミングは、トランジスタＱ８，
Ｑ９が導通状態となっている期間であるので、このタイ
ミングでのトランジスタＱ７に流れる電流はなく、従っ
て上述のソース共通接続線（ＶＳＳ１，ＶＳＳ２，…）
の選択状態における電位の浮上りを防止するために、こ
のトランジスタＱ７の電流駆動能力を十分大きくするこ
とができ、読出しデータのレベルの低下が防止でき、か
つ高速動作を確保することができる。
【００２３】なお、リセット信号Ｒ１，Ｒ２及びブロッ
ク選択信号（ＢＳ１，ＢＳ２，…）は、活性化信号ＳＡ
Ｐ，ＳＡＮや列選択信号等を発生して各部の動作タイミ
ングを制御する既存のタイミング制御部（図１には表示
されていない）により容易に生成することができる。
ク選択信号（ＢＳ１，ＢＳ２，…）は、活性化信号ＳＡ
Ｐ，ＳＡＮや列選択信号等を発生して各部の動作タイミ
ングを制御する既存のタイミング制御部（図１には表示
されていない）により容易に生成することができる。
【００２４】図３は本発明の第２の実施例の接地制御回
路の回路図である。
路の回路図である。
【００２５】この第２の実施例の接地制御回路ＶＳＣｊ
ａ（ｊ＝１〜Ｎ，Ｎは接地制御回路の全数）は、第１の
実施例の接地制御回路ＶＳＣｊに、所定のしきい値電圧
をもち、ゲート及びドレインをソース共通接続線ＶＳＳ
ｊにソースを接地電位点にそれぞれ接続したクランプ素
子としてのトランジスタＱ１０を付加したものである。
ａ（ｊ＝１〜Ｎ，Ｎは接地制御回路の全数）は、第１の
実施例の接地制御回路ＶＳＣｊに、所定のしきい値電圧
をもち、ゲート及びドレインをソース共通接続線ＶＳＳ
ｊにソースを接地電位点にそれぞれ接続したクランプ素
子としてのトランジスタＱ１０を付加したものである。
【００２６】この実施例では、非選択状態のソース共通
接続線ＶＣＣｊの充電電圧をトランジスタＱ１０のしき
い値電圧に抑えることができるので、ソース共通接続線
ＶＳＳｊの放電電流を第１の実施例より更に小さくする
ことができ、かつ接地電位レベルへの静定時間を短縮す
ることができる。
接続線ＶＣＣｊの充電電圧をトランジスタＱ１０のしき
い値電圧に抑えることができるので、ソース共通接続線
ＶＳＳｊの放電電流を第１の実施例より更に小さくする
ことができ、かつ接地電位レベルへの静定時間を短縮す
ることができる。
【００２７】
【発明の効果】以上説明したように本発明は、選択読出
回路の第１のトランジスタのソース共通接続線と接地電
位点（基準電位点）との間に、ゲートにブロック選択信
号を受けてソース共通接続線と接地電位点との間を接続
制御するトランジスタと、このトランジスタより電流駆
動能力が小さく、センス増幅器活性化時以外の期間に互
いに異なるタイミングでアクティブレベルとなる複数の
リセット信号それぞれをゲートに受けてソース共通接続
線と接地電位点との間を接続制御する複数のトランジス
タとを備えた基準電位点接続制御回路（接地制御回路）
を設けたので、非選択状態の選択読出回路に流れる電源
電流をなくして消費電力を低減することができ、かつ、
ゲートにブロック選択信号を受けるトランジスタの電流
駆動能力を十分大きくすることができて読出し電圧の低
下の防止及び高速動作が確保でき、ゲートにリセット信
号を受ける複数のトランジスタにより非選択状態のソー
ス共通接続線の放電電流を分散，低減して他の回路への
悪影響を防止することができる効果がある。
回路の第１のトランジスタのソース共通接続線と接地電
位点（基準電位点）との間に、ゲートにブロック選択信
号を受けてソース共通接続線と接地電位点との間を接続
制御するトランジスタと、このトランジスタより電流駆
動能力が小さく、センス増幅器活性化時以外の期間に互
いに異なるタイミングでアクティブレベルとなる複数の
リセット信号それぞれをゲートに受けてソース共通接続
線と接地電位点との間を接続制御する複数のトランジス
タとを備えた基準電位点接続制御回路（接地制御回路）
を設けたので、非選択状態の選択読出回路に流れる電源
電流をなくして消費電力を低減することができ、かつ、
ゲートにブロック選択信号を受けるトランジスタの電流
駆動能力を十分大きくすることができて読出し電圧の低
下の防止及び高速動作が確保でき、ゲートにリセット信
号を受ける複数のトランジスタにより非選択状態のソー
ス共通接続線の放電電流を分散，低減して他の回路への
悪影響を防止することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】本発明の第２の実施例の接地制御回路の回路図
である。
である。
【図４】従来のダイナミックメモリの一例の示す回路図
である。
である。
【図５】図４に示されたダイナミックメモリの全体構成
を示すブロック図である。
を示すブロック図である。
【図６】図４に示されたダイナミックメモリの動作を説
明するための各部信号のタイミング図である。
明するための各部信号のタイミング図である。
ＢＬ１１〜ＢＬ１６ ビット線 ＤＡ１，ＤＬ２ 出力増幅器 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ 読出し信
号線 ＤＴ１１，ＤＴ２１，ＤＴ２２ データ転送回路 ＬＤ１，ＬＤ２ 負荷回路 ＭＣ メモリセル ＭＣＡ１，ＭＣＡ２〜ＭＣＡ４ メモリセルアレイ Ｑ１〜Ｑ１０ トランジスタ ＲＣ１１，ＲＣ１２，ＲＣ２１ 選択読出回路 ＳＡ１１，ＳＡ１２，ＳＡ２１ センス増幅器 ＳＡＲ１〜ＳＡＲ５ センス増幅・選択読出回路 ＶＳＣ１，ＶＳＣ２，ＶＳＳｊａ 接地制御回路 ＶＳＳ１，ＶＳＳ２，ＶＳＳｉ ソース共通接続線 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線
号線 ＤＴ１１，ＤＴ２１，ＤＴ２２ データ転送回路 ＬＤ１，ＬＤ２ 負荷回路 ＭＣ メモリセル ＭＣＡ１，ＭＣＡ２〜ＭＣＡ４ メモリセルアレイ Ｑ１〜Ｑ１０ トランジスタ ＲＣ１１，ＲＣ１２，ＲＣ２１ 選択読出回路 ＳＡ１１，ＳＡ１２，ＳＡ２１ センス増幅器 ＳＡＲ１〜ＳＡＲ５ センス増幅・選択読出回路 ＶＳＣ１，ＶＳＣ２，ＶＳＳｊａ 接地制御回路 ＶＳＳ１，ＶＳＳ２，ＶＳＳｉ ソース共通接続線 ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２２ ワード線
Claims (3)
- 【請求項１】 行，列マトリクス状に配列された複数の
メモリセル、及びこれら複数のメモリセルの各列それぞ
れと対応して設けられ選択状態のメモリセルの信号を伝
達する複数のビット線をそれぞれ備えた複数のメモリセ
ルアレイと、これら複数のメモリセルアレイの所定の行
の所定のメモリセルを選択状態とする複数のワード線
と、前記複数のメモリセルアレイそれぞれの各列と対応
して設けられ所定のタイミングで活性化して伝達された
信号を増幅する複数のセンス増幅器と、これら複数のセ
ンス増幅器と対応するメモリセルアレイとの間それぞれ
に設けられ所定のタイミングで対応するメモリセルアレ
イ及びセンス増幅器間の信号の伝達を行う複数のデータ
転送回路と、前記複数のメモリセルアレイそれぞれと対
応して設けられた複数の読出し信号線と、前記複数のセ
ンス増幅器それぞれと対応して設けられ、対応するセン
ス増幅器の出力信号をゲートに受ける第１のトランジス
タ、及び前記複数のメモリセルアレイに共通の対応する
列選択信号をゲートに受けて前記第１のトランジスタの
ドレインと対応する前記読出し信号線との間を接続制御
する第２のトランジスタを備え前記列選択信号が選択レ
ベルのとき対応するセンス増幅器の増幅信号を対応する
読出し信号線に伝達する複数の選択読出回路と、前記複
数の読出し信号線それぞれと対応して設けられ対応する
読出し信号線と電源電位点との間に接続されて対応する
前記選択読出回路の負荷素子となる第３のトランジスタ
を備えた複数の負荷回路と、前記複数のメモリセルアレ
イそれぞれと対応して設けられ、対応するメモリセルア
レイ中に選択状態となるメモリセルがあるとき所定のタ
イミングで選択レベルとなるブロック選択信号をゲート
に受けて対応する前記選択読出回路全ての第１のトラン
ジスタのソースと基準電位点との間を接続制御する第４
のトランジスタ、及びこの第４のトランジスタより小さ
い電流駆動能力を持ち、前記複数のメモリセルアレイに
共通で前記複数のセンス増幅器の活性化時以外の期間の
互いに異なるタイミングでアクティブレベルとなる複数
のリセット信号それぞれをゲートに受けて対応する前記
選択読出回路全ての第１のトランジスタのソースと前記
基準電位点との間を接続制御する複数の第５のトランジ
スタを備えた複数の基準電位点接続制御回路とを有する
ことを特徴とするダイナミックメモリ。 - 【請求項２】 基準電位点接続制御回路に、対応する読
出し回路全ての第１のトランジスタのソースと基準電位
点との間を所定の電圧にクランプするクランプ素子を設
けた請求項１記載のダイナミックメモリ。 - 【請求項３】 クランプ素子が、所定のしきい値電圧を
もちダイオード接続された第６のトランジスタである請
求項２記載のダイナミックメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288930A JP2551360B2 (ja) | 1993-11-18 | 1993-11-18 | ダイナミックメモリ |
| DE69422786T DE69422786T2 (de) | 1993-11-18 | 1994-11-18 | Dynamischer Speicher mit einer Massensteuerschaltung |
| US08/344,696 US5495443A (en) | 1993-11-18 | 1994-11-18 | Dynamic memory having a ground control circuit |
| EP94118227A EP0654789B1 (en) | 1993-11-18 | 1994-11-18 | Dynamic memory having a ground control circuit |
| KR1019940030682A KR0148169B1 (ko) | 1993-11-18 | 1994-11-18 | 다이내믹 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288930A JP2551360B2 (ja) | 1993-11-18 | 1993-11-18 | ダイナミックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141857A JPH07141857A (ja) | 1995-06-02 |
| JP2551360B2 true JP2551360B2 (ja) | 1996-11-06 |
Family
ID=17736653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288930A Expired - Fee Related JP2551360B2 (ja) | 1993-11-18 | 1993-11-18 | ダイナミックメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5495443A (ja) |
| EP (1) | EP0654789B1 (ja) |
| JP (1) | JP2551360B2 (ja) |
| KR (1) | KR0148169B1 (ja) |
| DE (1) | DE69422786T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147965A (ja) * | 1994-11-15 | 1996-06-07 | Toshiba Corp | 半導体記憶装置 |
| JP3277192B2 (ja) * | 1996-12-27 | 2002-04-22 | 富士通株式会社 | 半導体装置 |
| US5980262A (en) * | 1997-06-02 | 1999-11-09 | Mitac, Inc. | Method and apparatus for generating musical accompaniment signals at a lower storage space requirement |
| US10740188B2 (en) * | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
| RU2759386C2 (ru) * | 2019-12-04 | 2021-11-12 | федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное орденов Жукова и Октябрьской Революции Краснознаменное училище имени генерала армии С.М. Штеменко" Министерства обороны Российской Федерации | Устройство для контроля цепи заземления технических средств обработки информации |
-
1993
- 1993-11-18 JP JP5288930A patent/JP2551360B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-18 DE DE69422786T patent/DE69422786T2/de not_active Expired - Fee Related
- 1994-11-18 KR KR1019940030682A patent/KR0148169B1/ko not_active IP Right Cessation
- 1994-11-18 EP EP94118227A patent/EP0654789B1/en not_active Expired - Lifetime
- 1994-11-18 US US08/344,696 patent/US5495443A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5495443A (en) | 1996-02-27 |
| EP0654789A2 (en) | 1995-05-24 |
| KR950015392A (ko) | 1995-06-16 |
| DE69422786D1 (de) | 2000-03-02 |
| EP0654789A3 (en) | 1995-08-30 |
| EP0654789B1 (en) | 2000-01-26 |
| KR0148169B1 (ko) | 1998-11-02 |
| JPH07141857A (ja) | 1995-06-02 |
| DE69422786T2 (de) | 2000-08-31 |
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Legal Events
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