KR0148169B1 - 다이내믹 메모리 - Google Patents

다이내믹 메모리

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KR0148169B1
KR0148169B1 KR1019940030682A KR19940030682A KR0148169B1 KR 0148169 B1 KR0148169 B1 KR 0148169B1 KR 1019940030682 A KR1019940030682 A KR 1019940030682A KR 19940030682 A KR19940030682 A KR 19940030682A KR 0148169 B1 KR0148169 B1 KR 0148169B1
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히로끼 고이께
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가네꼬 히사시
니뽄 덴끼 가부시끼가이샤
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Abstract

[목적]
독출 전압의 저하 방지 및 다른 회로로의 악영향의 방지와 고속 동작을 확보하면서 소비 전력을 저감한다.
[구성]
선택 독출 회로(RC11,RC12/RC21)의 제1트랜지스터(Q1,Q2)트랜지스터(Q1,Q2)의 소스 공통 접속선(VSS1,VSS2) 각각과 접지 전위점 사이에, 게이트에 대응하는 블럭 선택 신호(BS1,BS2)을 수신하여 소스 공통 접속선 접지 전위점 간을 온(ON), 오프(OFF)하는 트랜지스터(Q7)와, 이 트랜지스터(Q7)보다 전류 구동 능력이 작고, 감지 증폭기 비활성 기간에 서로 다른 타이밍으로 액티브로 되는 리셋 신호(R1,R2) 각각을 게이트에 수신하여 소스 공통 접속선 접지 전위점 간을 온, 오프하는 트랜지스터(Q8,Q7)을 갖춘 접지 제어 회로(VSC1,VSC2)을 설치한다.

Description

다이내믹 메모리
제1도는 본 발명의 제1실시예를 나타내는 회로도.
제2도는 제1도에 도시된 실시예의 동작을 설명하기 위한 각 부분 신호의 타이밍도.
제3도는 본 발명의 제2실시예의 접지 제어 회로의 회로도.
제4도는 종래의 다이내믹 메모리의 한 예를 나타내는 회로도.
제5도는 제4도에 도시된 다이내믹 메모리의 전체 구성을 나타내는 블럭도.
제6도는 제4도에 도시된 다이내믹 메모리의 동작을 설명하는 각 부분 신호의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
BL11∼BL16 : 비트선 DA1,DA2 : 출력 증폭기
DL11,DL12,DL21,DL22 : 독출 신호선
DT11,DT21,DT22 : 데이터 전송 회로
LD1,LD2 : 부하 회로 MC : 메모리 셀
MCA1,MCA2∼MCA4 : 메모리 셀 어레이 Q1∼Q10 : 트랜지스터
RC11,RC12,RC21 : 선택 독출 회로
SA11,SA12,SA21 : 감지 증폭기
SAR1∼SAR5 : 감지 증폭 선택 독출 회로
VSC1,VSC2,SSSja : 접지 제어 회로
VSS1,VSS2,VSSi : 소스 공통 접속선
WL11,WL12,WL21,WL22 : 워드선
[산업상의 이용분야]
본 발명은 다이내믹 메모리에 관한 것으로, 특히 복수의 메모리 셀 어레이에 공통의 열 선택 신호에 의해 선택되어 트랜지스터의 게이트에 수신된 독출 신호를 독출 신호선으로 전송하는 구성의 다이내믹 메모리에 관한 것이다.
[종래의 기술]
다아내믹 랜덤 액세스 메모리(DRAM)등의 다이내믹 메모리에 있어서는, 독출 동작의 고속화등을 위해, 감지 증폭기에서 증폭한 비트선상의 독출 데이터를 다음단의 출력 증폭기로 전송할 때, 독출 데이터를 트랜지스터의 게이트에 수신된 것을 출력 증폭기에 전송하는 방법이 있다. 이러한 방법은 이를테면, 상기 전자 기술자 협회의 고체 회로의 저널(IEEE. Journal of Solid State Circuits) 제26권, 제4호, 1991년, 465∼472항, 익스페리 멘틀 1.5볼트 64 메가비트 디램(An Experimental 1.5-V 64-Mb DRAM) 및, 동잡지 26권, 제11호, 1991년, 1486∼1492항, 머지 일치-라인 테스트 구조를 갖는 45 나노초 64메가비트 디램(A 45-ns 64-Mb DRAM with a Merged Match-Line Test Architecture)에 서술되어 있다. 이하, 이러한 방법을 게이트 수신형 독출 회로로 칭하기로 한다.
이러한 종류의 종래의 다이내믹 메모리의 한 예를 제4도에 나타낸다.
이 다이내믹 메모리는 행, 열 매트릭스 형태로 어레이된 다이내믹형의 복수 메모리 셀 MC, 및 이들 복수 메모리 셀 MC의 각 열 각각과 대응해서 설치되어 선택 상태의 메모리 셀의 신호를 전송하는 복수의 비트선(이를테면 BL11∼BL16)을 각각 갖춘 복수 메모리 셀 어레이(MCA1,MCA2,…)와, 이들 복수 메모리 셀 어레이(MCA1,MCA2,…)의 소정 행의 소정 메모리 셀을 선택 상태로 하는 복수 워드선(WL11,WL12,…,WL21,WL22,…)과, 복수 메모리 셀 어레이(MCA1,MCA2,…) 각각의 열마다 설치되어 활성화 제어 신호 SAP, SAN에 따라 소정 타이밍으로 활성화되어 전송되는 2개의 비트선 사이의 신호를 증폭하는 복수의 감지 증폭기(SA11,SA12,…,SA21,…)와, 이들 복수의 감지 증폭기(SA11,SA12,…,SA21,…)와 대응하는 메모리 셀 어레이(MCA1,MCA2,…)와의 사이에 각각 설치되어 데이터 전송 신호(TG11,TG21,TG22,…)에 따라 소정 타이밍으로 대응하는 메모리 셀 어레이 및 감지 증폭기 간의 신호 전송을 실행하는 복수 데이터 전송 회로(DT11,DT21,DT22…)와, 복수의 메모리 셀 어레이(MCA1,MCA2,…) 각각과 대응하여 설치된 복수의 독출 신호선(DL11/DL12,DL21/DL22,…)과, 복수의 감지 증폭기(SA11,SA12,…,SA21,…) 각각과 대응하여 설치되고, 대응하는 감지 증폭기의 출력 신호를 게이트에 수신하여 소스를 접지 전위점과 접속하는 제1트랜지스터(Q1,Q2) 및 복수의 메모리 셀 어레이(MCA1,MCA2,…)에 공통의 대응하는 열 선택 신호(YS1,YS2,YS3,…)을 게이트에 수신하여 제1트랜지스터(Q1,Q2)의 드레인과 대응하는 독출 신호선(DL11/DL12,DL21/DL22,…)과의 사이를 접속 제어하는 제2트랜지스터(Q3,Q4)을 갖춘 열 선택 신호(YS1,YS2,YS3,…)가 선택 레벨시 대응하는 감지 증폭기의 증폭 신호를 대응하는 독출 신호선으로 전송하는 게이트 수신형의 복수의 선택 독출 신호선(DL11/DL12,DL21/DL22,…) 각각과 대응해서 설치되어, 대응하는 독출 신호선과 전원 전위점 사이에 접속되어 대응하는 선택 독출 회로의 부하 소자로 되는 제3 트랜지스터(Q5,Q6)을 갖춘 복수의 부호 회로(LD1,LD2,…)와, 독출 신호선(DL11/DL12,DL21/DL22,…)의 신호를 증폭하여 외부로 출력하는 출력 증폭기(DA1,DA2,…)을 포함하는 구성으로 되어 있다.
또한, 이러한 다이내믹 메모리는 메모리 셀 어레이(MCA1,MCA2,…) 각각의 각행 기수번째 열의 메모리셀 MC가 기수번의 워드선에 대해 선택되고, 우수번째 열의 메모리 셀 MC가 우수번의 워드선에 대해 선택된다. 또한, 메모리 셀 어레이(MCA1,MCA2,…) 각각의 2열마다 감지 증폭기, 선택 돌출 회로, 데이터 전송 회로가 메모리 셀 어레이의 좌우에 번갈아 배치되고, 인접한 메모리 셀 어레이 사이에 끼여진 이들 회로는 이들 메모리 셀 어레이에서 공용되어, 공유 감지형의 다이내믹 메모리를 구성하고, 그 전체적인 배치는 제5도에 도시된 바와 같다.
제5도에 있어서, 감지 증폭기, 선택 독출 회로(SAR1∼SAR5)는 각각 감지 증폭기, 선택 독출 회로, 데이터 전송 회로, 독출 신호선, 부하 회로 및 출력 증폭기를 포함한다.
다음으로, 이러한 다이내믹 메모리의 동작에 대해서 제6도에 도시된 타이밍도를 참조해서 설명한다.
행 어드레스 신호에 의해, 이를테면 워드선(WL11)이 선택 레벨로 되면, 고 레벨 및 저 레벨의 중간 레벨에 설정되어 있던 메모리 셀 어레이(MCA1)의 비트선(BL11/BL12,BL13/BL14,BL15/BL16,…) 사이에 워드선(WL11)과 접속하는 메모리 셀의 기억 데이터에 의한 차전압이 생기고, 그 차전압이 데이터 전송 회로(DT11)에 의해서 감지 증폭기(SA11,SA12)로 전송된다. 활성화 신호(SAP,SAN)에 의해 감지 증폭기(SA11,SA12)가 활성화하면 전송된 차전압이 증폭되어 전원 전압 레벨, 접지 전위 레벨이 된다.
이후, 열 어드레스 신호에 의해 열 선택 신호중의 하나, 이를테면 YS1이 선택 레벨로 되고, 감지 증폭기(SA11)에서 증폭된 신호가 선택 독출 회로(RC11)을 통해서 독출 신호선(DL11/DL12)로 전송되고, 출력 증폭기(DA1)에서 증폭되어 외부로 출력된다.
[발명이 해결할려는 과제]
이러한 종래의 다이내믹 메모리는 열 선택 신호(YS1,YS2,YS3,…)가 복수의 메모리 셀 어레이(MCA1,MCA2,…)에 대해서 공통이고, 선택 상태의 메모리 셀을 포함하지 않는 메모리 셀 어레이의 각 비트선 및 대응 감지 증폭기의 입출력단은 중간 전위의 상태이기 때문에, 선택 독출 회로의 트랜지스터(Q1,Q2)가 온(on) 상태로 되어서 부하 회로의 트랜지스터(Q5,Q6), 선택 독출 회로의 트랜지스터(Q3,Q4), 트랜지스터(Q1,Q2)의 경로에서 전원 전류가 흐르고, 소비 전력이 증대하는 결점이 있었다.
상술의 전원 전류는 트랜지스터(Q1,Q2)의 소스와 접지 전위점 사이에 접지 제어용 트랜지스터를 설치해, 선택 상태의 메모리 셀을 포함한 메모리 셀 어레이와 대응하는 접지 제어용 트랜지스터만을 온(on) 상태로 함에 의해 없애는 것이 가능하지만, 트랜지스터(Q1,Q2)의 소스는 다수의 선택 독출 회로의 트랜지스터(Q1,Q2)의 소스와 접속되어 있기 때문에 기생용량이 크고, 또한 선택 레벨의 열 선택 신호와 대응하는 선택 독출 회로를 통해서 거의 전원 전압 레벨로 충전되고, 게다가 접지 제어용의 트랜지스터의 선택 상태의 트랜지스터(Q1,Q2)의 소스 전위의 부상(독출 전압의 저하)의 방지와 고속 동작을 위해 전류 구동 능력이 크게 설정되기 때문에, 비선택 상태에서 선택 상태로 변화할 때 큰 전류(특히, 피크값이 큰)가 흘러, 다른 회로에 악영향을 미치게 되는 문제점이 생긴다.
본 발명의 목적은 독출 전압의 저하 방지 및 다른 회로로의 악영향 방지와, 고속 동작을 확보하면서 소비 전력의 저감을 도모할 수 있는 다이내믹 메모리를 제공함에 있다.
[과제를 해결하기 위한 수단]
본 발명의 다이내믹 메모리는 행, 열 매트릭스 형태로 어레이된 복수의 메모리 셀 및 이들 복수의 메모리 셀의 각 열 각각과 대응해서 설치되어 선택 상태의 메모리 셀의 신호를 전송하는 복수의 비트선을 각각 갖춘 복수의 메모리 셀 어레이와, 이들 복수의 메모리 셀 어레이의 소정 행의 소정 메모리 셀을 선택 상태로 하는 복수의 워드선과, 상기 복수의 메모리 셀 어레이 각각의 각 열과 대응해서 설치되어 소정의 타이밍으로 활성화해서 전송된 신호를 증폭하는 복수의 감지 증폭기와, 이들 복수의 감지 증폭기와 대응하는 메모리 셀 어레이 사이 각각에 설치되어 소정의 타이밍으로 대응하는 메모리 셀 어레이 및 감지 증폭기간의 신호의 전송을 실행하는 복수의 데이터 전송 회로와, 상기 복수의 메모리 셀 어레이 각각과 대응해서 설치된 복수의 독출 신호선과, 상기 복수의 감지 증폭기 각각과 대응해서 설치되어, 대응하는 감지 증폭기의 출력 신호를 게이트에 수신하는 제1트랜지스터, 및 상기 복수의 메모리 셀 어레이에 공통의 대응하는 열 선택 신호를 게이트에 수신하여 상기 제1트랜지스터의 드레인과 대응하는 상기 독출 신호선 사이를 접속 제어하는 제2트랜지스터를 갖춘 상기 열 선택 신호가 선택 레벨시 대응하는 감지 증폭기의 증폭 신호를 대응하는 독출 신호선으로 전송하는 복수의 선택 독출 회로와, 상기 복수의 독출 신호선 각각과 대응해서 설치되고 대응하는 독출 신호선과 전원 전위점 사이에 접속되어 대응하는 상기 선택 독출 회로의 부하 소자가 되는 제3트랜지스터를 갖춘 복수의 부하 회로와, 상기 복수의 메모리 셀 어레이 각각과 대응해서 설치되고, 대응하는 메모리 셀 어레이중에 선택 상태로 된 메모리 셀이 있을 때, 소정 타이밍으로 선택 레벨이 된 블럭 선택 신호를 게이트에 수신하여 대응하는 상기 선택 독출 회로의 모든 제1트랜지스터의 소스와 기준 전위점 사이를 접속 제어하는 제4트랜지스터, 및 이 제4트랜지스터보다 작은 전류 구동 능력을 가지고 상기 복수의 메모리 셀 어레이에 공통으로 상기 복수의 감지 증폭기의 활성화 상태 이외 기간의 서로 다른 타이밍으로 액티브 레벨로 된 복수의 리셋 신호 각각을 게이트에 수신하여 대응하는 상기 선택 독출 회로 모두의 제1트랜지스터의 소스와 상기 기준 전위점 사이를 접속 제어하는 복수의 제5트랜지스터를 갖춘 복수의 기준 전위점 접속 제어회로를 구비하고 있다.
또한, 기준 전위점 접속 제어회로에, 대응하는 독출 회로 모두의 제1트랜지스터의 소스와 기준 전위점 사이를 소정의 전압으로 클램프하는 클램프 소자를 설치하여 구성된다.
다음으로 본 발명의 실시예에 대해서 도면을 참조해 설명한다.
제1도는 본 발명의 제1의 실시예를 나타낸 회로도이다.
이 실시예가 제4도에 도시된 종래의 다이내믹 메모리와 상이한 점은 복수의 메모리 셀 어레이(MCA1,MCA2,…) 각각의 좌우에 배치되어 각각 복수의 선택 독출 회로(RC11,RC12,…/RC21,…/…) 모두의 트랜지스터(Q1,Q2)의 소스 공통 접속선(VSS1,VSS2,…)과 접지 전위점 사이에, 대응하는 메모리 셀 어레이 중에 선택 상태로 된 메모리 셀이 있을 때 소정 타이밍으로 선택 레벨이 된 블럭 선택 신호(BS1/BS2…)를 게이트에 수신하여 대응하는 선택 독출 회로(RC11,RC12,…/RC21…/…) 모두의 트랜지스터(Q1,Q2)의 소스 공통 접속선(VSS1,VSS2,…)과 접지 전위점 사이를 접속 제어하는(제4의) 트랜지스터(Q7)와 이 트랜지스터(Q7)보다 전류 구동 능력이 작고, 복수의 메모리 셀 어레이(MCA1,MCA2,…)에 공통해서 감지 증폭기의 활성화 상태 이외 기간의 서로 다른 타이밍으로 액티브 레벨로 된 복수의 리셋 신호(R1,R2) 각각을 게이트에 수신하여 대응하는 선택 독출 회로(RC11,RC12,…/RC2…/…) 모두의 제1의 트랜지스터(Q1,Q2)의 소스 공통 접속선(VSS1,VSS2,…)과 접지 전위점 사이를 접속 제어하는 복수의(제5의) 트랜지스터(Q8,Q9)을 갖춘 복수의 접지 제어 회로(VSC1,VSC2,…)를 설치한 점에 있다.
다음으로 이 실시예의 동작에 대해서 설명한다. 제2도는 이 실시예의 동작을 설명하기 위한 선택 레벨의 리드선이 WL11일 때의 각 부분 신호의 타이밍도이다.
워드선(WL11)이 선택 레벨로 되면 동시에 블럭 선택 신호(BS1)도 선택 레벨로 되고, 접지 제어 회로(VSC1)의 트랜지스터(Q7)을 온(ON) 상태로 해, 선택 독출 회로(RC11,RC12,…)의 트랜지스터(Q1,Q2)의 소스 공통 접속선(VSS1)을 접지 전위점과 접속한다. 이하 워드선(WL11)에 의해서 선택된 행의 열 선택 신호(이를테면 YS1)에 의해서 선택된 열의 메모리 셀(MC)의 데이터가 선택 독출 회로(RC11), 독출 신호선(DL11,DL12) 및 출력 증폭기(DA1)를 통해서 외부로 출력되는 과정은 종래예와 동일하다.
한편, 리셋 신호(R1,R2)는 블럭 선택 신호(BS1)가 선택 레벨로 된 후에, 액티브 레벨로 변화해, 모든 접지 제어회로(VSC1,VSC2,…)의 트랜지스터(Q8,Q9)을 온 상태로 한다. 또한, 선택 상태의 메모리 셀을 포함하지 않는(비선택 상태) 메모리 셀 어레이(이를테면 MCA2)과 대응하는 블럭 선택 신호(이를테면 BS3, 제1도중에는 표시되어 있지 않음)는 비선택 레벨 상태의 그대로이고, 대응하는 접지 제어 회로(이를테면, VSC3, 제1도중에는 표시되어 있지 않음)의 트랜지스터 Q7은 오프(off) 상태인채 그대로이다. 따라서, 선택 상태의 메모리 셀을 포함하지 않는 메모리 셀 어레이와 대응하는 독출 회로의 트랜지스터(Q1,Q2)의 소스 공통 접속선(이를테면, VSS3, 제1도중에는 표시되어 있지 않음)은 플로팅(floating) 상태로 되어 있고, 선택 레벨의 열 선택 신호(이를테면 YS1)에 의해서 대응하는 독출 회로의 트랜지스터(Q3,Q4)에서 전원 전압 레벨에 충전되지만, 그 이상의 전원 전류는 흐르지 않고, 따라서 소비 전력을 저감할 수 있다.
선택 상태의 메모리 셀의 데이터 독출이 종료해 워드선(WL11), 열 선택 신호(YS1) 및 블럭 선택 신호(BS1)가 각각 비선택 레벨로 된 후, 리셋 신호(R1,R2)는 다른 타이밍으로 액티브 레벨로 된다. 따라서, 모든 접지 제어 회로(VSC1,VSC2,…)의 트랜지스터(Q8,Q9)가 리셋 신호(R1,R2)에 응답해서 순차적으로 도통 상태로 되고, 전원 전압 레벨에 충전되었던 소스 공통 접속선(VSS3 등)의 전하는 방전되어 접지 전위 레벨로 된다.
상술한 소스 공통 접속선의 트랜지스터(Q8,Q9)에 의한 방전은 다음 워드선의 선택 레벨의 입상까지 완료해 있으면 좋기 때문에, 트랜지스터(Q8,Q9)의 전류 구동 능력을 작게 해 방전 전류를 줄일 수 있다. 게다가, 리셋 신호(R1,R2)에 의해서 트랜지스터(Q8,Q9)에 의한 방전 전류는 시간적으로 분산되기 때문에, 방전 전류의 픽크값은 더욱 작게 되고(제2도의 Id), 이 방전 전류에 기인한 다른 회로로의 악영향(이를테면 노이즈에 의한 오동작)을 방지할 수 있다. 또한, 트랜지스터(Q7)가 블럭 선택 신호에 의해 도통 상태로 되는 타이밍은 트랜지스터(Q8,Q9)가 도통 상태로 되어 있는 기간이기 때문에, 이 타이밍에서의 트랜지스터(Q7)에 흐르는 전류는 없고, 따라서, 상술한 소스 공통 접속선(VSS1,VSS2,…)의 선택 상태에 있어서의 전위의 부상을 방지하기 위해, 이 트랜지스터(Q7)의 전류 구동 능력을 충분히 크게 할 수 있고, 독출 데이터의 레벨 저하가 방지 가능하고, 동시에 고속 동작을 확보할 수 있다.
또한, 리셋 신호(R1,R2) 및 블럭 선택 신호(BS1,BS2,…)는, 활성화 신호(SAP,SAN)와 열 선택 신호 등을 발생해서 각 부분의 동작 타이밍을 제어하는 기존의 타이밍 제어부(제1도에는 표시되어 있지 않음)에 의해 용이하게 생성할 수 있다.
제3도는 본 발명의 제2실시예의 접지 제어 회로의 회로도이다.
이 제2실시예의 접지 제어 회로(VSCja)(j=1∼N, N은 접지 제어 회로의 모든 수)는 제1실시예의 접지 제어 회로(VSCj)에 소정의 임계값 전압을 가져, 게이트 및 드레인을 소스 공통 접속선(VSSj)에 소스를 접지 전위점에 각각 접속한 클램프 소자로서의 트랜지스터(Q10)을 부가한 것이다.
이 실시예에서는 비선택 형태의 소스 공통 접속선(VCCj)의 충전 전압을 트랜지스터(Q10)의 임계값 전압을 맞이할 수 있기 때문에, 소스 공통 접속선(VSSj)의 방전 전류를 제1의 실시예보다 더욱 작게 할 수 있고, 동시에 접지 전위 레벨로의 정정(靜定) 시간을 단축할 수 있다.
[발명의 효과]
이상 설명한 것처럼 본 발명은 선택 독출 회로의 제1트랜지스터의 소스 공통 접속선과 접지 전위점(기준 전위점) 사이에 게이트에서 블럭 선택 신호를 수신하여 소스 공통 접속선과 접지 전위점 사이를 접속 제어하는 트랜지스터와, 이 트랜지스터보다 전류 구동 능력이 작고, 감지 증폭기 활성화 이외의 기간에 서로 다른 타이밍으로 액티브 레벨로 되는 복수의 리셋 신호 각각을 게이트에 수신하여 소스 공통 접속선과 접지 전위점 사이를 접속 제어하는 복수의 트랜지스터를 갖춘 기준 전위점 접속 제어 회로(접지 제어 회로)를 설치했기 때문에, 비선택 상태의 선택 독출 회로에 흐르는 전원 전류를 없애고 소비 전력을 저감할 수 있고, 동시에 게이트에 블럭 선택 신호를 수신하는 트랜지스터의 전류 구동 능력을 충분히 크게 할 수 있고 독출 전압의 저하의 방지 및 고속 동작을 확보할 수 있으며, 게이트에 리셋 신호를 수신하는 복수의 트랜지스터에 의해 비선택 상태의 소스 공통 접속선의 방전 전류를 분산, 저감해서 다른 회로로의 악영향을 방지할 수 있는 효과가 있다.

Claims (3)

  1. 다이내믹 메모리에 있어서, 행, 열 매트릭스 형태로 어레이된 복수의 메모리 셀 및 이들 복수의 메모리 셀의 각 열 각각과 대응해서 설치되어 선택 상태의 메모리 셀의 신호를 전송하는 복수의 비트선을 각각 갖춘 복수의 메모리 셀 어레이와, 이들 복수의 메모리 셀 어레이의 소정 행의 소정 메모리 셀을 선택 상태로 하는 복수 워드선과, 상기 복수의 메모리 셀 어레이 각각의 각 열과 대응해서 설치되어 소정의 타이밍으로 활성화해서 전송된 신호를 증폭하는 복수의 감지 증폭기와, 이들 복수의 감지 증폭기와 대응하는 메모리 셀 어레이 사이 각각에 설치되어 소정의 타이밍으로 대응하는 메모리 셀 어레이 및 감지 증폭기간의 신호 전송을 실행하는 복수의 데이터 전송 회로와, 상기 복수의 메모리 셀 어레이 각각과 대응해서 설치된 복수의 독출 신호선과, 상기 복수의 감지 증폭기 각각과 대응해서 설치되어, 대응하는 감지 증폭기의 출력 신호를 게이트에 수신하는 제1트랜지스터, 및 상기 복수의 메모리 셀 어레이에 공통의 대응하는 열 선택 신호를 게이트에 수신하여 상기 제1트랜지스터의 드레인과 대응하는 상기 독출 신호선 사이를 접속 제어하는 제2트랜지스터를 갖춘 상기 열 선택 신호가 선택 레벨시 대응하는 감지 증폭기의 증폭 신호를 대응하는 독출 신호선으로 전송하는 복수의 선택 독출 회로와, 상기 복수의 독출 신호선 각각과 대응해서 설치되고 대응하는 독출 신호선과 전원 전위점 사이에 접속되어 대응하는 상기 선택 독출 회로의 부하 소자가 되는 제3 트랜지스터를 갖춘 복수의 부호 회로, 및 상기 복수의 메모리 셀 어레이 각각과 대응해서 설치되고, 대응하는 메모리 셀 어레이 중에 선택 상태로된 메모리 셀이 있을 때, 소정 타이밍으로 선택 레벨이 된 블럭 선택 신호를 게이트에 수신하여 대응하는 상기 선택 독출 회로 모두의 제1트랜지스터의 소스와 기준 전위점 사이를 접속 제어하는 제4트랜지스터, 및 이 제4트랜지스터보다 작은 전류 구동 능력을 가지고 상기 복수의 메모리 셀 어레이에 공통으로 상기 복수의 감지 증폭기의 활성화 상태 이외 기간의 서로 다른 타이밍으로 액티브 레벨로 된 복수의 리셋 신호 각각을 게이트에 수신하여 대응하는 상기 선택 독출 회로의 모든 제1트랜지스터의 소스와 상기 기준 전위점 사이를 접속 제어하는 복수의 제5트랜지스터를 갖춘 복수의 기준 전위점 접속 제어회로를 구비하는 것을 특징으로 하는 다이내믹 메모리.
  2. 제1항에 있어서, 기준 전위점 접속 제어 회로에, 대응하는 독출 회로 모두의 제1트랜지스터의 소스와 기준 전위점 사이를 소정의 전압으로 클램프하는 클램프 소자를 설치하는 것을 특징으로 하는 다이내믹 메모리.
  3. 제2항에 있어서, 클램프 소자는 소정의 임계값 전압을 가지고 다이오드 접속된 제6트랜지스터인 것을 특징으로 하는 다이내믹 메모리.
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