JP3277192B2 - 半導体装置 - Google Patents

半導体装置

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JP3277192B2
JP3277192B2 JP35127696A JP35127696A JP3277192B2 JP 3277192 B2 JP3277192 B2 JP 3277192B2 JP 35127696 A JP35127696 A JP 35127696A JP 35127696 A JP35127696 A JP 35127696A JP 3277192 B2 JP3277192 B2 JP 3277192B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。
【０００２】
【従来の技術】ＭＰＵの動作の高速化に伴いＲＡＭのア
クセス高速化が要求され、また、ＲＡＭの記憶容量増加
に伴い回路素子数の低減化が要求されている。図７は、
従来のＤＲＡＭの概略構成を示す。ロウアドレスバッフ
ァレジスタ１に保持されたロウアドレスがロウデコーダ
２でデコードされて、ワード線が選択される。このワー
ド線に接続されたメモリセルアレイ３内のメモリセル行
のデータが微小な電圧としてビット線に読み出され、セ
ンスアンプ列４で増幅される。
【０００３】他方、コラムアドレスバッファレジスタ５
に保持されたコラムアドレスがコラムデコーダ６でデコ
ードされて、コラムゲート列７内のコラムゲートが選択
的に開かれ、ビット線上のデータがこのコラムゲートを
通ってグローバルデータバスラインＧＤＢに読み出され
る。読み出しの場合には、このデータがデータＩ／Ｏバ
ッファ回路８を通って外部に取り出され、書き込みの場
合には、入力データがデータＩ／Ｏバッファ回路８から
グローバルデータバスラインＧＤＢ及びこのコラムゲー
トを通ってメモリセルアレイ３内のビット線に伝達さ
れ、メモリセルに書き込まれる。
【０００４】構成要素１〜８は制御回路９で制御され、
制御回路９には外部から、ロウアドレスストローブ信号
＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及び
ライトイネーブル信号＊ＷＥが供給される。ビット線対
を短くしてアクセスを高速化するために、メモリセルア
レイ３は複数のブロックで構成されており、図８では簡
単化のために、ブロック数が２で各ブロック内のメモリ
セル数が４×４＝１６である場合を示している。図８
中、円はメモリセルを示している。
【０００５】ワードデコーダ２０は、ワードドライバと
その前段のデコーダとを備えており、図７のロウデコー
ダ２の一部である。センスアンプ４００〜４０３はセン
スアンプ列４の一部であり、コラムゲート７００〜７０
３及びデータバススイッチ７２０はコラムゲート列７の
一部であり、センスアンプドライバ９００及びローカル
データバスリセット回路９０１は制御回路９の一部であ
る。ブロックＢ１はブロックＢ０と同一構成であって、
ワードデコーダ２１はロウデコーダ２の一部であり、セ
ンスアンプ４１０〜４１３はセンスアンプ列４の一部で
あり、コラムゲート７１０〜７１３及びデータバススイ
ッチ７２１はコラムゲート列７の一部であり、センスア
ンプドライバ９１０及びローカルデータバスリセット回
路９１１は制御回路９の一部である。
【０００６】ブロックＢ０及びＢ１の外部のグローバル
データバスリセット回路９０２は、制御回路９の一部で
ある。コラム選択線ＣＬ０〜ＣＬ３はそれぞれ、その列
のコラムゲートの制御入力端に接続され、一端がコラム
デコーダ６の出力端に接続されている。図９は、図７の
一部の構成例を示す回路図である。各図において、符号
の先頭に付加されている＊は、その信号が＊を除いた信
号と相補的な信号であることを示しており、その一方の
信号が‘Ｌ’（低レベル）のとき他方の信号は‘Ｈ’
（高レベル）になっている。
【０００７】最初に、スタンバイ状態を説明する。図９
において、ブロック選択信号ＢＳ０が‘Ｌ’であり、セ
ンスアンプドライバ９００のｐＭＯＳトランジスタ９１
及びｎＭＯＳトランジスタ９４がオフ、ｎＭＯＳトラン
ジスタ９２及び９３がオン、ローカルデータバスリセッ
ト回路９０１のｎＭＯＳトランジスタ９５及び９６がオ
ン、データバススイッチ７２０のｎＭＯＳトランジスタ
７１及び７２がオフになっている。この状態では、配線
ＰＳＡ及びＮＳＡが中間電位ＶＣＣ／２となってセンス
アンプ４００が非活性であり、ローカルデータバスライ
ン対ＬＤＢ０、＊ＬＤＢ０が中間電位ＶＣＣ／２にプリ
チャージされている。
【０００８】また、データバスリセット信号ＤＢＲが
‘Ｌ’であり、グローバルデータバスライン対ＧＤＢ、
＊ＧＤＢが電源電位ＶＣＣにプリチャージされている。
さらに、コラム選択線ＣＬ０が‘Ｌ’で、ｎＭＯＳトラ
ンジスタ７１及び７２がオフ、ワード線ＷＬ０が‘Ｌ’
でｎＭＯＳトランジスタ３２がオフになっている。図８
において、コラム選択線ＣＬ１〜ＣＬ３も‘Ｌ’で、こ
れらに接続されたコラムゲートは全て閉じている。ブロ
ックＢ１についてもブロックＢ０と同じ状態になってい
る。
【０００９】次に、メモリセル３００及び３０１にそれ
ぞれ‘Ｈ’及び‘Ｌ’が格納されている場合に、バース
トモードで、メモリセル３００及び３０１にそれぞれ
‘Ｌ’及び‘Ｈ’のデータを順に書き込む場合を説明す
る。以下、括弧内の符号ｔ０〜ｔ６は図１０中の時点を
示しており、各時点からの変化で生ずる動作を説明す
る。
【００１０】ワード線ＷＬ０及びブロックＢ０の選択が
以下のように行われる。 （ｔ０）ワード線ＷＬ０が選択され、メモリセル３００
に保持されたデータがビット線ＢＬ０に読み出される。 （ｔ１）ブロック選択信号ＢＳ０が‘Ｈ’に遷移し、ｎ
ＭＯＳトランジスタ９２及び９３がオフ、ｐＭＯＳトラ
ンジスタ９１及びｎＭＯＳトランジスタ９４がオン、ｎ
ＭＯＳトランジスタ９５及び９６がオフ、ｎＭＯＳトラ
ンジスタ７３及び７４がオンになる。
【００１１】これにより、配線ＰＳＡ及びＮＳＡがそれ
ぞれ‘Ｈ’及び‘Ｌ’に遷移してセンスアンプ４００が
活性化される。また、ローカルデータバスライン対ＬＤ
Ｂ０、＊ＬＤＢ０が電源電位ＶＣＣにプリチャージされ
る。‘Ｈ’が格納されているメモリセル３００への
‘Ｌ’の書き込み動作が以下のようにして行われる。
【００１２】（ｔ２）図９において、データバスリセッ
ト信号ＤＢＲ及びコラム選択線ＣＬ０が‘Ｈ’に遷移し
て、ｐＭＯＳトランジスタ９７及び９８がオフになり、
ｎＭＯＳトランジスタ７１及び７２がオンになる。これ
と同時に、図７のデータＩ／Ｏバッファ回路８から書き
込みデータが供給されて、グローバルデータバスライン
ＧＤＢが‘Ｌ’に遷移し、これがローカルデータバスラ
インＬＤＢ０及びビット線ＢＬ０に伝達する。
【００１３】これにより、ビット線ＢＬ０及び＊ＢＬ０
がそれぞれ‘Ｌ’及び‘Ｈ’に遷移し、ビット線ＢＬ０
の‘Ｌ’が、ｎＭＯＳトランジスタ３２を通ってキャパ
シタ３１に書き込まれる。 （ｔ３）次のアクセスの準備のために、データバスリセ
ット信号ＤＢＲ及びコラム選択線ＣＬ０が‘Ｌ’に遷移
して、ｐＭＯＳトランジスタ９７及び９８がオン、ｎＭ
ＯＳトランジスタ７１及び７２がオフになる。
【００１４】これにより、グローバルデータバスライン
対ＧＤＢ、＊ＧＤＢが電源電位ＶＣＣにプリチャージさ
れ、さらにローカルデータバスライン対ＬＤＢ０、＊Ｌ
ＤＢ０が電源電位ＶＣＣにプリチャージされる。‘Ｌ’
が格納されているメモリセル３０１への‘Ｈ’の書き込
み動作が以下のようにして行われる。
【００１５】（ｔ４）図８において、データバスリセッ
ト信号ＤＢＲ及びコラム選択線ＣＬ１が‘Ｈ’に遷移し
て、グローバルデータバスリセット回路９０２がオフに
なり、コラムゲート７０１がオンになる。これと同時
に、図７のデータＩ／Ｏバッファ回路８から書き込みデ
ータが供給されて、グローバルデータバスライン＊ＧＤ
Ｂが‘Ｌ’に遷移し、これがローカルデータバスライン
＊ＬＤＢ０及びビット線＊ＢＬ１に伝達する。また、ロ
ーカルデータバスラインＬＤＢ０の‘Ｈ’がビット線Ｂ
Ｌ１に伝達する。
【００１６】これにより、ビット線ＢＬ１及び＊ＢＬ１
がそれぞれ‘Ｈ’及び‘Ｌ’に遷移し、ビット線ＢＬ１
の‘Ｈ’がメモリセル３０１に書き込まれる。 （ｔ５）データバスリセット信号ＤＢＲ及びコラム選択
線ＣＬ１が‘Ｌ’に遷移してグローバルデータバスリセ
ット回路９０２がオン、コラムゲート７０１がオフにな
る。
【００１７】これにより、グローバルデータバスライン
対ＧＤＢ、＊ＧＤＢ及びローカルデータバスライン対Ｌ
ＤＢ０、＊ＬＤＢ０が電源電位ＶＣＣにプリチャージさ
れる。メモリセル３０１への書き込みサイクルＣＹ１
は、メモリセル３００への書き込みサイクルＣＹ０に等
しい。
【００１８】
【発明が解決しようとする課題】読み出しサイクルは書
き込みサイクルよりも短くて足りるが、両サイクルが互
いに等しくなるようにされるので、アクセスを高速化す
るには書き込み所要時間を短縮する必要がある。上述の
ように、図１０の時点ｔ３から時点ｔ４までの間におい
て、グローバルデータバスライン対ＧＤＢ、＊ＧＤＢと
ローカルデータバスライン対ＬＤＢ０、＊ＬＤＢ０とが
グローバルデータバスリセット回路９０２でプリチャー
ジされる。これらの比較的長い配線の抵抗と浮遊容量と
の積である時定数が比較的大きいために、グローバルデ
ータバスリセット回路９０２によるリセット所要時間が
長くなり、コラムアクセスの高速化が妨げられていた。
この時間を短縮するために回路素子数を増やすと、その
占有面積が広くなるという新たな問題が生ずる。
【００１９】また、アクセスの高速化とは別の観点から
見ると、電位ＶＣＣ／２と電位ＶＣＣのプリチャージの
ためにローカルデータバスリセット回路９０１とグロー
バルデータバスリセット回路９０２とを備えなければな
らないので、構成が複雑になる。本発明の目的は、この
ような問題点に鑑み、回路素子数を増やすことなく又は
少ない増加でコラムアクセス所要時間を短縮することが
可能な半導体装置を提供することにある。
【００２０】本発明の他の目的は、回路素子数を低減し
て構成を簡単化することが可能な半導体装置を提供する
ことにある。
【００２１】
【課題を解決するための手段及びその作用効果】本発明
では、選択信号がインアクティブのとき第１配線及び第
２配線に中間電位を出力し、該選択信号がアクティブの
とき該中間電位より高い第１電源電位を第１スイッチ素
子を介し該第１配線に供給し且つ該中間電位より低い第
２電源電位を第２スイッチ素子を介し該第２配線に供給
するセンスアンプドライバと、該第１配線と該第２配線
との間の電圧で動作し、ビット線対の電圧を増幅するセ
ンスアンプと、該ビット線対と第１データバスライン対
との間に接続され、アドレスに応じて選択的に開閉され
るスイッチ素子を備えたコラムゲートと、を有する半導
体装置において、該第１配線と該第２配線との一方と、
該第１データバスライン対との間に接続され、該コラム
ゲートの開／閉に応じて閉／開されるスイッチ素子を備
えた第１バスリセット回路を有する。
【００２２】本発明では、次のような動作が行われる。
コラムゲートが閉じている間では、選択信号がインアク
ティブのとき第１データバスライン対が中間電位にプリ
チャージされ、次に選択信号がアクティブになると第１
データバスライン対が第１電源電位と第２電源電位との
一方の電位にプリチャージされる。次にコラムゲートが
開くと、第１バスリセット回路のスイッチ素子がオフに
なって、ビット線対から第１データバスライン対へのデ
ータ読み出し又は第１データバスラインからビット線対
へのデータ書き込みが可能になる。
【００２３】データ読み出し又はデータ書き込み後に、
次のアクセスの準備のために、コラムゲートが閉じら
れ、第１バスリセット回路のスイッチ素子がオンになっ
て上記同様に第１データバスライン対が第１電源電位と
第２電源電位との一方の電位にプリチャージされる。選
択信号がインアクティブの状態でコラムゲートが開いて
も、第１データバスライン対が中間電位にプリチャージ
されているので、第１データバスライン対とビット線対
との間で電流が流れるのが防止される。
【００２４】従来では、第１データバスライン対を中間
電位にプリチャージする回路と、第１データバスライン
対を第１電源電位と第２電源電位との一方の電位にプリ
チャージする回路とが互いに異なる回路であったが、本
本発明によれば両プリチャージが１つの第１バスリセッ
ト回路で行われるので、構成が簡単になるという効果を
奏する。
【００２５】本発明の第１態様では、上記センスアンプ
ドライバ、センスアンプ、コラムゲート及び第１バスリ
セット回路を含むブロックが複数備えられ、上記選択信
号は該複数のブロックの１つを選択するための信号であ
り、該ブロックの外部に備えられた第２データバスライ
ン対と各ブロック内の上記第１データバスライン対との
間に接続され、該ブロックを選択する該選択信号のアク
ティブ／インアクティブに応じて開閉されるデータバス
スイッチ回路を有する。
【００２６】この第１態様によれば、ブロック毎にセン
スアンプが備えられ、かつ、ビット線対がブロックで区
切られて短くなるので、高速アクセスが可能になる。本
発明の第２態様では、上記一方に対応した上記第１電源
電位又は第２電源電位の配線と上記第２データバスライ
ン対との間に接続され、上記コラムゲートの開／閉に応
じて閉／開されるスイッチ素子を備えた第２バスリセッ
ト回路を有する。
【００２７】この第２態様によれば、第１バスリセット
回路により第１データバスライン対が第１電源電位と第
２電源電位との一方の電位にプリチャージされ、同時
に、第２バスリセット回路により第２データバスライン
対が該電位にプリチャージされるので、第２バスリセッ
ト回路のみで両データバスライン対をプリチャージする
場合よりもプリチャージ所要時間が短縮され、これによ
りコラムアクセス所要時間が短縮されてコラムアクセス
がより高速化されるという効果を奏する。
【００２８】本発明の第３態様では、上記第１バスリセ
ット回路のスイッチ素子の制御入力端と上記第２バスリ
セット回路のスイッチ素子の制御入力端とに同一制御信
号が供給される。この第３態様によれば、構成がより簡
単になるという効果を奏する。本発明の第４態様では、
上記第１バスリセット回路は、上記第１配線と上記第１
データバスライン対の一方との間に接続され、ゲートに
データバスリセット信号が供給される第１ｐＭＯＳトラ
ンジスタと、該第１配線と該第１データバスライン対の
他方との間に接続され、ゲートが該第１ｐＭＯＳトラン
ジスタのゲートに接続された第２ｐＭＯＳトランジスタ
とを有し、上記第２バスリセット回路は、上記第１電源
電位が供給される配線と上記第２データバスライン対の
一方との間に接続され、ゲートに該データバスリセット
信号が供給される第３ｐＭＯＳトランジスタと、該第１
電源電位が供給される配線と該第２データバスライン対
の他方との間に接続され、ゲートが該第３ｐＭＯＳトラ
ンジスタのゲートに接続された第４ｐＭＯＳトランジス
タと、を有する。
【００２９】本発明の第５態様では、上記第１バスリセ
ット回路は、上記第２配線と上記第１データバスライン
対の一方との間に接続され、ゲートにデータバスリセッ
ト信号が供給される第１ｎＭＯＳトランジスタと、該第
２配線と該第１データバスライン対の他方との間に接続
され、ゲートが該第１ｎＭＯＳトランジスタのゲートに
接続された第２ｎＭＯＳトランジスタとを有し、上記第
２バスリセット回路は、上記第２電源電位が供給される
配線と上記第２データバスライン対の一方との間に接続
され、ゲートに該データバスリセット信号が供給される
第３ｎＭＯＳトランジスタと、該第２電源電位が供給さ
れる配線と該第２データバスライン対の他方との間に接
続され、ゲートが該第３ｎＭＯＳトランジスタのゲート
に接続された第４ｎＭＯＳトランジスタと、を有する。
【００３０】本発明の第６態様では、上記半導体装置は
ＲＡＭである。本発明の第７態様では、上記ビット線対
の一方に一端が接続され制御入力端にワード線が接続さ
れた転送ゲートと、該転送ゲートの他端と電源電位供給
線との間に接続されたキャパシタと、を備えたメモリセ
ルを有する。
【００３１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図中、同一構成要素には同一符号を
付している。 ［第１実施形態］図１は、本発明の第１実施形態のメモ
リセルアレイ周辺部を示すブロック図であり、図２は図
１の一部の構成例を示す回路図である。図１及び図２は
それぞれ、図８及び図９に対応している。
【００３２】図２において、メモリセル３００では、キ
ャパシタ３１がｎＭＯＳトランジスタ３２の一端と中間
電位ＶＣＣ／２のプレートとの間に接続され、ｎＭＯＳ
トランジスタ３２の他端及びゲートはそれぞれビット線
ＢＬ０及びワード線ＷＬ０に接続されている。センスア
ンプ４００では、ｐＭＯＳトランジスタ４１とｎＭＯＳ
トランジスタ４２とが直列接続されたＣＭＯＳインバー
タと、ｐＭＯＳトランジスタ４３とｎＭＯＳトランジス
タ４４とが直列接続されたＣＭＯＳインバータとが、ク
ロス接続されている。ｎＭＯＳトランジスタ４２及び４
４のドレインはそれぞれ、ビット線ＢＬ０及び＊ＢＬ０
に接続されている。
【００３３】センスアンプドライバ９００は、電源電位
ＶＣＣの配線とグランド線との間にｐＭＯＳトランジス
タ９１、ｎＭＯＳトランジスタ９２、９３及び９４が直
列に接続されている。ｎＭＯＳトランジスタ９２のソー
スには中間電位ＶＣＣ／２が供給される。ｐＭＯＳトラ
ンジスタ９１のドレインは、配線ＰＳＡを介しｐＭＯＳ
トランジスタ４１及び４３のソースに接続され、ｎＭＯ
Ｓトランジスタ９４のドレインは、配線ＮＳＡを介しｎ
ＭＯＳトランジスタ４２及び４４のソースに接続されて
いる。
【００３４】ビット線ＢＬ０及び＊ＢＬ０はそれぞれ、
コラムゲート７００のｎＭＯＳトランジスタ７１及び７
２を介してローカルデータバスラインＬＤＢ０及び＊Ｌ
ＤＢ０に接続されている。ローカルデータバスラインＬ
ＤＢ０及び＊ＬＤＢ０の一端はそれぞれ、ローカルデー
タバスリセット回路９０１ＡのｐＭＯＳトランジスタ９
５Ａ及び９６Ａの一端に接続されている。ｐＭＯＳトラ
ンジスタ９５Ａ及び９６Ａの他端は、配線ＰＳＡに接続
されている。ローカルデータバスラインＬＤＢ０及び＊
ＬＤＢ０の他端はそれぞれ、データバススイッチ７２０
のｎＭＯＳトランジスタ７３及び７４を介してグローバ
ルデータバスラインＧＤＢ及び＊ＧＤＢに接続されてい
る。グローバルデータバスラインＧＤＢ及び＊ＧＤＢの
一端はそれぞれ、ｐＭＯＳトランジスタ９７及び９８を
介して電源電位ＶＣＣの配線に接続されている。
【００３５】ｐＭＯＳトランジスタ９１、ｎＭＯＳトラ
ンジスタ９２及び９３のゲートにはブロック選択信号＊
ＢＳ０が供給され、ｎＭＯＳトランジスタ９４、７３及
び７４のゲートにはブロック選択信号ＢＳ０が供給され
る。ｐＭＯＳトランジスタ９５Ａ、９６Ａ、９７及び９
８のゲートには、データバスリセット信号ＤＢＲが供給
される。
【００３６】図１において、データバススイッチ７２０
及び７２１は、コラム選択線ＣＬ０〜ＣＬ３がブロック
Ｂ０及びＢ１に共通であることから必要になっている。
ブロックＢ１はブロックＢ０と同一構成であって、ロー
カルデータバスリセット回路９１１Ａはローカルデータ
バスリセット回路９０１に対応しており、データバスリ
セット信号ＤＢＲはこれらに共通に供給される。
【００３７】図１と図８、及び、図２と図９とを比較す
れば明らかなように、本実施形態では、従来のｎＭＯＳ
トランジスタ９５及び９６をｐＭＯＳトランジスタ９５
Ａ及び９６Ａと入れ替え、ｐＭＯＳトランジスタ９５Ａ
及び９６Ａの一端及びゲートの接続先を変更したもので
あり、構成要素の増加は、図１のデータバスリセット信
号ＤＢＲ用配線１本のみであって、その占有面積増加は
無視できる程度である。
【００３８】次に、上記の如く構成されたＤＲＡＭの動
作を、図３を参照して説明する。最初に、スタンバイ状
態を説明する。図２において、ブロック選択信号ＢＳ０
が‘Ｌ’であり、センスアンプドライバ９００のｐＭＯ
Ｓトランジスタ９１及びｎＭＯＳトランジスタ９４がオ
フ、ｎＭＯＳトランジスタ９２及び９３がオン、データ
バススイッチ７２０のｎＭＯＳトランジスタ７１及び７
２がオフになっている。これにより、配線ＰＳＡ及びＮ
ＳＡが中間電位ＶＣＣ／２となってセンスアンプ４００
が非活性になっている。
【００３９】また、データバスリセット信号ＤＢＲが
‘Ｌ’であり、ローカルデータバスリセット回路９０１
ＡのｐＭＯＳトランジスタ９５Ａ及び９６Ａがオン、グ
ローバルデータバスリセット回路９０２のｐＭＯＳトラ
ンジスタ９７及び９８がオンになっている。これによ
り、ローカルデータバスライン対ＬＤＢ０、＊ＬＤＢ０
が中間電位ＶＣＣ／２にプリチャージされ、グローバル
データバスライン対ＧＤＢ、＊ＧＤＢが電源電位ＶＣＣ
にプリチャージされている。
【００４０】さらに、コラム選択線ＣＬ０が‘Ｌ’で、
ｎＭＯＳトランジスタ７１及び７２がオフ、ワード線Ｗ
Ｌ０が‘Ｌ’でｎＭＯＳトランジスタ３２がオフになっ
ている。図８において、コラム選択線ＣＬ１〜ＣＬ３も
‘Ｌ’であり、これらに接続されたコラムゲートは全て
閉じている。ブロックＢ１についてもブロックＢ０と同
じ状態になっている。
【００４１】次に、メモリセル３００及び３０１にそれ
ぞれ‘Ｈ’及び‘Ｌ’が格納されている場合に、バース
トモードで、メモリセル３００及び３０１にそれぞれ
‘Ｌ’及び‘Ｈ’のデータを順に書き込む場合を説明す
る。ワード線ＷＬ０及びブロックＢ０の選択が以下のよ
うに行われる。 （ｔ０）ワード線ＷＬ０が選択されてその電位が立ち上
げられ、図１のメモリセル３００〜３０３に保持された
データがそれぞれビット線ＢＬ０〜ＢＬ３に読み出され
る。これにより、ビット線ＢＬ０の電位が中間電位ＶＣ
Ｃ／２から少し上昇し、ビット線ＢＬ１の電位が中間電
位ＶＣＣ／２から少し低下する。
【００４２】（ｔ１）図２において、ブロック選択信号
ＢＳ０が‘Ｈ’に遷移し、センスアンプドライバ９００
のｎＭＯＳトランジスタ９２及び９３がオフ、ｐＭＯＳ
トランジスタ９１及びｎＭＯＳトランジスタ９４がオ
ン、データバススイッチ７２０のｎＭＯＳトランジスタ
７３及び７４がオンになる。これにより、配線ＰＳＡ及
びＮＳＡがそれぞれ‘Ｈ’及び‘Ｌ’に遷移してセンス
アンプ４００が活性化され、ｐＭＯＳトランジスタ４１
及びｎＭＯＳトランジスタ４４がオン、ｎＭＯＳトラン
ジスタ４２及びｐＭＯＳトランジスタ４３がオフにな
る。電源電位ＶＣＣの配線からｐＭＯＳトランジスタ９
１及びｐＭＯＳトランジスタ４１を通ってビット線ＢＬ
０へ正電荷が流れ、ビット線＊ＢＬ０上の正電荷はｎＭ
ＯＳトランジスタ４４及び９４を通ってグランド線に排
出される。その結果、ビット線ＢＬ０、＊ＢＬ０間の電
位差が増幅されて、ビット線ＢＬ０及び＊ＢＬ０がそれ
ぞれ‘Ｈ’及び‘Ｌ’に遷移する。図１のセンスアンプ
４０１〜４０３、ビット線ＢＬ１〜ＢＬ３及び＊ＢＬ１
〜ＢＬ３についても同様である。
【００４３】また、電源電位ＶＣＣの配線からｐＭＯＳ
トランジスタ９１を通り、さらにｐＭＯＳトランジスタ
９５Ａ及び９６Ａを通りローカルデータバスラインＬＤ
Ｂ０及び＊ＬＤＢ０へ正電荷が流れて、ローカルデータ
バスライン対ＬＤＢ０、＊ＬＤＢ０が電源電位ＶＣＣに
プリチャージされる。ブロックＢ１については、以上の
ような状態変化がない。
【００４４】‘Ｈ’が格納されているメモリセル３００
への‘Ｌ’の書き込み動作が以下のようにして行われ
る。 （ｔ２）図２において、データバスリセット信号ＤＢＲ
及びコラム選択線ＣＬ０が‘Ｈ’に遷移して、ローカル
データバスリセット回路９０１ＡのｐＭＯＳトランジス
タ９５Ａ及び９６Ａ、グローバルデータバスリセット回
路９０２のｐＭＯＳトランジスタ９７及び９８がオフに
なり、コラムゲート７００のｎＭＯＳトランジスタ７１
及び７２がオンになる。これと同時に、データＩ／Ｏバ
ッファ回路（図７参照）から書き込みデータが供給され
てグローバルデータバスラインＧＤＢが‘Ｌ’に遷移
し、これがローカルデータバスラインＬＤＢ０及びビッ
ト線ＢＬ０に伝達する。
【００４５】時点ｔ２では、センスアンプ４００におい
てｐＭＯＳトランジスタ４１及びｎＭＯＳトランジスタ
４４がオン、ｎＭＯＳトランジスタ４２及びｐＭＯＳト
ランジスタ４３がオフになっている。このため、時点ｔ
２後には、一方では、ローカルデータバスライン＊ＬＤ
Ｂ０、ビット線＊ＢＬ０及びｎＭＯＳトランジスタ４４
を通り配線ＮＳＡへ正電荷が排出されるが、その排出量
よりも上記データＩ／Ｏバッファ回路からグローバルデ
ータバスライン＊ＧＤＢへの正電荷供給量の方が多くな
る。他方では、配線ＰＳＡからビット線ＢＬ０及びロー
カルデータバスラインＬＤＢ０を通りＧＤＢ０へ正電荷
が供給されるが、その供給量よりもグローバルデータバ
スラインＧＤＢから上記データＩ／Ｏバッファ回路８へ
の正電荷排出量が多くなる。
【００４６】これにより、ビット線ＢＬ０及び＊ＢＬ０
がそれぞれ‘Ｌ’及び‘Ｈ’に遷移し、センスアンプ４
００ではｐＭＯＳトランジスタ４１及びｎＭＯＳトラン
ジスタ４４がオフ、ｎＭＯＳトランジスタ４２及びｐＭ
ＯＳトランジスタ４３がオンに遷移してセンスアンプ４
００の状態が逆転する。時点ｔ１以前にローカルデータ
バスライン対ＬＤＢ０、＊ＬＤＢ０を電源電位ＶＣＣに
プリチャージしないのは、図１において、時点ｔ２後に
コラム選択線ＣＬ０が‘Ｈ’になったときに非選択ブロ
ックＢ１のコラムゲート７１０も開かれ、ローカルデー
タバスラインＬＤＢ１及び＊ＬＤＢ１からコラムゲート
７１０を通って、センスアンプ４１０に接続された中間
電位ＶＣＣ／２のビット線対へ電流が流れるのを防止す
る為である。
【００４７】ビット線ＢＬ０の‘Ｌ’が、ｎＭＯＳトラ
ンジスタ３２を通ってキャパシタ３１に書き込まれる。
図１において、コラムゲート７０１〜７０３は閉じてい
るのでメモリセル３０１〜３０３にはセンスアンプ４０
１〜４０３で増幅されたデータが再書き込みされること
になる。
【００４８】（ｔ３）次のアクセス準備のために、図２
において、データバスリセット信号ＤＢＲ及びコラム選
択線ＣＬ０が‘Ｌ’に遷移してｐＭＯＳトランジスタ９
５Ａ、９６Ａ、９７及び９８がオン、ｎＭＯＳトランジ
スタ７１及び７２がオフになる。これにより、一方では
電源電位ＶＣＣの配線からｐＭＯＳトランジスタ９７及
び９８を通ってグローバルデータバスライン対ＧＤＢ、
＊ＧＤＢが電源電位ＶＣＣにプリチャージされ、他方で
は電源電位ＶＣＣの配線からｐＭＯＳトランジスタ９５
Ａ及び９６Ａを通ってローカルデータバスライン対ＬＤ
Ｂ０、＊ＬＤＢ０が電源電位ＶＣＣにプリチャージされ
る。このプリチャージは、次のアクセスが読み出しであ
る場合もあるので、これに備えるために行われるもので
ある。
【００４９】本実施形態では、グローバルデータバスリ
セット回路９０２によりグローバルデータバスライン対
ＧＤＢ、＊ＧＤＢが電源電位ＶＣＣにプリチャージさ
れ、これと同時に、ローカルデータバスリセット回路９
０１Ａによりローカルデータバスライン対ＬＤＢ０、＊
ＬＤＢ０が電源電位ＶＣＣにプリチャージされるので、
グローバルデータバスラインＧＤＢ及びローカルデータ
バスラインＬＤＢ０の立ち上がり従来よりも速くなり、
時点ｔ３から時点ｔ４までの時間が従来よりも短縮され
る。具体的には、この時間が従来約４ｎｓであったのが
約２ｎｓに短縮され、書き込みサイクルＣＹ１が約６ｎ
ｓから約４ｎｓへと約２５％も短縮した。この効果を得
るために必要な構成要素の増加は、上述のように図１の
データバスリセット信号ＤＢＲ用配線１本のみであり、
構成要素の増加分に対する効果の比が大である。
【００５０】‘Ｌ’が格納されているメモリセル３０１
への‘Ｈ’の書き込み動作が以下のようにして行われ
る。 （ｔ４）図１において、データバスリセット信号ＤＢＲ
及びコラム選択線ＣＬ１が‘Ｈ’に遷移して、ローカル
データバスリセット回路９０１Ａ及びグローバルデータ
バスリセット回路９０２がオフになり、コラムゲート７
０１がオンになる。これと同時に、上記データＩ／Ｏバ
ッファ回路から書き込みデータが供給されてグローバル
データバスライン＊ＧＤＢが‘Ｌ’に遷移し、これがロ
ーカルデータバスライン＊ＬＤＢ０及びビット線＊ＢＬ
１に伝達する。また、ローカルデータバスラインＬＤＢ
０の‘Ｈ’がビット線ＢＬ１に伝達する。
【００５１】これにより、ビット線ＢＬ１及び＊ＢＬ１
がそれぞれ‘Ｈ’及び‘Ｌ’に遷移し、ビット線ＢＬ１
の‘Ｈ’がメモリセル３０１に書き込まれる。コラムゲ
ート７００、７０２及び７０３は閉じているので、メモ
リセル３００、３０２及び３０３にはそれぞれ、センス
アンプ４００、４０２及び４０３で増幅されたデータが
再書き込みされることになる。
【００５２】（ｔ５）データバスリセット信号ＤＢＲ及
びコラム選択線ＣＬ１が‘Ｌ’に遷移してローカルデー
タバスリセット回路９０１Ａ及びグローバルデータバス
リセット回路９０２がオン、コラムゲート７０１がオフ
になる。これにより、グローバルデータバスライン対Ｇ
ＤＢ、＊ＧＤＢ及びローカルデータバスライン対ＬＤＢ
０、＊ＬＤＢ０が電源電位ＶＣＣにプリチャージされ
る。
【００５３】メモリセル３０１への書き込みサイクルＣ
Ｙ１は、メモリセル３００への書き込みサイクルＣＹ０
に等しい。メモリセル３０２及び３０３への書き込みに
ついても上記同様に順次行われる。 ［第２実施形態］第１実施形態ではデータバスを電源電
位ＶＣＣにプリチャージする場合を説明したが、本発明
はこれを基準電位にプリチャージする構成であってもよ
く、次にこの構成例を第２実施形態として説明する。
【００５４】図４は、メモリセルアレイ周辺部を示すブ
ロック図であり、図５は図４の一部の構成例を示す回路
図である。図４及び図５はそれぞれ、図１及び図２に対
応している。図５において、ローカルデータバスリセッ
ト回路９０１Ｂは、ｎＭＯＳトランジスタ９５及び９６
の一端がｎＭＯＳトランジスタ９４のドレインに接続さ
れ、他端がそれぞれローカルデータバスラインＬＤＢ０
及び＊ＬＤＢ０の一端に接続されている。グローバルデ
ータバスリセット回路９２Ａは、ｎＭＯＳトランジスタ
９７Ａ及び９８Ａの一端がグランド線に接続され、他端
がそれぞれグローバルデータバスラインＧＤＢ及び＊Ｇ
ＤＢに接続されている。
【００５５】他の点は上記第１実施形態と同一構成であ
る。図６は、図４及び図５の回路の動作を示す波形図で
あり、図３に対応している。但し、図６では、図４のメ
モリセル３００及び３０１にそれぞれ‘Ｌ’及び‘Ｈ’
が格納されている場合に、メモリセル３００及び３０１
にそれぞれ‘Ｈ’及び‘Ｌ’のデータを順に書き込む場
合を示している。データバスリセット信号ＤＢＲは、図
３の場合と‘Ｈ’と‘Ｌ’とが逆になっている。
【００５６】本実施形態では、時点ｔ３から時点ｔ４ま
での間において、グローバルデータバスリセット回路９
０２によりグローバルデータバスライン対ＧＤＢ、＊Ｇ
ＤＢが０Ｖにプリチャージされ、これと同時に、ローカ
ルデータバスリセット回路９０１Ｂによりローカルデー
タバスライン対ＬＤＢ０、＊ＬＤＢ０が０Ｖにプリチャ
ージされるので、グローバルデータバスラインＧＤＢ及
びローカルデータバスラインＬＤＢ０の立ち下がりが従
来よりも速くなり、時点ｔ３から時点ｔ４までの時間が
従来よりも短縮され、構成要素の増加分に対する効果の
比が大である。
【００５７】なお、本発明には外にも種々の変形例が含
まれる。例えば図２において、ローカルデータバスリセ
ット回路９０１Ａに供給されるデータバスリセット信号
ＤＢＲと、グローバルデータバスリセット回路９０２Ａ
に供給されるデータバスリセット信号ＤＢＲとは、変化
時点のタイミングを互いに少し変えても問題ないので、
互いに異なる信号であってもよい。ｐＭＯＳトランジス
タ９５Ａ、９６Ａ、９７及び９８は、これらにｎＭＯＳ
トランジスタを並列接続した転送ゲートであってもよ
い。センスアンプ４００及びセンスアンプドライバ９０
０についても、同様の機能を有する各種構成のいずれで
あってもよい。図２についての上記変形例は、図５につ
いても同様である。
【００５８】グローバルデータバスリセット回路９０２
又は９０２Ａを備えない構成であってもよく、この場
合、回路素子数が減少して構成が簡単になるという効果
を奏する。上記実施形態ではＤＲＡＭが複数ブロック構
成である場合を説明したが、本発明は単一ブロック構成
であってもよい。ＤＲＡＭのメモリセルは、電荷保持型
に限定されず各種のものが適用可能であり、例えば、疑
似フローティングゲートを備え転送ゲートを開いたとき
に‘Ｈ’と‘Ｌ’とで電流値が異なる電流型であっても
よい。また、本案はＳＲＡＭにも適用可能である。
【００５９】また、ＤＲＡＭを内蔵したＭＰＵやＤＳＰ
等のプロセッサも本発明の半導体装置に含まれる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のメモリセルアレイ周辺
部を示すブロック図である。
【図２】図１の一部の構成例を示す回路図である。
【図３】図１及び図２の回路の動作を示す波形図であ
る。
【図４】本発明の第２実施形態のメモリセルアレイ周辺
部を示すブロック図である。
【図５】図４の一部の構成例を示す回路図である。
【図６】図４及び図５の回路の動作を示す波形図であ
る。
【図７】従来のＤＲＡＭの概略構成を示すブロック図で
ある。
【図８】従来のメモリセルアレイ周辺部を示すブロック
図である。
【図９】図７の一部の構成例を示す回路図である。
【図１０】図８及び図９の回路の動作を示す波形図であ
る。
【符号の説明】
２０、２１ ワードデコーダ ３２、４２、４４、９２〜９６、７１〜７４、９７Ａ、
９８Ａ ｎＭＯＳトランジスタ ４１、４３、９１、９５Ａ、９６Ａ、９７、９８ ｐＭ
ＯＳトランジスタ ３００〜３０３ メモリセル ４００〜４０３、４１０〜４１３ センスアンプ ７００〜７０３、７１０〜７１３ コラムゲート ７２０、７２１ データバススイッチ ９００、９１０ センスアンプドライバ ９０１、９０１Ａ、９０１Ｂ、９１１ ローカルデータ
バスリセット回路 ９０２、９０２Ａ グローバルデータバスリセット回路 Ｂ０、Ｂ１ ブロック ＢＬ０〜ＢＬ３、＊ＢＬ０〜＊ＢＬ３ ビット線 ＬＤＢ０、ＬＤＢ１、＊ＬＤＢ０、＊ＬＤＢ１ ローカ
ルデータバスライン ＧＤＢ、＊ＧＤＢ グローバルデータバスライン ＣＬ０〜ＣＬ３ コラム選択線 ＷＬ０ ワード線 ＢＳ０、＊ＢＳ０、ＢＳ１ ブロック選択信号 ＤＢＲ データバスリセット信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 選択信号がインアクティブのとき第１配
    線及び第２配線に中間電位を出力し、該選択信号がアク
    ティブのとき該中間電位より高い第１電源電位を第１ス
    イッチ素子を介し該第１配線に供給し且つ該中間電位よ
    り低い第２電源電位を第２スイッチ素子を介し該第２配
    線に供給するセンスアンプドライバと、 該第１配線と該第２配線との間の電圧で動作し、ビット
    線対の電圧を増幅するセンスアンプと、 該ビット線対と第１データバスライン対との間に接続さ
    れ、アドレスに応じて選択的に開閉されるスイッチ素子
    を備えたコラムゲートと、 を有する半導体装置において、 該第１配線と該第２配線との一方と、該第１データバス
    ライン対との間に接続され、該コラムゲートの開／閉に
    応じて閉／開されるスイッチ素子を備えた第１バスリセ
    ット回路、 を有することを特徴とする半導体装置。
  2. 【請求項２】 上記センスアンプドライバ、センスアン
    プ、コラムゲート及び第１バスリセット回路を含むブロ
    ックが複数備えられ、上記選択信号は該複数のブロック
    の１つを選択するための信号であり、 該ブロックの外部に備えられた第２データバスライン対
    と各ブロック内の上記第１データバスライン対との間に
    接続され、該ブロックを選択する該選択信号のアクティ
    ブ／インアクティブに応じて開閉されるデータバススイ
    ッチ回路、 を有することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 上記一方に対応した上記第１電源電位又
    は第２電源電位の配線と上記第２データバスライン対と
    の間に接続され、上記コラムゲートの開／閉に応じて閉
    ／開されるスイッチ素子を備えた第２バスリセット回
    路、 を有することを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 上記第１バスリセット回路のスイッチ素
    子の制御入力端と上記第２バスリセット回路のスイッチ
    素子の制御入力端とに同一制御信号が供給される、 ことを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 上記第１バスリセット回路は、 上記第１配線と上記第１データバスライン対の一方との
    間に接続され、ゲートにデータバスリセット信号が供給
    される第１ｐＭＯＳトランジスタと、 該第１配線と該第１データバスライン対の他方との間に
    接続され、ゲートが該第１ｐＭＯＳトランジスタのゲー
    トに接続された第２ｐＭＯＳトランジスタとを有し、 上記第２バスリセット回路は、 上記第１電源電位が供給される配線と上記第２データバ
    スライン対の一方との間に接続され、ゲートに該データ
    バスリセット信号が供給される第３ｐＭＯＳトランジス
    タと、 該第１電源電位が供給される配線と該第２データバスラ
    イン対の他方との間に接続され、ゲートが該第３ｐＭＯ
    Ｓトランジスタのゲートに接続された第４ｐＭＯＳトラ
    ンジスタと、 を有することを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 上記第１バスリセット回路は、 上記第２配線と上記第１データバスライン対の一方との
    間に接続され、ゲートにデータバスリセット信号が供給
    される第１ｎＭＯＳトランジスタと、 該第２配線と該第１データバスライン対の他方との間に
    接続され、ゲートが該第１ｎＭＯＳトランジスタのゲー
    トに接続された第２ｎＭＯＳトランジスタとを有し、 上記第２バスリセット回路は、 上記第２電源電位が供給される配線と上記第２データバ
    スライン対の一方との間に接続され、ゲートに該データ
    バスリセット信号が供給される第３ｎＭＯＳトランジス
    タと、 該第２電源電位が供給される配線と該第２データバスラ
    イン対の他方との間に接続され、ゲートが該第３ｎＭＯ
    Ｓトランジスタのゲートに接続された第４ｎＭＯＳトラ
    ンジスタと、 を有することを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】 上記半導体装置はＲＡＭである、 ことを特徴とする請求項１乃至６のいずれか１つに記載
    の半導体装置。
  8. 【請求項８】 上記ビット線対の一方に一端が接続され
    制御入力端にワード線が接続された転送ゲートと、 該転送ゲートの他端と電源電位供給線との間に接続され
    たキャパシタと、 を備えたメモリセルを有することを特徴とする請求項７
    記載の半導体装置。
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