KR960005351B1

KR960005351B1 - 반도체 메모리 소자

Info

Publication number: KR960005351B1
Application number: KR1019920018461A
Authority: KR
Inventors: 류지 야마무라
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세기모또 다다히로
Priority date: 1991-10-09
Filing date: 1992-10-08
Publication date: 1996-04-24
Also published as: US5272677A; JP3158542B2; JPH05101679A; KR930009073A

Abstract

내용 없음.

Description

반도체 메모리 소자

제1도는 종래 기술의 랜덤 억세스 메모리 소자내에 포함된 전원 전압 공급 시스템을 도시한 블럭도.

제2도는 종래 기술의 랜덤 억세스 메모리 소자내에 포함된 메모리 셀 플레이트의 배치를 도시한 회로도.

제3도는 메모리 셀 플레이트내에 포함된 감지 증폭 회로의 회로 배치를 도시한 회로도.

제4도는 전원 공급 시스템내에 포함된 감지 증폴 구동기의 회로 배치를 도시한 회로도.

제5도는 본 발명에 따른 랜덤 억세스 메모리 소자의 배치를 도시한 블럭도.

제6도는 동적 랜던 억세스 메모리 소자내에 포함된 스텝-다운(step-down)회로의 회로 배치를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 단일 반도체 칩 121 : 어드레스 버퍼 유니트

122 : 블럭 디코더 유니트 123 : 행렬 어드레스 디코더 유니트

131 : 판독 데이타 버퍼 유니트 132 : 기록 데이타 버퍼 유니트

본 발명은 반도체 메모리 소자에 관한 것으로, 특히, 예를들어 동적 랜던 억세스 메모리 소자내에 포함된 내부 스텝-다운(internal step-down) 전원 전압 공급 시스템에 관한 것이다.

16메가-비트 동적 랜던 억세스 메모리 디바이스의 통상적인 일례는 제1도에서 표명되며, 그 내에 포함된 데이타 저장 유니트(1)는 다수의 메모리 셀 플레이트(11), (12), --- 및 (1i)로 분류한다. 64메가-비트 동적 랜덤 억세스 메모리 소자는 또한 다수의 메모리 셀 플레이트로 분류된 메모리 셀 어레이로 장비된다. 메모리 셀 플레이트(11 내지 1i)로 분류된 데이타 저장 유니트(1)는 선택적으로 데이타와 판독 및 기록을 위해 활성화되고, 초대규모 직접에 바람직한데, 이는 전류 소모가 데이타의 판독 및 기록을 위해 동시에 활성화되는 메모리 셀 어레이보다 작기 때문이다.

메모리 셀 플레이트(11 내지 1i)에 대하여, 어드레스 프리디코드된 (predecoded)신호 Ao 내지 Ad는 블럭 디코더 유니트(2)에 공급되고, 블럭 디코더 유니트(2)는 저 전압 레벨을 활성화하도록 선택 신호 PA1, PA2 및 PAi를 선택적으로 시프트시킨다. 선택 신호 PA1 내지 PAi는 제각기 메모리 셀 플레이트(11 내지 1i)에 공급되고, 동작 저 전압 레벨의 선택 신호에 따른 메모리 셀 플레이트(11 내지 1i)의 하나는 아래에 기술되는 바와같이 비트 라인쌍의 프리차지/이퀄라이제이션(precharge/equalization)을 개시시킨다. 그러나, 다른 선택신호는 관련된 메모리 셀 플레이트가 비활성화 상태로 남게한다.

제2도는 각 메모리 셀 플레이트(11), (12) 또는 (1i)의 회로 배치를 도시한 것이며, 메모리 셀 플레이트(11), (12) 또는 (1i)는 데이타 버스 시스템 DB을 통해 판독 데이타 버퍼 회로(3) 및 기록 데이타 버퍼 회로(4)와 결합된다. 메모리 셀 플레이트(11), (12) 또는 (1i)는 워드 라인 WL1, WL2 및 WLm과 비트 라인쌍 BL1, BL2 및 Bln과 관련된 메모리 셀 서브-어레이(5), 비트 라인쌍 BL1 내지 BLn과 제각기 결합된 감지 증폭 회로 SA1, SA2 및 SAn, 감지 증폭 회소 SA1 내지 SAn 및 데이타 버스 시스템 DB 사이에 결합된 전달 게이트 어레이(6)와, 균형기(balancer) (71), (72) 및 (7n)를 구비하고 있다. 메모리 셀은 1-트랜지스터 1-캐패시터형이고, 데이타 비트는 제각기 전기 전하 형으로 저장 캐패시터내에 저장된다. 워드 라인 WL1 내지 WLm은 메모리 셀의 스위칭 트랜지스터의 게이트 전극과 선택적으로 결합되고, 스위칭 트랜지스터의 드레인 노드는 관련된 비트 라인쌍 BL1 내지 BLn의 비트라인과 선택적으로 결합된다. 균형기(71 내지 7n)는 선택 신호 PA1, PA2 또는 PAi에 응답하여, 예정된 시간 주기 동안 비트 라인쌍 BL1 내지 BLn쌍의 프리차지/이퀄라이제이션을 수행시킨다.

제3도는 감지 증폭 회로 SAn의 회로 배치를 도시한 것이며, 다른 감지 증폭 회로는 회로 배치면에서 감지 증폭 회로 SAn와 유사하다. 감지 증폭 회로 SAn는 P-채널 증진형 증폭 트랜지스터 QP1 및 QP2와, 구동 신호 라인 SAP 및 SAN사이에 결합된 n-채녈 증진형 증폭 트랜지스터 QN3 및 QN4의 두 시리즈 조합부로 구성되며, 비트 라인 BLn은 두 시리즈 조합부의 공동 드레인 노드 N1 및 N2와 결합된다. 공동 드레인 노드 N1는 제각기 P-채널 증진형 증폭 트랜지스터 QP2의 게이트 전극과 n-채널 증진형 증폭 트랜지스터 QN4의 게이트 적극과 결합되고, 다른 공동 드레인 노드 N2는 P-채널 증진형 증폭 트랜지스터 QP1의 게이트 전극과, n-채널 증진형 증폭 트랜지스터 QN3의 게이트 전극과 결합된다. 작은 미분 전압 레벨이 공동 드레인 노드 N1 및 N2 사이에 인가될 시에, 채널 도전성의 차는 두 시리즈 조합부 사이에서 발생하며, 작은 미분 전압 레벨은 구동 신호 라인 SAP 및 SAN에서 전압 레벨로 전개된다(developed).

이와같이 배치된 감지 증폭 회로 SA1 내지 SAn는 구동신호 라인 SAP 및 SAN을 통해 제1도에 도시된 바와같이 감지 증폭 구동기(81), (82) 및 (8i)의 하나와 결합된다. 증폭 구동기(81 내지 8i)는 제각기 메모리 셀 플레이트(11 내지 1i)와 결합되고, 제4도는 각 감지 증폭 구동기(81 내지 8i)의 회로 배치를 도시한 것이다. 각 감지 증폭 구동기는 소스 노드에서 전원 전압라인 Vdd과 결합된 P-채널 증진형 스위칭 트랜지스터 QP5, 소스 노드에서 접지 전압라인 GND과 결합된 n-채널 증진형 스위칭 트랜지스터 QN6, P-채널증진형 스위칭 트랜지스터 Qp5의 드레인 노드 및, n-채널 증진형 스위칭 트랜지스터 QN6의 들인 노드 사이에 결합된 n-채널 증진형 스위칭 트랜지스터 QN7, n-채널 증진형 스위칭 트랜지스터 QN7와 병렬로 결합된 n-채널 증진형 스위칭 트랜지스터 QN8 및 QN9의 시리즈 조합부와 n-채널 증진형 스위칭 트랜지스터 QN6의 게이트 전극 및, P-채널 증진형 트랜지스터 QP5의 게이트 전극 사이에 결합된 인버터를 구비한다. 활동 신호 SA는 n-채널 증진형 스위칭 트랜지스터 QN6의 게이트 전극에 직접 공급되고, 활동 신호 SA의 상보 신호 CSA는 인버터 IV1로부터 P-채널증진형 스위칭 트랜지스터 QP5의 게이트 전극에 공급된다. 선택 신호 PA1, PA2 또는 PAi는 n-채널 증진형 스위칭 트랜지스터 QN7 내지 QN9의 게이트 전극에 공급되고, 균형 전압 레벨 BL은 n-채널 증진형 스위칭 트랜지스터 QN8 및 QN9의 소스 노드에 인가된다.

이와같이 배치된 감지 증폭 구동기는 아래과 같이 동작한다. 관련된 메모리 셀 플레이트가 선택되지 않을 동안, 선택 신호 PA1, PA2 --- 또는 PAi는 고전압 레벨로 남아있고, n-채널 증진형 스위칭 트랜지스터 QN7 내지 QN9는 턴온하며, 구동 신호 라인 SAP 및 SAN은 균형 전압 레벨 BL에서 이퀄라이즈된다. 그러나, 관련된 셀 플레이트가 선택될 경우, 균형기(71 내지 7n)는 활동 저 전압 레벨의 선택 신호 PA1, PA2 또는 PAi에 응답하여 비트 라인쌍 BL1 내지 BLn은 충전시켜, 균형을 이루게 하고, 선택신호 PA1, PA2, --- 또는 PAi는 n-채널 증진형 스위칭 트랜지스터 QN7 내지 QN9가 턴오프하게 한다. 그러나, 활동 신호 SA는 프리차지/이퀄라이제이션 동안 저 전압 레벨 상태로 남아 있으며, 구동 신로 라인 SAP 및 SAN은 균형 전압 레벨 BL로 유지된다. 프리차지/이퀄라이제이션의 완료와 동시에, 데이타 비트로 표시되는 미분 전압 레벨을 비트라인쌍 BL1 내지 BLn상에서 발생되며, 활동 신호 SA는 고전압 레벨로 올려진다(Lift). 그때, P-채널 증진형 스위칭 트랜지스터 QP5 및 n-채널 증진형 스위칭 트랜지스터 QN6는 전원 전압 레벨 Vdd 및 접지 전압 레벨을 제각기 구동 신호 라인 SAP 및 SAN에 공급하도록 턴온한다. 전원 전압 레벨 Vdd 및 접지 전압 레벨로, 감지증폭회로 SA1 내지 SAn는 미분 전압 레벨을 전원 전압 레벨 Vdd 및 접지 전압 레벨로 전개시킨다.

제1도에서 알 수 있듯이, 전원 전압 레벨 Vdd은 스텝-다운 회로(9)로부터 감지 증폭 구동기(81 내지 8i)에 공급되고, 3.0볼트의 전원 전압 레벨 Vdd은 5.0볼트의 외부 전압 레벨로부터 발생된다. 스텝-다운 회로(9)는 전원 전압 라인 Vdd을 통해 전원 전압 레벨 Vdd을 감지 증폭 구동기(81 내지 8i)뿐만 아니라 다른 콤포넌트 회로(10)로도 분배한다. 스텝-다운 전원 전압 레벨 Vdd은 지극히 엷은 게이트 산화막이 핫 캐리어들(hot carriers)로부터 방해되기 때문에 소형화된 콤퍼넌트 전계 효과 트랜지스터에 바람직하며, 신뢰성을 높인다.

제2도에서, 종래 기술의 동적 랜덤 억세스 메모리 소자의 판독 및 기록 사이클에서 기술된다. 판독 사이클을 개시할시에, 균형기(71 내지7n)는 선택 신호 PA1, PA2 및 PAi의 하나에 응답하여, 전원 전압 레벨 Vdd 및 접지 전압 레벨 사이의 중간 전압 레벨에서 서로와 관련된 쌍의 비트 라인을 균형시킨다. 워드 라인 WL1 내지 WLm은 선택적으로 (도시되지 않은) 행(row) 어드레스 디코더에 의해 전원 전압 레벨 Vdd을 통해 부스트(boost)되고, 선택된 메모리 셀의 저장 캐패시터는 스위칭 트랜지스터를 통해 관련된 비트 라인과 결합된다. 비트 라인쌍 BL1 내지 BLn은 선택된 메모리 셀로부터 데이타 비트로 표시되는 미분 전압 레벨을 감지 증폭 회로 SA1 내지 SAn으로 전달시키며, 감지 증폭 회로 SA1 내지 SAn는 제각기 미분 전압 레벨을 전개시킨다. 즉, 증폭 구동기(81 내지 8i)는 선택적으로 구동 신호 라인 SAP 및 SAN을 전원 전압 레벨 Vdd 및 접지 전압레벨로 구동시킨다. 그때, 비트 라인쌍 BL1 내지 BLn상의 미분전압 레벨은 전원 전압 레벨 Vdd 및 접지 전압 레벨로 전개된다. 전달 게이트 어레이(6)는 (도시되지 않은) 열(column)선택회로로부터 열 선택 신호 CL1, CL2 및 CLn에 응답하고, 비트라인쌍 BL1 내지 BLn의 하나는 전달 게이트 어레이(6)를 통해 판독 데이타 버퍼 회로(3)와 결합된다. 따라서, 미분 전압 레벨의 하나는 선택된 비트 라인쌍으로부터 데이타 버스 DB로 전달되고, 판독 데이타 버퍼 회로(3)는 전개된 미분 전압 레벨로부터 출력 데이타 신호를 발생시킨다.

기록 사이클에서, 제어회로(2)는 균형기(71 내지 7n)의 하나가 중간 전압 레벨에서 다시 비트 라인을 균형을 이루게한다. 워드 라인 WL1 내지 WLm의 하나는 전원 전압 레벨 Vdd을 통해 부스트되고, 데이타 비트는 비트 라인쌍 BL1 내지 BLn상에서 다시 판독된다. 기록 데이타 비트는 외부 소자로부터 기록 데이타 버퍼 회로(4)에 공급되고, 록 데이타 비트로 표시되는 미분 전압 레벨은 데이타 버스 DB에 인가된다. 기록 베이타 비트로 표시되는 미분 전압 레벨은 전달 게이트 어레이(6)를 통해 비트 라인쌍 BL1 내지 BLn의 하나로 전달되고, 감지 증폭 구동기(81 내지 8i)의 하나는 감지 증폭 회로 SA1 내지 SAn를 구동 신호 라인 SAP 및 SAN을 통해 구동시킨다. 선택된 비트 라인쌍에서 비분 전압 레벨은 기록 데이타 비트의 논리 레벨에 의해 인버트되거나 보수 유지되고, 다른 비트 라인쌍에서의 미분 전압 레벨은 갱생(refresh)을 위해 전개된다. 기록 데이타 비트는 선택된 메모리 셀의 하나내에 저장되고, 갱생된 데이타 비트는 다른 선택된 메모리 셀 내에 다시 저장된다. 선택된 워드 라인이 전원 전압 레벨 Vdd을 통해 부스트되므로, 전원 전압 레벨 Vdd을 전압 낙하(drop)없이 저장 캐패시터에 인가된다.

전압 불안정(fluctuation)이 비트 라인쌍 BL1 내지 BLn상의 미분 전압 레벨의 동시 증폭에 의해 전원 전압라인 Vdd상에서 일어나는 종래 기술의 동적 랜던 억세스 메모리 소자에서 문제점이 있다. 상세히 기술하면, 메모리 셀 어레이(1)가 메모리 셀 플레이트(11 내지 1i)로 분류될지라도, 감지 증폭 회로 SA1 내지 SAn는 비트 라인쌍 BL1 내지 BLn에서의 미분전압 레벨을 전개시키기 위해 동시에 구동되며, 상당량의 전류는 감지 증폭 구동기(81 내지 8i)의 하나로부터 감지 증폭 회로 SA1 내지 SAn에 공급된다. 그런 상당량의 전류는 전원 전압 라인 Vdd상의 전압 불안정을 유발시켜, 다른 콤퍼넌트 회로(10)에 영향을 준다. 이는 예를들어 접지 전압 라인상에서 노이즈를 유발시키며, 이런 노이즈는 감지 증폭 회로 SA1 내지 SAn의 동작 마진(margin)을 감소시킨다. 따라서, 전원 전압 라인 Vdd상의 불안정은 랜덤 억세스 메모리 소자의 기능에 여러 각도로 영향을 준다.

더우기, 스텝-다운 전원 전압 레벨 Vdd은 전원 전압 라인 Vdd을 통해 분배되고, 시정수는 스텝-다운 회로(9)로부터 감지 증폭 구동기(81 내지 8i)로 길이에 따라 변화된다. 따라서, 감지 증폭 구동기(81 내지 8i)는 감지 증폭 회로 SA1 내지 SAn의 활동의 초기 단계에서 전류 구동 용량에서 일정치 않으며, 미분 전압 레벨은 선택된 메모리 셀 플레이트에 의해 서로 다른 레벨로 전개된다.

본 발명의 중요한 목적은 반도체 메모리 소자를 제공하며, 그의 스텝-다운 전원 공급 시스템은 전원 전압 레벨을 일정하게 유지시킨다.

이런 목적을 성취하기 위하여, 본 발명은 보조 스텝-다운 회로의 하나로부터 스텝-다운 전원 전압 레벨을 감지 증폭 회로가 데이타 비트를 전개시킬 동안 관련된 감지 증폭 구동 회로에 공급하도록 제안하고 있다.

본 발명에 따르면, 단일 반도체 칩상에 제조된 반도체 메모리 소자가 제공되는데, 상기 반도체 메모리 소자는 a) a-1) 제각기 데이타 비트를 저장하는 다수의 어드레스 가능한 메모리 셀 및, a-2) 제1 및 제2구동 신호에 의해 동작의 대기모드 및 증폭모드를 선택적으로 입력시키고, 다수의 어드레스 가능한 메모리 셀의 어드레스 가능한 메모리 셀로부터 공급된 데이타 비트의 논리 레벨을 신속히 식별하기 위한 증폭 모드의 다수의 어드레스 가능한 메몰 셀과 선택적으로 결합된 다수의 감지 증폭 회로, b) 다수의 메모리 셀 플레이트의 하나를 선택하도록 동작하고, 다수의 메모리 셀 플레이트의 전술된 하나의 다수의 어드레스 가능한 메모리 셀을 그와 관련된 다수의 감지 증폭 회로와 선택적으로 결합하며, 다수의 감지 증폭 회로를 데이타 버퍼 유니트와 결합하도록 동작하는 어드레싱 수단, c) 제각기 다수의 메모리 셀 플레이트와 관련되고, 대기 모드에서 스텝 다운 전원 전압 레벨 및 저전압 레벨 사이의 중간 전압 레벨로 제1 및 제2구동 신호를 제각기 조절하며, 제1 및 제2구동 신호를 제각기 증폭 모드에서 스텝-다운 전원 전압 레벨 및 저전압 레벨로 변화시키도록 동작하는 각각의 다수의 감지 증폭 구동회로, d) 외부 전원 전압 신호로부터 스텝-다운 전원 전압 레벨의 주요 스텝-다운 전원 전압 신호를 발생시키도록 동작하며, 주요 스텝-다운전원 전압 신호를 콤포넌트 회로로 선택적으로 분배하는 주요 스텝-다운 회로와, e) 제각기 다수의 메모리 셀 플레이트와 관련되고, 제각기 콤포넌트 회로의 하나 역할을 하며, 대기 모드에서 주요 스텝-다운 전원 전압 신호를 관련된 감지 증폭 구동 회로로 전달하고, 관련된 감지 증폭 구동회로에 공급하기 위해 증폭 모드에서 외부 전원 전압 신호로부터 스텝-다운 전원 전압 레벨의 보조 스텝-다운 전원 전압 신호를 발생시키도록 동작하는 각각의 다수의 보조 스텝-다운 회로를 포함한다.

이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.

제5도에서, 본 발명을 실시한 랜덤 억세스 메모리 소자는 단일 반도체 칩(100)상에 제조되고, 주로 데이타 저장시설(facility)(110), 어드레싱 시스템, 스텝-다운 전원 전압 공급 시스템, 데이타 전달 시스템과, 타이밍 제어 시스템을 포함한다. 데이타 저장 시설은 다수의 메모리 셀 플레이트(111, 112,… 및 11i)에 의해 구현되고, 메모리 셀 플레이트(111 내지 11i)는 제2도에 도시된 메모리 셀 플레이트와 배치면에서 유사하다. 이런 이유로, 아래에 더 이상 기술되지 않는다. 각 메모리 셀 플레이트(111 내지 11i)내에 포함된 감지 증폭 회로는 제3도에 도시된 감지 증폭 회로와 유사하여, 그의 회로 배치에 대한 기술을 간략화를 위해 생략한다.

어드레싱 시스템은 어드레스 버퍼 유니트(121), 블럭 디코더 유니트(122) 및 행렬 어드레스 디코더 유니트(123)를 포함한다. 외부 어드레스 신호는 어드레스 버퍼 유니트(121)에 공급되고, 어드레스 버퍼 유니트(121)는 외부 어드레스 신호로부터 어드레스 프리디코드된 신호를 발생시킨다. 어드레스 프리디코드된 신호는 선택적으로 블럭 디코더 유니트(121) 및 행렬 어드레스 디코더 유니트(123)에 공급되어, 데이타 저장 시설(110)로부터 메모리 셀을 선택한다. 즉, 블럭 디코더 유니트(122)는 저 전압 레벨을 활성화시키도록 선택 신호 PA1, PS2, … 및 PAi를 선택적으로 시프트시키고, 메모리 셀 플레이트(111 내지 11i)의 하나는 활동 저 전압 레벨의 선택 신호로 프리차지/이퀄라이제이션을 개시시킨다. 그러나, 어떤 프리차지/이퀄라이제이션도 다른 메모리 셀 플레이트에서 수행되지 않는다. 활동 저 전압 레벨의 선택 신호를 메모리 셀 플레이트가 활동 상태를 입력시키고, 다른 메모리 셀 플레이트는 비활동 상태로 남아있게 한다. 행렬 어드레스 디코더 유니트(123)는 선택적으로 워드 라인 WL1 내지 WLm 및 열 선택 신호 CL1 내지 CLn를 구동시키고, 메모리 셀의 하나는 활동 상태에서 메모리 셀 플레이트로부터 선택된다. 선택된 메모리 셀은 데이타 버스(133)를 통해 판독 데이타 버퍼 유니트(131)및 기록 데이타 버퍼 유니트(132)와 통신할 수 있다. 판독 데이타 버퍼 유니트(131) 및 기록 데이타 버퍼 유니트(132)는 제각기 출력 데이타 핀 DOUT 및 입력 데이타 핀 DIN과 결합되어, 데이타 버스와 함께 데이타 전달 시스템을 형성한다.

스텝-다운 전원 공급 시스템은 주요 스텝-다운 회로(140), 다수의 보조 스텝-다운 회로(141), (142), … 및 (14i), 기준 전압 발생기(150)와 다수의 감지 증폭 구동 회로(151), (152), … 및 (15i)를 포함한다. 주요 스텝-다운 회로(140)는 외부 전원 전압 신호 EPW로부터 주요 스텝-다운 전원 전압 신호 MVdd를 발생시키며, 주요 스텝-다운 전원 전압 라인 MVdd를 통해 주요 스텝-다운 전원 전압 신호 MVdd를 콤포넌트 회로로 분배한다. 보조 스텝-다운 회로(141 내지 14i) 및 콤포넌트 회로(161 내지 162)는 주요 스텝-다운 전원 전압 라인 MVdd과 결합된 콤포넌트 회로의 부분을 형성한다. 아래에 기술되는 바와같이, 선택 신호 PA1 내지 PAi는 제각기 보조 스텝-다운 회로(141 내지 14i)에 공급되고, 기준 전압 발생기(150)는 보조 스텝-다운 회로(141 내지 14i)로 분배하기 위해 스텝-다운 전원 전압 레벨로 표시되는 기준 전압 신호 Vref를 발생시킨다. 감지 증폭 구동 회로(151 내지 15i)는 회로 배치면에서 제4도에 도시된 감지 증폭 구동 회로와 유사하여, 반복을 피하기 위하여 더 이상 기술되지 않는다.

최종으로, 타이밍 제어 시스템은 파워-온(power-on)검출기(171) 및 타이밍 발생기(172)를 포함한다. 외부 전원 전압 신호 EPW가 상승을 개시할 시에, 파워-온 검출기(171)는 저 전압 레벨에서 검출 신호 PON를 유지시킨다. 그러나, 외부 전원 전압 신호 EPW가 소정의 레벨을 초과할 경우, 파워-온 검출기(171)는 검출 신호 PON를 고전압 레벨로 시프트시키며, 검출 신호 PON는 아래에 기술되는 바와같이 보조 스텝-다운 회로(141 내지 14i)에 공급된다. 각종 외부 제어신호 및 어드레스 신호는 타이밍 발생기(172)에 공급되고, 타이및 발생기(172)는 기록 사이클의 시퀀스 및 판독 사이클의 시퀀스를 제어하도록 내부 타이밍 제어 신호를 순차적으로 발생시킨다. 내부 타이밍 제어 신호의 하나는 감지 증폭의 개시점을 나타내는 활동 신호 SA이고, 활동 신호 SA는 또한 보조 스텝-다운 회로(141 내지 14i)에 공급된다. 활동 신호 SA가 비활동 저전압 레벨 상태로 있을 동안, 선택된 메모리 셀 플레이트의 감지 증폭 회로는 대기 모드 상태로 있고, 프리차지/이퀄라이제이션은 수행된다. 더우기, 프리차지/이퀄라이제이션의 완료와 동시에, 활동 신호 SA는 활동 고전압 레벨로 상승하고, 선택된 메모리 셀 플레이트의 감지 증폭 회로는 비트 라인쌍에서 미분 전압 레벨의 전개를 개시시킨다. 다른 내부 타이밍 제어 신호는 본 발명의 요지에 비추어 덜 중요하여, 아래에 더 이상 기술되지 않는다.

제6도에서, 각 보조 스텝-다운 회로(141, 142,… 또는 14i)의 회로 배치는 설명되고, 스위칭 회로 SW, 전압 비교기 COM, 두 인버퍼 IV11 및 IV12, P-채널 증진형 전계효과 트랜지스터 QP11, QP12, QP13, QP14, QP15 및 QP16, n-채널 증진형 전계 효과 트랜지스터 QN18 및 QN19와, 저항 R을 포함한다. 출력 노드 OUT는 관련된 감지 증폭 구동 회로와 결합되고, 보조 스텝-다운 회로는 주요 스텝-다운 전원 전압 신호 MVdd를 전달하거나, 출력 노드 OUT에서 보조 스텝-다운 전압 신호 AVdd를 발생시킨다. 스위칭 회로 SW는 두 P-채널 증진형 전계 효과 트랜지스터 QP21 및 QP22와 두 n-채널 증진형 전계 효과 트랜지스터 QN23 및 QN24를 포함하고, 전압 비교기 COM는 두 P-채널 증진형 전계 효과 트랜지스터 QP25 및 QP26와 세 n-채널 증진형 전계 효과 트랜지스터 QN27, QN28 및 QN29를 포함한다. 이런 경우에, P-채널 증진형 전계 효과 트랜지스터 QP11 및 QP16는 제각기 전달 게이트 및 가변 부하 트랜지스터 역할을 하며, 스위칭 회로 SW, 두 인버터 IV11 및 IV12, P-채널 증진형 전계 효과 트랜지스터 QP12, QP13, QP14 및 QP15와 n-채널증진형 전계 효과 트랜지스터 QN18 및 QN19는 대체로 제어 회로로 구성된다.

이와 같이 배치된 각각의 보조 스텝-다운 회로(141 내지 14i)는 아래와 같이 동작한다. 외부 전원 전압 신호 EPW가 상승을 개시할 시에, 검출 신호 PON는 저 전압 레벨에서 검출 신호 PON를 유지하고, P-채널 증진형 전계 효과 트랜지스터 QP12는 턴온된다. 그러나, P-채널 증진형 전계 효과 트랜지스터 QP16는 턴오프된다. 따라서, 주요 스텝-다운 전원 전압 라인 MVdd은 노드 N11 및 N12, P-채널 증진형 전계 효과 트랜지스터 QP12 및 저항 R을 통해 출력 노드 OUT와 결합되고, 출력 노드 OUT에서의 전압 레벨은 주요 스텝-다운 전원 전압 신호 MVdd와 함께 증가된다. 소정의 전압 레벨에 도달함과 동시에, 검출 신호 PON는 고전압 레벨로 상승하고, P-채널 증진형 전계 효과 트랜지스터 QP12는 턴오프한다. 고전압 레벨의 검출 신호 PON로, 인버터 IV12는 저 전압 레벨을 P-채널 증진형 전계 효과 트랜지스터 QP15의 게이트 전극 및, n-채널 증진형 전계 효과 트랜지스터 QN19의 게이트 전극에 공급한다. 그때, P-채널 증진형 전계 효과 트랜지스터 QP15는 턴온하고, n-채널 증진형 전계 효과 트랜지스터 QN19는 턴오프한다.

제6도에 도시된 보조 스텝-다운 회로가 비활동 상태에 있을 동안, 선택 신호 PA1, PA2, … 또는 PAi는 고전압 레벨로 유지되고, 활동 신호 SA는 저 전압 레벨로 남아 있다. 따라서, 인버터 IV11는 저전압 레벨을 n-채널 증진형 전계 효과 트랜지스터 QN29 및 QN24의 게이트 전극에 공급하고, 이들 전계 효과 트랜지스터 QN29 및 QN24가 턴 오프하게 한다. 전압 비교기 COM는 비활동 상태로 남아 있고, P-채널 증진형 전계 효과 트랜지스터 QP11는 턴오프한다. 이런 이유로, 주요 스텝-다운 전원 전압 신호 MVdd는 P-채널 증진형 전계 효과 트랜지서트 QP11를 통해 출력 노드 OUT에 공급된다.

블럭 디코더 유니트(122)가 제6도에 도시된 보조 스텝-다운 회로와 관련된 메모리 셀 플레이트를 선택할 경우, 선택 신호 PA1, PA2, … 또는 PAi는 저 전압 레벨로 하락하고, 선택된 메모리 셀 플레이트 균형기는 관련된 비트 라인을 충전시키고, 감지 증폭 회로는 대기 모드를 입력시킨다. 이런 상황에서, 인버터 IV11는 주요 스텝-다운 전원 전압 신호 MVdd를 n-채널 증진형 전계 효과 트랜지스터 QN29 및 QN24의 게이트 전극에 공급함으로써, n-채널 증진형 전계 효과 트랜지스터 QN29 및 QN24는 턴온한다. n-채널 증진형 전게 효과 트랜지스터 QN24는 외부 전원 전압 신호 EPW가 p-채널 증진형 전계 효과 트랜지스터 QP14 및 QP15를 통해 P-채널증진형 전계 효과 트랜지스터 QP13의 게이트 전극에 도달하게 한다. 이는 P-채널 증진형 전계 효과 트랜지스터 QP13가 턴 오프하게하고, 전압 비교기 COM는 동작할 수 있게 된다. 그러나, 활동 신호 SA는 대기 모드에서 저 전압 레벨로 남아 있고, 주요 스텝-다운 전원 전압 신호 MVdd는 여전히 출력 노드 OUT에 공급되고, 그에 따라 관련된 감지 증폭 구동 회로에도 공급된다. 주요 스텝-다운 전원 전압 신호로, 관련된 감지 증폭 구옹 회로는 균형 전압 레벨에서 구동 신호 라인 SAP 및 SAN을 균형을 이루게 함으로써, 선택된 메모리 셀 플레이트의 감지 증폭 회로는 관련된 비트 라인쌍에서 어느 미분 전압을 발생시키지 않는다.

프리차지/이퀄라이제이션의 완료와 동시에, 활동 전압 SA는 고전압 레벨로 상승하고, P-채널 증진형 전계 효과 트랜지스터 QP11는 턴 오프한다. 전압 비교기 COM는 이미 활성화되어 있으므로, 전압 비교기 COM는 P-채널 증진형 전계 효과 트랜지스터 QP16의 채널 저항을 제어하고, 보조 스텝-다운 전원 전압 신호 AVdd를 기준 전압 신호 Vref에 의해 지시된 스텝-다운 전원 전압 레벨로 조절한다. 전류는 P-채널 증진형 전계 효과 트랜지스터 QP16를 통해 출력 노드 OUT에 공급되어, 보조 스텝-다운 전원전압 신호 AVdd는 외부 전원 전압 신호 EPW로부터 발생된다. 그래서, 보조 스텝-다운 전원 전압 신호는 AVdd는 증폭 모드에서 관련된 감지 증폭 구동 회로에 공급되고, 감지 증폭 구동 회로는 구동 신호 라인 SAP를 스텝-다운 전압 레벨로 상승하게 한다. 선택된 메모리 셀 플레이트의 감지 증폭 회로가 비트 라인쌍에서 미분 전압 레벨을 전개시키기 위해 동시에 활성화 될지라도, 동시 동작은 주요 스텝-다운 전원 전압 신호에 영향을 주지 않으며, 어느 오기능(malfunction)이 일어나지 않는다.

전술된 바와 같이, 보조 스텝-다운 회로(141 내지 14i)는 주요 스텝-다운 전원 전압 라인 MVdd으로부터 전압 불안정을 제거하며, 동적 랜덤 억세스 메모리 소자는 감지 증폭 회로의 동시 활동에 의해 오기능이 없어진다.

본 발명의 특정 실시예가 기술되었지만, 본 분야의 숙련자ㅡ본 발명의 정신 및 범주로부터 벗어나지 않는 범위내에서 다양하게 변형시킬 수 있다. 예를들면, 감지 증폭 구동 회로 및 보조 스텝-다운 회로의 조합부는 예를들어 정적 랜덤 억세스 메모리 소자와 같은 다른 형태의 반도체 메모리 소자내에 포함될 수 있다.

Claims

a) 다수의 메모리 셀 플레이트(111 내지 11i)는 각각, a-1) 제각기 데이타 비트를 저장하는 다수의 어드레스 가능한 메모리 셀 및, a-2) 제1 및 제2구동 신호(SAP/SAN)에 의해 동작의 대기 모드 및 증폭 모드를 선택적으로 입력시키고, 다수의 어드레스 가능한 메모리 셀의 어드레서 가능한 메모리 셀로부터 공급된 데이타 비트의 논리 레벨을 신속히 식별하기 위한 증폭 모드의 다수의 어드레스 가능한 메모리 셀과 선택적으로 결합된 다수의 감지 증폭 회로(SA1 내지 SAn), b)다수의 메모리 셀 플레이트의 하나를 선택하도록 동작하고, 다수의 메모리 셀 플레이트의 전술된 하나의 다수의 어드레스 가능한 메모리 셀을 그와 관련된 다수의 감지 증폭 회로와 선택적으로 결합하며, 다수의 감지 증폭 회로를 데이타 버퍼 유니트(131/132)와 결합하도록 동작하는 어드레싱 수단(122/123), c) 제각기 다수의 메모리 셀 플레이트와 관련되고, 대기 모드에서 스텝 다운 전원 전압 레벨 및 저 전압 레벨 사이의 중간 전압(BL)로 제1 및 제2구동 신호(SAP/SAN)를 제각기 조절하며, 제1 및 제2구동 신호(SAP/SAN)를 제각기 증폭 모드에서 스텝-다운 전원 전압 레벨 및 저 전압 레벨로 변화시키도록 동작하는 각각의 다수의 감지 증폭 구동 회로(151 내지 15i) d) 외부 전원 전압 신호(EPW)로부터 스텝-다운 전원 전압 레벨의 주요 스텝-다운 전원 전압 신호(MVdd)를 발생시키도록 동작하며 주요 스텝-다운 전원 전압 신호를 콤포넌트 회로(141 내지 14i/161162)로 선택적으로 분배하는 주요 스텝-다운 회로(140)를 포함하는 단일 반도체 칩(100)상에 제조된 반도체 메모리 소자에 있어서, e) 제각기 다수의 메모리 셀 플레이트와 관련되고, 제각기 콤퍼넌트 회로의 하나 역할을 하며, 대기모드에서 주요 스텝-다운 전원 전압 신호를 관련된 감지 증폭 구동 회로로 전달하고, 관련된 감지 증폭 구동 회로에 공급하기 위해 증폭 모드에서 외부 전원 전압 신호로부터 스텝-다운 전원 전압 레벨의 보조 스텝-다운 전원 전압 신호(AVdd)를 발생시키도록 동작하는 각각의 다수의 보조 스텝-다운 회로(141 내지 14i)를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 다수의 어드레스 가능한 메모리 셀의 각각의 스위칭 트랜지스터 및 저장 캐패시터의 시리즈 조합부에 의해 구현되고, 각각의 상기 데이타 비트는 전기 전하 형으로 저장되고, 미분 전압 레벨 형으로 상기 다수의 감지 증폭 회로의 하나에 공급되는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서, 상기 다수의 감지 증폭 회로의 각각은 a-2-1) 제1채널 도전형(P)의 제1증진형 전계 효과 트랜지스터(QP1) 및, 제1구동신호(SAP)를 위한 제1신호 라인(SAP)과 제2구동신호(SAN)를 위한 제2신호 라인(SAN) 사이에 결합된 제1채널 도전형과 대향인 제2채널 도전형(N)의 제2증진형 전계 효과 트랜지스터(QN3)의 시리즈 조합부와, a-2-2) 상기 제1채널 도전형의 제3증진형 전계 효과 트랜지스터(QP2) 및, 상기 제1 및 제2신호 라인 사이에 결합된 상기 제2채널 도전형의 제4증진형 전계 효과 트랜지스터(QN4)의 시리즈 조합부를 포함하는데, 상기 미분 전압 레벨은 상기 제1 및 제2증진형 전계 효과 트랜지스터의 제1공동 드레인 노드(N1) 및, 상기 제3 및 제4증진형 전계 효과 트랜지스터의 제2공동 드레인 노드(N2) 사이에 인가되고, 상기 제1공동 드레인 노드는 상기 제3 및 제4증진형 전계 효과 트랜지스터의 게이트 전극과 결합되며, 상기 제2공동 드레인 노드는 상기 제1 및 제2증진형 전계 효과 트랜지스터의 게이트 전극과 결합되는 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서, 상기 다수의 감지 증폭 구동 회로의 각각은 c-1) 관련된 보조 스텝-다운 회로 및 상기 제1신호 라인(SAP) 사이에 결합된 제5증진형 전계 효과 트랜지스터(QP5), c-2) 상기 저 전압 레벨의 소스 및 상기 제2신호 라인(SAN) 사이에 결합된 제6증진형 전계 효과 트랜지스터(QN6), c-3) 상기 제5 및 제6증진형 전계효과 트랜지스터 사이에 결합된 제7증진형 전계 효과 트랜지스터(QN7), c-4) 상기 제7증진형 전계 효과 트랜지스터와 병렬로 상기 제5 및 제6증진형 전계 효과 트랜지스터 사이에 결합된 제8 및 제9증진형 전계 효과 트랜지스터(QN8/PN9)의 시리즈 조합부, c-5) 상기 제8 및 제9증진형 전계 효과 트랜지스터의 공동 소스 노드와 결합된 상기 중간 전압 레벨(BL)의 소스와, c-6) 상기 제5증진형 전계 효과 트랜지스터의 게이트 전극과 결합된 출력 노드를 가진 인버터(IV1)를 포함하는데, 상기 증폭 모드의 개시점을 나타내는 활동 신호(SA)는 상기 제6증진형 전계 효과 트랜지스터의 게이트 전극 및 상기 인버터의 입력 노드에 공급됨으로써, 상기 제5 및 제6증진형 전계 효과 트랜지스터는 상기 증폭 모드에서 동시에 턴온하며, 상기 다수의 메모리 셀 플레이트의 하나를 나타내는 선택 신호(PA1/PA2/PAi)는 상기 제7 내지 제9증진형 전계 효과 트랜지스터의 게이트 전극에 공급됨으로써, 상기 제7 내지 제9증진형 전계 효과 트랜지스터는 관련된 메모리 셀 플레이트가 선택될시에 온-상태로부터 오프-상태로 시프트되는 것을 특징으로 하는 반도체 메모리 소자.
제4항에 있어서, 상기 다수의 보조 스텝-다운 회로의 각각은 e-1) 관련된 감지 증폭 구동 회로와 결합된 출력 노드(OUT) 및 상기 주요 스텝-다운 회로 사이에 결합되고, 상기 주요 스텝-다운 회로로부터 상기 출력 노드를 차단하기 위해 상기 활동 신호(SA)에 응답하는 전달 게이트(QP11), e-2) 상기 외부 전원 전압 신호(EPW)를 위한 제3신호 라인 (EPW) 및 상기 출력 노드 사이에 결합된 가변부하 트랜지스터(QP16), e-3) 상기 제3신호 라인 및 상기 저 전압 레벨의 상기 소스 사이에 결합되어, 상기 가변 부하 트랜지스터가 상기 출력 노드에서의 전압 레벨을 사익 스텝-다운 전압 레벨로 조절하기 위해 상기 스텝-다운 전원 전압 레벨을 나타내는 기준 전압 신호(Vref)와 상기 출력 노드에서의 전압 레벨을 비교하는 전압 비교기(COM)와, e-4) 상기 선택 신호(PA1/PA2/PAi)에 응답하여, 상기 전압 비교기 및 상기 가변 부하 트랜지스터를 활성화시키는 제어 회로(SW/QP12/QP13/QP14/QP15/1N18/QN19/IV11/IV12)를 포함하는 것을 특징으로 하는 반도체 메모리 소자.