KR0132637B1 - 저전력 소모 열 선택기를 갖는 dram 장치 - Google Patents

저전력 소모 열 선택기를 갖는 dram 장치

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KR0132637B1
KR0132637B1 KR1019940018234A KR19940018234A KR0132637B1 KR 0132637 B1 KR0132637 B1 KR 0132637B1 KR 1019940018234 A KR1019940018234 A KR 1019940018234A KR 19940018234 A KR19940018234 A KR 19940018234A KR 0132637 B1 KR0132637 B1 KR 0132637B1
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세끼모또 타다히로
닛본덴기가부시끼가이샤
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Abstract

DRAM 장치의 열 선택기(34)는 전위차를 감지 증폭기 회로(SA1 내지 SAm)로부터 공유 데이터 라인 쌍(DL1/DL2)로 전송하기 위한 다수의 스위칭 회로(341-34m)에 의해 구현되고, 전위차를 공유 데이터 라인 쌍으로 전송하기 위해 스위칭 회로들 중의 하나가 쌍의 데이터 라인(DL1 및 DL2)을 접지 전압 라인(GND)로 선택적으로 방전하는데, 여기서 전위차 제어 회로(37)은 출력 데이터 신호(Dout)의 생성후에 데이터 라인으로부터 접지 전압 라인으로 흐르는 전류(1)를 감소시키기 위해 스우칭 회로와 접지 전압 라인 사이에 결합되여 전류 소모를 감소시킨다.

Description

저전력 소모 열 선택기를 갖는 DRAM 장치
제1도는 종래의 DRAM 장치의 배열을 도시하는 회로도.
제2도는 상업적으로 이용가능한 종래 DRAM 장치의 배열을 도시하는 블록도.
제3도는 본 발명에 따른 DRAM 장치의 배열을 도시하는 회로도.
제4도는 DRAM 장치에 저장된 데이터 비트에 대한 액세스를 도시하는 타이밍 챠트.
＊ 도면의 주요 부분에 대한 부호의 설명
33a, 33b : 전송 게이트 어레이 34 : 제 2 어드레싱 시스템
341, 342, 34m : 스위칭 회로 35 : 충전 회로
36 : 인터페이스 37 : 전류 제어 수단
BL1-BLm : 제 1 데이터 라인 DL1, DL2 : 제 2 데이터 라인
Dout : 출력 데이터 신호 DSC : 방전 라인
MA11-MAm2, MB11-MBm2 : 메모리 셀 SA1-SAm : 감지 증폭기
TG1, TG2 : 게이트 제어 신호
WLa1-WLa2, WLb1-WLb2 : 어드레싱 시스템(워드 라인)
본 발명은 동적 임의 접근 기억 장치(DRAM : dynamic random access memory device)에 관한 것으로, 더 상세하게는 선택된 비트 라인 상의 전위차를 데이터 라인 쌍으로 전달하기 위한 저전력 소모 열 선택기를 갖는 DRAM 장치에 관한 것이다.
DRAM 장치의 전형적인 예가 제1도에 예시되어 있으며, 종래 DRAM 장치는 크게 제 1 메모리 셀 어레이(1), 제 2 메모리 셀 어레이(2), 제 1 및 제 2 메모리 셀 어레이(1 및 2) 간에 공유되는 감지 증폭기 회로(SA1 내지 SAn)의 어레이, 제 1 메모리 셀 어레이(1)과 관련된 제 1 전송 게이트 어레이(3), 제 2 메모리 셀 어레이(2)와 관련된 제 2 전송 게이트 어레이(4), 감지 증폭기(SA1 내지 SAn)를 데이터 라인 쌍(DL)을 통해 데이터 증폭기 회로(6)에 선택적으로 결합시키기 위한 열 선택기(column selector ; 5) 및 데이터 라인 쌍(DL)용 충전 회로(7)을 포함한다. 종래 DRAM 장치는 기입 회로(write-in circuit) 등을 더 포함하지만, 이들이 종래 DRAM 장치의 고유한 문제를 이해하는 데 별로 중요하지 않기 때문에, 제 1 도에 이들 회로는 도시하지 않는다.
제 1 메모리 셀 어레이(1)은 전위차의 형태로 데이터 비트를 저장하기 위한 다수의 메모리 셀에 의해 구현되고, 메모리 셀은 작은 원들로 표시된다. 다수의 비트 라인 쌍(BLa1, BLa2, … 및 BLan)은 메모리 셀의 입/출력 노드들과 선택적으로 연결되고, 워드 라인(WLa)가 또한 메모리 셀의 제어 노드에 선택적으로 결합된다. 워드 라인(WLa)는 활성 레벨로 선택적으로 구동되고, 저장된 데이터 비트들은 관련 메모리 셀로부터 비트 라인 쌍(BLa1 내지 BLan)로 전송된다.
제 2 메모리 셀 어레이(2)가 또한 배열된다. 즉, 다수의 메모리 셀들은 매트릭스를 형성하고, 다수의 워드 라인(WLb1/WLb2) 및 다수의 디지트 라인 쌍(BLb1, BLb2,… 및 BLbn)에 선택적으로 결합된다. WLb1과 같은 워드 라인들 중의 하나가 활성화되면, 관련 메모리 셀은 저장된 데이터 비트들을 각각 비트 라인 쌍에 전달한다.
제 1 전송 게이트 어레이(3)은 비트 라인 쌍(BLa1 내지 BLan)과 감지 증폭기 회로(SA1 내지 SAn) 사이에 결합된 다수의 n 채널 증가형 전송 트랜지스터 세트 Qn1/Qn2를 가지며, 감지 증폭기 회로(SA1 내지 SAn)를 디지트 라인 쌍(BLa1 내지 BLan)에 결합시키기 위해, 제 1 전송 신호(TG1)은 n 채널 증가형 전송 트랜지스터 Qn1/Qn2가 동시에 턴온되도록 한다.
유사하게, 다수의 n 채널 증가형 전송 트랜지스터 세트 Qn3/Qn4는 제 2 전송 게이트 어레이(4)를 형성하고, 감지 증폭기 회로(SA1 내지 SAn)를 디지트 라인 쌍(BLb1 내지 BLbn)에 결합시키기 위해 제 2 전송 신호(TG2)는 n 채널 증가형 전송 트랜지스터 Qn3/Qn4를 온 상태와 오프 상태 사이에서 동시에 변화시킨다. 감지 증폭기 회로(SA1 내지 SAn)는 그들의 입/출력 노드에서 신속하게 전위차를 전개시키도록 동작하고, 각 감지 증폭기의 배열은 본 분야의 기술자들에게는 널리 공지되어 있다.
열 선택기 유니트(5)는 각각 감지 증폭기 회로(SA1 내지 SAn)에 관련된 다수의 스위칭 회로(51 내지 5n)을 포함하고, 스위칭 회로(51 내지 5n) 각각은 데이터 라인 쌍(DL)에 결합된 n 채널 증가형 스위칭 트랜지스터 Qn5/Qn6의 제 1 병렬 조합 및 제 1 병렬 조합과 방전 라인(DSC) 사이에 결합된 n 채널 증가형 스위칭 트랜지스터 Qn7/Qn8의 제 2 병렬 조합을 갖는다. 열 어드레스 디코드 신호(Y1 내지 Yn)은 스위칭 회로(51 내지 5n)에 분산되고, n 채널 증가형 스위칭 트랜지스터 Qn5/Qn6은 열 어드레스 디코드 신호(Y1 내지 Yn) 중 하나에 의해 게이트된다. n 채널 증가형 스위칭 트랜지스터 Qn7/Qn8의 게이트 전극은 관련 감지 증폭기 회로(SA1 내지 SAn)의 입/출력 노드들의 쌍에 결합된다. 열 어드레스 디코드 신호(Y1 내지 Yn)이 스위칭 회로(51)을 인에이블시키면, n 채널 증가형 스위칭 트랜지스터 Qn5/Qn6은 턴온되고, 감지 증폭기 회로(SA1)의 입/출력 노드는 n 채널 증가형 스위칭 트랜지스터 Qn7/Qn8이 선택적으로 턴온 및 턴 오프되도록 할 수 있다. 결과적으로 데이 터 라인 쌍(DL)은 스위칭 회로(51)을 통해 방전 라인(DSC)에 결합되고, 감지 증폭기 회로(SA1)의 입/출력 노드 사이의 전위차는 데이터 라인 쌍(DL)에 중계(relay)된다.
충전 회로(7)은 p 채널 증가형 충전 트랜지스터 Qn9/Qn10의 병렬 조합에 의해 구현되고, p 채널 증가형 충전 트랜지스터 Qp9/Qp10은 전원 전압 라인(Vcc)와 데이터 라인 쌍(DL) 사이에 결합된다. p 채널 증가형 충전 트랜지스터 Qp9/Qp10의 게이트 전극들은 드레인 노드에 결합되고, 항시 온 상태로 유지된다. 이러한 이유 때문에, 데이터 라인은 열 어드레스 디코드 신호(Y1 내지 Yn)이 스위칭 회로(51 내지 5n) 중 하나를 선택하기 전에 p 채널 증가형 충전 트랜지스터 Qp9/Qp10의 임계값(threshold)만큼 전원 전압 레벨(Vcc)보다 낮은 선정된 레벨로 충전된다.
이제, 메모리 셀(MCx)에 저장된 데이터 비트가 액세스되고, 비트 라인 쌍(BLa1 내지 DLan 및 DLb1 내지 BLbn)이 이미 사전충전(precharge) 레벨까지 충전되어 있다고 가정한다. 단순성을 위해, 이하의 설명은 제 2 메모리 셀 어레이(2)에 초점을 맞춘다.
행 어드레스 비트들이 디코드되고, 워드 라인(WLb1)이 활성 레벨로 충전된다. 워드 라인(WLb1)에 결합된 메모리 셀은 데이터 비트들을 각각 관련 비트 라인 쌍(BLb1 내지 BLbn)로 전달하고, 관련 비트 라인 쌍(BLb1 내지 BLbn) 상에 각각 전위차를 생성한다.
전송 신호(TG2)는 활성 고전압 레벨로 충전되고, 다른 전송 신호(TG1)은 저레벨에 남아 있는다. 결과적으로, n 채널 증가형 전송 트랜지스터 Qn3 및 Qn4는 턴온되고, n 채널 증가형 전송 트랜지스터 Qn1 및 Qn2는 오프 상태로 유지된다. 그 다음, 비트 라인 쌍(BLb1 내지 BLbn) 상의 전위차는 각각 감지 증폭기 회로(SA1 내지 SAn)로 전달된다.
감지 증폭기 회로(SA1 내지 SAn)은 전위차를 신속하게 전개하도록 활성화된다. n 채널 증가형 전송 트랜지스터 Qn3 및 Qn4는 각각 고전압 레벨 및 저전압 레벨을 전달한다고 가정된다.
열 어드레스 디코드 신호(Y1 내지 Yn)은 스위칭 회로(51)의 n 채널 증가형 스위칭 트랜지스터 Qn5/Qn6이 턴온될 수 있게 하고, 다른 열 어드레스 신호들은 다른 스위칭 회로(51 내지 5n)의 다른 n 채널 증가형 스위칭 트랜지스터 Qn5/Qn6을 오프로 유지시킨다. 이러한 이유 때문에, 스위칭 회로(51)은 감지 증폭기 회로(SA1)로부터 공급된 전위차에 응답하게 된다. 메모리 셀(MCx)로부터 판독된 데이터 비트를 표시하는 전위차는 n 채널 증가형 스위칭 트랜지스터 Qn7이 데이터 라인에서 방전 라인(DSC)로 도전성 채널을 생성하도록 하고, 다른 n 채널 증가형 스위칭 트랜지스터 Qn8은 방전 라인(DSC)로부터의 다른 데이터 라인을 차단한다. 결과적으로 p 채널 증가형 충전 트랜지스터 Qp9에 결합된 데이터 라인은 p 채널 증가형 충전 트랜지스터 Qp10에 결합된 다른 데이터 라인보다 낮아진다.
이 때, 열 어드레스 디코드 신호(Y1)은 스위칭 회로(51)의 행동에 영향 주지 않으며, 열 어드레스 디코더(도시되지 않음)는 감지 증폭기 회로(SA1 내지 SAn)의 활성화에 따라 열 어드레스 디코드 신호(Y1 내지 Yn)을 구동시킬 수 있다. 이렇게 하여 결과적으로 데이터 액세스가 가속된다.
그러나, 종래 DRAM 장치에 있어서의 문제는 큰 전류 소모에 있다. 큰 전류 소모는 열 어드레스 디코드 신호들이 다른 스위칭 회로를 선택할 때까지 선택된 스위칭 회로(51 내지 5n)가 데이터 라인을 연속적으로 방전시키는 것으로부터 연유한다. 결과적으로, 외부장치(도시되지 않음)가 종래의 DRAM 장치에 저장된 데이터 비트들을 액세스하는 동안, 전류는 p 채널 증가형 충전 트랜지스터 Qp9/Qp10 중 하나로부터 관련 데이터 라인 및 선택된 스위칭 회로를 통해 방전 라인(DSC)로 연속적으로 흐른다.
상업적으로 이용 가능한 종래 DRAM 장치는 1개 이상의 메모리 셀 어레이 쌍을 갖는다. 예를 들면, m개의 메모리 셀 어레이(11 내지 1m) 및 m+1 개의 감지 증폭기/열 선택기 유니트(20 내지 2m)이 제2도에 도시된 바와 같이 교대로 배열된다. 전류 소모를 감소시키기 위해, 메모리 셀 어레이(11 내지 1m) 및 감지 증폭기/열 선택기 유니트(20 내지 2m)은 데이터 액세스를 위해 부분적으로 활성화된다. 종래 DRAM 장치가 메모리 셀의 1/4를 인에이블시키면, 메모리 셀 어레이(12, 16, …) 및 관련 감지 증폭기/열 선택기 유니트(21, 22, 25, 26, …)이 활성화되고, 활성화된 메모리 셀 및 감지 증폭기/열 선택기 유니트들은 이해를 도모하기 위해 사선으로 강조되어 있다. 활성화된 메모리 셀 어레이의 비트 라인 쌍들이 데이터 액세스 전에 사전충전되지만, 다른 비트 라인 쌍들은 사전충전되지 않고, DRAM 장치는 전류 소모를 현저하게 감소시킬 것으로 기대된다.
그러나, 열 어드레스 디코더(30)은 열 선택기들 사이에 공유되면, 전류의 실질적인 양은 활성화된 열 선택기들의 스위칭 회로에 의해 소모된다. 그러므로, 다수의 메모리 셀 어레이를 갖는 DRAM 장치에 있어서 문제는 심각하다.
열 어드레스 디코더가 스위칭 회로(51 내지 5n)의 선택을 지연시킨다면, 전류 소모는 감소된다. 그러나, 데이터 액세스는 느려진다.
그러므로, 본 발명의 중요한 목적은 데이터 액세스의 속도를 희생시키지 않으면서 전류 소모가 감소되는 DRAM 장치를 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명은 제 2 데이터 쌍으로부터의 전류에 대항해 저항을 변이시킬 것을 제안한다.
본 발명에 따르면, a) 데이터 비트들을 저장하기 위한 다수의 어드레스 가능한 메모리 셀; b) 다수의 어드레스 가능한 메모리 셀에 선택적으로 결합되는 다수의 제 1 데이터 라인 쌍; c) 다수의 어드레스 가능한 메모리 셀들을 다수의 제 1 데이터 라인 쌍에 선택적으로 접속시키기 위한 제 1 어드레스 시스템; d) 서로 쌍을 이루는 제 2 데이터 라인들; e) 제 2 데이터 라인에 전류를 공급하기 위해 제 2 데이터 라인과 결합된 충전 회로; f) 전류를 방전시키기 위한 방전 회로; g) 제 2 데이터 라인들과 방전 라인 사이에 병렬로 다수 결합되며, 이들 중 하나는 방전 라인에 제 2 데이터 라인들을 선택적으로 접속시키기 위한 다수의 제 1 데이터 라인 쌍들 중 하나 상의 데이터 비트에 응답함으로써, 데이터 비트를 전위차의 형태로 제 2 데이터 라인들에 전송하게 하는 다수의 스위칭 회로를 갖는 제 2 어드레싱 시스템; h) 데이터 신호를 생성하기 위해 제 2 데이터 라인들 상의 데이터 비트에 응답하는 인터페이스; 및 i) 방전 라인과 전압 소스 사이에 결합되어 인터페이스가 데이터 신호를 생성하기 전에 제 2 데이터 라인들 간의 전위차를 확대하기 위해 방전 라인으로부터 전압 소스로 흐르는 전류를 증가시키고 데이터 신호의 생성이 완료된 후에 전류를 감소시키는 전류 제어 수단을 포함하는 DRAM 장치가 제공된다.
본 발명에 따른 DRAM 장치의 특징 및 이점은 동일 소자에 동일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 분야의 숙련된 기술자들에게 분명하게 인지될 수 있다.
제3도를 참조하면, 본 발명을 사용하는 DRAM 장치가 단일 반도체 칩(31) 상에 제조되고, 메모리 셀 어레이(32a 및 32b)는 DRAM 장치에 병합된다. 메모리 셀 어레이(32a 및 32b)는 어레이 쌍을 형성하기 위해 서로 쌍을 이룬다. 메모리 셀 어레이(32a)는 매트릭스로 배열된 다수의 메모리 셀(MA11, MA12, …, MA21, MA22, …, MAm1, MAm2, …)에 의해 구현되고, 다른 메모리 셀 어레이(32b)는 또한, 매트릭스로 배열된 다수의 메모리 셀(MB11, MB12, …, MB21, MB22, …, MBm1, MBm2, …)에 의해 구현된다. 직렬로 결합된 n 채널 증가형 스위칭 트랜지스터(도시되지 않음) 및 저장 캐패시터(도시되지 않음)는 각각의 메모리 셀(MA11 내지 MAm2 및 MB11 내지 MBm2)를 형성한다. 1개 이상의 어레이 쌍이 DRAM 장치에 병합되지만, 다른 어레이 쌍들은 단순성을 위해 제3도에 도시되지 않았다.
다수의 비트 라인 쌍(BL1 내지 BLm)은 메모리 셀 어레이(32a 및 32b) 사이에 공유되고, 각 쌍의 비트 라인은 BLa 및 BLb로 표기되어 있다. 각 비트 라인 쌍(BL1/BL2/BLm)은 좌측부, 중간부 및 우측부로 분할되고, 좌측부들 및 우측부들은 각각 메모리 셀 어레이(32a) 및 메모리 셀 어레이(32b)에 할당된다. 어레이(32a)의 메모리 셀(MA11/MA21/MAm1…MA12/MA22/MAm2)의 라인들은 비트 라인(BLa)와 비트 라인(BLb)에 교대로 결합되고, 비트 라인(BLa)아 비트 라인(BLb)는 또한 우측부에서 메모리 셀(MB11/MB21/MBm1…MB12/MB22/MBm2)의 라인들에 결합된다. 그래서, 비트 라인 쌍(BL1 내지 BLm)은 메모리 셀 어레이(32a 및 32b) 공유되고, 데이타 비트들은 중간부와 메모리 셀 어레이(32a 및 32b) 사이에서 전위차의 형태로 좌측 또는 우측부를 통해 전달된다. 선택된 메모리 셀들로부터 데이터 비트를 판독하기 전에 사전 충전 레벨로 비트 라인 쌍들의 평형을 이루기 위해 사전충전/평형 회로들이 좌측부 및 우측부에 결합되어 있지만, 사전충전/평형 회로는 제 3 도에 도시되지 않는다.
본 발명에 따른 DRAM 장치는 메모리 셀(MA11 내지 MAm2 및 MB11 내지 MBm2)를 관련 비트 라인(BLa 및 BLb)에 교대로 결합시키기 위해 메모리 셀 어레이(32a 및 32b)에 각각 관련된 다수의 워드 라인 세트(WLa1/WLa2 및 WLb1/WLb2)을 더 포함한다. 워드 라인(WLa1 및 WLa2)는 각각 메모리 셀(MA11/MA21/MAm1…MA12/MA22/MAm2)의 라인들에 각각 관련되고, 메모리 셀들의 n 채널 증가형 스위칭 트랜지스터들이 관련 워드 라인(WLa1 및 WLa2)에 의해 동시에 게이트된다. 유사하게, 워드 라인(WLb1 및 WLb2)는 각각 메모리 셀((MB11/MB21/MBm1…MB12/MB22/MBm2…)의 라인들에 관련되고, 메모리 셀들의 n 채널 증가형 스위칭 트랜지스터들은 관련 워드 라인(WLb1 및 WLb2) 상에 활성 고전압 레벨의 존재시 동시에 턴온된다. 제 3 도에 도시되지는 않았지만, 워드 라인(WLa1/ WLa2 및 WLb1 및 WLb2)는 행 어드레스 디코더/워드 라인 구동 유니트에 의해 선택적으로 활성화된다.
DRAM 장치는 또한 좌측부와 우측부 사이에 결합된 제 1 전송 게이트 어레이(33a), 우측부와 중간부 사이에 결합된 제 2 전송 게이트 어레이(33b), 감지 증폭기 회로(SA1 내지 SAn) 및 데이터 라인 쌍(DL1/DL2)와 방전 라인(DSC) 사이에 결합된 스위칭 회로(341, 342, …, 및 34m)의 어레이 또는 열 선택기를 더 포함한다.
제 1 전송 게이트 어레이(33a)는 좌측부와 중간부 사이에 결합된 다수의 n 채널 증가형 스위칭 트랜지스터 쌍 Qn11/Qn12를 포함하고, n 채널 증가형 스위칭 트랜지스터 Qn11/Qn12는 좌측부를 중간부에 전기적으로 접속시키기 위한 제 1 게이트 신호(TG1)에 응답한다.
제 2 전송 게이트 어레이(33b)는 우측부와 중간부 사이에 결합된 다수의 n 채널 증가형 스위칭 트랜지스터 쌍 Qn13/Qn14을 포함하고, n 채널 증가형 스위칭 트랜지스터 Qn13/Qn14는 좌측부들을 중간부에 전기적으로 접속시키기 위해 제 2 게이트 제어 신호(TG2)에 의해 동시에 게이트된다. 제3도에 도시되어 있지는 않지만, 제 1 게이트 제어 신호 및 제 2 게이트 제어 신호는 타이밍 제어기에 의해 선택적으로 생성되고, 메모리 셀 어레이(32a 및 32b) 중 하나가 액세스된다.
감지 증폭기 회로(SA1 내지 SAm)는 데이터 비트들이 논리 레벨을 신속하게 식별하기 위해 자동 증폭에 의해 비트 라인 쌍(BL1 내지 BLm)의 중간부 상의 전위차를 전개한다.
스위칭 회로(341 내지 34m)은 회로 구성에 있어서 서로 유사하고, 각 스위칭 회로는 소스 노드가 데이터 라인(DL1 및 DL2)에 결합된 n 채널 증가형 스위칭 트랜지스터 Qn15/Qn16의 병렬 조합, 및 n 채널 증가형 스위칭 트랜지스터 Qn15/Qn16과 방전 라인(DSC) 사이에 결합된 n 채널 증가형 스위칭 트랜지스터 Qn17/Qn18의 병렬 조합을 포함한다.
스위칭 회로(341 내지 34m)은 열 어드레스 디코드 신호(Y1 내지 Ym)와 함께 선택적으로 인에이블되고, 인에이블된 스위칭 회로의 n 채널 증가형 스위칭 트랜지스터 Qn15/Qn16은 관련 n 채널 증가형 스위칭 트랜지스터 Qn17/Qn18에 데이터 라인(DL1 및 DL2)를 전기적으로 접속시키기 위해 턴온된다.
스위칭 회로(341 및 34m)은 비트 라인 쌍(BL1 내지 BLm)과 관련되고, 각 스위칭 회로의 n 채널 증가형 스위칭 트랜지스터 Qn17 및 Qn18은 관련 비트 라인 쌍의 비트 라인(BLa 및 BLb)에 의해 게이트된다. 각 쌍의 비트 라인(BLa 및 BLb)은 데이터 비트를 표시하는 전위차를 관련 감지 증폭기에 전달하여 n 채널 증가형 스위칭 트랜지스터 Qn17 및 Qn18이 선택적으로 턴온 및 턴 오프된다. n 채널 증가형 스위칭 트랜지스터 Qn17 및 Qn18 중 하나가 관련 데이터 라인을 방전 라인(DSC)에 결합시킨다. 그러나, n 채널 증가형 스위칭 트랜지스터 Qn17 및 Qn18의 나머지 하나는 턴 오프되어 있어 방전 라인으로부터 관련 데이터 라인을 고립시킨다. 결과적으로, 데이터 라인(DL1 및 DL2) 사이에서 전위차가 발생하고, 비트 라인 쌍 상의 전위차는 스위칭 회로를 통해 데이터 라인(DL1 및 DL2)로 전달된다.
본 발명에 따른 DRAM 장치는 p 채널 증가형 충전 트랜지스터 Qp21/Qp22의 병렬 조합에 의해 구현된 충전 회로(35)를 더 포함한다. p 채널 증가형 충전 트랜지스터 Qp21/Qp22는 전원 전압 라인(Vcc)와 데이터 라인(DL1 및 DL2) 사이에 결합되고, p 채널 증가형 충전 트랜지스터 Qp21/Qp22의 게이트 전극은 드레인 노드에 결합된다. 이렇게 배열된 p 채널 증가형 충전 트랜지스터 Qp21/Qp22는 데이터 라인(DL1 및 DL2)에 전류를 공급하고, 데이터 라인(DL1 및 DL2)가 방전 라인(DSC)로부터 고립되어 있는 한 전원 전압 레벨보다 트랜지스터의 임계값만큼 낮은 소정의 레벨로 데이터 라인(DL1 및 DL2)의 전위 레벨을 유지한다.
본 발명에 따른 DRAM 장치는 데이터 라인(DL1 및 DL2)과 데이터 단자 사이에 결합된 출력 회로(36)를 더 포함하고, 출력 회로(36)은 데이터 라인(DL1 및 DL2)상의 전위차로부터 출력 데이터 신호(Dout)를 생성한다. 이 때, 출력 회로(36)은 인터페이스로서 작용한다. 기입 회로가 메모리 셀(MA11 내지 MAm2 및 MB11 내지 MBm2) 중 하나에 데이타 비트를 기입하기 위해 내장되지만, 기입 회로는 제3도에 도시되지 있지 않다.
본 발명에 따른 DRAM 장치는 전류 제어 수단으로 작용하는 전위 제어 회로(37)을 더 포함한다. 전위 제어 회로(37)은 방전 라인(DSC)와 접지 라인(GND) 사이에 병렬로 결합된 2개의 n 채널 증가형 방전 트랜지스터 Qn31 및 Qn32를 더 포함한다.
n 채널 증가형 방전 트랜지스터 Qn31의 게이트 전극은 방전 라인(DSC)에 결합되고, n 채널 증가형 방전 트랜지스터 Qn31은 방전 라인이 Qn31의 임계값보다 높을 때 턴온된다. 그러나, 방전 라인(DSC)가 n 채널 증가형 방전 트랜지스터 Qn31의 임계 레벨에 도달하면, n 채널 증가형 방전 트랜지스터 Qn31은 턴오프되어 접지 라인(GND)로부터 방전 라인(DSC)를 공립시킨다. 그래서, n 채널 증가형 방전 트랜지스터 Qn31은 다이오드로 작용한다.
전위 제어 신호(CV)가 n 채널 증가형 방전 트랜지스터 Qn32의 게이트 전극에 공급되고, 타이밍 제어기(도시되지 않음)로부터 공급받는다. 타이밍 발생기는 제어 신호(TG1/TG2/CV) 뿐만 아니라 사전충전 회로(도시되지 않음)용 사전 충전 제어 신호, 감지 증폭기 회로(SA1 내지 SAn)용 활성화 신호 및 출력 신호(36)용 출력 인에이블 신호와 같은 다양한 제어 신호들을 또한 생성한다.
이렇게 배열된 DRAM 장치는 데이터 액세스를 위한 판독 단계(read-out phase), 메모리 셀에 데이터 비트를 기입하기 위한 기입 단계(write-in phase) 및 메모리 셀에 데이터 비트를 보존하기 위한 재생 단계(refreshing phase)로 선택적으로 들어간다. 기입 단계 및 재생 단계에서의 회로의 동작은 종래의 것과 유사하므로, 이와 관련된 설명은 하지 않는다. 이러한 이유 때문에, 회로 동작에 관한 설명은 메모리 셀(MB11)이 액세스되는 것으로 가정된 제4도를 참조하여 판독 단계에 초점을 맞춘다. 데이터 비트 각각은 단일 액세스 사이클을 통해 외부장치로 전달되고, 각 액세스 사이클은 제 1 주기(T1) 및 제 2 주기(T2)로 분할된다. 메모리 셀 어레이(32a)에 저장된 데이터 비트들이 비트 라인 쌍(BL1 내지 BLm)의 좌측부 상에서 동시에 판독되지만, 단순성을 위해 이들 데이터 비트들에 관한 설명은 하지 않는다.
외부 장치가 할당된 어드레스를 표시하는 어드레스 비트들을 메모리 셀(MB11)에 공급하고, 제 1 기간(T1)이 시간 t1에 시작한다고 가정한다. 전위 제어 신호(CV)는 활성 고전압 레벨로 변경되고, n 채널 증가형 방전 트랜지스터 Qn32는 턴온되어 방전 라인(DSC)를 접지 레벨로 낮춘다.
타이밍 발생기(도시되지 않음)은 사전충전 제어 신호를 활성 레벨로 충전시키고, 사전충전 회로(도시되지 않음)은 비트 라인(BLa 내지 BLb)를 충전시키고 평형이 되도록 한다. 타이밍 발생기는 게이트 제어 신호(TG1 및 TG2)를 비활성 저전압 레벨로 유지하고, 제 1 및 제 2 전송 게이트 어레이(33a 및 33b)는 좌측 및 우측부로부터 중간부를 고립시킨다.
행 어드레스 디코더(도시되지 않음)는 워드 라인(WLb1)을 활성 고전압 레벨로 변경시키고, 전하 형태로 저장 캐패시터에 저장된 데이터 비트들은 비트 라인 쌍(BL1 내지 BLm)의 우측부 상에 전위차를 생성한다. 타이밍 발생기는 게이트 제어 신호(TG2)를 활성 고전압 레벨로 변경시키고, 다른 게이트 제어 신호(TGI)은 불활성 저전압 레벨로 유지시킨다. 결과적으로, 우측부만이 중간부에 결합되고, 전위차는 중간부로 전달되다.
타이밍 발생기(도시되지 않음)는 감지 증폭기(SA1 내지 SAm)를 활성화시키고, 감지 증폭기 회로(SA1 내지 SAm)는 비트 라인 쌍(BL1 내지 BLm)의 우측부로부터 전달된 전위차를 신속하게 전개하도록 개시된다.
충전 회로(35)는 데이터 라인(DL1 및 DL2)를 소정의 전압 레벨로 유지하고, 스위칭 회로(341 내지 34m)은 방전 라인(DSC)로부터 데이터 라인(DL1 및 DL2)를 고립시킨다. 이러한 이유 때문에, 충전 회로(35)의 전류 소모(Ⅰ)는 0이다.
열 어드레스 디코더(도시되지 않음)는 시간 t2에 열 어드레스 디코더 신호(Y1)을 활성 고전압 레벨로 변경시킨다. 그러나, 다른 열 어드레스 디코드 신호(Y2 내지 Ym)은 불활성 저전압 레벨로 유지된다. 열 어드레스 디코드 신호(Y1)은 스위칭 회로(341)의 n 채널 증가형 스위칭 트랜지스터 Qn15/Qn16이 턴온될 수 있도록 하여, 스위칭 회로(341)만이 인에이블된다. 비트 라인 쌍(BL1)의 중간부 상의 전위차는 n 채널 증가형 스위칭 트랜지스터 Qn17 및 Qn18을 턴온 및 턴 오프시키고, 데이터 라인(DL1)은 n 채널 증가형 스위칭 트랜지스터 Qn15 및 Qn17을 통해 방전 라인(DSC)에 전기적으로 접속된다. 그러나, n 채널 증가형 스위칭 트랜지스터 Qn18은 데이터 라인(DL2)를 방전 라인(DSC)로부터 고립시킨다. 결과적으로, 전류는 스위칭 회로(341), 방전 라인(DSC) 및 n 채널 증가형 방전 트랜지스터 Qn32를 통해 접지 라인(GND)으로 흐르고, 데이터 라인(DL1) 상의 전위 레벨이 전계 효과 트랜지스터 Qp21, Qn15, Qn17, Qn32의 온 저항 간의 비례 분포를 통해 주어진 전압 레벨에 도달한다. 한편, 다른 데이터 라인(DL2) 상의 전위 레벨은 유지되고, 비트 라인 쌍(BL1) 상의 전위 차는 데이터 라인(DL1 및 DL2)로 전달된다.
출력 회로(36)은 데이터 라인(DL1 및 DL2) 사이의 전위차로부터 메모리 셀(MB11)에 저장된 데이터 비트를 표시하는 출력 데이터 신호(Dout)를 생성한다. 출력 데이터 신호(Dout)의 생성시, 액세스 사이클은 시간 t3에 제 2 주기(T2)로 들어가고, 전위 제어 신호(CV)는 고전압 레벨로부터 저전압 레벨로 회복된다. 그 다음, n 채널 증가형 방전 트랜지스터 Qn32는 턴오프되고, 방전 라인(DSC)는 n 채널 증가형 방전 트랜지스터 Qn31의 임계값(Vth)만큼 접지 전압 레벨보다 높은 전압 레벨로 회복된다. 전류는 데이터 라인(DL1)로 부터 n 채널 증가형 방전 트랜지스터 Qn31을 통해 접지 라인(GND)로 계속적으로 흐르고, 데이터 라인(DL1)상의 전위 레벨은 조금 상승되고, 전류 소모(Ⅰ)는 도시된 바와 같이 감소된다.
전위 제어 신호(CV)는 다음 액세스 사이클이 시간 t4에 시작될 때까지 저전압 레벨로 유지된다.
이제까지의 설명으로부터 알 수 있는 바와 같이, 본 발명에 따른 전위 제어 회로(37)은 접지 라인(GND)로 흐르는 전류량을 변경시키고, DRAM 장치는 전류 소모를 개선한다. 스위칭 회로는 종래의 것보다 일찍 인에이블되고, 액세스 속도는 느려지지 않는다.
지금까지 양호한 실시예에 대해 상세하게 기술하였으나, 본 분야에 숙련된 기술자들은 첨부된 특허 청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러 가지로 수정 및 변형시킬 수도 있다. 예를 들면, 전위 제어 회로(37)은 가변 저항이나 저항값이 변할 수 있는 다른 적당한 회로로 대체될 수 있다.

Claims (6)

  1. a) 데이터 비트를 저장하기 위한 다수의 어드레스 가능한 메모리 셀(MA11-MAm2/MB11- MBm2). b) 상기 다수의 어드레스 가능한 메모리 셀에 선택적으로 결합되는 다수의 제 1 데이터 라인 쌍(BL1 내지 BLm). c) 상기 다수의 제 1 데이터 라인 쌍에 상기 다수의 어드레스 가능한 메모리 셀을 선택적으로 접속시키기 위한 제 1 어드레싱 시스템(WLa1-WLa2/WLb1-WLb2). d) 서로 쌍을 이루는 제 2 데이터 라인(DL1/DL2). e) 전류를 공급하기 위해 상기 제 2 데이터 라인에 결합된 충전 회로(35). f) 상기 전류를 방전시키기 위한 방전 라인(DSC). g) 상기 제 2 데이터 라인들과 상기 방전 라인 사이에 병렬로 결합되며, 이들 중 하나는 상기 방전 라인에 상기 제 2 데이터 라인들을 선택적으로 접속시키기 위한 상기 다수의 제 1 데이터 라인 쌍들 중 한 데이터 라인 쌍 상의 데이터 비트에 응답함으로써, 상기 데이터 비트를 전위차의 형태로 상기 제 2 데이터 라인들에 전송하게 하는 다수의 스위칭 회로(341/342/34m)을 갖는 제 2 어드레싱 시스템(32). h) 데이터 신호(Dout)를 생성하기 위해 상기 제 2 데이터 라인들 상의 데이터 비트에 응답하는 인터페이스(36)을 포함하는 반도체 메모리 장치에 있어서, i) 상기 방전 라인과 전압 소스(GND) 사이에 결합되어 상기 인터페이스가 상기 데이터 신호를 생성하기 전에 상기 제 2 데이터 라인들 간의 전위차를 확대하기 위해 상기 방전 라인으로부터 상기 전압 소스로 흐르는 전류를 증가시키는 전류 제어 수단을 포함하고, 상기 전류 제어 수단이 상기 데이터 신호의 생성이 완료된 후에 상기 전류를 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전류 제어 회로가 i-1) 상기 방전 라인과 상기 전압 소스 사이에 결합되는 다이오드(Qn31), 및 i-2) 상기 방전 라인과 사이 전압 소스 사이에 상기 다이오드와 병렬로 결합되고, 상기 인터페이스가 상기 데이터 신호를 생성하기 전에 전류 경로를 제공하도록 제어 신호(CV)에 응답하는 스위칭 트랜지스터(Qn32)를 포함하고, 상기 스위칭 트랜지스터가 턴오프되도록 상기 제어 신호가 상기 데이터 신호의 상기 생성 완료 후에 불활성 레벨로 변경되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 다이오드가 상기 방전 라인과 상기 전압 소스 사이에 결합된 소스 대 드레인 경로를 갖는 전계 효과 트랜지스터(Qn31)에 의해 구현되고, 상기 전계 효과 트랜지스터의 게이트 전극이 상기 방전 라인에 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 다수의 어드레스 가능한 메모리 셀이 전하의 형태로 데이터 비트를 저장하기 위한 임의 접근 형태인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, j) 상기 다수의 제 1 데이터 라인 쌍 상의 데이터 비트를 표시하는 전위차를 신속하게 전개하기 위한 다수의 제 1 데이터 라인 쌍에 각각 관련된 다수의 감지 증폭기 회로(SA1/SA2/ SAm)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 다수의 제 1 데이터 라인 쌍 각각이 상기 다수의 어드레스 가능한 메모리 셀로부터 선택된 제 1 메모리 셀(MA11-MAm2)에 결합된 제 1 부, 상기 다수의 어드레스 가능한 메모리 셀로부터 선택된 제 2 메모리 셀(MB11-MBm2)에 결합된 제 2 부, 및 상기 제 1 부와 상기 제 2 부 사이에 제공되고 상기 감지 증폭기 회로(SA1 내지 SAm) 중 하나와 상기 스위칭 회로(341-34m) 중 하나에 결합되는 제 3 부로 분할되고, 상기 반도체 메모리 장치가 k) 상기 다수의 제 1 데이터 라인 쌍의 제 1 부와 상기 다수의 제 1 데이터 라인 쌍의 제 3 부 사이에 결합되고, 상기 제 3 부에 상기 제 1 부를 전기적으로 접속시키기 위해 제 1 게이트 제어 신호(TG1)에 응답하는 제 1 전송 게이트 어레이(33a) 및 1) 제 2 부와 상기 제 3 부 사이에 결합되고, 상기 제 3 부에 제 2 부를 전기적으로 접속시키기 위해 제 2 게이트 신호(TG2)에 응답하는 제 2 전송 게이트 어레이(33b) 를 더 포함하고, 상기 제 1 게이트 제어 신호와 상기 제 2 게이트 제어 신호 중 하나가 각 데이터 액세스시에 활성 레벨로 변경되는 것을 특징으로 하는 반도체 메모리 장치.
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