JPS62250595A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
イオン打ち込み法によって書き込みが行われるマスク型
ＲＯＭ　（リード・オンリー・メモリ）に利用して有効
な技術に関するものである。

〔従来の技術〕

ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯ３ＦＥＴを形成する横型マスク型ＲＯＭが公知で
ある（例えば、産報出版■、１９７７年９月３０日付ｒ
ｌＧメモリの使い方」新田松雄、大表良−共著、頁７３
〜頁７６参照）。

このマスク型ＲＯＭにあっては、ワード線とデータ線と
の交叉点にＭＯＳ　Ｆ　ＥＴのゲート絶縁膜を厚く形成
して正常に動作しないＭＯＳ　Ｆ　ＥＴかあるいはゲー
ト絶縁膜を薄く形成して正常に動作するＭＯＳ　Ｆ　Ｅ
Ｔを形成することによって、記憶情報を書き込むもので
ある。

〔発明が解決しようとする問題点〕

本願発明者等は、イオン打ち込み法によってＭＯＳＦＥ
Ｔのチャンネル領域表面に、アルミニュウムからなるデ
ータ線の形成後、その基板ゲートと同導電型の不純物を
導入することによって、大きなしきい値電圧を持つよう
な記憶ＭＯＳ　Ｆ　ＥＴを形成することによって書き込
みを行うマスク型ＲＯＭを開発した。この場合、半導体
集積回路のはｙ゛最終工程において、上記イオン打ち込
み法により書き込みを行うことができる。これによって
、半導体集積回路の製造工程の共通化が図れるので製造
効率の向上を図ることができる。

しかし、約１Ｍビット又は２Ｍピントのような大記憶容
量化されたマスク型ＲＯＭにおいては、非選択状態（ス
タンバイ状Ｂ）での記憶用ＭＯ３ＦＥＴのドレインリー
ク電流による消費電流が無視できなくなる。特に、上記
のように、イオン打ち込み法による書き込みが行われる
記憶用ＭＯ３ＦＥＴにおいては、アルミニュウム等比較
的低い温度の融点を持つ金属が形成されているため、上
記融点以上の高温処理を必要とするソース、ドレインの
アニールが完全には行えない。したがって、記憶用ＭＯ
Ｓ　Ｆ　ＥＴのドレイン領域の結晶欠陥等により上記リ
ーク電流が比較的大きくされるため、上記非選択状態に
おける消費電流が比較的大きくなってしまう。

この発明の目的は、低消費電力化を実現した半導体記憶
装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記憶情報に従って比較的高いしきい値電圧か
又は比較的低いしきい値電圧かを持つようにされた記憶
素子を共通のソース線を挟んでそれぞれ構成される一対
のデータ線とワード線との交点にマトリックス配置して
、選択されるデータ線にセンスアンプから読み出し電流
を供給するとともに、上記選択されるデータ線に隣接し
て配置される非選択の共通ソース線を所定のバイアス電
位にするＭＯＳ　Ｆ　ＥＴを設けるものである。

〔作　用〕

上記した手段によれば、読み出し動作においては選択さ
れたデータ線に結合される記憶用ＭＯ３ＦＥＴのみの読
み出しが可能になるとともに、各データ線には定常的に
所定の電位を供給する負荷手段が設けられないから、非
選択状態での記憶用ＭＯＳ　Ｆ　ＥＴのドレインリーク
電流による消費電流の増大を防止することができる。

〔実施例〕

第１図には、この発明が適用されたマスク型ＲＯＭの要
部一実施例の回路図が示されている。この実施例ＲＯＭ
は、特に制限されないが、公知のＣＭＯ３回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。特に制限されないが、集積回路
は、単結晶Ｐ型シリコンからなる半導体基板に形成され
る。ＮチャンネルＭＯ３ＦＥＴは、かかる半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板（チャンネル領域
）表面に薄い厚さのゲート絶縁膜を介して形成されたポ
リシリコンからなるようなゲート電極から構成される。

ＰチャンネルＭＯ３ＦＥＴは、上記半導体基板表面に形
成されたＮ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＮチャンネル
ＭＯ３ＦＥＴの共通の基板ゲートを構成する。Ｎ型ウェ
ル領域は、その上に形成されたＰチャンネルＭＯ３ＦＥ
Ｔの基板ゲートを構成する。

メモリアレイＭ−ＡＲＹは、例示的に示されている横方
向に配置された複数のワード線ＷＯ−Ｗｎと、縦方向に
配置された複数のデータ線（ビット線又はディシフト線
）ＤＯＯ〜Ｄｏｔ等との交叉点に記憶用ＭＯ３ＦＥＴＱ
ｍが形成される。

この実施例では、記憶素子の高密度化と読み出し動作時
の低消費電力化のために、一対のデータ線ＤＯＯ，ＤＩ
Ｏとの間に、それらと並行に走る共通ソース線Ｃ３Ｏが
設けられる。共通ソース線Ｃ３Ｏは、それに対応された
上記一対のデータ線ＤＯＯ，ＤＩＯに、そのドレインが
接続された記憶用ＭＯ３ＦＥＴＱｍのソースがそれぞれ
共通接続される。また、上記データ線ＤＩＯは、隣りの
共通ソースｗＡＣ５１に、そのソースが結合された記ｉ
ｔ　用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのドレインが共通に接続さ
れる。上記共通ソース線Ｃ３Ｉに対応された他の記憶用
ＭＯ３ＦＥＴのドレインは、データ線ＤＯ１に接続され
る。このデータ線ＤＩＯには、その隣りに設けられた共
通ソース線Ｃ３２に、そのソースが結合された記憶用Ｍ
ＯＳ　Ｆ　ＥＴのドレインが共通に結合される。

このように、データ線と共通ソース線は交互に配置され
、端部のデータ線０００を除いて、異なるＹアドレスが
割り当てられた記憶用ＭＯ５ＦＥＴのドレインに共通に
接続される。

すなわち、データ線ＤＯＯは、Ｙゲート（カラムスイッ
チ）を構成するＭＯＳＦＥＴＱ５を介して共通データ線
ＣＤＯに結合される。それに対応された共通ソース線Ｃ
８Ｏは、スイッチＭＯ３ＦＥＴＱ６を介して回路の接地
電位点に結合される。

また、上記共通ソースＩｇ　ｃ　ｓ　ｏに対応された他
のデータ線ＤＩＯは、Ｙゲートを構成するＭＯＳＦＥＴ
Ｑ７を介して共通データ線ＣＤＩに結合される。これら
のスイッチＭＯ３ＦＥＴＱ５〜Ｑ７のゲートには、後述
するＹデコーダＹＤＣＲにより形成された選択信号ＹＯ
が共通に供給される。

上記データ線ＤＩＯは、また他のＹアドレス（Ｙ２）が
割り当てられたＹゲートを構成するＭ　Ｏ５ＦＥＴＱＢ
を介して共通データ′ａＣＤＩに結合される。上記デー
タ線ＤＩＯの右隣りに配置された共通ソース線Ｃ３Ｉは
、スイッチＭＯＳ　Ｆ　ＥＴＱ９を介して回路の接地電
位点に結合される。この共通ソース線Ｃ３Ｉの右隣りに
配置されたデータ線ＤＯＩは、Ｙゲートを構成するＭＯ
ＳＦＥＴＱ１０を介して共通データ線ＣＤＯに結合され
る。

これらのＭＯ３ＦＥＴＱ８〜ＱＩＯのゲートには、上記
ＹデコーダＹＤＣＨにより形成された選択信号Ｙ１が供
給される。以下、同様なパターンの繰り返しにより、デ
ータ線、共通データ線及びスイッチＭＯＳ　Ｆ　ＥＴが
形成される。

同じ行に配置された記憶用ＭＯＳ　Ｆ　ＥＴのゲートは
、それに対応されたワード線ＷＯ−Ｗｎにそれぞれ結合
される。ワード線ＷＯ−Ｗｎは、それぞれ後述するＸデ
コーダＸＤＣＲにより形成された選択信号が供給されろ
。

この実施例では、非選択状態での記憶用ＭＯＳＦＥＴＱ
ｍ等のドレインリーク電流による消費電流の増大を防止
するために、上記各データ線り。

Ｏ〜ＤＩＯ等には負荷手段が設けられらない、また、読
み出し動作において、選択されたデータ線に結合された
記憶素子のみを実質的に選択状態にさせるため、上記共
通ソース＆１ｌＣＳＯ，ＣＳＩ等には、次のようなＭＯ
ＳＦＥＴＣＩないしＱ４等が設けられる０例えば、Ｙデ
コーダＹＤＣＲにより、選択信号Ｙ１が形成されたとき
、スイッチＭＯ３ＦＥＴＱ８ないしＱＩＯがオン状態に
されることによって、データ＆？ＩＤ１０．ＤＯ１及び
共通ソースｖＡＣ３１が選択される。この場合には上記
データ線０１０，００１と共通ソース線Ｃ３Ｉとの間に
それぞれ配置される記憶用ＭＯＳ　Ｆ　ＥＴのみが選択
状態にされなければならない、しかし、共通ソース線Ｃ
８ＯやＣ３２の電位が回路の接地電位のようなロウレベ
ルにされていると、上記データ線ＤＩＯと共通ソース′
４ＩＡｃｓｏ及びデータ線００１と共通ソース線ＣＳ２
との間に配置される記憶用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの記憶
情報も上記データ線Ｄ１０及び００１に現れζしまう、
そこで、上記共通ソース線Ｃ３ＯとＣ３２のバイアス電
圧ＶＴとの間に、上記選択信号Ｙ１を受けるスイッチＭ
Ｏ３ＦＥＴＱＩとＱ４が設けられる。上記選択信号Ｙ１
によって、ＭＯＳＦＥＴＱＩとＱ４がオン状態にされ、
上記データ線ＤＩＯとＤＯＩと共通ソース線Ｃ３Ｉとの
間に配置される記憶用ＭＯ３ＦＥＴの読み出し時におい
て、上記共通ソース線Ｃ８ＯとＣ３２は上記バイアス電
圧（リチャージレベル）ＶＴのようなハイレベルにされ
る。この結果、データ線ＤＩＯ，ＤＯＩと共通ソース線
ｃｓＯとＣ３２との間に配置される記憶用ＭＯ３ＦＥＴ
の記憶情報に無関係にオフ状態にさせることができる。

共通ソース線Ｃ３１は、それに与えらるアドレスに対し
て−１及び＋１のアドレスに対応した選択信号ＹＯとＹ
２を受けて、上記バイアス電圧ＶＴを供給するスイッチ
ＭＯ３ＦＢＴＱ２．Ｑ３が設けられる。以下、他の共通
ソース線においても同様な構成に従った選択信号を受け
るスイッチＭＯ３ＦＥＴがそれぞれ設けられるものであ
る。

上記バイアス電圧ＶＴは、特に制限されないが、そのド
レインが電源電圧Ｖｃｃに結合され、そのゲートに回路
の接地電位が与えられたディブレ・ノション型Ｍｏ　Ｓ
　Ｆ　ＥＴＱ　１４のソースから出力される。すなわち
、バイアス電圧ＶＴは、ディプレッション型ＭＯ３ＦＥ
ＴＱＬ４のしきい値電圧により設定される約２ｖのよう
な比較的低い電位にされる。

上記構成のメモリアレイＭ−ＡＲＹのアドレッシングは
、次の各回路ブロックにより行われる。

外部端子から供給された複数ビットからなるＸアドレス
信号ＡＸは、ＸアドレスバッファＸＡＤＢに供給され、
外部端子から供給されたアドレス信号と同相の内部アド
レス信号と、逆相の内部アドレス信号からなる相補アド
レス信号を形成する。

これらの相補アドレス信号は、ＸデコーダＸＤＣＲによ
り解読され、このＸデコーダＸＤＣＲにより１本のワー
ド線の選択信号が形成される。この実施例では、上記Ｘ
アドレスバッファＸＡＤＢとＸデコーダＸＤＣ’Ｒを合
わせ７ＸＡＤＢ　−ＤＣＲのように表している。

外部端子から供給された複数と７）からなるＹアドレス
信号ＡＹは、ＹアドレスバッファＹＡＤＢに供給され、
外部端子から供給されたアドレス信号と同相の内部アド
レス信号と、逆相の内部アドレス信号からなる相補アド
レス信号を形成する。

これらの相補アドレス信号は、ＹデコーダＹＤＣＲによ
り解読され、このＹデコーダＹＤＣＲにより２本のデー
タ線の選択信号が形成される。この実施例では、上記Ｙ
アドレスバッファＹＡＤＢとＹデコーダＹＤＣＲを合わ
せてＹＡＤＢ　−ＤＣＨのように表している。

なお、読み出し動作において、非選択のデータ線に隣接
して配置される共通ソース線は、両者が共にＹデコーダ
ＹＤＣＲの出力信号が共にロウレベルにされるため、各
スイッチＭＯ３ＦＥＴが共にオフ状態にされる。このた
め、共にハイインピーダンス状態になって１本のワード
線に多数の記憶用ＭＯ３ＦＥＴが結合されているにもか
かわらず、データ線が選択された記憶用ＭＯ３ＦＥＴに
しかその記憶情報に従った電流しか流れないため、低消
費電力化を図ることができる。また、共通ソース線のＹ
アドレスに従った選択動作により、データ線に異なるＹ
アドレスが割り当てられた記憶用ＭＯ３ＦＥＴが結合で
きるから、記憶用ＭＯＳＦＥＴを高密度で配置すること
ができる。なお、上記選択される記憶用ＭＯＳ　Ｆ　Ｅ
Ｔに流れる読み出し電流は、後述するセンスアンプＳＡ
Ｏ，ＳＡ１から供給される。

第１図のマスク型ＲＯＭのメモリセルの構造を、第３図
及び第４図に示す。第４図は、第３図のＡ−Ａ切断線に
沿う断面図である。第３図において、図面を簡略にする
ために、絶縁膜２．９及び１５は省略している。

第１図のマスク型ＲＯＭの１つのメモリセルは、ソース
領域あるいはドレイン領域として用いられる一対のｎ゛
型半導体領域１、ゲート絶縁膜（Ｓｆｏｇ）２及びゲー
ト電極３を備えた１つのＭＯ３ＦＥＴＱｍを用いて構成
される。半導体領域１は、ｐ−型シリコン単結晶半導体
基板４の表面に設けられている。隣接するＭＯ３ＦＥＴ
Ｑｍの間はフィールド絶縁１５で電気的に分離しである
。

ゲート電極３ハ、フィールド絶縁膜５上を延在してワー
ド線Ｗを構成している。ゲート電極３　（及びワード線
Ｗ）は、多結晶シリコンＪＩ３Ａとその上部に設けたモ
リブデンシリサイド層３Ｂとで構成されるポリサイド構
造を有する。７は、アルミニュウムから導電層であり、
データ線り又は共通ソース線Ｃ８として用いられる、眉
間絶縁膜９に形成されたコンタクトホール８を通して、
半導体領域１に接続される。絶縁膜９は例えばフォスフ
オシリケードガラス膜からなる。４つのメモリセルに共
通のドレインとされた領域１に対して、データ′４ｆＡ
Ｄが接続される。４つのメモリセルに共通のソースとさ
れた領域１に対して共通ソース線Ｃ８が接続される。ゲ
ート電極３を通したイオン打ち込みを行うため、ゲート
電極３上にはアルミニュウム層７が存在しない。開口１
３は、その下部にＭＯ３ＦＥＴＱｍに不純物、例えばｐ
型不純物であるボロンを導入するために、眉間絶縁膜９
を一部エッチングにより除去して形成する。導入された
不純物をアニールにより活性化してｐ型半導体領域１４
が形成される。ｐ型不純物の導入されたＭＯ３ＦＥＴＱ
ｍのしきい値電圧は、他のＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ
のしきい値電圧より曹くなる。１５は、保護膜であり、
半導体基板４の上部を覆うように形成される。

上記記憶用ＭＯ３ＦＥＴＱｍは、記憶情報に従って異な
るしきい値電圧を持つようにされる。特に制限されない
が、論理“１”の書き込みが行われる記憶用ＭＯＳ　Ｆ
　ＥＴは、開口１３を通しての（開口１３形成のための
レジストマスクを残した状態での）選択的なイオン打ち
込み技術によって、そのゲート電極３下の半導体基板（
チャンネル領域）４に、その半導体基板と同じ導電型の
不純物（ボロン）が導入されることにより、比較的高い
しきい値電圧を持つようにされる。このようなイオン打
ち込み技術による書き込み工程は、半導体ウェハ上に形
成される半導体集積回路のはソ最終工程、例えば、アル
ミニュウム層からなるデータ線り又は共通ソース腺Ｃ８
形成後のメモリセルであるＭＯ３ＦＥＴＱｍのゲート電
極３を通しての１５０ＫｅＶ程度の高エネルギーでのイ
オン打ち込み工程により実施される。このため、チャン
ネル領域に達する不純物の量が少なくかつバラクいてし
まう。つまり、上記書き込みが行われた記憶用ＭＯ５Ｆ
ＥＴのしきい値電圧は、２〜３ｖのような比較的低く、
しかもゲート電極３やその表面に形成された残存する層
間絶縁膜９等の膜厚バラツキにより比較的大きなバラツ
キを持つものとされる。一方、上記書き込みが行われな
い記憶用ＭＯ３ＦＥＴのしきい値電圧は、例えば０．５
ないし１ｖ程度と比較的低い電圧にされる。

この実施例では、上記小さなしきい値電圧差しか持たな
い記憶用ＭＯ３ＦＥＴからの読み出し信号を精度良く識
別するめに、次のダミーセルが設けられる。

特に制限されないが、各ワード線ＷＯ〜Ｗｎにそのゲー
トがそれぞれ結合された例えば２個づつのグミ−ＭＯ３
ＦＥＴＱｄ、Ｑｄ’が直列形態に設けられる。これらの
ＭＯＳＦＥＴＱｄ、Ｑｄ’は、上記比較的低いしきい値
電圧を持つ記憶用ＭＯ３ＦＥＴと同じく形成される。こ
られのＭＯＳＦＥＴＱｄ、Ｑｄ’　の直列接続によって
、記憶用ＭＯ５ＦＥＴの１／２のコンダクタンスを形成
して、その読み出し基準電圧Ｖｒｅｆを形成するもので
ある。

上記ダミーＭＯ３ＦＥＴＱｄ、Ｑｄ”が設けられるダミ
ーデータ線ＤＤは、スイッチＭＯ３ＦＥＴＱ１２を介し
て基準電圧Ｖｒｅｆとして後述するセンスアンプＳＡＯ
，ＳＡＩに供給される。共通ソース線ＣＳは、スイッチ
ＭＯ３ＦＥＴＱ１３を介して回路の接地電位点に結合さ
れる。上記スイッチＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３の
ゲートには、ダミーデータ線選択信号ＹＤが供給される
。

第２図には、センスアンプＳＡＯ（ＳＡＩ）の具体的一
実施例の回路図が示されているにの実施例のセンスアン
プＳＡＯは、電流／電圧変換を行うプリアンプＰＡＯと
差動型の増幅回路へ〇とから構成される。プリアンプＰ
ＡＯは、次の各回路素子により構成される。共通データ
線ＣＤＯは、そのゲートが回路の接地電位に結合された
ディプレッション型ＭＯ５ＦＥＴＱ２２を介してダイオ
ード形態のＰチャンネルＭＯ３ＦＥＴＱ２３のドレイン
に結合される。これにより、選択されたデータ線には、
上記ＭＯ３ＦＥＴＱ２３とＱ２２及び共通データ′！ａ
ＣＤＯ並びにＹゲートを構成するスイッチＭＯＳ　Ｆ　
ＥＴを介して読み出し電流が供給される。この場合、上
記ディプレッション型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２２
のしいき（Ｌｌ！電圧により、選択されたデータ線には
、上記バイアス電圧ＶＴとはｙ′同じ電位が与えられる
ものである。このようなプリアンプを用いることによっ
て、メモリアレイＭ−ＡＲＹのデータ線に負荷ＭＯ３Ｆ
ＥＴを設けることなく、その読み出しを行うことができ
る。上記ＭＯ３ＦＥＴＱ２３には、電流ミラー形態にさ
れたＰチャンネルＭＯ３ＦＥＴＱ２４が設けられる。上
記ＭＯ３ＦＥＴＱ２４のドレインには、特に制限されな
いが、ダイオード形態にされたＮチャンネルＭＯ３ＦＥ
ＴＱ２５が負荷として設けられる。上記ＭＯ３ＦＥＴＱ
２５のソースと回路の接地電位との間には、内部チップ
選択信号を受けるパワースイッチＭＯＳＦＥＴＱ２６が
設けられることによって、読み出し動作モードにされた
ときのみ、上記ＭＯ３ＦＥＴＱ２４．Ｑ２５にＴＬ流を
流すようにするものである。上記ＭＯ３ＦＥＴＱ２５の
ドレインから、上記読み出し電流に従った電圧信号が得
られ、差動増幅回路ＡＯの非反転入力端子（＋）に供給
される。差動増幅回路ＡＯの反転入力端子（−）には、
ＭＯ３ＦＥＴＱ２７ないしＱ３１からなる上記同様なプ
リアンプを介してダミーデータ線ＤＤからの基準信号Ｖ
ｒｅｆが供給される。

他方の共通データ線ＣＤＩに対しても、上記同様なプリ
アンプＰＡＬと差動増幅回路Ａｌからなるセンスアンプ
ＳＡＩが設けられる。なお、このセンスアンプＳＡＩの
基準電圧Ｖｒｅｆは、上記ＭＯ５ＦＥＴＱ２８と電流ミ
ラー形態にされたＭＯ３ＦＥＴＱ３２から得るものであ
る。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）データ線と共通ソース線の交互に配置して、一対
の共通データ線に挟まれた共通ソース線を１つのＹデコ
ード出力によって選択するとともに、上記Ｙデコード出
力により選択されるデータ線に隣接して配置される非選
択の共通ソース線に所定のバイアス電圧を与えることに
よって、選択されたデータ線と共通ソース線の間に配置
された記憶用ＭＯＳ　Ｆ　ＥＴのみを実質的に選択状態
にすることができる。また、上記選択されたデータ線に
は、センスアンプ側から読み出し電流を供給するものと
して、各データ線の負荷手段を無くすことにより、ＲＯ
Ｍが非選択状態に置かれるときの記憶用ＭＯＳ　Ｆ　Ｅ
Ｔのドレインリーク電流の発生を防止できるから、低消
費電力化を実現することができるという効果が得られる
。

（２）データ線と平行に走るよう構成される記憶用ＭＯ
３ＦＥＴの共通ソース線をＹ（カラム）選択信号によっ
て選択的に接地することにより、非選択の記憶用ＭＯＳ
　Ｆ　ＥＴに電流を流れなくできるから読み出し動作時
の低消費電力化を図ることができるという効果が得られ
る。

（３）上記（２）により、共通ソース線に選択機能を持
たせることができるから、データ線に異なるＹアドレス
が割り当てられる記憶用ＭＯＳ　Ｆ　ＥＴを共通に接続
することができる。これによって、データ線の数を減ら
すことができるから、記憶用ＭＯ３ＦＥＴを高密度に形
成することができるという効果が得られる。

（４）上記＋１１により、非選択状態での記憶用ＭＯ３
ＦＥＴのドレインリーク電流の発生を防止できるから、
半導体ウェハ上に形成される半導体記憶装置の最終工程
において、イオン打ち込み技術による書き込みを行うマ
スク型ＲＯＭの大記憶容量化を図ることができるという
効果が得られる。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない０例えば、記憶用ＭＯ３ＦＥＴと同じ比較的高い
しきい値電圧及び比較的低いしきい値電圧を持つように
されたダミーＭＯ３ＦＥＴは、そのサイズ（コンダクタ
ンス）を適当に設定すること又は、第２図に示したセン
スアンプに設けられるプリアンプの電流ミラー形態のＭ
Ｏ３ＦＥＴＱ２８とＱ２９のサイズ比の設定により、１
つのＭＯＳＦＥＴにより構成するものであってもよい。

また、１ビツトの単位での読み出しを行う場合、センス
アンプＳＡＯ又はＳＡＩをＹアドレス信号に従って選択
的に動作させ、共通のデータ出カバソファから出力させ
るものとしてもよい。さらに、４ビツトないし８ビツト
等のように２″ビツトの単位での読み出しを行う場合に
は、上記第１図に示したメモリアレイＭ−ＡＲＹ及びセ
ンスアンプ、データ出カバソファをｎｉｌ設けるものす
ればよい。

さらに、記憶用ＭＯ３ＦＥＴに対する書き込み方法は何
であってもよい８例えば、記憶用ＭＯ３ＦＥＴとしてＦ
ＡＭＯ３（フローティングゲート・アバランシェインジ
ェクションＭＯ３ＦＥＴ）等を用いて、その書き込みを
電気的に行うものであってもよい。

コノ発明は、？スフ型ＲＯＭ、ＥＰＲＯＭ　（イレーザ
ブル・プログラマブル・リード・オンリー・メモリ）等
のように記憶情報に従って異なる２つのしきい値電圧を
持つようにされた記憶素子からなる半導体記憶装置に広
く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を面単に説明すれば、下記の通りである
。すなわち、データ線と共通ソース線の交互に配置して
、一対の共通データ線とそれに挟まれた共通ソース線を
１つのＹデコード出力によって選択するとともに、上記
Ｙデコード出力により選択されるデータ線に隣接して配
置される非選択の共通ソース線に所定のバイアス電圧を
与えることによって、選択されたデータ線と共通ソース
線の間に配置された記憶用ＭＯ５ＦＥＴのみを実質的に
選択状態にして読み出しを行うとともに、上記選択され
たデータ線には、センスアンプ側から読み出し電流を供
給するものとして、各データ線の負荷手段を無（すこと
により、ＲＯＭが非選択状態に置かれるときの記憶用Ｍ
Ｏ３ＦＥＴのドレインリーク電流の発生を防止できるか
ら、低消費電力化を実現することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたマスク型ＲＯＭの要部
一実施例を示す回路図、 第２図は、そのセンスアンプの一実施例を示す回路図、 第３図は、第１図のマスク型ＲＯＭのメモリセルの平面
図、 第４図は、第１図のマスク型ＲＯＭのメモリセルの断面
図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＡＤＢ　−ＤＣＲ・・
Ｘアドレスバッファ・デコーダ、ＹＡＤＢ・ＤＣＲ・・
Ｙアドレスバッファ・デコーダ、ＳＡＯ，ＳＡＩ・・セ
ンスアンプ、ＰＡＯ，ＦＡＩ・・プリアンプ、ＡＯ，Ａ
Ｉ・・差動増幅回路第１図 八Ｙ 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従って比較的高いしきい値電圧か又は比
   較的低いしきい値電圧かを持つようにされた記憶素子が
   共通のソース線を挟んでそれぞれ構成される一対のデー
   タ線とワード線との交点にマトリックス配置されてなる
   メモリアレイと、アドレス信号を解読して形成される信
   号に基づいて、選択されるデータ線に隣接する非選択の
   共通のソース線を所定のバイアス電位を供給するＭＯＳ
   ＦＥＴと、選択されるデータ線に読み出し電流を供給す
   るセンスアンプとを含むことを特徴とする半導体記憶装
   置。 ２、上記記憶素子は、メモリセルであるＭＯＳＦＥＴの
   ゲート電極を通したイオン打ち込み法によりそのチャン
   ネル領域に不純物が選択的に導入されることにより、他
   のメモリセルと異なるしきい値電圧を持つようにされる
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。