JPH0139665B2 - - Google Patents
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- JPH0139665B2 JPH0139665B2 JP24936685A JP24936685A JPH0139665B2 JP H0139665 B2 JPH0139665 B2 JP H0139665B2 JP 24936685 A JP24936685 A JP 24936685A JP 24936685 A JP24936685 A JP 24936685A JP H0139665 B2 JPH0139665 B2 JP H0139665B2
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- JP
- Japan
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- gate
- transistor
- data line
- insulating film
- memory cell
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- 238000005530 etching Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 239000000969 carrier Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
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- 230000015572 biosynthetic process Effects 0.000 description 1
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- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係わり、特にフロー
テイング（浮遊）ゲートを有したMOSトランジ
スタをメモリセルに用いて、一度記憶したデータ
を不揮発的に保持するプログラマブルROM（リ
ード・オンリ・メモリ）に関する。
テイング（浮遊）ゲートを有したMOSトランジ
スタをメモリセルに用いて、一度記憶したデータ
を不揮発的に保持するプログラマブルROM（リ
ード・オンリ・メモリ）に関する。
従来、データを不揮発的に保持する半導体記憶
装置としては、例えば第３図に示される浮遊ゲー
トと制御ゲートとをチヤネル領域上に重ねて形成
したいわゆる二重ゲート構造のMOSトランジス
タをメモリセルに用い、第４図に示されるように
ゲートをワード線に、ドレインをデータ線に、ソ
ースを接地端子に接続した構成としている。図中
１は半導体基体、２，３はソース、ドレイン領
域、４はチヤネル領域、５は制御ゲート、６は浮
遊ゲート、７，８，１１，１２は酸化膜、９，１
０はアルミニウム配線、Ｔはメモリセルとしての
MOSトランジスタ、Ｗはワード線、Ｄはデータ
線である。このものは、浮遊ゲートに電子を注入
させているか否かで、メモリに“０”あるいは
“１”の情報を不揮発的に記憶保持する。
装置としては、例えば第３図に示される浮遊ゲー
トと制御ゲートとをチヤネル領域上に重ねて形成
したいわゆる二重ゲート構造のMOSトランジス
タをメモリセルに用い、第４図に示されるように
ゲートをワード線に、ドレインをデータ線に、ソ
ースを接地端子に接続した構成としている。図中
１は半導体基体、２，３はソース、ドレイン領
域、４はチヤネル領域、５は制御ゲート、６は浮
遊ゲート、７，８，１１，１２は酸化膜、９，１
０はアルミニウム配線、Ｔはメモリセルとしての
MOSトランジスタ、Ｗはワード線、Ｄはデータ
線である。このものは、浮遊ゲートに電子を注入
させているか否かで、メモリに“０”あるいは
“１”の情報を不揮発的に記憶保持する。
しかしながら上記従来のメモリセルは、浮遊ゲ
ートが１つ、データ線が１本のため、１つのメモ
リセルには“１”／“０”のどちらかの１つの情
報しか記憶できない。つまり1Kビツトの記憶容
量をもたせるには1K個のメモリセル、1Mビツト
では1M個のメモリセルが必要となり、大容量メ
モリを得るためにはメモリのチツプサイズが大き
なものとなつてしまうものであつた。
ートが１つ、データ線が１本のため、１つのメモ
リセルには“１”／“０”のどちらかの１つの情
報しか記憶できない。つまり1Kビツトの記憶容
量をもたせるには1K個のメモリセル、1Mビツト
では1M個のメモリセルが必要となり、大容量メ
モリを得るためにはメモリのチツプサイズが大き
なものとなつてしまうものであつた。
本発明は上記実情に鑑みてなされたもので、１
つのメモリセルに２つの情報を記憶させることに
より、必要なメモリセルの個数を半分にし、大容
量メモリでのチツプサイズの増大を抑えた半導体
記憶装置を提供しようとするものである。
つのメモリセルに２つの情報を記憶させることに
より、必要なメモリセルの個数を半分にし、大容
量メモリでのチツプサイズの増大を抑えた半導体
記憶装置を提供しようとするものである。
本発明は上記目的を達成するため、一方の導電
型の半導体基体と、この基体上に互いに分離して
形成されそれぞれソース、ドレイン領域となる他
方の導電型の第１、第２の領域と、これらの領域
間のチヤネル領域上に絶縁膜を介して形成される
制御ゲートと、上記チヤネル領域上に絶縁膜を介
して形成されかつ上記第１の領域側及び第２の領
域側でそれぞれ上記制御ゲートと絶縁膜を介して
隣接するように形成される第１及び第２の浮遊ゲ
ートを有したトランジスタをメモリセルに用い、
上記制御ゲートをワード線に、上記ドレイン及び
ソースをそれぞれ別のデータ線に接続し、この２
本のデータ線を用い、２つの浮遊ゲートにそれぞ
れ別のデータの書き込み／読み出しを行なうよう
にしたものである。
型の半導体基体と、この基体上に互いに分離して
形成されそれぞれソース、ドレイン領域となる他
方の導電型の第１、第２の領域と、これらの領域
間のチヤネル領域上に絶縁膜を介して形成される
制御ゲートと、上記チヤネル領域上に絶縁膜を介
して形成されかつ上記第１の領域側及び第２の領
域側でそれぞれ上記制御ゲートと絶縁膜を介して
隣接するように形成される第１及び第２の浮遊ゲ
ートを有したトランジスタをメモリセルに用い、
上記制御ゲートをワード線に、上記ドレイン及び
ソースをそれぞれ別のデータ線に接続し、この２
本のデータ線を用い、２つの浮遊ゲートにそれぞ
れ別のデータの書き込み／読み出しを行なうよう
にしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の浮遊ゲートを有した
MOSトランジスタ（メモリセル）部の断面図で
あるが、これは第３図のものと対応させた場合の
例であるから、対応個所には同一符号を用いる。
ここでポリシリコンによる制御ゲート５の形成ま
では、既に知られている通常の半導体製造工程を
用いる。その後ポリシリコン５を酸化して酸化膜
７を形成し、更にＮ型もしくはＰ型不純物がドー
プされた多結晶シリコン膜を堆積する。次にこの
状態で異方性エツチング法例えばRIE（リアクテ
イブ・イオン・エツチング）法を用いて、上記堆
積した多結晶シリコン膜をその膜厚分だけエツチ
ング除去する。このとき制御ゲート５のパターン
の周囲については実効的に高さ方向の膜厚が厚い
ため、６ａ，６ｂで示されるように多結晶シリコ
ン膜の残存部が形成される。次にチヤネル領域の
上部以外、つまりフイールド酸化膜等の上に形成
された上記残存部を、通常の等方向エツチング法
によりエツチングして浮遊ゲート６ａ及び６ｂを
形成する。次いで既に知られている通常の半導体
製造工程を用い、ソース領域及びドレイン領域へ
の不純物導入、アルミニウム層９，１０による素
子間配線パターニング等を経て、第１図に示すよ
うなMOSトランジスタを得る。
る。第１図は同実施例の浮遊ゲートを有した
MOSトランジスタ（メモリセル）部の断面図で
あるが、これは第３図のものと対応させた場合の
例であるから、対応個所には同一符号を用いる。
ここでポリシリコンによる制御ゲート５の形成ま
では、既に知られている通常の半導体製造工程を
用いる。その後ポリシリコン５を酸化して酸化膜
７を形成し、更にＮ型もしくはＰ型不純物がドー
プされた多結晶シリコン膜を堆積する。次にこの
状態で異方性エツチング法例えばRIE（リアクテ
イブ・イオン・エツチング）法を用いて、上記堆
積した多結晶シリコン膜をその膜厚分だけエツチ
ング除去する。このとき制御ゲート５のパターン
の周囲については実効的に高さ方向の膜厚が厚い
ため、６ａ，６ｂで示されるように多結晶シリコ
ン膜の残存部が形成される。次にチヤネル領域の
上部以外、つまりフイールド酸化膜等の上に形成
された上記残存部を、通常の等方向エツチング法
によりエツチングして浮遊ゲート６ａ及び６ｂを
形成する。次いで既に知られている通常の半導体
製造工程を用い、ソース領域及びドレイン領域へ
の不純物導入、アルミニウム層９，１０による素
子間配線パターニング等を経て、第１図に示すよ
うなMOSトランジスタを得る。
こうして形成されたMOSトランジスタT1を、
第２図に示すように制御ゲートをワード線Ｗに、
ソース及びドレインをそれぞれデータ線D1及び
D2に接続してメモリセルとし、このメモリセル
をマトリクス状に配置して半導体記憶装置とす
る。第２図中FG1，FG2は浮遊ゲートで、６ａ，
６ｂのものに対応する。２１は書き込み／読み出
し制御回路である。
第２図に示すように制御ゲートをワード線Ｗに、
ソース及びドレインをそれぞれデータ線D1及び
D2に接続してメモリセルとし、このメモリセル
をマトリクス状に配置して半導体記憶装置とす
る。第２図中FG1，FG2は浮遊ゲートで、６ａ，
６ｂのものに対応する。２１は書き込み／読み出
し制御回路である。
上記メモリセルに情報を記憶させる場合、まず
浮遊ゲートFG1に情報を記憶するには、アドレス
入力、デコーダ（共に図示せず）によりワード線
Ｗを選択状態、例えば電源電圧5Vとし、次いで
第２図に示すアドレス信号及び書き込み信号によ
り、書き込み／読み出し制御回路２１がデータ線
D2を接地電位とし、入力データの“１”／“０”
によつてデータ線D1の電位を制御する。データ
線D1が接地電位のときには、データ線D1からD2
へ電流が流れないから、浮遊ゲートFG1はそのま
まであるが、データ線D1の電位がデータ線D2の
電位より充分高い書き込み電圧、例えば10V程度
にすると、メモリセル内のMOSトランジスタT1
はオンとなり、データ線D1からデータ線D2へ電
流が流れる。この時MOSトランジスタT1のソー
ス、ドレイン間に印加された電界は、ドレイン近
傍で集中的に強くなるため、インパクト・アイオ
ニゼーシヨンによつてホツトキヤリアが発生し、
このホツトキヤリアの一部が浮遊ゲートFG1に注
入され、つまり情報が記憶される。
浮遊ゲートFG1に情報を記憶するには、アドレス
入力、デコーダ（共に図示せず）によりワード線
Ｗを選択状態、例えば電源電圧5Vとし、次いで
第２図に示すアドレス信号及び書き込み信号によ
り、書き込み／読み出し制御回路２１がデータ線
D2を接地電位とし、入力データの“１”／“０”
によつてデータ線D1の電位を制御する。データ
線D1が接地電位のときには、データ線D1からD2
へ電流が流れないから、浮遊ゲートFG1はそのま
まであるが、データ線D1の電位がデータ線D2の
電位より充分高い書き込み電圧、例えば10V程度
にすると、メモリセル内のMOSトランジスタT1
はオンとなり、データ線D1からデータ線D2へ電
流が流れる。この時MOSトランジスタT1のソー
ス、ドレイン間に印加された電界は、ドレイン近
傍で集中的に強くなるため、インパクト・アイオ
ニゼーシヨンによつてホツトキヤリアが発生し、
このホツトキヤリアの一部が浮遊ゲートFG1に注
入され、つまり情報が記憶される。
浮遊ゲートFG2へ情報を記憶する場合には、上
記のデータ線D1及びD2の関係を入れ替え、つま
りアドレス信号及び書き込み制御信号によりデー
タ線D1を接地電位とし、入力データの“１”／
“０”によりデータ線D2を接地電位あるいは書き
込み電圧とする。データ線D2を書き込み電圧と
した場合、上記説明したと同様に浮遊ゲートFG2
にホツトキヤリアが注入される。
記のデータ線D1及びD2の関係を入れ替え、つま
りアドレス信号及び書き込み制御信号によりデー
タ線D1を接地電位とし、入力データの“１”／
“０”によりデータ線D2を接地電位あるいは書き
込み電圧とする。データ線D2を書き込み電圧と
した場合、上記説明したと同様に浮遊ゲートFG2
にホツトキヤリアが注入される。
次に上記メモリセルに記憶された情報を読み出
す場合は、ワード線Ｗを選択状態例えば5Vとす
る。そして浮遊ゲートFG1の情報を読み出す場合
は、アドレス信号及び読み出し制御信号によりデ
ータ線D1を接地電位とし、データ線D2を読み出
し電位例えば5Vとする。この時、浮遊ゲート
FG1にホツトキヤリアが注入されている場合に
は、メモリセル内のMOSトランジスタT1は、浮
遊ゲートFG1に注入されたホツトキヤリアの影響
でオンとはならない。ホツトキヤリアが注入され
ていない場合には、浮遊ゲートFG1の影響がない
ためMOSトランジスタT1はオンし、データ線D2
からデータ線D2からD1へ電流が流れる。この時
データ線D2に接続されたMOSトランジスタの端
子はドレインとなり、浮遊ゲートFG2にホツトキ
ヤリアが注入されているか否かは、流れる電流に
はほとんど影響ない。この電流を書き込み／読み
出し制御回路２１で検知してデータを出力する。
す場合は、ワード線Ｗを選択状態例えば5Vとす
る。そして浮遊ゲートFG1の情報を読み出す場合
は、アドレス信号及び読み出し制御信号によりデ
ータ線D1を接地電位とし、データ線D2を読み出
し電位例えば5Vとする。この時、浮遊ゲート
FG1にホツトキヤリアが注入されている場合に
は、メモリセル内のMOSトランジスタT1は、浮
遊ゲートFG1に注入されたホツトキヤリアの影響
でオンとはならない。ホツトキヤリアが注入され
ていない場合には、浮遊ゲートFG1の影響がない
ためMOSトランジスタT1はオンし、データ線D2
からデータ線D2からD1へ電流が流れる。この時
データ線D2に接続されたMOSトランジスタの端
子はドレインとなり、浮遊ゲートFG2にホツトキ
ヤリアが注入されているか否かは、流れる電流に
はほとんど影響ない。この電流を書き込み／読み
出し制御回路２１で検知してデータを出力する。
次に浮遊ゲートFG2の情報を読み出す場合は、
アドレス信号及び読み出し制御信号によりデータ
線D2を接地電位とし、データ線D1を読み出し電
位とする。この場合も上述したように、浮遊ゲー
トFG2にホツトキヤリアが注入されているか否か
で、データ線D1からD2へ電流が流れるか否かが
決まるため、この電流が書き込み／読み出し制御
回路２１が検知して、データを出力する。
アドレス信号及び読み出し制御信号によりデータ
線D2を接地電位とし、データ線D1を読み出し電
位とする。この場合も上述したように、浮遊ゲー
トFG2にホツトキヤリアが注入されているか否か
で、データ線D1からD2へ電流が流れるか否かが
決まるため、この電流が書き込み／読み出し制御
回路２１が検知して、データを出力する。
このように１つのメモリセルで、２つの情報を
書き込み／読み出しできるものである。
書き込み／読み出しできるものである。
以上説明した如く本発明によれば、制御ゲート
の両側に隣接して２つの浮遊ゲートを設けた
MOSトランジスタをメモリセルに用い、メモリ
セルのMOSトランジスタに接続するデータ線を
２本用いて、書き込み／読み出し制御回路によ
り、２つの浮遊ゲートにそれぞれ別々に情報を書
き込み／読み出しできるため、１つのメモリセル
で２つの情報を書き込み／読み出しできる。これ
により、記憶するメモリ容量の半分の個数のメモ
リセルで済むため、メモリチツプの増大を防ぐこ
とができる。また本発明によれば、１つのコント
ロールゲート・ラインと、その側壁に設ける絶縁
膜と、その側壁に異方性エツチングで残存させる
一対のフローテイングゲート（いわゆるサイドウ
オール）とでゲート部を形成できるため、この点
でもメモリチツプ上での占有面積が著しく小さく
できるものである。
の両側に隣接して２つの浮遊ゲートを設けた
MOSトランジスタをメモリセルに用い、メモリ
セルのMOSトランジスタに接続するデータ線を
２本用いて、書き込み／読み出し制御回路によ
り、２つの浮遊ゲートにそれぞれ別々に情報を書
き込み／読み出しできるため、１つのメモリセル
で２つの情報を書き込み／読み出しできる。これ
により、記憶するメモリ容量の半分の個数のメモ
リセルで済むため、メモリチツプの増大を防ぐこ
とができる。また本発明によれば、１つのコント
ロールゲート・ラインと、その側壁に設ける絶縁
膜と、その側壁に異方性エツチングで残存させる
一対のフローテイングゲート（いわゆるサイドウ
オール）とでゲート部を形成できるため、この点
でもメモリチツプ上での占有面積が著しく小さく
できるものである。
第１図は本発明の一実施例のトランジスタ断面
図、第２図は同トランジスタを用いたメモリセル
の回路図、第３図は従来のプログラマブルROM
のメモリセルに用いられる浮遊ゲート付きトラン
ジスタの断面図、第４図は同トランジスタを用い
たメモリセルの回路図である。 ５……制御ゲート、６ａ，６ｂ（FG１，FG２）
……浮遊ゲート、Ｔ１……浮遊ゲート付きMOS
トランジスタ、Ｗ……ワード線、Ｄ１，Ｄ２……
データ線、２１……書き込み／読み出し制御回
路。
図、第２図は同トランジスタを用いたメモリセル
の回路図、第３図は従来のプログラマブルROM
のメモリセルに用いられる浮遊ゲート付きトラン
ジスタの断面図、第４図は同トランジスタを用い
たメモリセルの回路図である。 ５……制御ゲート、６ａ，６ｂ（FG１，FG２）
……浮遊ゲート、Ｔ１……浮遊ゲート付きMOS
トランジスタ、Ｗ……ワード線、Ｄ１，Ｄ２……
データ線、２１……書き込み／読み出し制御回
路。
Claims (1)
- １ データを記憶するメモリセルとして、平坦な
ゲート絶縁膜、このゲート絶縁膜上面に配置され
たゲート電極、このゲート電極と同様の前記ゲー
ト絶縁膜上面でかつ前記ゲート電極の一側方、他
側方に絶縁膜を介して配置され導電膜に対する異
方性エツチング法で残存形成された第１、第２の
フローテイングゲートを有したMOSトランジス
タを設け、かつ該トランジスタのドレインとソー
スに接続された２本のデータ線と、前記ゲート電
極を制御するワード線と、アドレス信号、書き込
み／読み出し信号で前記２本のデータ線を制御す
る書き込み／読み出し制御回路とを設け、前記各
フローテイングゲートにキヤリアが注入されてい
るか否かで前記トランジスタのオン／オフを決め
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249366A JPS62109367A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249366A JPS62109367A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109367A JPS62109367A (ja) | 1987-05-20 |
| JPH0139665B2 true JPH0139665B2 (ja) | 1989-08-22 |
Family
ID=17191954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249366A Granted JPS62109367A (ja) | 1985-11-07 | 1985-11-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109367A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0142604B1 (ko) * | 1995-03-22 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632464B2 (ja) * | 1977-10-03 | 1981-07-28 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632464U (ja) * | 1979-08-17 | 1981-03-30 |
-
1985
- 1985-11-07 JP JP60249366A patent/JPS62109367A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632464B2 (ja) * | 1977-10-03 | 1981-07-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109367A (ja) | 1987-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |