JPH09213812A

JPH09213812A - Ｄｒａｍセル及びｄｒａｍ

Info

Publication number: JPH09213812A
Application number: JP8015408A
Authority: JP
Inventors: Yoshihisa Saito; 美寿斎藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-01-31
Filing date: 1996-01-31
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】従来よりもリーク電流を少なくし、書込みを短
時間で行えるようにし、メモリセルを高密度にする。【解決手段】メモリＭＩＳトランジスタＭと書込みＭＩ
ＳトランジスタＱとがＳｉＯ2膜１６１と２６１とを対
向させて基板に垂直な方向に張り付けられている。メモ
リＭＩＳトランジスタＭは、ｎ／ｐ／ｎ型Ｓｉ半導体膜
１１のチャンネル領域１２の上方に、ゲート酸化膜を介
し準フローティングゲート１４及びワード線Ｗｒが形成
されている。準フローティングゲート１４は、コンタク
トホールを通って下方のｎ型電極領域２３Ｂに接続され
ている。ｎ型電極領域１３Ａ及び１３Ｂはそれぞれ上方
の読出しビット線Ｂｒ及びグランドプレートＢｒＸに接
続されている。書込みＭＩＳトランジスタＱ１は、ｎ／
ｐ／ｎ型Ｓｉ半導体膜２１のチャンネル領域２２の下方
にゲート酸化膜を介して書込みワード線Ｗｗが形成さ
れ、ｎ型電極領域２３Ａが下方の書込みビット線Ｂｗに
接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲイン型のＤＲＡ
Ｍセル及びＤＲＡＭに関する。

【０００２】

【従来の技術】ＤＲＡＭは、大容量化の要求に応じて、
パターン縮小等により約３年に４倍のペースで容量が増
大している。ＤＲＡＭの読出し時には、ビット線とメモ
リセル容量とを導通させてビット線の電位変化を検出し
ているが、メモリセル容量がビット線容量よりも充分小
さいので、電位変化が０．１〜０．２Ｖと微小であり、
サイズを縮小するとこの変動がさらに小さくなって誤読
出しが生じたり読出し速度が低下する。また、ソフトエ
ラーに対する耐力が低下する。このような問題を解決す
るために、フィン型やトレンチ型のメモリセル容量が用
いられている。

【０００３】しかし、メモリセル容量の大きさを維持し
つつメモリセルサイズを縮小化するためには、メモリの
世代を追う毎に容量のデザイン及びプロセスを変えて行
かなければならないので、開発費の増大を招く。そこ
で、図２１（Ａ）に示すようなゲイン型ＤＲＡＭセルが
提案されている（特開昭６０−１００４６５号公報）。

【０００４】メモリＭＩＳトランジスタ１は、チャンネ
ル領域２と、その両側のｎ型電極領域３Ａ及び３Ｂと、
チャンネル領域２の上方のポリシリコン４の準フローテ
ィングゲート４ａ及び制御ゲート５とからなり、書込み
ＭＩＳトランジスタ６は、ポリシリコン４の一部である
チャンネル領域７と、その両側のｎ型電極領域４ｂ及び
４ｃと、チャンネル領域７の上方の制御ゲート５とから
なる。ポリシリコン４は、チャンネル領域７を除く部分
がｎ型不純物で飽和濃度にドープされている。ｎ型電極
領域３Ｂは高レベル（５Ｖ）にされている。

【０００５】図２１（Ｂ）は、図２１（Ａ）の回路図で
ある。図２１（Ｃ）は、この回路の動作を示す波形図で
ある。メモリＭＩＳトランジスタ１に‘１’を書き込む
場合には、制御ゲート（ワード線）５及びｎ型電極領域
（書込みビット線）４ｂを高レベルにして、書込みＭＩ
Ｓトランジスタ６をオンにし準フローティングゲート４
ａに正電荷を蓄積させ、制御ゲート５を低レベルに戻し
て書込みＭＩＳトランジスタ６をオフにする。メモリＭ
ＩＳトランジスタ１に‘０’を書き込む場合には、制御
ゲート５のみを高レベルにして、書込みＭＩＳトランジ
スタ６をオンにし準フローティングゲート４ａの正電荷
を排出させ、制御ゲート５を低レベルに戻して書込みＭ
ＩＳトランジスタ６をオフにする。読出し時には、ｎ型
電極領域４ｂをフローティング状態にさせ、制御ゲート
５を高レベルにさせる。これにより、準フローティング
ゲート４ａに保持されていた電荷が流出するが、ポリシ
リコンチャンネル領域７での電子移動度はチャンネル領
域２での電子移動度よりも遥かに小さいので、ｎ型電極
領域４ｂに電圧パルスが生ずる。読み出しは、準フロー
ティングゲート４ａに保持されていた電荷が流出するの
で、破壊読出しとなる。

【０００６】破壊読出しを防止するために、図２１
（Ａ）において、制御ゲート５をメモリＭＩＳトランジ
スタ１用と書込みＭＩＳトランジスタ６用とに分離して
それぞれ読出しワード線及び書込みワード線とした構成
が提案されている（特昭和６０−８４８６７号公報）。

【０００７】

【発明が解決使用とする課題】しかし、上記いずれのＤ
ＲＡＭセルも、書込みＭＩＳトランジスタ６がポリシコ
ンチャンネルを用いたＴＦＴであるので、書込みＭＩＳ
トランジスタ６をオフにしてもリーク電流が多く、たと
え非破壊読出しであっても頻繁にリフレッシュ動作を行
う必要がある。また、ポリシリコンチャンネル領域７の
電子移動度がチャンネル領域２のそれに比し遥かに小さ
いので、書込み時間が長くなる。ＴＦＴの替わりにメモ
リＭＩＳトランジスタ１と同一構成のものを用いると、
メモリセル占有面積が広くなるので、メモリセル密度が
低下する。

【０００８】本発明の目的は、このような問題点に鑑
み、従来よりもリーク電流が少なく、書込みを短時間で
行うことができ、しかも高密度であるゲイン型のＤＲＡ
Ｍセル及びＤＲＡＭを提供することにある。

【０００９】

【課題を解決するための手段及びその作用効果】本発明
に係るＤＲＡＭセルでは、例えば図１に示す如く、分離
絶縁膜１６１及び２６１の一方側の面上にメモリＭＩＳ
トランジスタＭが形成され、該分離絶縁膜１６１及び２
６１の他方側の面上の該メモリＭＩＳトランジスタＭと
対応した位置に書込みＭＩＳトランジスタＱが形成さ
れ、該メモリＭＩＳトランジスタＭは、該分離絶縁膜１
６１及び２６１の一方側の面上に該分離絶縁膜１６１及
び２６１の面に沿って連続し隣合う領域の伝導型が異な
る第１電極領域１３Ａ／チャンネル領域１２／第２電極
領域１３Ｂが半導体単結晶膜１１で形成され、該チャン
ネル領域１２上に絶縁膜を介して制御ゲートＷｒが読出
しワード線として形成され、該制御ゲートＷｒと該チャ
ンネル領域１２との間に絶縁膜を介して準フローティン
グゲート１４が形成され、該第１電極領域１３Ａが読出
しビット線Ｂｒに接続され、該書込みＭＩＳトランジス
タＱは、該分離絶縁膜１６１及び２６１の他方側の面上
に該分離絶縁膜１６１及び２６１の面に沿って連続し隣
合う領域の伝導型が異なる第３電極領域２３Ａ／チャン
ネル領域２２／第４電極領域２３Ｂが半導体単結晶膜２
１で形成され、該チャンネル領域２２上に絶縁膜を介し
てゲートＷｗが書込みワード線として形成され、該第３
電極領域に書込みビット線Ｂｗが接続され、該書込みＭ
ＩＳトランジスタＱの該第４電極領域２３Ｂが、該分離
絶縁膜１６１及び２６１を貫通する孔を通って該メモリ
ＭＩＳトランジスタＭの該準フローティングゲート１４
に接続されている。

【００１０】上記構成において、図２に示す如く、書込
みビット線Ｂｗを‘１’の電位にし書込みワード線Ｗｗ
をアクティブにしてメモリＭＩＳトランジスタＭに
‘１’を書き込み、次に読出しワード線Ｗｒをアクティ
ブにすると、読出しビット線Ｂｒに電流Ｉ1が流れる。
書込みビット線Ｂｗを‘０’の電位にし書込みワード線
ＷｗをアクティブにしてメモリＭＩＳトランジスタＭに
‘０’を書き込み、次に読出しワード線Ｗｒをアクティ
ブにすると、読出しビット線Ｂｒに電流Ｉ0が流れる。

【００１１】本発明によれば、書込みトランジスタが通
常のＭＩＳトランジスタであるのでＴＦＴを用いた従来
構成よりもリーク電流が少なく、書込みＭＩＳトランジ
スタＱ１１のチャンネル領域の多数キャリヤ移動度がＴ
ＦＴのそれよりも大きいので書込みを短時間で行うこと
ができ、しかも、分離絶縁膜の一方側及び他方側にそれ
ぞれメモリＭＩＳトランジスタＭ及び書込みＭＩＳトラ
ンジスタＱが対応して形成されているので、すなわちセ
ルアレイ面に垂直な方向にメモリＭＩＳトランジスタＭ
及び書込みＭＩＳトランジスタＱが形成されているの
で、ＤＲＡＭセルが高密度であるという効果を奏する。

【００１２】本発明の第１態様では、例えば図７に示す
如く、上記メモリＭＩＳトランジスタ及び上記書込みＭ
ＩＳトランジスタをそれぞれ２個（Ｍ１、Ｍ２、Ｑ１、
Ｑ２）有して２メモリセルが構成され、上記第１電極領
域／チャンネル領域／第２電極領域は連続して２つ形成
され、２つのチャンネル領域間の領域１３Ａが同一伝導
型であって２つの該メモリＭＩＳトランジスタで共通に
なっており、上記第３電極領域／チャンネル領域／第４
電極領域は連続して２つ形成され、２つのチャンネル領
域間の領域２３Ａが同一伝導型であって２つの該書込み
ＭＩＳトランジスタで共通になっている。

【００１３】この第１態様によれば、共通領域を有する
のでメモリセル密度をより高めることができるという効
果を奏する。本発明の第２態様では、例えば図７に示す
如く、上記第１電極領域１３Ａ／チャンネル領域１２／
第２電極領域１３Ｂはｎ形領域／ｐ形領域／ｎ形領域で
あり、上記制御ゲートＷｒと該チャンネル領域１２との
間に上記準フローティングゲート１４が存在しない部分
１５が有り、該部分１５において該制御ゲートＷｒが該
チャンネル領域１２に接近する方向へ延びている。

【００１４】この第２態様によれば、準フローティング
ゲート１４に正電荷が保持され且つメモリＭＩＳトラン
ジスタＭ１が非選択のときに、該部分１５によりメモリ
ＭＩＳトランジスタＭ１に電流が流れるのを防止するこ
とができるという効果を奏する。この防止のために該部
分１５を形成せずにしきい値電圧が適当な値になるよう
にメモリＭＩＳトランジスタＭ１を作成することも可能
であるが、この場合、ＤＲＡＭセルアレイとその周辺回
路とで異なる製造プロセスになるので、製造工程数が増
えてコスト高になる。換言すれば、第２態様により製造
工程数を低減できるという効果を奏する。

【００１５】本発明の第３態様では、例えば図１８に示
す如く、上記第３電極領域２３Ｃ／チャンネル領域２２
Ａ／第４電極領域２３Ｄはｐ形領域／ｎ形領域／ｐ形領
域であり、上記制御ゲートＷｒＡと該チャンネル領域２
２Ａとの間隔が一定である。この第３態様によれば、書
込みＭＩＳトランジスタＱ１Ａがｐチャンネル型である
ので準フローティングゲート１４Ａに負電荷を書込むこ
とができ、これにより読出し時にメモリＭＩＳトランジ
スタＭ１Ａの選択、非選択によらずこれをオフにするこ
とができ、上記部分１５を形成せずにその目的を達成す
ることができるという効果を奏する。また、該部分１５
を形成していないので設計ルールが緩和され、歩留りが
向上するという効果を奏する。

【００１６】本発明の第４態様に係るＤＲＡＭでは、例
えば図１２に示す如く、上記いずれかのＤＲＡＭセル
と、書込みの場合には、上記書込みビット線Ｂｗ１を書
込み値‘０’又は‘１’に応じた電位にさせ、上記書込
みＭＩＳトランジスタＱ１１を所定時間オンにさせて書
込み値に応じた量の電荷を上記準フローティングゲート
１４に保持させ、読出しの場合には、該書込みＭＩＳト
ランジスタＱ１１をオフにさせた状態で、上記メモリＭ
ＩＳトランジスタＭ１１の読出しワード線Ｗｒ１をアク
ティブにさせて上記読出しビット線Ｂｒ１に流れる電流
に応じた記憶値を読み出させる周辺回路と、を有し、該
書込みＭＩＳトランジスタＱ１１の上記第４電極領域が
基準電位に維持されている。

【００１７】この第４態様によれば、メモリＭＩＳトラ
ンジスタＭ１１が読出し時に電流源として機能するの
で、サイズ縮小によるメモリセルの高密度化が可能とな
るという効果を奏する。本発明の第５態様では、例えば
図１２及び図２に示す如く、上記読出しビット線Ｂｒ２
に接続され、読出しの場合に記憶値‘０’のときに該読
出しビット線に流れる電流Ｉ0と記憶値‘１’のときに
該読出しビット線に流れる電流Ｉ1との略平均値Ｉmが該
読出しビット線との間でアクティブ状態において流れる
ダミーセル３０、３１を有し、第１の上記読出しビット
線Ｂｒ１に第１の上記メモリＭＩＳトランジスタＭ１１
の上記第１電極及び第１の該ダミーセル３０が接続さ
れ、第２の該読出しビット線Ｂｒ２に第２の該メモリＭ
ＩＳトランジスタＭ２２の該第１電極及び第２の該ダミ
ーセル３１が接続され、アクティブのときに該第１の読
出しビット線Ｂｒ１と該第２の読出しビット線Ｂｒ２と
の間の電位差を増幅させるセンスアンプ３６を有し、上
記周辺回路は、該第１のメモリＭＩＳトランジスタＭ１
１から記憶内容を読み出す場合、該第１及び第２のメモ
リＭＩＳトランジスタＭ１１、Ｍ２２及びダミーセル３
０、３１をインアクティブにさせた状態で該第１及び第
２の読出しビット線Ｂｒ１及びＢｒ２を互いに等電位に
プリチャージさせ、次に、該第１のメモリＭＩＳトラン
ジスタＭ１１及び該第２のダミーセル３１をアクティブ
にさせ、該センスアンプ３６をアクティブにさせ、該第
１及び第２の読出しビット線間の電位差に基づいた記憶
値を読み出させる。

【００１８】この第５態様によれば、読出しビット線と
の間でアクティブ状態において該略平均値Ｉmが流れる
ダミーセル３１を用いているので、同相ノイズが除去さ
れる差動増幅が可能となるという効果を奏する。本発明
の第６態様では、例えば図１２に示す如く、上記第１の
メモリＭＩＳトランジスタＭ１１に対応した第１の上記
書込みＭＩＳトランジスタＱ１１の上記第３電極が第１
の上記書込みビット線Ｂｗ１に接続され、上記第２のメ
モリＭＩＳトランジスタＭ２２に対応した第２の該書込
みＭＩＳトランジスタＱ２２の該第３電極が第２の該書
込みビット線Ｂｗ２に接続され、上記第１の読出しビッ
ト線Ｂｒ１と該第２の書込みビット線Ｂｗ２との間に接
続された第１のスイッチ素子３８と、上記第２の読出し
ビット線Ｂｒ２と該第１の書込みビット線Ｂｗ１との間
に接続された第２のスイッチ素子３９とを有し、上記周
辺回路は、該第１のメモリＭＩＳトランジスタＭ１１の
記憶内容をリフレシュさせる場合、該第１及び第２のス
イッチ素子３８及び３９をオフにさせた状態で上記読出
しの動作を行い、次に、該第１及び第２のスイッチ素子
３８、３９並びに該第１及び第２の書込みＭＩＳトラン
ジスタＱ１１、Ｑ２２をオンにさせて、該第１のメモリ
ＭＩＳトランジスタＭ１１に対する再書き込みを行う。

【００１９】この第６態様によれば、リフレッシュ動作
が可能となる。読み出しが非破壊であり、かつ、書込み
ＭＩＳトランジスタＱ１１のリーク電流がＴＦＴのそれ
よりも遥かに小さいので、リフレッシュ周期は従来のゲ
イン型ＤＲＡＭよりも長くなる。本発明の第７態様で
は、例えば図１９に示す如く、上記メモリＭＩＳトラン
ジスタと上記書込みＭＩＳトランジスタとの対が千鳥格
子上に配列されて、折り返しビット線構造になってい
る。

【００２０】この第７態様によれば、図１９に示す如く
図６のオープンビット線構造の場合よりもメモリセル密
度が低いが、ワード線とビット線との容量結合によるワ
ード線から１対の相補ビット線へのノイズが同相にな
り、この同相ノイズは差動型センスアンプで増幅するこ
とにより相殺される。

【００２１】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。［第１実施形態］図７は、２つのＤＲＡＭセルの断面構
成を示しており、読出し側１０のＳＯＩと書込み側２０
のＳＯＩとが絶縁層を対向させて基板に垂直な方向に張
り付けられている。メモリセル密度をより高めるため
に、読出し側１０には、メモリＭＩＳ（例えばＭＯＳ）
トランジスタＭ１とＭ２とが互いに対称的に形成され、
書込み側２０には書込みＭＩＳトランジスタＱ１とＱ２
とが互いに対称的に形成されている。また、メモリＭＩ
ＳトランジスタＭ１と書込みＭＩＳトランジスタＱ１と
で１つのＤＲＡＭセルが形成され、メモリＭＩＳトラン
ジスタＭ２と書込みＭＩＳトランジスタＱ２とでもう１
つのＤＲＡＭセルが形成されている。図１と同一構成要
素には、同一符号を付している。２つのＤＲＡＭセルが
対称的な構造であるので、メモリＭＩＳトランジスタＭ
２及び書込みＭＩＳトランジスタＱ２の構成要素には符
号を省略している。

【００２２】図３は書込み側２０のパターン図であり、
図４は読出し側１０のパターン図であり、図５は図３と
図４のパターンを重ね合わせたＤＲＡＭセルのパターン
図である。図７（Ａ）は図５中のＡ−Ａ線に沿った縦断
面図であり、図７（Ｂ）は図５中のＢ−Ｂ線に沿った縦
断面図である。以下、「上方」及び「下方」は、図７を
基準にしている。

【００２３】図３において、Ｓｉ半導体単結晶膜２１の
半分はｎ型電極領域２３Ａ／チャンネル領域２２／ｎ型
電極領域２３Ｂとなっており、チャンネル領域２２の下
方には、ゲート酸化膜を介して書込みワード線Ｗｗがチ
ャンネル領域２２を横切る方向に形成され、ｎ型電極領
域２３Ａがコンタクト部Ｃ１を介して下方の書込みビッ
ト線Ｂｗに接続されている。Ｓｉ半導体単結晶膜２１
は、隣の不図示のＳｉ半導体単結晶膜２１とＬＯＣＯＳ
法により分離されている。

【００２４】図４において、Ｓｉ半導体単結晶膜１１の
半分はｎ型電極領域１３Ａ／チャンネル領域１２／ｎ型
電極領域１３Ｂとなっている。チャンネル領域１２の上
方には、ゲート酸化膜を介して準フローティングゲート
１４が形成され、さらにその上方にはゲート酸化膜を介
して読出しワード線Ｗｒが形成されている。準フローテ
ィングゲート１４は、コンタクト部Ｃ２を介して下方の
図３中のｎ型電極領域２３Ｂに接続されている。ｎ型電
極領域１３Ａはコンタクト部Ｃ３を介して上方の読出し
ビット線Ｂｒに接続され、ｎ型電極領域１３Ｂは、コン
タクト部Ｃ４を介して上方のグランドプレートＢｒＸに
接続されている。

【００２５】読出しワード線Ｗｒ上のハッチングを付し
た部分１５は、図７（Ａ）に示す如く、チャンネル領域
１２との間に準フローティングゲート１４が存在せず、
チャンネル領域１２側に延びている。これは、準フロー
ティングゲート１４に‘１’の正電荷が保持され且つメ
モリＭＩＳトランジスタＭ１が非選択のときに、メモリ
ＭＩＳトランジスタＭ１に電流が流れるのを防止するた
めである。このために接近部分１５を形成せずにしきい
値電圧が適当な値になるようにメモリＭＩＳトランジス
タＭ１を作成することも可能であるが、この場合、ＤＲ
ＡＭセルアレイとその周辺回路とで異なる製造プロセス
になるので、製造工程数が増えてコスト高になる。

【００２６】図５のパターンは、図６に示すように格子
状に配列されている。図７において、１６１及び２６１
はＳＯＩの絶縁体としてのＳｉＯ2膜であり、１６２及
び２６２はフィールド酸化膜としてのＳｉＯ2であり、
１６３及び２６３は層間絶縁膜としてのＳｉＯ2であ
り、１６４は保護膜としてのＳｉＯ2又は窒化膜であ
り、２６４は基板２７を張り付けるためのＢＳＧ（ボロ
・シリケイト・ガラス）又はＳｉＯ2である。基板２７
は補強用であり、Ｓｉ又はサファイヤである。図７
（Ｂ）に示す如く、コンタクト部Ｃ２はＳｉＯ2膜２６
１、１６１及び１６２に形成されたスルーホールに充填
されている。

【００２７】上記構成において、図２に示す如く、書込
みビット線Ｂｗを０Ｖから‘１’の電位Ｖｃｃ、例えば
３．３Ｖにし書込みワード線Ｗｗを０Ｖから電位Ｖｃｃ
にしてメモリＭＩＳトランジスタＭに‘１’を書き込
み、これらの電位を０Ｖに戻し、次に読出しワード線Ｗ
ｒを電位Ｖｃｃにすると、読出しビット線Ｂｒに電流Ｉ
1が流れる。書込みビット線Ｂｗを‘０’の電位０Ｖに
し書込みワード線Ｗｗを電位ＶｃｃにしてメモリＭＩＳ
トランジスタＭに‘０’を書き込み、これらの電位を０
Ｖに戻し、次に読出しワード線Ｗｒを電位Ｖｃｃにする
と、読出しビット線Ｂｒに電流Ｉ0が流れる。

【００２８】次に、図７〜１０に基づいてＤＲＡＭセル
の要部作成工程を説明する。通常のトランジスタ作成部
分は当業者に周知であるのでその説明を省略する。（Ａ１，Ｂ１）ｐ型Ｓｉ半導体基板１１Ａ上に通常の方
法で書込みＭＩＳトランジスタＱ１及びＱ２を作成し、
層間ＳｉＯ2膜２６３の表面をＭＣＰ（メカノ・ケミカ
ル・ポリッシュ）で平坦化する。

【００２９】（Ａ２，Ｂ２）層間ＳｉＯ2膜２６３上に
ＢＳＧ２６４を積層し、その表面に、平坦化した基板２
７を張り付ける（圧接しアニーリングする）。これを上
下逆にし、フィールド酸化膜２６２の表面をストッパー
としてｐ型Ｓｉ半導体基板１１ＡをＭＣＰで削り、（Ａ
３，Ｂ３）のようにする。（Ａ４，Ｂ４）上面に分離ＳｉＯ2膜２６１を被着し、
一方、もう一枚のｐ型Ｓｉ半導体基板１１Ａ上を酸化さ
せて分離ＳｉＯ2膜１６１を形成し、これらを張り付け
る。ｐ型Ｓｉ半導体基板１１ＡをＭＣＰにより削り、
（Ａ５，Ｂ５）のように半導体単結晶膜にする。ｐ型Ｓ
ｉ半導体単結晶膜１１Ｂ上に対し熱酸化と酸化膜エッチ
ングとを繰り返し行って結晶欠陥が比較的少ない面を出
す。

【００３０】（Ａ６，Ｂ６）ＬＯＣＯＳ法によりフィー
ルド酸化膜１６２を形成し、エッチングによりＳｉＯ2
１６２、１６１及び２６１にコンタクトホールを形成
し、ｎ型不純物を高濃度にドープしたポリシリコンでこ
れを埋めてコンタクト部Ｃ２を形成する。ｐ型Ｓｉ半導
体単結晶膜１１Ｃ上を酸化してゲート酸化膜を形成し、
その上に、コンタクト部Ｃ２と同様にドープしたポリシ
リコンで準フローティングゲート１４を形成する。

【００３１】その後は、通常のトランジスタ形成プロセ
スによりメモリＭＩＳトランジスタＭ１及びＭ２を完成
させて図７に示ようにする。図１１は、図６のＤＲＡＭ
セルアレイの一部の回路図である。この回路図では、メ
モリＭＩＳトランジスタＭの制御ゲートの屈曲形状及び
準フローティングゲート１４のメモリＭＩＳトランジス
タＭ内での長さが表されている。図１２は、図６のＤＲ
ＡＭセルアレイの一部に対する周辺回路を示す図であ
る。図６のＤＲＡＭセルアレイはオープンビット線構造
であるが、図１２では形式的に折り返しビット線構造に
なっている。

【００３２】メモリＭＩＳトランジスタＭ１１と書込み
ＭＩＳトランジスタＱ１１とからなるＤＲＡＭセルＭＣ
１には、読出しビット線Ｂｒ１、書込みビット線Ｂｗ
１、読出しワード線Ｗｒ１及び書込みワード線Ｗｗ１が
図７と同様に接続されており、メモリＭＩＳトランジス
タＭ２２と書込みＭＩＳトランジスタＱ２２とからなる
ＤＲＡＭセルＭＣ２には、読出しビット線Ｂｒ２、書込
みビット線Ｂｗ２、読出しワード線Ｗｒ２及び書込みワ
ード線Ｗｗ２が図７と同様に接続されている。

【００３３】読出しビット線Ｂｒ１に接続されたダミー
セル３０は、ダミー読出しワード線ＷｒＤ１がアクティ
ブのときのみ読出しビット線Ｂｒ１からダミーセル３０
へ図２に示す電流Ｉmを流れ込ませるためのものであ
り、電流Ｉmは、‘１’が書き込まれたＤＲＡＭセルに
流れ込む電流Ｉ1と‘０’が書き込まれたＤＲＡＭセル
に流れ込む電流Ｉ0との略平均値である。このようなダ
ミーセル３１を用いているので、差動増幅が可能とな
る。読出しビット線Ｂｒ２にも同様にダミーセル３１が
接続されている。ダミーセル３０、３１は、上記構成の
ＤＲＡＭセルにおいて、メモリＭＩＳトランジスタのゲ
ート長を約２倍にし‘１’を書き込んだもの又は設計パ
ラメータを変えて動作がこれと実質的に略同一にしたも
のを用いることができる。

【００３４】ｐＭＩＳトランジスタ３２及び３３はそれ
ぞれ読出しビット線Ｂｒ１及びＢｒ２を電位Ｖｃｃ／２
にプリチャージするためのものであり、ｐＭＩＳトラン
ジスタ３４及び３５はそれぞれ書込みビット線Ｂｗ１及
びＢｗ２を電位Ｖｃｃ／２にプリチャージするためのも
のである。センスアンプ３６は読出しビット線Ｂｒ１と
読出しビット線Ｂｒ２との電位差を増幅するためのもの
であり、センスアンプ３７は書込みビット線Ｂｗ１と書
込みビット線Ｂｗ２との電位差を増幅するためのもので
ある。センスアンプ３６は、インアクティブのときφｐ
１及びφｎ１がフローティング状態又はＶｃｃ／２（以
下、フローティング状態等と言う）にされ、同様にセン
スアンプ３７は、インアクティブのときφｐ２及びφｎ
２がフローティング状態等にされる。

【００３５】ｎＭＩＳトランジスタ３８及び３９はそれ
ぞれリフレッシュ動作時に、読出しビット線Ｂｒ１と書
込みビット線Ｂｗ２とを導通させ読出しビット線Ｂｒ２
と書込みビット線Ｂｗ１とを導通させるためのものであ
る。読出しビット線Ｂｒ１と書込みビット線Ｂｗ２とを
導通させ読出しビット線Ｂｒ２と書込みビット線Ｂｗ１
とを導通させるのは、Ｉ1＞Ｉｍ＞Ｉ0であるからであ
る。ｐＭＩＳトランジスタ４０及び４１は、読出しコラ
ムが選択されたときに、読出しビット線Ｂｒ１と入出力
データ線＊Ｄとを導通させ書込みビット線Ｂｗ２と入出
力データ線Ｄとを導通させるためのものである。読出し
ビット線Ｂｒ１を入出力データ線＊Ｄと導通させ書込み
ビット線Ｂｗ２と入出力データ線＊Ｄと導通させるの
は、Ｉ1＞Ｉｍ＞Ｉ0であるからである。ｐＭＩＳトラン
ジスタ４２及び４３は、書込みコラムが選択されたとき
に、書込みビット線Ｂｗ１と入出力データ線Ｄとを導通
させ書込みビット線Ｂｗ２と入出力データ線＊Ｄとを導
通させるためのものである。ｐＭＩＳトランジスタ４４
は、入出力データ線Ｄと入出力データ線＊Ｄとの電位差
を等しくさせるためのイコライザである。

【００３６】次に、ＤＲＡＭセルＭＣ１に対する読出
し、書込み及びリフレッシュの動作をそれぞれ図１３、
図１４及び図１５に基づいて説明する。この動作におい
ては、ＤＲＡＭセルＭＣ２及びダミーセル３０は選択さ
れず、ＤＲＡＭセルＭＣ１及びダミーセル３１のみを考
慮すればよい。以下、メモリＭＩＳトランジスタＭ１１
には、‘１’が書き込まれているとする。図１３〜１５
中、ハッチングを付した部分は、レベルの遷移をその範
囲内の任意の時点にずらすことが許容されることを意味
している。

【００３７】（１）読出し動作最初、プリチャージ信号＊φ１が低レベルでｐＭＩＳト
ランジスタ３２及び３３がオンになっており、読出しビ
ット線Ｂｒ１及びＢｒ２が電位Ｖｃｃ／２にプリチャー
ジされている。次に、読出しワード線Ｗｒ１及びダミー
読出しワード線ＷｒＤ２が高レベルになってメモリＭＩ
ＳトランジスタＭ１１に電流Ｉ1が流れ込み、ダミーセ
ル３１に電流Ｉmが流れ込む。プリチャージ信号＊φ１
が高レベルに遷移してｐＭＩＳトランジスタ３２及び３
３がオフになり、電流Ｉ1及び電流Ｉmにより読出しビッ
ト線Ｂｒ１及びＢｒ２の電位が低下する。Ｉ1＞Ｉmであ
るので読出しビット線Ｂｒ１の電位低下の方が読出しビ
ット線Ｂｒ２のそれよりも大きい。

【００３８】メモリＭＩＳトランジスタＭ１１及びダミ
ーセル３１が読出し時に電流源として機能するので、サ
イズ縮小によるメモリセルの高密度化が可能となる。次
に読出しワード線Ｗｒ１及びダミー読出しワード線Ｗｒ
Ｄ２が低レベルに遷移してメモリＭＩＳトランジスタＭ
１１及びダミーセル３１に流れ込む電流が停止する。次
に、φｎ１がフローティング状態等から０Ｖになり、φ
ｐ１がフローティング状態等から電位Ｖｃｃになって、
読出しビット線Ｂｒ１と読出しビット線Ｂｒ２との電位
差がセンスアンプ３６で増幅され、読出しビット線Ｂｒ
１が０Ｖ、読出しビット線Ｂｒ２が電位Ｖｃｃとなる。

【００３９】読出しコラム選択信号＊ＣＳｒが低レベル
に遷移してｐＭＩＳトランジスタ４０及び４１がオンに
なり、読出しビット線Ｂｒ１及びＢｒ２の電位がそれぞ
れ入出力データ線＊Ｄ及びＤに伝達され、不図示のＩ／
Ｏバッファ回路を介して外部に取り出される。読出しコ
ラム選択信号＊ＣＳｒが高レベルに遷移してｐＭＩＳト
ランジスタ４０及び４１がオフになり、また、φｎ１及
びφｐ１がフローティング状態等になる。

【００４０】次の読出し動作に備えるために、プリチャ
ージ信号＊φ１が低レベルに遷移してｐＭＩＳトランジ
スタ３２及び３３がオンになり、読出しビット線Ｂｒ１
及びＢｒ２が電位Ｖｃｃ／２にプリチャージされる。本
実施形態のＤＲＡＭは非破壊読出しであるので、通常の
ＤＲＡＭのように１ビットを読み出すのに全コラムを選
択して１行分のメモリセルからデータを読出しこれを再
書込みする必要がなく、読出しコラムのみを選択すれば
よいので、消費電力を低減できる。

【００４１】（２）書込み動作最初、入出力データ線Ｄ及び＊Ｄが不図示の回路で電位
Ｖｃｃ／２にプリチャージされ、これと同時に、＊ＥＱ
が低レベルでｐＭＩＳトランジスタ４４がオンになって
入出力データ線Ｄと＊Ｄとが等電位にされている。ま
た、プリチャージ信号＊φ２が低レベルでｐＭＩＳトラ
ンジスタ３４及び３５がオンになって書込みビット線Ｂ
ｗ１及びＢｗ２が電位Ｖｃｃ／２にプリチャージされて
いる。ライトイネーブル信号＊ＷＥが低レベルに遷移し
て書込み動作が開始される。

【００４２】＊ＥＱが高レベルに遷移してｐＭＩＳトラ
ンジスタ４４がオフになり、入出力データ線Ｄ、＊Ｄに
‘１’のデータが供給されて入出力データ線Ｄが電位Ｖ
ｃｃ、入出力データ線＊Ｄが０Ｖになる。また、プリチ
ャージ信号＊φ２が高レベルに遷移してｐＭＩＳトラン
ジスタ３４及び３５がオフになる。書込みワード線Ｗｗ
１が高レベルに遷移して書込みＭＩＳトランジスタＱ１
１がオンになり、メモリＭＩＳトランジスタＭ１１に
‘１’が書き込まれている時には準フローティングゲー
ト１４に保持された正電荷が書込みビット線Ｂｗ１に排
出されて書込みビット線Ｂｗ１の電位が実線で示すよう
に上昇し、逆にメモリＭＩＳトランジスタＭ１１に
‘０’が書き込まれている時には書込みビット線Ｂｗ１
上の正電荷が準フローティングゲート１４に流れ込んで
書込みビット線Ｂｗ１の電位が点線で示すように低下す
る。次に、書込みコラム選択信号＊ＣＳｗが低レベルに
遷移してｐＭＩＳトランジスタ４２及び４３がオンにな
り、書込みビット線Ｂｗ１の電位が入出力データ線Ｄの
電位に近づき、書込みビット線Ｂｗ２の電位が入出力デ
ータ線＊Ｄの電位に近づく。書込みコラム選択信号＊Ｃ
Ｓｗが高レベルに遷移してｐＭＩＳトランジスタ４２及
び４３がオフになる。φｎ２がフローティング状態等か
ら０Ｖになり、φｐ２がフローティング状態等から電位
Ｖｃｃになって、書込みビット線Ｂｗ１とＢｗ２との電
位差がセンスアンプ３７で増幅される。

【００４３】書込みワード線Ｗｗ１が低レベルに遷移し
て準フローティングゲート１４に‘１’の正電荷が保持
される。ライトイネーブル信号＊ＷＥが高レベルに遷移
する。次の書込み動作に備えて、入出力データ線Ｄ及び
＊Ｄが電位Ｖｃｃ／２にプリチャージされ、これと同時
に＊ＥＱが低レベルに遷移してｐＭＩＳトランジスタ４
４がオンになり入出力データ線Ｄと＊Ｄの電位が等しく
される。プリチャージ信号＊φ２が低レベルに遷移して
ｐＭＩＳトランジスタ３４及び３５がオンになり、書込
みビット線Ｂｗ１及びＢｗ２が電位Ｖｃｃ／２にプリチ
ャージされる。また、φｎ２及びφｐ２がフローティン
グ状態等になる。

【００４４】書込みＭＩＳトランジスタＱ１１のチャン
ネル領域の多数キャリヤ移動度がＴＦＴのそれよりも大
きいので、書き込み速度が従来よりも速くなる。（３）リフレッシュ動作リフレッシュ動作では、メモリＭＩＳトランジスタＭ１
１の記憶値が読み出され、これが書込みＭＩＳトランジ
スタＱ１１を通って準フローティングゲート１４に再書
込みされる。すなわち、図１５に示すように、図１３の
読出し動作が行われた後、図１４の書込み動作が行われ
る。ただし、ｐＭＩＳトランジスタ４０〜４３はオフに
なっており、リフレッシュ信号ＲｅｆによりｎＭＩＳト
ランジスタ３８及び３９がオンになって読出しビット線
Ｂｒ１及びＢｒ２上の読出し電位がそれぞれ書込みビッ
ト線Ｂｗ２及びＢｗ１に伝達され、次に書込み動作が行
われる。

【００４５】読み出しが非破壊であり、かつ、書込みＭ
ＩＳトランジスタＱ１１のリーク電流がＴＦＴのそれよ
りも遥かに小さいので、リフレッシュ周期は従来のゲイ
ン型ＤＲＡＭよりも長くなる。［第２実施形態］図１６〜１８は本発明の第２実施形態
に係り、図１６はＤＲＡＭセルの読出し側パターン図、
図１７はＤＲＡＭセルのパターン図であり、図１８
（Ａ）は図１７のＡ−Ａ線に沿った縦断面図であり、図
１８（Ｂ）は図１７のＢ−Ｂ線に沿った縦断面図であ
る。ＤＲＡＭセルの書込み側パターンは、半導体単結晶
膜の伝導型が第１実施形態の場合と逆である点を除き図
３と同一である。

【００４６】この第２実施形態では、図７（Ａ）の接近
部分１５を形成せずにその目的を達成するために、図７
の書込みｎチャンネル型のＭＩＳトランジスタＱ１の代
わりにｐチャンネル型の書込みＭＩＳトランジスタＱ１
Ａを用い、且つ、メモリＭＩＳトランジスタＭ１Ａに
‘１’を書き込む場合に準フローティングゲート１４Ａ
に負電荷を保持させている。メモリＭＩＳトランジスタ
Ｍ１Ａに‘０’を書き込む場合には準フローティングゲ
ート１４Ａの電荷をゼロクリアする。このようにすれ
ば、‘１’が書込まれたメモリＭＩＳトランジスタＭ１
Ａを、選択、非選択によらずオフにすることができ、
‘０’が書込まれたメモリＭＩＳトランジスタＭ１Ａが
選択されたときのみメモリＭＩＳトランジスタＭ１Ａに
電流が流れるようにすることができる。

【００４７】本第２実施形態によれば、接近部分１５を
形成していないので設計ルールが緩和され、歩留りが向
上する。他の点は上記第１実施形態と同様である。図
６、８〜１５に対応した構成及び動作は、第１実施形態
の説明から容易に理解できるので、その説明を省略す
る。［第３実施形態］上記第１及び第２実施形態ではオープ
ンビット線構造を説明したが、折り返しビット線構造も
可能であり、これを第３実施形態として説明する。

【００４８】図１９は、折り返しビット線構造のＤＲＡ
Ｍセルアレイパターン図であり、図６に対応している。
図２０は、図１９のＤＲＡＭセルアレイ中の２セルのパ
ターン図であり、（Ａ）は図５に対応し、（Ｂ）は図３
に対応し、（Ｃ）は図４に対応している。第１実施形態
とパターン形状が異なっていても、簡単化のために、対
応する構成要素には同一符号を付している。

【００４９】図１９に示すようにＤＲＡＭセルは、２セ
ル単位で千鳥格子状に配列されている。例えば、読出し
ビット線Ｂｒ１とＢｒ２の対を選択し読出しワード線Ｗ
ｒ１を選択することにより図１３と同様にしてＤＲＡＭ
セルＭＣ１からの読出しが可能となる。図１９の折り返
しビット線構造は、図６のオープンビット線構造の場合
よりもメモリセル密度が低いが、ワード線とビット線と
の容量結合によるワード線から１対の相補ビット線への
ノイズが同相になり、この同相ノイズは差動型センスア
ンプで増幅することにより相殺される。

【００５０】なお、本発明には外にも種々の変形例が含
まれる。例えば、メモリＭＩＳトランジスタはｐチャン
ネル型であってもよい。また、センスアンプは、差動型
でなくてもよく、電流増幅型であってもよい。読出し時
にメモリＭＩＳトランジスタに電流が連続的に流れるの
で、センスアンプを用いない構成であってもよい。

【図面の簡単な説明】

【図１】本発明に係るＤＲＡＭセルの原理構成図であ
る。

【図２】図１のＤＲＡＭセルの動作を示す波形図であ
る。

【図３】本発明の第１実施形態のＤＲＡＭセルの書込み
側パターン図である。

【図４】本発明の第１実施形態のＤＲＡＭセルの読出し
側パターン図である。

【図５】本発明の第１実施形態のＤＲＡＭセルのパター
ン図である。

【図６】本発明の第１実施形態のＤＲＡＭセルアレイの
パターン図である。

【図７】（Ａ）は図５のＡ−Ａに沿った縦線断面図、
（Ｂ）は図５のＢ−Ｂ線に沿った縦断面図である。

【図８】図７のＤＲＡＭセルの要部作成工程を示す断面
図（その１）である。

【図９】図７のＤＲＡＭセルの要部作成工程を示す断面
図（その２）である。

【図１０】図７のＤＲＡＭセルの要部作成工程を示す断
面図（その３）である。

【図１１】図６のＤＲＡＭセルアレイの一部の回路図で
ある。

【図１２】図６のＤＲＡＭセルアレイの一部に対する周
辺回路を示す図である。

【図１３】図１２の回路の読出し動作を示すタイミング
チャートである。

【図１４】図１２の回路の書込み動作を示すタイミング
チャートである。

【図１５】図１２の回路のリフレッシュ動作を示すタイ
ミングチャートである。

【図１６】本発明の第２実施形態のＤＲＡＭセルの読出
し側パターン図である。

【図１７】本発明の第２実施形態のＤＲＡＭセルのパタ
ーン図である。

【図１８】（Ａ）は図１７のＡ−Ａ線に沿った縦断面
図、（Ｂ）は図１７のＢ−Ｂ線に沿った縦断面図であ
る。

【図１９】本発明の第３実施形態のＤＲＡＭセルアレイ
のパターン図である。

【図２０】図１９のＤＲＡＭセルアレイ中のセルのパタ
ーン図である。

【図２１】従来のゲイン型ＤＲＡＭセルの構成及び動作
を示す図である。

【符号の説明】

１０読出し側１１、２１、２１ＡＳｉ半導体単結晶膜１１Ａｐ型Ｓｉ半導体基板１１Ｂ、１１Ｃｐ型Ｓｉ半導体単結晶膜１２、２２、２２Ａチャンネル領域１３Ａ、１３Ｂ、２３Ａ、２３Ｂｎ型電極領域１４、１４Ａ準フローティングゲート１６１、２６１分離ＳｉＯ2膜１６２、２６２フィールド酸化膜１６３、２６３層間ＳｉＯ2膜１６４保護膜２０書込み側２３Ｃ、２３Ｄｐ型電極領域２６４ＢＳＧ２７基板３０、３１ダミーセルＭ、Ｍ１、Ｍ２、Ｍ１Ａ、Ｍ２Ａ、Ｍ１１、Ｍ２２メ
モリＭＩＳトランジスタＱ、Ｑ１、Ｑ２、Ｑ１Ａ、Ｑ２Ａ、Ｑ１１、Ｑ２２書
込みＭＩＳトランジスタＣ１〜Ｃ４コンタクト部Ｗｒ、ＷｒＡ、Ｗｒ１、Ｗｒ２読出しワード線Ｂｒ、Ｂｒ１、Ｂｒ２、ＢｒＸ読出しビット線Ｂｗ、Ｂｗ１、Ｂｗ２書込みビット線Ｗｗ、Ｗｗ１、Ｗｗ２書込みワード線ＷｒＤ１、ＷｒＤ２ダミー読出しワード線ＭＣ１、ＭＣ２、ＭＣ６１ＤＲＡＭセルＤ、＊Ｄ入出力データ線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ６８１Ｂ 29/788 ６８１Ｇ 29/792 29/78 ３７１ 29/786 ６１３Ｂ

Claims

【特許請求の範囲】

【請求項１】分離絶縁膜の一方側の面上にメモリＭＩ
Ｓトランジスタが形成され、該分離絶縁膜の他方側の面
上の該メモリＭＩＳトランジスタと対応した位置に書込
みＭＩＳトランジスタが形成され、該メモリＭＩＳトランジスタは、該分離絶縁膜の一方側
の面上に該分離絶縁膜の面に沿って連続し隣合う領域の
伝導型が異なる第１電極領域／チャンネル領域／第２電
極領域が半導体単結晶膜で形成され、該チャンネル領域
上に絶縁膜を介して制御ゲートが読出しワード線として
形成され、該制御ゲートと該チャンネル領域との間に絶
縁膜を介して準フローティングゲートが形成され、該第
１電極領域が読出しビット線に接続され、該書込みＭＩＳトランジスタは、該分離絶縁膜の他方側
の面上に該分離絶縁膜の面に沿って連続し隣合う領域の
伝導型が異なる第３電極領域／チャンネル領域／第４電
極領域が半導体単結晶膜で形成され、該チャンネル領域
上に絶縁膜を介してゲートが書込みワード線として形成
され、該第３電極領域に書込みビット線が接続され、該書込みＭＩＳトランジスタの該第４電極領域が、該分
離絶縁膜を貫通する孔を通って該メモリＭＩＳトランジ
スタの該準フローティングゲートに接続されている、ことを特徴とするＤＲＡＭセル。
【請求項２】上記メモリＭＩＳトランジスタ及び上記
書込みＭＩＳトランジスタをそれぞれ２個有して２メモ
リセルが構成され、上記第１電極領域／チャンネル領域／第２電極領域は連
続して２つ形成され、２つのチャンネル領域間の領域が
同一伝導型であって２つの該メモリＭＩＳトランジスタ
で共通になっており、上記第３電極領域／チャンネル領域／第４電極領域は連
続して２つ形成され、２つのチャンネル領域間の領域が
同一伝導型であって２つの該書込みＭＩＳトランジスタ
で共通になっている、ことを特徴とする請求項１記載のＤＲＡＭセル。
【請求項３】上記第１電極領域／チャンネル領域／第
２電極領域はｎ形領域／ｐ形領域／ｎ形領域であり、上記制御ゲートと該チャンネル領域との間に上記準フロ
ーティングゲートが存在しない部分が有り、該部分にお
いて該制御ゲートが該チャンネル領域に接近する方向へ
延びている、ことを特徴とする請求項１又は２記載のＤＲＡＭセル。
【請求項４】上記第１電極領域／チャンネル領域／第
２電極領域はｐ形領域／ｎ形領域／ｐ形領域であり、上記制御ゲートと該チャンネル領域との間隔が一定であ
る、ことを特徴とする請求項１又は２記載のＤＲＡＭセル。
【請求項５】請求項１乃至４のいずれか１つに記載の
ＤＲＡＭセルと、書込みの場合には、上記書込みビット線を書込み値
‘０’又は‘１’に応じた電位にさせ、上記書込みＭＩ
Ｓトランジスタを所定時間オンにさせて書込み値に応じ
た量の電荷を上記準フローティングゲートに保持させ、
読出しの場合には、該書込みＭＩＳトランジスタをオフ
にさせた状態で、上記メモリＭＩＳトランジスタの読出
しワード線をアクティブにさせて上記読出しビット線に
流れる電流に応じた記憶値を読み出させる周辺回路と、を有し、該書込みＭＩＳトランジスタの上記第２電極領
域が基準電位に維持されていることを特徴とするＤＲＡ
Ｍ。
【請求項６】上記読出しビット線に接続され、読出し
の場合に記憶値‘０’のときに該読出しビット線に流れ
る電流と記憶値‘１’のときに該読出しビット線に流れ
る電流との略平均値が該読出しビット線との間でアクテ
ィブ状態において流れるダミーセルを有し、第１の上記読出しビット線に第１の上記メモリＭＩＳト
ランジスタの上記第１電極及び第１の該ダミーセルが接
続され、第２の該読出しビット線に第２の該メモリＭＩ
Ｓトランジスタの該第１電極及び第２の該ダミーセルが
接続され、アクティブのときに該第１の読出しビット線と該第２の
読出しビット線との間の電位差を増幅させるセンスアン
プを有し、上記周辺回路は、該第１のメモリＭＩＳトランジスタか
ら記憶内容を読み出す場合、該第１及び第２のメモリＭ
ＩＳトランジスタ及びダミーセルをインアクティブにさ
せた状態で該第１及び第２の読出しビット線を互いに等
電位にプリチャージさせ、次に、該第１のメモリＭＩＳ
トランジスタ及び該第２のダミーセルをアクティブにさ
せ、該センスアンプをアクティブにさせ、該第１及び第
２の読出しビット線間の電位差に基づいた記憶値を読み
出させる、ことを特徴とする請求項５記載のＤＲＡＭ。
【請求項７】上記第１のメモリＭＩＳトランジスタに
対応した第１の上記書込みＭＩＳトランジスタの上記第
３電極が第１の上記書込みビット線に接続され、上記第
２のメモリＭＩＳトランジスタに対応した第２の該書込
みＭＩＳトランジスタの該第３電極が第２の該書込みビ
ット線に接続され、上記第１の読出しビット線と該第２の書込みビット線と
の間に接続された第１のスイッチ素子と、上記第２の読出しビット線と該第１の書込みビット線と
の間に接続された第２のスイッチ素子とを有し、上記周辺回路は、該第１のメモリＭＩＳトランジスタの
記憶内容をリフレシュさせる場合、該第１及び第２のス
イッチ素子をオフにさせた状態で上記読出しの動作を行
い、次に、該第１及び第２のスイッチ素子並びに該第１
及び第２の書込みＭＩＳトランジスタをオンにさせて、
該第１のメモリＭＩＳトランジスタに対する再書き込み
を行う、ことを特徴とする請求項６記載のＤＲＡＭ。
【請求項８】上記メモリＭＩＳトランジスタと上記書
込みＭＩＳトランジスタとの対が千鳥格子上に配列され
て、折り返しビット線構造になっている、ことを特徴とする請求項５乃至７のいずれか１つに記載
のＤＲＡＭセル及びＤＲＡＭ。