JPH05129554A - ダイナミツク型半導体記憶装置 - Google Patents

ダイナミツク型半導体記憶装置

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JPH05129554A
JPH05129554A JP4105764A JP10576492A JPH05129554A JP H05129554 A JPH05129554 A JP H05129554A JP 4105764 A JP4105764 A JP 4105764A JP 10576492 A JP10576492 A JP 10576492A JP H05129554 A JPH05129554 A JP H05129554A
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JP
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bit line
memory cell
transistor
mos transistor
conductivity type
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JP4105764A
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Kazumasa Sunochi
一正 須之内
Tsuneaki Fuse
常明 布施
Takehiro Hasegawa
武裕 長谷川
Akihiro Nitayama
晃寛 仁田山
Shigeyoshi Watanabe
重佳 渡辺
Fumio Horiguchi
文男 堀口
Katsuhiko Hieda
克彦 稗田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】 小さいセル容量で高信頼性の動作を実現した
ＤＲＡＭを提供することを目的とする。 【構成】 ＭＯＳトランジスタＭ1 とキャパシタＣ1 に
より構成されるメモリセルＭＣとビット線ＢＬの間に、
ＭＯＳトランジスタの基板領域ＳＵＢをコレクタベース
とし、ＭＯＳトランジスタのドレイン層をベースとし、
このベース層にビット線ＢＬに接続されるエミッタが形
成されたバイポーラトランジスタＱ1 を介在させて、デ
ータ読出しにバイポーラトランジスタＱ1 の電流増幅作
用を利用するようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高密度集積化されたダ
イナミック型半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】１トランジスタ／１キャパシタからなる
メモリセルを用いたＤＲＡＭは、微細加工技術の進歩に
より著しく高集積化が進んでいる。ＤＲＡＭにおいて、
ビット線に読出される信号の大きさは、キャパシタ容量
Ｃs とビット線容量ＣB との比Ｃs ／ＣB および電源電
位Ｖccによって決定される。セル面積を小さくしてＤＲ
ＡＭを高集積化すると、キャパシタ容量ＣS は小さくな
り、一方高集積化によってビット線容量ＣB は増大す
る。従って、センスアンプにより検出すべき信号はます
ます小さくなり、ＤＲＡＭの信頼性が問題になる。
【０００３】これに対して従来より、小さい面積で大き
いキャパシタ容量を得るために、トレンチ・キャパシタ
やスタックド・キャパシタ等が考えられている。しか
し、これらによってもキャパシタ容量の増大には限界が
ある。ビット線容量を低減するためには、一つのセンス
アンプに繋がるビット線が短くなるようにビット線を分
割する方法が有効である。しかし、ビット線分割数が多
くなるとそれだけセンスアンプ数が増えるため、チップ
面積の増大を招く。このため、ビット線分割によるビッ
ト線容量の低減にも限界がある。また、電源電位Ｖcc
は、高い程読出し信号が大きくなるが、素子の微細化と
共に素子の耐圧や信頼性が低下するために、電源電位Ｖ
ccも小さくする必要がある。これらの理由で、ＤＲＡＭ
の集積度の向上と共に、ビット線に読出される信号の大
きさを増大させるのは困難になっている。
【０００４】さらに、ＤＲＡＭの集積度向上と共に、ビ
ット線にのるノイズが問題になってきている。ビット線
ノイズの一つは、ビット線間の容量結合による。ビット
線が微小ピッチで配設されるために、このノイズが非常
に大きくなる。もう一つのノイズは、ビット線と交差し
て配設されるワード線からの容量結合によるものであ
る。ワード線とビット線は層間絶縁膜を挟んで交差して
いるが、集積度の向上と共に層間絶縁膜は薄くなってい
る。これは、ビット線のコンタクト孔のアスペクト比を
できるだけ下げる必要があるためである。従って、ワー
ド線からビット線にのるノイズ量も、ＤＲＡＭの高集積
化と共に増大している。
【０００５】このようなＤＲＡＭの集積度向上に伴う読
出し信号の低下とノイズの増大のため、ビット線センス
アンプの高速動作も妨げられる。すなわち、ビット線セ
ンスアンプは通常、フリップフロップにより構成され
る。このビット線センスアンプの感度は、フリップフロ
ップを構成するＭＯＳトランジスタのしきい値電圧のば
らつきによって決定される。しきい値電圧にばらつきが
あるＭＯＳトランジスタにより構成されたビット線セン
スアンプを高速動作させると、ビット線に読出される微
小信号の“０”，“１”を誤って判定する可能性があ
る。
【０００６】
【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭにおいては、高集積化に伴って、キャパシタ容量
の減少、ビット線容量の増大、電源電位の低下等により
ビット線に現れる信号の大きさはますます小さくなり、
逆にビット線ノイズは増大している。従ってこれらを解
決しなければ、更なるＤＲＡＭの高集積化は困難になっ
ている。また、ビット線に読出される信号の低下に対応
して、ビット線センスアンプを確実に動作させるために
は、ビット線センスアンプの高速動作を犠牲にしなけれ
ばならないという問題がある。
【０００７】本発明はこれらの問題を解決して、より一
層の高集積化と高速化を可能としたＤＲＡＭを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明によるＤＲＡＭ
は、セル・トランジスタのドレインとビット線の間にバ
イポーラトランジスタを介在させた構造とする。等価回
路的には、バイポーラトランジスタは、ベースがセル・
トランジスタのドレインに接続され、エミッタがビット
線に接続され、コレクタがセル・トランジスタの基板領
域に接続された状態とする。そのバイポーラトランジス
タの具体的な構造は、セル・トランジスタの基板領域を
コレクタ、ドレインをベースとし、ビット線コンタクト
部にエミッタが形成された縦型構造とする。
【０００９】即ち本発明（請求項１）は、ダイナミック
型半導体記憶装置において、半導体基板と、この基板に
配列形成されたＭＯＳトランジスタとキャパシタとから
なるメモリセルと、ＭＯＳトランジスタの第１導電型基
板領域をコレクタとし、ドレインを第２導電型ベースと
し、このベースと接合を構成する第１導電型エミッタを
有するバイポーラトランジスタと、このバイポーラトラ
ンジスタのエミッタに接続され、メモリセルとデータの
授受を行うためのビット線と、ＭＯＳトランジスタのゲ
ートに接続され、メモリセルを駆動するためのワード線
とを備えたことを特徴とする。
【００１０】また本発明（請求項２）は、ダイナミック
型半導体記憶装置において、第１導電型領域を有する半
導体基板と、この基板の第１導電型領域に互いに離間し
て形成された第２導電型ソース，ドレインを有し、これ
らソース，ドレイン間の第１導電型領域上にゲート絶縁
膜を介して形成されてワード線となるゲート電極を有す
るＭＯＳトランジスタと、このＭＯＳトランジスタの第
２導電型ソースを一方の電極として基板に形成されたキ
ャパシタと、ＭＯＳトランジスタが形成された第１導電
型領域をコレクタとし、第２導電型ドレインをベースと
し、このベースと接合を構成する第１導電型エミッタが
形成されたバイポーラトランジスタと、このバイポーラ
トランジスタのエミッタに接続されたビット線とを備え
たことを特徴とする。
【００１１】また本発明（請求項６）は、ダイナミック
型半導体記憶装置において、半導体基板と、この基板に
配列形成された第１のＭＯＳトランジスタとキャパシタ
とからなるメモリセルと、第１のＭＯＳトランジスタの
第１導電型基板領域をコレクタとし、ドレインを第２導
電型ベ―スとし、このべ―スと接合を構成する第１導電
型エミッタを有するバイポ―ラトランジスタと、このバ
イポ―ラトランジスタのエミッタに接続され、メモリセ
ルとデ―タの授受を行うためのビット線と、第１のＭＯ
Ｓトランジスタのゲ―トに接続され、メモリセルを駆動
するための第１のワ―ド線と、第１のワ―ド線がドレイ
ンに接続され、第２のワ―ド線がソ―スに接続され、ビ
ット線を選択する信号がゲ―トに接続された第２のＭＯ
Ｓトランジスタとを備えたことを特徴とする。
【００１２】また本発明（請求項７）は、請求項１の構
成に加えて、半導体基板内にキャリアのバリア層を設け
たことを特徴とする。さらに、ここで、キャリアのバリ
ア層としては、ＳＯＩ基板，高エネルギイオン注入によ
るダメージ層，ｎ+ 型又はｐ+ 型の埋込み層を用いる。
また、メモリセルのキャパシタとしては、通過ワード線
と拡散層との間の容量、トランジスタ分離と拡散層との
間の容量、ゲートのフリンジ容量又は接合容量を用い
る。
【００１３】
【作用】本発明によるＤＲＡＭでのデータ読出しと書込
みは次のようにして行われる。いま、セル・トランジス
タがｎチャネルＭＯＳトランジスタであり、そのドレイ
ンとビット線の間にｐｎｐトランジスタが形成されてい
る場合を考える。
【００１４】プリチャージ・サイクルにおいてビット線
には例えば３．３Ｖが与えられ、これがｐｎｐトランジ
スタのエミッタ電位になる。キャパシタに０Ｖ（“０”
データ）が保持されていると、セル・トランジスタをオ
ンにしたときに、これがベースに与えられてｐｎｐトラ
ンジスタはオンし、コレクタ電流が流れてビット線電荷
は放電される。一方、キャパシタに３．３Ｖ（“１”デ
ータ）が保持されている場合には、セル・トランジスタ
をオンにしてもｐｎｐトランジスタはオンにならず、ビ
ット線電荷は放電されない。このｐｎｐトランジスタに
よるビット線放電の有無によって、データ“０”，
“１”の判別が行われる。
【００１５】データ書込みには、バイポーラトランジス
タ動作は利用しない。セル・トランジスタがオンの状態
でビット線に“１”データが与えられると、ｐｎｐトラ
ンジスタのベース・エミッタ間の順方向電流によってキ
ャパシタに“１”データ書込みがなされ、ビット線に
“０”データが与えられると、ｐｎｐトランジスタのベ
ース・エミッタ間の逆方向ブレークダウン電流によって
キャパシタに“０”データが書かれる。但しこの時、デ
ータ書込みをより確実にするためには、同時にキャパシ
タのプレート電位制御を行うことが望ましい。
【００１６】このように本発明では、データ読出しはバ
イポーラトランジスタの電流増幅作用を利用してビット
線電位の変動を検出している。従って、キャパシタ容量
が小さく、ビット線容量が大きいＤＲＡＭであっても、
確実な高速のデータ読出しができる。ノイズの影響も相
対的に低減される。また、一度に活性化するセンスアン
プの数を減らすことにより、チップの消費電力の低減を
はかることが可能となる。
【００１７】また、基板に入射するα線によって発生す
るキャリアのバリア層となるＳＯＩ基板，高エネルギイ
オン注入によるダメージ層，ｎ+ 埋込み層，又はｐ+ 埋
込み層等を用い、さらにリフレッシュに寄与する素子分
離端のリーク電流を抑制するトランジスタ分離等を用い
ることにより、センスアンプの読出し電圧とＳ／Ｎ比に
より必要とされるＣs を０にするだけでなく、基板にあ
るキャリアのバリア層によりソフトエラーにより必要と
されるＣs を殆ど０にし、またトランジスタ分離等によ
りリフレッシュにより必要とされるＣs も殆ど０にす
る。これにより、Ｃs を極限まで減少でき、キャパシタ
を実効的に又は完全になくしてしまい、キャパシタ工程
を極めて簡単に又は完全になくしてしまうことが可能と
なる。
【００１８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１９】図１は、本発明の一実施例に係るＤＲＡＭ
の要部構成を示す等価回路である。ここでは、一つのセ
ンスアンプ回路ＳＡとリストア回路ＲＳＴＲ、これらに
接続される一対のビット線ＢＬ，／ＢＬ、およびこれら
ビット線ＢＬ，／ＢＬに設けられたメモリセルＭＣとダ
ミーセルＭＤを示している。
【００２０】メモリセルＭＣは、セル・トランジスタで
あるｎチャネルＭＯＳトランジスタＭ1 とこれに接続さ
れたキャパシタＣ1 により構成されている。ＭＯＳトラ
ンジスタＭ1 とキャパシタＣ1 の接続ノードＳＮが蓄積
ノードであり、キャパシタＣ1 のもう一方のノードはプ
レートＰＬである。ダミーセルＭＤは同様に、ｎチャネ
ルＭＯＳトランジスタＭ2 とキャパシタＣ2 により構成
されている。ダミーセルＭＤの蓄積ノードＳＮＤには、
ダミーセル電位設定用のｎチャネルＭＯＳトランジスタ
Ｍ9 が接続されている。メモリセルＭＣのＭＯＳトラン
ジスタＭ1 のゲートはワード線ＷＬに接続され、ダミー
セルＭＤのゲートはダミーワード線ＤＷＬに接続されて
いる。
【００２１】メモリセルＭＣ，ダミーセルＭＤのＭＯＳ
トランジスタＭ1 ，Ｍ2 のドレインとビット線ＢＬ，／
ＢＬとの間にはそれぞれ、ｐｎｐトランジスタＱ1 ，Ｑ
2 が設けられている。トランジスタＱ1 ，Ｑ2 のエミッ
タがそれぞれビット線ＢＬ，／ＢＬに接続され、ベース
がそれぞれＭＯＳトランジスタＭ1 ，Ｍ2 のドレインに
接続され、コレクタはＭＯＳトランジスタＭ1 ，Ｍ2 の
基板ＳＵＢに接続されている。メモリセルＭＣおよびダ
ミーセルＭＤのキャパシタプレートＰＬには、データ書
込み時に所定のクロックを与えるプレート電位制御回路
ＰＬＧが設けられている。このプレート電位制御回路Ｐ
ＬＧは実際は、周辺回路内のクロック発生回路の一部で
あって、書込みサイクルに同期して所定のタイミングで
クロックを発生する。
【００２２】ビット線センスアンプ回路ＳＡは、ｎチャ
ネルＭＯＳトランジスタＭ3 ，Ｍ4により構成されたフ
リップフロップであり、リストア回路ＲＳＴＲはｐチャ
ネルＭＯＳトランジスタＭ5 ，Ｍ6 により構成されたフ
リップフロップである。センスアンプ回路ＳＡの共通ソ
ースには活性化用のｎチャネルＭＯＳトランジスタＭ7
が設けられ、同様にリストア回路ＲＳＴＲの共通ソース
には活性化用のｐチャネルＭＯＳトランジスタＭ8 が設
けられている。
【００２３】ビット線ＢＬ，／ＢＬのデータ入出力線側
端部にはそれぞれ、書込み用ｎチャネルＭＯＳトランジ
スタＭ10，Ｍ11が設けられている。
【００２４】図２は、この実施例のメモリセル部の構造
である。ｐ型シリコン基板１の素子分離絶縁膜２で囲ま
れた領域に、ゲート絶縁膜３を介してゲート電極４が形
成されている。ゲート電極４は、図の面に垂直方向に連
続的に配設されてワード線ＷＬとなる。基板１には、ゲ
ート電極４に自己整合されてｎ型のドレイン５，ソース
６が形成されている。ソース６上にはキャパシタ絶縁膜
７を介して全メモリセルに共通のプレートとなるキャパ
シタ電極８が形成されている。
【００２５】この様なメモリセル構造のドレイン部分、
すなわちビット線コンタクト部にｐｎｐトランジスタが
形成されている。すなわち、ｎ型ドレイン５をベース、
ｐ型シリコン基板１をコレクタとし、ｎ型ドレイン表面
部にｐ型エミッタ９が形成されて、ｐｎｐトランジスタ
が構成されている。ビット線１０は、ｐｎｐトランジス
タのｐ型エミッタ９に接続されている。
【００２６】図３は、ｐｎｐトランジスタのベース電圧
−ベース電流特性である。ＶBEがベース・エミッタの順
方向立ち上がり電圧であり、ＢＶBEはベース・エミッタ
の逆方向ブレークダウン電圧である。
【００２７】この様に構成されたＤＲＡＭの動作を、図
４および図５を用いて説明する。
【００２８】図４は“１”データが保持されているメモ
リセルへの“０”データ書込みと、その書込まれた
“０”データの読出し／再書込みの動作を示している。
時刻ｔ0からｔ1 まではプリチャージサイクルであり、
この間にビット線ＢＬ，／ＢＬは周知のプリチャージ回
路（図には示していない）によって電源電位Ｖccにプリ
チャージされる。このときｐｎｐトランジスタＱ1，Ｑ2
のベース・ノードＢ1 ，Ｂ2 の電位は、Ｖcc−ＶBEで
ある。メモリセルＭＣの蓄積ノードＳＮは、“１”デー
タであるＶcc−ＶBEに保持されている。ダミーセルＭＤ
の蓄積ノードＳＮＤは、書込み用ＭＯＳトランジスタＭ
9 を介して（１／２）Ｖccが書かれている。
【００２９】時刻ｔ1 でダミーセル書込み用ＭＯＳトラ
ンジスタＭ9 のゲート端子ＷＤＣが“Ｌ”レベルになっ
た後、時刻ｔ2 でワード線ＷＬおよびダミーワード線Ｄ
ＷＬが立上がる。これにより、メモリセルＭＣおよびダ
ミーセルＭＤのＭＯＳトランジスタＭ1 ，Ｍ2 がオンに
なり、メモリセル・データおよびダミーセル・データが
それぞれノードＢ1 ，Ｂ2 に出る。ただし今の場合、メ
モリセルＭＣ側の蓄積ノードＳＮおよびベース・ノード
Ｂ1 共に、Ｖcc−ＶBEであるから、これらのノードの電
位変化はない。したがってビット線ＢＬの電位変化もな
い。一方、ダミーセルＭＤ側では、蓄積ノードＳＮＤの
電位が（１／２）Ｖccであるため、ＶBEが（１／２）Ｖ
ccと等しくない限りベース・ノードＢ2 の電位変化が生
じる。このとき、ベース・ノードＢ2 の電位ＶB2は、次
式で表される。
【００３０】 ＶB2＝Ｖcc−ＶBE−（Ｖcc−２ＶBE）／２（１＋ＣBB／Ｃs ） … (1) 但し、ＣBBはｐｎｐトランジスタＱ2 のベースに付随す
る寄生容量である。
【００３１】(1) 式で示されるノードＢ2 の電位がＶcc
−ＶBEより小さくなると、ｐｎｐトランジスタＱ2 はオ
ンし、これによりダミービット線／ＢＬに蓄積されてい
た電荷が放電して電位低下する。そして、時刻ｔ3 でセ
ンスアンプ回路ＳＡが活性化されるとダミービット線／
ＢＬは破線で示すように０Ｖにまで低下し、さらに時刻
ｔ4 でリストア回路ＲＳＴＲが活性化されてビット線Ｂ
ＬはＶccになる。
【００３２】次に、時刻ｔ5 で制御信号ＷＧＴが“Ｈ”
レベルになって、トランスファゲートＭＯＳトランジス
タＭ10，Ｍ11がオンになり、ビット線ＢＬには書込みデ
ータ“０”（０Ｖ）、ダミービット線／ＢＬにはこれと
反対のデータ“１”（Ｖcc）がＩ／Ｏ線から転送され
る。いま、ｐｎｐトランジスタＱ1 のベース・エミッタ
間ブレークダウン電圧をＢＶBE＝（１／２）Ｖccとし、
ベース・ノードＢ1 の電位がＢＶBEより大きいとする
と、ｐｎｐトランジスタＱ1 のベース・エミッタ間がブ
レークダウンして、ベース・ノードＢ1 の電位はＢＶBE
＝（１／２）Ｖccになる。
【００３３】そして、時刻ｔ6 でプレートＰＬが（１／
２）ＶccからＶccになり、これによりキャパシタＣ1 ，
Ｃ2 を介して容量結合によってノードＢ1 ，Ｂ2 の電位
は上昇しようとする。この時、ノードＢ1 側は、ベース
・エミッタ間がブレークダウンしているために（１／
２）Ｖccにクランプされ、ノードＢ2 側のみが電位上昇
する。続いて時刻ｔ7 でプレートＰＬがＶccから（１／
２）Ｖccに戻ると、ノードＢ2 の電位はＶcc−ＶBEに戻
り、ノードＢ1 の電位は０Ｖとなる。すなわちメモリセ
ルＭＣに“０”が書込まれる。
【００３４】引続き、図４を用いて“０”データの読出
し／再書込み動作を説明する。時刻ｔ8 からｔ9 までは
プリチャージ・サイクルである。この間にビット線Ｂ
Ｌ，／ＢＬはＶcc−ＶBEにプリチャージされる。時刻ｔ
10にでワード線ＷＬおよびダミーワード線ＤＷＬが立上
り、メモリセルＭＣおよびダミーセルＭＤのデータがベ
ース・ノードＢ1 ，Ｂ2 に現れる。このとき、ノードＢ
1 の電位は、次式で表される。
【００３５】 ＶB1＝Ｖcc−ＶBE−（Ｖcc−ＶBE）／２（１＋ＣBB／Ｃs ） … (2) また、ノードＢ2 の電位ＶB2は、先の（１）式で表され
る。これらの式から、ＶB1はＶB2より小さいため、メモ
リセルＭＣ側のｐｎｐトランジスタＱ1 のコレクタ電流
がダミーセルＭＤ側のｐｎｐトランジスタＱ2 のそれよ
り大きくなり、ビット線ＢＬの電位がダミービット線／
ＢＬよりも低下する。
【００３６】そして、時刻ｔ11でセンスアンプ回路ＳＡ
が活性化され、時刻ｔ12でリストア回路ＲＳＴＲが活性
化されて、ビット線ＢＬは０Ｖに、ダミービット線／Ｂ
ＬはＶccになる。これにより、メモリセルＭＣの“０”
データが読出されたことになる。時刻ｔ13でプレートＰ
Ｌが（１／２）ＶccからＶccになり、時刻ｔ14でプレー
トＰＬが（１／２）Ｖccに戻ることにより、“０”書込
みの場合と同様にしてメモリセルＭＣの蓄積ノードＳＮ
に０Ｖ、すなわち“０”データが再書込みされる。
【００３７】次に、図５を用いて、“１”データの書込
みと読出し／再書込み動作を説明する。
【００３８】時刻ｔ15からｔ16まではプリチャージ・サ
イクルであり、この間においてビット線ＢＬ，ダミービ
ット線／ＢＬはＶccに、ベース・ノードＢ1 ，Ｂ2 は、
Ｖcc−ＶBEにプリチャージされる。メモリセルＭＣの蓄
積ノードＳＮは、今の場合“０”データが書かれていて
電位０Ｖであり、ダミーセルＭＤの蓄積ノードＳＮＤの
電位は（１／２）Ｖccである。時刻ｔ17でワード線ＷＬ
およびダミーワード線ＤＷＬが立上り、メモリセルＭ
Ｃ，ダミーセルＭＤのデータがノードＢ1 ，Ｂ2 にそれ
ぞれ現れる。この時、ノードＢ1 の電位ＶB1は式（２）
で表され、ノードＢ2 の電位ＶB2は式（１）式で表され
る。このとき、“０”書込みとは逆にメモリセルＭＣ側
のｐｎｐトランジスタＱ1 がダミーセルＭＤ側のｐｎｐ
トランジスタＱ2 より深くオンして大きなコレクタ電流
が流れ、ビット線ＢＬの電位がダミービット線／ＢＬの
それより低下する。
【００３９】時刻ｔ18でセンスアンプ回路ＳＡが活性化
され、時刻ｔ19でリストア回路ＲＳＴＲが活性化され
て、ダミービット線／ＢＬはＶccになる。そして時刻ｔ
20で制御信号ＷＧＴが立上り、ビット線ＢＬに書込むべ
き“１”データ（Ｖcc）が、ダミービット線／ＢＬには
反対の“０”データ（０Ｖ）が転送される。時刻ｔ21で
プレートＰＬが（１／２）ＶccからＶccになり、時刻ｔ
22でプレートＰＬの電位が（１／２）Ｖccに戻ると、ダ
ミーセルＭＤのノードＳＮＤが０Ｖに、メモリセルＭＣ
のノードＳＮがＶcc−ＶBEになる。こうしてメモリセル
ＭＣに“１”データが書込まれる。
【００４０】引続き、図５を用いて“１”データ読出し
／再書込み動作を説明する。時刻ｔ23からｔ24まではプ
リチャージ・サイクルであり、この間にビット線ＢＬ，
ダミービット線／ＢＬはＶcc−ＶBEにプリチャージされ
る。時刻ｔ25でワード線ＷＬ，ダミーワード線ＤＷＬが
立上り、メモリセルＭＣ，ダミーセルＭＤのデータがそ
れぞれノートＢ1 ，Ｂ2に出る。この時、ノードＳＮ，
Ｂ1 共にＶcc−ＶBEであるため、ノードＢ1 およびビッ
ト線ＢＬの電位変化は生じない。ノードＢ2の電位ＶB2
は、(1) 式で表される。
【００４１】時刻ｔ26でセンスアンプ回路ＳＡが活性化
し、時刻ｔ27でリストア回路ＲＳＴＲが活性化して、ダ
ミーセルＭＤ側のｐｎｐトランジスタＱ2 で大きなコレ
クタ電流が流れて、ビット線ＢＬはＶccに，ダミービッ
ト線／ＢＬは０Ｖになる。これにより、メモリセルＭＣ
の“１”データが読出されたことになる。そして時刻ｔ
28でプレートＰＬが（１／２）ＶccからＶccになり、時
刻ｔ29でプレートＰＬが（１／２）Ｖccに復帰すること
で、ノードＳＮＤは０Ｖ、ノードＳＮはＶcc−ＶBEとな
り、メモリセルＭＣの再書込みがなされる。
【００４２】以上のようにこの実施例では、データ読出
しの場合に、“０”側のビット線電荷をバイポーラトラ
ンジスタにより放電するという動作を利用しているた
め、メモリセルのキャパシタ容量が小さいものであって
も確実なデータ読出しが可能である。したがって複雑な
キャパシタ構造を採用して容量を稼ぐ必要がなく、ＤＲ
ＡＭの高集積化が図られる。また従来のようにセンスア
ンプ回路の活性化を高速に行うことによって誤読出しが
生じるということもなく、高速読出しが可能になる。ノ
イズに対しても強い。
【００４３】具体的な数値例を挙げて本実施例の効果を
説明する。通常の方式では、ビット線とダミービット線
に現れる信号差ΔＶは、 ΔＶ＝Ｖcc／２（１＋ＣB ／Ｃs ） … (3) である。ＣB ＝６００ｆＦ、Ｃs ＝３０ｆＦ、Ｖcc＝
３．３Ｖとすると、ΔＶ＝７９ｍＶとなる。
【００４４】これに対して本実施例では、バイポーラト
ランジスタのベースに現れる信号差は、“０”データ読
出しの時、 ΔＶB0＝Ｖcc／２（１＋ＣBB／Ｃs ） …(4) であり、“１”データ読出しの時、 ΔＶB1＝（Ｖcc−ＶBE）／２（１＋ＣBB／Ｃs ）… (5) である。ＣBB＝１０ｆＦ、ＣS ＝３０ｆＦ、Ｖcc＝３．
３Ｖ、ＶBE＝０．６Ｖとすると、ΔＶB0＝１．２Ｖ、Δ
ＶB1＝０．７９Ｖである。バイポーラトランジスタの性
能が十分高く、ビット線に蓄えられている電荷がバイポ
ーラトランジスタによって十分高速に引き抜ければ、上
述の二つの電位差ΔＶBOとΔＶB1の差がそのままビット
線の電位差となる。したがって従来方式に比べると、１
０倍以上の感度が得られることになる。
【００４５】以上の実施例では、プレートの電位を（１
／２）ＶccとＶccの間でクロッキングしたが、クロッキ
ングの電位はこれに限られるわけではない。保持されて
いるデータと逆データを書込む場合に、このクロッキン
グによってバイポーラトランジスタのベース・エミッタ
間がブレークダウンするように、クロッキングの電位差
がブレークダウン電圧ＢＶBE以上に設定されていればよ
い。
【００４６】図６は、図１において要部のみ示したセル
アレイをオープンビット線方式でレイアウトした全体構
成を示す。ｉ番目（ｉ＝１〜ｍ）のビット線ＢＬ，／Ｂ
Ｌに沿ってｎ個のメモリセルＭＣ1i〜ＭＣniが配置さ
れ、それぞれのメモリセルにｐｎｐトランジスタＱＣ1i
〜ＱＣniが接続され、ｊ番目（ｊ＝１〜ｎ）のワード線
ＷＬに沿ってｍ個のメモリセルＭＣj1〜ＭＣjmが配置さ
れている。プレートはこの実施例ではすべてのメモリセ
ルで共有されている。
【００４７】図７は、図６を僅かに変形した実施例のＤ
ＲＡＭセルアレイである。この実施例では、プレートＰ
Ｌがワード線ＷＬ毎に分離されて、一つのワード線ＷＬ
に沿うメモリセルのプレートＰＬが共通になっている。
この様にプレートを分離すると、各プレートの容量が減
少するから、プレート電位の高速駆動が可能になる。
【００４８】図８はさらに別の実施例のＤＲＡＭセルア
レイである。この実施例では、隣接するワード線で駆動
される二つのメモリセルが一つのバイポーラトランジス
タを共有している。プレートは、全メモリセルに共通で
あってもよいし、図７のように分割されていてもよい。
【００４９】図９はさらに、二つのメモリセルで一つの
バイポーラトランジスタを共有した状態でフォールデッ
ド・ビット線方式でレイアウトした実施例である。この
実施例でも、プレートは全メモリセルに共通であっても
よいし、図７のように分割されていてもよい。また、一
つのメモリセルに一つのバイポーラトランジスタを設け
た状態でフォールデッド・ビット線方式でレイアウトす
ることもできる。
【００５０】図１０は、図１の実施例の各部の導電型を
逆にした実施例である。図１と対応する部分には図１と
同一符号を付してあるが、メモリセルＭＣ，ダミーセル
ＭＤを構成するトランジスタＭ1 ，Ｍ2 はｐチャネルＭ
ＯＳトランジスタであり、センスアンプ回路ＳＡはｐチ
ャネルＭＯＳトランジスタＭ5 ，Ｍ6 によって構成さ
れ、リストア回路ＲＳＴＲはｎチャネルＭＯＳトランジ
スタＭ3 ，Ｍ4 により構成されている。メモリセルＭ
Ｃ，ダミーセルＭＤとビット線ＢＬ，／ＢＬとの間にそ
れぞれ設けられるバイポーラトランジスタＱ1 ，Ｑ2 は
ｎｐｎトランジスタになっている。
【００５１】図１０の実施例のＤＲＡＭでの読出し，書
込みの動作を図１１および図１２を用いて説明する。こ
こでも、データ書込みは保持されているデータと逆のデ
ータを書込む場合を示している。
【００５２】図１１は、“０”データの書込みと読出し
／再書込み動作のタイミング図である。
【００５３】時刻ｔ0 〜ｔ1 のプリチャージサイクル
で、ビット線ＢＬ，／ＢＬは０Ｖにプリチャージされ
る。この時、ベース・ノードＢ1 ，Ｂ2 はＶBEにプリチ
ャージされる。時刻ｔ2 でワード線ＷＬ，ダミーワード
線ＤＷＬが立上り、メモリセルＭＣのデータがビット線
ＢＬに現れる。時刻ｔ3 でセンスアンプ回路ＳＡが活性
化され、時刻ｔ4 でリストア回路ＲＳＴＲが活性化され
る。そして時刻ｔ5 で制御信号ＷＧＴが立上り、データ
“０”（０Ｖ）がビット線ＢＬに、データ“１”（Ｖc
c）がダミービット線／ＢＬに転送される。時刻ｔ6 で
プレートＰＬが（１／２）Ｖccから０Ｖに立下り、時刻
ｔ7 で（１／２）Ｖccに復帰する。ｎｐｎトランジスタ
のベース・エミッタ間ブレークダウン電圧ＢＶBEが（１
／２）Ｖccとすると、先の実施例と同様の原理でダミー
セルＭＤ側の蓄積ノードＳＮＤがＶccに、メモリセルＭ
Ｃ側の蓄積ノードＳＮはＶBEになる。これがメモリセル
ＭＣへの“０”データ書込みである。。
【００５４】次に読出し／再書込み動作は、時刻ｔ8 〜
ｔ9 のプリチャージ・サイクル後、時刻ｔ10でワード線
ＷＬ，ダミーワード線ＤＷＬが立上り、メモリセルＭ
Ｃ，ダミーセルＭＤのデータがノードＢ1 ，Ｂ2 に現れ
る。これがｎｐｎトランジスタを動作させて、データが
ビット線ＢＬ，／ＢＬに現れる。このとき、ダミーセル
ＭＤ側のｎｐｎトランジスタＱ2がより深くオンして、
ダミービット線／ＢＬの電位がビット線ＢＬの電位より
高くなる。そして時刻ｔ11でセンスアンプ回路ＳＡ，時
刻ｔ12でリストア回路ＲＳＴＲが活性化されてビット線
データが増幅される。その後時刻ｔ13〜ｔ14でプレート
電位が（１／２）Ｖccから０Ｖ、そして（１／２）Ｖcc
とクロッキングされ、データ再書込みがなされる。
【００５５】次に図１２を用いて“１”データ書込みと
書込みデータの読出し／再書込み動作を説明する。ここ
でも、“１”データ書込みは“０”データを反転して書
込む場合を示している。時刻ｔ15〜ｔ16のプリチャージ
・サイクル後、時刻ｔ17でワード線ＷＬおよびダミーワ
ード線ＤＷＬが立上り、時刻ｔ18でセンスアンプ回路Ｓ
Ａが活性化され、時刻ｔ19でリストア回路ＲＳＴＲが活
性化されて、ビット線電位が増幅される。時刻ｔ20で書
込むべきデータ“１”がビット線ＢＬに転送され、ｔ21
〜ｔ22でのプレートＰＬのクロッキングによって、メモ
リセルＭＣのノードＳＮにＶccが書かれる。
【００５６】読出し／再書込み動作は、ｔ23〜ｔ24のプ
リチャージ・サイクル後、時刻ｔ10でワード線ＷＬ，ダ
ミーワード線ＤＷＬが立上り、メモリセルＭＣ，ダミー
セルＭＤのデータがノードＢ1 ，Ｂ2 に現れ、さらにｎ
ｐｎトランジスタの作用でビット線ＢＬ，／ＢＬに現れ
る。そして時刻ｔ25でセンスアンプ回路ＳＡ，時刻ｔ26
でリストア回路ＲＳＴＲが活性化されてビット線データ
が増幅される。その後ｔ28〜ｔ29でプレート電位が（１
／２）Ｖccから０Ｖ、そして（１／２）Ｖccとクロッキ
ングされ、データ再書込みがなされる。
【００５７】以上のｐチャネルＭＯＳトランジスタとｎ
ｐｎトランジスタを用いた実施例のＤＲＡＭセルアレイ
についても、図６〜図９と同様のレイアウトを採用する
ことができる。
【００５８】図１３は、別の実施例のＤＲＡＭの要部構
成である。図１と異なりこの実施例では、ｐｎｐトラン
ジスタＱ1 ，Ｑ1 のベース・エミッタ間にそれぞれ抵抗
値の十分高い抵抗Ｒ1 ，Ｒ2 を介在させている。
【００５９】この様に抵抗Ｒ1 ，Ｒ2 を介在させると、
キャパシタのプレートＰＬに対して先の実施例のように
クロッキングを行うことなく、したがってｐｎｐトラン
ジスタのベース・エミッタ間をブレークダウンさせるこ
となく、データ書込みを行うことができる。
【００６０】ところで、ＤＲＡＭのなかに、メモリセル
を複数個直列接続してメモリセル・ユニットを構成し、
ビット線コンタクトを減らす技術が知らされている。こ
の方式は、セル面積が小さくなるという利点がある反
面、データ読出し動作の信頼性が低下するという難点が
あった。メモリセル・ユニットのデータは、ビット線に
近い方のメモリセルから順にデータ読出しを行って、読
出されたデータを一旦レジスタに保持するのであるが、
ビット線から遠い方のメモリセルのデータを読出す際に
は、これとビット線の間にある他のメモリセルの容量が
ビット線容量に付加された状態になる。このため、実効
的なビット線容量の増大、換言すれば実効的なメモリセ
ル電荷の減少となり、これが誤読出しの原因となる。
【００６１】本発明に係るＤＲＡＭは、メモリセル・デ
ータをバイポーラトランジスタの電流増幅作用を利用し
て読出すことができるため、上述のようなメモリセル・
ユニットを構成する方式のＤＲＡＭに適用したときに大
きな効果が得られる。
【００６２】図１４は、その様なメモリセル・ユニット
方式のＤＲＡＭに本発明を適用した実施例の要部構成で
ある。ここでは、ビット線ＢＬに接続された４個のメモ
リセルＭＣ0 〜ＭＣ3 からなる一つメモリセル・ユニッ
トと、ダミービット線／ＢＬに接続された４個のダミー
セルＭＤ0 〜ＭＤ3からなる一つのダミーセル・ユニッ
トを示している。メモリセル・ユニットおよびダミーセ
ル・ユニットの一端側ＭＯＳトランジスタのドレインは
それぞれ、先の実施例と同様にｐｎｐトランジスタＱ1
，Ｑ2 のベースに接続されている。メモリセル・ユニ
ットの他端側蓄積ノードはデータ書込み用ＭＯＳトラン
ジスタＭＷ1 を介してビット線ＢＬに接続され、ダミー
セル・ユニットの他端側には同じく書込み用ＭＯＳトラ
ンジスタＭＷ2 を介して（１／２）Ｖccが与えられるよ
うになっている。
【００６３】図１５は、図１４におけるセンスアンプ／
リストア回路部の具体的な構成である。この実施例で
は、センスアンプ／リストア回路としてカレントミラー
型ＣＭＯＳ差動増幅回路ＤＡを用いており、その二つの
入力ノードがトランスファゲートＭＯＳトランジスタＭ
21，Ｍ22 介してビット線ＢＬおよびダミービット線／
ＢＬに接続されている。差動増幅回路ＤＡの出力に繋が
る上位ビット線ＧＢＬ，／ＧＢＬには、メモリセル・ユ
ニットから読出されたデータを一時保持するレジスタＲ
ＥＧが設けられている。ビット線ＢＬ，／ＢＬには、こ
れらをプリチャージ電位ＶPRE に設定するイコライズ回
路ＥＱが設けられ、上位ビット線ＧＢＬ，／ＧＢＬにも
イコライズ用ＭＯＳトランジスタＭ35が設けられてい
る。
【００６４】差動増幅回路ＤＡの部分に先の実施例と同
様にフリップフロップ型のセンスアンプ／リストア回路
を用いることもできる。敢えて差動増幅回路ＤＡを用い
ているのは、読出されたデータを一旦保持するレジスタ
ＲＥＧがあって、これを０Ｖから電源電位Ｖccまで振幅
するラッチ型として構成すれば、センスアンプ／リスト
ア回路部にはラッチ型を必要としないからである。レジ
スタＲＥＧは、０ＶからＶccまで振幅するものであれ
ば、ダイナミック型であってもよい。
【００６５】図１６は、この実施例によるＤＲＡＭの読
出し動作を説明するタイミング図である。初期状態とし
て、ダミーセル・ユニット内の全てのダミーセルＭＤ0
〜ＭＤ3 には（１／２）Ｖccが書込まれる。また、上位
ビット線ＧＢＬ，／ＧＢＬはイコライズＭＯＳトランジ
スタＭ35によってイコライズされ、ビット線ＢＬ，／Ｂ
Ｌはイコライズ回路ＥＱによってプリチャージ電位Ｖpr
e にイコライズされる。プリチャージ電位Ｖpre は、ダ
ミーセルの書込み電位（１／２）Ｖccにｐｎｐトランジ
スタのベース・エミッタ間順方向電圧ＶBEを加えた値よ
り大きければよく、例えばＶccとする。このとき、先の
実施例と同様に、ｐｎｐトランジスタＱ1 ，Ｑ2 のベー
ス・ノードＢ1 ，Ｂ2 は、Ｖpre −ＶBEにプリチャージ
されることになる。
【００６６】読出しサイクルに入って先ず、上位ビット
線ＧＢＬ，／ＧＢＬのイコライズ用ＭＯＳトランジスタ
Ｍ35がオフ、ビット線ＢＬ，／ＢＬのイコライズ回路Ｅ
Ｑもオフになり、最初のデータを読出すために、ワード
線ＷＬ0，ダミーワード線ＤＷＬ0 が立ち上がる。メモ
リセルＭＣ0 のデータが“０”であれば、ビット線ＢＬ
側のベース・ノードＢ1 の電位がダミービット線／ＢＬ
側のベース・ノードＢ2 より引き下げられ、これにより
ｐｎｐトランジスタＱ1 がオンする。このとき、ｐｎｐ
トランジスタＱ1 のエミッタからコレクタに引き抜かれ
る電荷量は、ベースに引っ張られる電荷量のｈFE倍とな
るから、ビット線ＢＬの放電が高速に行われる。このよ
うにしてビット線ＢＬ，／ＢＬに読出されたデータは、
Ｍ26，Ｍ27，Ｍ28，Ｍ29をオンさせることでカレントミ
ラー型差動増幅回路ＤＡで増幅され、レジスタＲＥＧに
保持される。レジストＲＥＧへの書込みが終了したら、
再度上位ビット線ＧＢＬと／ＧＢＬ、およびビット線Ｂ
Ｌと／ＢＬがイコライズされる。
【００６７】次いで、メモリセルＭＣ1 のデータ読出し
に移る。その方法は、メモリセルＭＣ0 と変わらない。
図１６では、メモリセルＭＣ1 のデータが“１”の場合
を示しており、このとき、ビット線ＢＬの電位降下はダ
ミービット線／ＢＬのそれより小さい。以下、順次メモ
リセルＭＣ2 ，ＭＣ3 と読出しがおこなわれ、それらの
データはレジスタＲＥＧに保持される。
【００６８】図１７は、この実施例によるＤＲＡＭの書
込み動作を説明するタイミング図である。初期状態とし
て、差動増幅回路ＤＡは不活性の状態に保たれる。ワー
ド線ＷＬ0 〜ＷＬ3 およびダミーワード線ＤＷＬ0 〜Ｄ
ＷＬ3 はすべて“Ｈ”レベルに保たれる。上位ビット線
ＧＢＬ，／ＧＢＬとビット線ＢＬ，／ＢＬがイコライズ
される。そして書込みサイクルに入って先ず、ワード線
ＷＬ0 ，ダミーワード線ＤＷＬ0 が立下がり、書込み用
のワード線ＷＬW とダミーワード線ＤＷＬW が立ち上が
り、書込みできる状態にする。その後、イコライズＭＯ
ＳトランジスタＭ35およびイコライズ回路ＥＱがオフに
なり、レジスタＲＥＧからメモリセルＭＣ0 に書込むべ
きデータが読出される。このデータはトランスファゲー
トＭＯＳトランジスタＭ21を介してビット線ＢＬに転送
され、書込み用ＭＯＳトランジスタＭＷ1 、更にメモリ
セルＭＣ3 ，ＭＣ2 ，ＭＣ1 のセル・トランジスタを介
して、メモリセルＭＣ0 に書込まれる。そしてワード線
ＷＬ1 ，ダミーワード線ＤＷＬ1 が立ち下がって書込み
が完了する。このとき同時にダミーセルＭＤ0 にも（１
／２）Ｖccが書込まれる。
【００６９】以下順次、メモリセルＭＣ1 ，ＭＣ2 ，Ｍ
Ｃ3 へのデータ書込みが行われる。最後のメモリセルＭ
Ｃ3 のデータ書込みの際は、Ｍ22をオンさせてダミービ
ット線／ＢＬにビット線ＢＬと逆のデータを書込むよう
にする。こうすることによって、次の読出しのための
（１／２）Ｖccプリチャージ電位をイコライズ回路をオ
ンすることによって作ることができる。この書込み動作
は、外部からのデータ書込みの場合も、また読出しデー
タの再書込みの場合も同じである。
【００７０】以上のようにしてこの実施例によれば、複
数のメモリセルを直列接続してメモリセル・ユニットを
構成する方式において、メモリセルデータの読出しにバ
イポーラトランジスタの電流増幅作用が入るために、メ
モリセルから見たビット線容量が実効的に小さくなった
と等価になり、誤読出しのない信頼性の高いＤＲＡＭが
得られる。
【００７１】次に、本発明のＤＲＡＭセル構造に関し
て、図２に示した構造を変形した実施例を幾つか説明す
る。
【００７２】図１８の実施例は、絶縁膜１１に開けられ
るビット線コンタクト部にｐ型多結晶シリコン層１２を
埋め込んでいる。このｐ型多結晶シリコン層１２のコン
タクト孔への埋込みによって、金属によるビット線１０
の段切れを防止することができる。
【００７３】図１９の実施例は、コンタクト部のみなら
ず、ビット線１３の全体をｐ型多結晶シリコン層により
構成している。また、ｐ型エミッタ層９の周囲に高濃度
ｎ型層１４を設けている。これにより、ｐｎｐトランジ
スタのベース・エミッタ間のブレークダウン電圧ＢＶBE
を下げることができ、書込みが容易になる。
【００７４】図２０の実施例は、金属のみによるビット
線１０を設けた図２の構造において、図１９と同様にｐ
型エミッタ層９の周囲に高濃度ｎ型層１４を設けてい
る。
【００７５】図２１の実施例は、一部がｐ型多結晶シリ
コン層によりビット線１３を形成した実施例において、
ビット線コンタクト孔の側壁部に高濃度ｎ型層１５を設
けている。この高濃度ｎ型層１５は、実効的にｐｎｐト
ランジスタのベース・エミッタ間を短絡する高抵抗体と
して機能する。従って先に示した図１３の構成を実現す
る手段として有効である。
【００７６】図２２の実施例は、図２１の構造におい
て、高濃度ｎ型層１５とビット線１３のコンタクト部の
ｐ型層の間に絶縁膜１６を設けている。
【００７７】図２３の実施例は、図２１の実施例におけ
る高濃度ｎ型層１５をコンタクト部のみならず、ビット
線１３の下全面に配設している。
【００７８】図２４の実施例は、図２３の実施例でのｐ
型多結晶シリコンによるビット線１３と高濃度ｎ型層１
５の間にシリコン酸化膜等の絶縁膜１６を介在させてい
る。
【００７９】図２５の実施例は、ｎ型ドレイン５のコン
タクト部を凸型として、その凸型表面にｐ型エミッタ層
９を形成している。
【００８０】図２６〜図２８は、ＳＧＴ（Ｓurrounded
Ｇate Ｔransistor ）を用いたメモリセル構造のＤＲＡ
Ｍに本発明を適用した実施例である。シリコン基板１に
溝を形成することによって各メモリセル領域に柱状シリ
コン層２０が配列形成される。各柱状シリコン層２０の
底部周囲に蓄積ノードとなるｎ型ソース層６が形成され
溝底部にはキャパシタ絶縁膜７を介してプレート８が埋
込み形成されている。柱状シリコン層のプレート８上の
部分を取り囲むようにゲート絶縁膜３を介してゲート電
極４が形成され、柱状シリコン層２０に上部にｎ型ドレ
イン層６が形成されている。このｎ型ドレイン層６の表
面にｐｎｐトランジスタのｐ型エミッタ層９が形成さ
れ、これにビット線１０がコンタクトしている。図２６
は、Ａl 等による金属ビット線１０の場合であり、図２
７はｐ型多結晶シリコンによるビット線１３の場合を示
している。また、図２７ではｐ型エミッタ層９の表面と
埋込み絶縁膜の表面が一致する平坦構造としてビット線
１０を配設しているのに対して、図２８では、ｐ型エミ
ッタ層９が周囲の埋込み絶縁膜より突出した状態とし
て、その側面にもビット線１０がコンタクトするように
している。
【００８１】次に、多分割ビット線方式の実施例につい
て説明する。
【００８２】図２９は同実施例であるＤＲＡＭコア回路
を示す。この実施例は、ｍ×ｎ個のメモリセルを公知の
折り返しビット線方式でレイアウトした例である。図中
３１は図３０に示すメモリセル，３２はビット線のイコ
ライズ回路およびリストア回路からなるビット線制御回
路である。ｍ本の主ワード線３４はスイッチングトラン
ジスタ３３を介してそれぞれｋ本の副ワード線３５に接
続されている。そしてメモリセル３１のトランスファー
ゲートがその副ワード線３５に接続される。また、スイ
ッチングトランジスタ３３はカラムアドレスによってデ
コードされた信号φk に接続される。この信号φk はビ
ット線制御回路３２の選択にも用いられる。
【００８３】このコア回路の動作としては、まずロウア
ドレスで主ワード線３４が選択される。次いで、カラム
アドレスで副ワード線３５およびビット線制御回路３２
が選択される。すなわち、ロウアドレスで選択された主
ワード線３４に副ワード線３５を介して接続されるｎ個
のメモリセルに対し、トランスファーゲートが開きメモ
リセルのデータが読出されるのはその１／ｋ，すなわち
ｎ／ｋ個である。
【００８４】次に、図３０のメモリセル構造について説
明する。ｎ型基板又はｐ型基板内に形成されたｎウェル
４０に絶縁膜４１を介してワード線となるゲート４２を
形成する。次いで、ソース・ドレインとなるｐ型拡散層
４３を形成し、キャパシタのストレージ電極４４を形成
する。さらに、キャパシタ絶縁膜４５を介してプレート
４６を形成する。また、ビットコンタクトとなるＭＯＳ
トランジスタのドレイン部は公知の側壁残し技術を用い
て抵抗素子となるｐ型ポリシリコン４７を形成する。そ
して、絶縁膜４８を介してビット線となるｎ+ ポリシリ
コン４９を形成する。ビット線コンタクト部はｐ型拡散
層４３にｎ+ ポリシリコン４９が接触されるため、ｐに
ｎ+ が拡散し、この部分でｎｐｎバイポーラトランジス
タが形成される。
【００８５】次に、図３１を用いて本実施例セルを用い
たＤＲＡＭの書込みおよび読出し動作を説明する。プリ
チャージサイクルでφp がロウになりＭＯＳトランジス
タＭ１，Ｍ２を介してビット線ＢＬおよびダミービット
線／ＢＬはＶp （＝０Ｖ）に設定される。さらに、ダミ
ーセル５１はＭＯＳトランジスタＭ３を介してＶccより
低い電位ＶDCに設定される。書込み時に、φＷをハイに
し、入力回路５５から入力データＤinがＭＯＳトランジ
スタＭ6 を介してＩ／Ｏ線に伝達される。そして、カラ
ム選択信号ＣＳＬをハイにすることにより、ＭＯＳトラ
ンジスタＭ４を介してデータがビット線ＢＬに転送され
る。このデータは、抵抗４７を通してストレージ電極４
４に記憶される。
【００８６】“０”（０Ｖ）読出し時、メモリセル３１
内のバイポーラトランジスタ５２は動作しないためビッ
ト線電位は変化しない。一方、ダミーセル５１内のバイ
ポーラトランジスタ５３は動作するため、ダミービット
線電位は変化する。従って、ビット線電位はダミービッ
ト線電位より低くなる。“１”（Ｖcc）読出し時にはビ
ット線電位はダミービット線電位より高くなる。これ
は、メモリセル３１の蓄積電荷がダミーセル５１のそれ
よりも大きいからである。セルのデータがビット線に読
出された後、リストア回路５４によりセルへのデータの
再書込みを行う。また、カラム選択信号ＣＳＬをハイに
することによりＭＯＳトランジスタＭ４，Ｍ５を介しデ
ータはＩ／Ｏ線および出力回路５６に転送され、出力デ
ータＤoutとして出力される。
【００８７】本セルを用いたＤＲＡＭでは、セルのデー
タはバイポーラトランジスタ５２，５３によって増幅さ
れながらビット線に現れるため、ビット線とダミービッ
ト線の電位差ΔＶBLを従来に比べ大きくすることができ
る。以下に、このΔＶBLを解析的に求める。
【００８８】まず、従来セルの場合のΔＶBLを求める。
ダミーセルの書込み電位をＶcc／２とする。すなわち、
ＶDC＝Ｖcc／２とする。また、ビット線のプリチャージ
電位をＶp とする。初め、セルのストレージ容量Ｃs に
Ｖccが書込まれていた場合、ビット線の電位ＶB1は、 ＶB1＝（Ｃs Ｖcc＋ＣB Ｖｐ）／（ＣB ＋Ｃs ） である。但し、ＣB はビット線容量である。０Ｖが書込
まれていた場合、ビット線の電位ＶB0は、 ＶB0＝ＣB Ｖp ／（ＣB ＋Ｃs ） である。さらに、ダミービット線に現れる電位ＶBDは、 ＶBD＝（Ｃs ＶDC＋ＣB Ｖp ）／（ＣB ＋Ｃs ） である。従って、ビット線とダミービット線との電位差
ΔＶBLは、“１”読み，“０”読み共に、 ΔＶBL＝ＶDC／（１＋ＣB ／Ｃs ）となる。
【００８９】次に、本実施例セルの場合のΔＶBLを図３
２を用いて求める。まず、バイポーラトランジスタ５２
が動作しているとき、ベース・エミッタ間は常に一定の
ＶFであると仮定する。また、バイポーラトランジスタ
動作後、ビット線の電位はＶB'となり、その後に抵抗４
７を通して電流が流れ、最終的にＶB になると仮定す
る。はじめ、ビット線のＢＬは０Ｖ，パイポーラトラン
ジスタ５２のベースも０Ｖである。
【００９０】セルのストレージ容量Ｃs にＶccが書込ま
れていた場合、ベース電位はバイポーラトランジスタ動
作後ＶB'＋ＶF になるから、ベースおよび抵抗４７に流
れ込む電荷は、 Ｃs Ｖcc−（Ｃs ＋ＣB'）（ＶB'＋ＶF ） である。但し、ＣB'はベースの寄生容量である。バイポ
ーラトランジスタ５２によって、この電荷は（１＋β）
倍となってビット線ＢＬに流れ込みビット線容量ＣB を
充電するから、 ［Ｃs Ｖcc−（Ｃs ＋ＣB'）（ＶB'＋ＶF ）］（１＋β）＝ＣB ＶB' となる。但し、βはバイポーラトランジスタ５２の電流
増幅率にバイポーラトランジスタ５２と抵抗４７に分流
する電荷のうち、バイポーラトランジスタ５２に流れる
電荷の割合を乗じたものである。従って、 ＶB'＝（1+β)[Ｃs Ｖcc-(Ｃs+ＣB'）ＶF]／[(1+β)(Ｃs+ＣB')+ＣB ］ となる。次にＶB を求める。バイポーラトランジスタ５
２のベース電位はＶB'＋ＶF からＶB に変化し、ビット
線電位はＶB'からＶB に変化し、その間に電荷は保存す
るから、 （Ｃs+ＣB')(ＶB'＋ＶF)＋ＣB ＶB'＝（Ｃs+ＣB'）ＶB ＋ＣB ＶB より、 ＶB ＝ＶB'＋［（Ｃs ＋ＣB'）／（Ｃs ＋ＣB'＋ＣB ）］ＶF となる。
【００９１】セルのストレージ容量Ｃs に０Ｖが書込ま
れていた場合、バイポーラトランジスタ５２は動作せ
ず、ビット線ＢＬとの間に電荷のやりとりも伴うため、
ビット線電位は変化しない。すなわち、ＶB ＝０であ
る。
【００９２】ダミービット線電位は、ダミーセルＶDCが
書込まれていることから、セルにＶccが書込まれていた
場合のビット線電位と同様に考えて、 ＶBD' ＝（1+β)[Ｃs ＶDC-(Ｃs+ＣB'）ＶF]／[(1+β)(Ｃs+ＣB')+ＣB] ＶBD ＝ＶBD' ＋［（Ｃs ＋ＣB'）（Ｃs ＋ＣB'＋ＣB ）］ＶF となる。いま、ＣB'<<ＣB ，ＶF <<Ｖccとすると、ＶDC
＝（１／２）Ｖccのときに、ＶBD＝（１／２）ＶBLとな
る。
【００９３】以上よりビット線とダミービット線の電位
差ΔＶBLは“１”読み，“０”読み共に、 ΔＶBL＝｛［１＋β−β（１＋ＣB'／Ｃs ）・ＶF/Ｖcc］ ／［（１＋β）（１＋ＣB'／Ｃs ）＋ＣB/Ｃs ］｝・ＶDC となる。
【００９４】図３３に、従来セルと本実施例セルを用い
た場合のビット線とダミービット線の電位差ΔＶBLの計
算結果を示す。但し、Ｖcc＝４Ｖ，ＶF ＝０．７Ｖ，Ｃ
B'＝８．５ｆＦである。従来セルを用いた設計では、Ｃ
B ／Ｃs が１０のとき得られるおよそ２００ｍＶの小さ
なΔＶBLをセンスアンプで増幅していた。しかしなが
ら、本実施例セルを用いればＣB ／Ｃs が２００と従来
の２０倍になっても３００ｍＶ近い十分なΔＶBLを得る
ことができる。従って、ビット線容量ＣB を大きくする
ことができる。
【００９５】次に、従来セルを用いた６４ＭＤＲＡＭに
おいて、セルのストレージ容量Ｃsを２０ｆＦ，ビット
線容量ＣB を２００ｆＦで設計されていた場合のチップ
サイズを求める。ＣB を２００ｆＦにするためには、１
本のビット線に接続されるセル数は１２８個である。従
って、１チップのビット線の本数は、 ２26／１２８＝５２４２８８本 である。いま、シェアードセンスアンプ，折り返しビッ
ト線方式を用いると、１つのセンスアンプに接続される
ビット線の本数は４本である。従って、１チップのセン
スアンプの数は、 ５２４２８８／４＝１３１０７２個 である。また、セル面積は１．６μｍ2 ，１つのセンス
アンプと入出力ゲートおよびこれをコントロールする周
辺回路のパターン面積は６４６μｍ2 ，その他の周辺回
路のパターン面積は、２３ｍｍ2 である。従って、チッ
プ面積Ｓは、 Ｓ＝１．６μｍ2 ×２26＋６４６μｍ2 ×１３１０７２＋２３ｍｍ2 ＝２１５ｍｍ2 である。
【００９６】次に、６４ＭＤＲＡＭに本実施例セルを用
いたときのチップサイズを求める。ビット線の分割をし
ない場合、シェアードセンスアンプ，折り返しビット線
方式を用いると、センスアンプの数は、 ２13＝８１９２個 である。従って、チップ面積Ｓ′は、 Ｓ′＝１．６μｍ2 ×２26＋６４６μｍ2 ×８１９２＋２３ ＝１３５．７ｍｍ2 である。従って、従来に比べ６３％チップ面積が縮小で
きる。
【００９７】このように本実施例によれば、高密度化し
てビット線容量が増大しても十分なビット線振幅が得ら
れ、安定したＤＲＡＭを供給することができる。その結
果、ビット線のセンスアンプおよび入出力ゲートの数を
減らすことができ、これらのパターン面積を少なくする
効果がある。さらに、センスアンプを駆動するための回
路のパターン面積を少なくすることができる。また、本
実施例によれば１本のワード線につながるセルを複数の
ブロックに分割し、選択的に活性化することにより、チ
ップの消費電力の増加を抑える効果がある。
【００９８】図３４は、図３０のセル構成の変形例を示
した図である。この例では、ｎウェル４０内にｎ+ 埋込
み層５０が設けられており、その他の部分は図３０と同
様である。
【００９９】バイポーラトランジスタのエミッタからベ
ースに注入された電子は、コレクタ（ｎウェル４０）を
流れるが、コレクタ抵抗が大きいと、電圧降下によりス
トレージ電極４４へ電子が注入され、セルのデータが破
壊してしまう。ｎ+ 埋込み層５０によりコレクタ抵抗を
下げることで、データの破壊を防ぐことができる。ま
た、コレクタの電位をセルの“１”書きのレベルより高
くすることもデータの破壊を防ぐために有効である。
【０１００】図３５は、コレクタ抵抗を下げる他の実施
例である。コレクタであるｎウェル４０への電位は、セ
ルアレイの周辺から供給するだけでなく、副ワード線の
セルアレイブロック６１の間からも配線６２を通して供
給する。さらに、必要に応じてセルアレイブロック６１
の中に配線６２を通して供給してもよいし、図３４のｎ
+ 埋込み層５０を組合せてもよい。
【０１０１】図３６は、ｎウェル６３を分割し、エミッ
タからの電子が隣りのウェル内のセルデータの破壊を防
ぐ例である。この場合も図３４，図３５の例を組合わせ
てもよい。
【０１０２】以上に説明した、セルトランジスタのドレ
インとビット線との間にバイポーラトランジスタを介在
させたＳＥＡセル構造においては、蓄積電荷をビット線
ダイコン部１１と基板に存在するｎｐｎバイポーラトラ
ンジスタにより増幅し、ビット線に供給し、確実で高速
なデータの書込み、読出しを可能にしている。そのた
め、簡単なキャパシタ構造の小さなＣs でも確実に動作
する。
【０１０３】しかし、ＤＲＡＭの高集積化に伴って、Ｃ
s を決めている要因は、 （ｉ）ビット線センスアンプの読み出し電圧とＳ／Ｎ比 （ii）ソフトエラー (iii)リフレッシュ の３つであり、上記のＳＥＡセルは（ｉ）に対する対策
を施したものである。従って、（ii)(iii)に対してはＣ
s の減少効果は得られず、今後、集積化が進むとある程
度のＣs が要求されるため、比較的大きなキャパシタス
トレージノードを形成しなければならない。そのため、
大きな段差が発生して上層配線であるビット線或いはそ
の上のＡｌ配線等の加工が難しくなる虞れがある。
【０１０４】そこで以下の実施例では、Ｃs を決めてい
る残り２つの要因（ソフトエラー，リフレッシュ）に対
しても対策を施すことにより、Ｃs を極限まで減少さ
せ、キャパシタを実効的に又は完全になくしてしまうも
のである。
【０１０５】このために、基板に入射するα線によって
発生するキャリアのバリア層となるＳＯＩ基板，高エネ
ルギイオン注入によるダメージ層，ｎ+ 埋込み層又はｐ
+ 埋込み層等を用い、またリフレッシュに寄与する素子
分離端のリーク電流を抑制するトランジスタ分離等を用
いる。
【０１０６】図３７はソフトエラー，リフレッシュに対
する対策を施した実施例のＤＲＡＭ構成を示す平面図、
図３８は図３７の矢視Ａ−Ａ′断面，矢視Ｂ−Ｂ′断
面，矢視Ｃ−Ｃ′断面を示している。
【０１０７】ｐ型のシリコン基板７１に高エネルギイオ
ン注入で形成したダメージ層又はＳＯＩ酸化膜である層
７２を形成し、その上に高エネルギイオン注入等により
ｎ+ 埋込み層７３、さらにその上にｎウェル７４を形成
する。この基板を用いて、その表面に拡散層７５′をリ
ソグラフィとイオン注入技術により形成し、多結晶シリ
コン７７と絶縁膜７６によりトランジスタ分離を形成す
る。ここで、拡散層７５′と多結晶シリコン等による分
離電極との間の容量が蓄積容量となる。絶縁膜７６は、
必要なＣs により、酸化膜，ＮＯ膜，ＯＮＯ膜，高誘電
体膜でかまわない。この後、ワード線ＭＯＳトランジス
タが形成され、拡散層７５がイオン注入により形成され
る。
【０１０８】次いで、拡散層７５に電気的に接続される
ようにビット線コンタクト８１内に側壁残しによりｐ型
多結晶シリコン層８２を形成し、さらに側壁残しにより
酸化膜等の絶縁膜８３を形成する。その後、ｎ+ 多結晶
シリコン８５を堆積し、不純物熱拡散により、バイポー
ラのエミッタとなる拡散層８４を形成する。続いてビッ
ト線材となるシリサイド等８６を堆積し、パターニング
することによってビット線が形成される。バイポーラの
コレクタはｎ+埋込み層７３とｎウェル７４、ベースは
トランスファゲートトランジスタ７９のドレインと共通
の拡散層ｐ、エミッタはビット線８５，８６及び拡散層
８４で構成されている。また、ベース７５に接続されて
いるｐ型層８２は、ビット線８５とｐｎ接合を形成し、
書込み時の電荷のパスとなる抵抗体Ｒを構成している。
【０１０９】このような構成であれば、ｎｐｎバイポー
ラにより蓄積電荷が増幅されセンスアンプ感度が高ま
る。また、キャリアのバリア層７２により、α線等で発
生したキャリアがブロックされて、ソフトエラー耐性も
高まる。さらに、トランジスタ分離を用いているため、
素子分離端のリーク電流が抑制され、リフレッシュ特性
も極めて向上する。以上により蓄積容量Ｃs を極限まで
小さくすることができ、特にキャパシタ構造を他につく
る必要はない。つまり、極めて簡単な構造で、ＳＥＡセ
ルの工程の長さや、加工性をさらに改善することができ
る。
【０１１０】上記実施例のキャリアのバリア層７２は、
ｎ+ 埋込み層７３と共通にしても、またｐ+ 埋込み層で
もかまわない。また、ｎｐｎバイポーラトランジスタを
用いているが、ｐｎｐトランジスタでもかまわない。そ
れ以外の導電型も逆転してかまわない。また上記実施例
では Folded Bit Line方式レイアウトであるが、OpenBi
t Line 方式等、他のレイアウトでもかまわない。
【０１１１】このように本実施例によれば、センスアン
プの読出し電圧とＳ／Ｎ比，ソフトエラー，リフレッシ
ュにより必要とされるＣs を殆ど０にでき、これにより
Ｃsを極限まで減少でき、キャパシタを実効的に又は完
全になくしてしまい、ＳＥＡセルの問題点であるキャパ
シタ工程を極めて簡単に又は完全になくしてしまうこと
ができる。
【０１１２】図３９はソフトエラー，リフレッシュに対
する対策を施した他の実施例のＤＲＭ構成を示す平面
図、図４０は図３９の矢視Ａ−Ａ′断面，矢視Ｂ−Ｂ′
断面，矢視Ｃ−Ｃ′断面を示している。
【０１１３】この実施例は、図３７，３８の実施例の通
常ＤＲＡＭセルに適用した場合と異なり、ＭＯＳトラン
ジスタとキャパシタが交互に直列配置されたＮＡＮＤ型
・ＤＲＡＭセルに適用した場合である。キャリアのバリ
ア層として、高エネルギイオン注入によるダメージ層，
又はＳＯＩの酸化膜を用い、素子分離にトランジスタ分
離を用いている。本実施例でも、Ｃs を極限まで小さく
でき、拡散層７５とトランジスタ分離７７とのオーバー
ラップ容量と、拡散層７５とｎウェル７４との接合容量
だけで、蓄積容量Ｃs を構成している。
【０１１４】また、ワード線７９間のスペースを位相シ
フト等を用いて狭くした場合の実施例を、図４１に示し
ている。この場合は、ワード線間のカップリング容量が
Ｃsを構成している。この場合は極めて集積度が高ま
る。図３９，４０の実施例及び図４１の実施例ともに、
キャリアのバリア層７２はｎ+ 埋込み層或いはｐ+ 埋込
み層７３と共通にしてもかまわない。またバイポーラ、
拡散層等の各導電型も逆転してかまわない。
【０１１５】図４２はさらに他の実施例のＤＲＡＭ構成
を示す平面図、図４３は図４２の矢視Ａ−Ａ′断面，矢
視Ｂ−Ｂ′断面，矢視Ｃ−Ｃ′断面を示している。
【０１１６】本実施例は、蓄積キャパシタＣs として拡
散層７５と通過ワード線とのオーバーラップ容量を用
い、キャリアのバリア層として高エネルギイオン注入に
よるダメージ層，又はＳＯＩの酸化膜を用い、素子分離
としてダメージレスのトレンチ分離を用いた場合であ
る。特に、ストレージ・ノード等のキャパシタ構造をつ
くる必要はない。また、通過ＷＬの下の絶縁膜７８′だ
け、よりＣs をかせぐために、ＮＯ膜，高誘電体膜にか
えてもかまわない。
【０１１７】図４４（ａ）はさらに他の実施例のＤＲＡ
Ｍ構成を示す平面図、図４４（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。また、図４５（ａ）〜（ｃ）は、図
４４（ａ）の矢視Ａ−Ａ′断面に対応するいくつかの実
施例の断面図である。
【０１１８】図４４（ｂ）の実施例は、蓄積キャパシタ
として、拡散層７５とｎウェル７４との接合容量だけを
用いた場合を示している。図４５（ａ）の実施例は、蓄
積キャパシタとしてワード線の側壁に形成した多結晶シ
リコン８８と絶縁膜８７によって形成されたゲート７
と、接合７５とのカップリング容量を用い、キャリアの
バリア層としてｎ+ 埋込み層７３′を用いた場合を示し
ている。図４５（ｂ）の実施例は、トレンチ８９の中に
ゲート電極７９を埋込んだトランジスタと拡散層７５と
の間のオーバーラップ容量を蓄積キャパシタとして用い
キャリアのバリア層としてｐ+ 埋込み層７２′を用いた
場合を示している。さらに、図４５（ｃ）の実施例で
は、ゲート電極７９形成後に、シリコンエピ層９０を成
長させｐ型拡散したものをソース、ドレインとして用い
ている elevated Source／drain 構造トランジスタを用
い、そのゲート７９と拡散層９０との間のオーバーラッ
プ容量を蓄積キャパシタとして用いキャリアのバリア層
として、ＳＯＩの酸化膜層７２を用いた場合を示してい
る。図４４，４５の実施例ともに、特別なキャパシタ構
造をつくる必要はない。
【０１１９】図４６は、さらに他の実施例のＤＲＡＭ構
成を示す断面図である。この実施例では、トランジスタ
として３次元構造のＭＯＳトランジスタを用いている。
高エネルギーイオン注入によるダメージ層，又はＳＯＩ
酸化膜による層７２とｐ+ 埋込み層７３を形成したｐ基
板にトレンチ９１を形成し、その側壁にｎ型拡散層７
５′を形成した後、ゲート電極７９を形成して３次元ト
ランジスタ７９を構成している。さらに、シリコンの柱
の上に、ｐｎｐバイポーラトランジスタと、書き込み時
の抵抗体Ｒとなるｎ層８１とｐ+ 層８５のｐｎ接合を形
成している。蓄積キャパシタとしては、ｎ型拡散層７
５′とゲート電極７９とのオーバーラップ容量で構成し
ている。
【０１２０】図４７はさらに他の実施例のＤＲＡＭ構成
を示す平面図、図４８は図４７の矢視Ａ−Ａ′断面図で
ある。この実施例は、図３０のような素子構成にソフト
エラー，リフレッシュに対する対策を施したものであ
る。基本的には図３０の構造と同様であり、これに加え
て本実施例では、基板７１内ダメージ層又はＳＯＩ酸化
膜による層７２を設けている。なお、９３はストレージ
ノード電極、９４はキャパシタ絶縁膜、９５はプレート
電極である。このような構成であれば、キャパシタ容量
Ｃs を小さくできることから、ストレージノード電極９
３の高さを低くでき、表面段差を小さくすることができ
る。従って、上層配線であるビット線或いはその上のＡ
ｌ配線等の加工を容易にすることができる。本実施例で
は、蓄積キャパシタ加工後はビット線を形成している
が、ビット線加工後に蓄積キャパシタを形成することで
もかまわない。
【０１２１】以上の図３７〜図４７の実施例において、
キャリアのバリア層７２としては、高エネルギーイオン
注入によるダメージ層，ＳＯＩの酸化膜層，ｎ+ 埋込み
層，ｐ+ 埋込み層，或いはそれ以外のキャリアのバリア
層として働く層ならなんでも用いてかまわない。また、
蓄積キャパシタとしては、トランジスタ分離とのカップ
リング容量，通過ワード線とのカップリング容量接合容
量，ゲートのオーバーラップ容量，３次元構造トランジ
スタのカップリング容量等のどれを用いてもかまわな
い。また、バイポーラトランジスタの導電型は逆転して
もかまわず、さらにデータ書き込み時の抵抗体Ｒがあっ
てもなくてもかまわない。また、セルレイアウトは、fo
lded Bic Line ，Open Bit Line ，ＮＡＮＤレイアウ
ト、市松レイアウト等を用いてかまわない。また、各層
の材料も、ＳＥＡセルＤＲＡＭとしての動作を損なわな
い範囲で変更してかまわない。また、図３７〜４８の実
施例の考えを、図１〜３６の実施例に適用できるのは勿
論のことである。
【０１２２】
【発明の効果】以上説明したように本発明によれば、メ
モリセルとビット線の間にバイポーラトランジスタを介
在させてその電流増幅作用を利用することにより、メモ
リセル容量が小さいものであっても高い信頼性をもって
データ読出しができるＤＲＡＭを提供することができ
る。
【０１２３】また、基板内にキャリアのバリア層を設け
たりトランジスタ分離を採用することにより、ソフトエ
ラーやリフレッシュに必要とされるＣs を殆ど０にする
ことができ、キャパシタを実効的に又は完全になくして
しまい、キャパシタ形成工程を簡略化又は完全になくし
てしまうことができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＤＲＡＭの要部構成を
示す等価回路図。
【図２】同実施例の要部断面構造を示す図。
【図３】同実施例におけるｐｎｐトランジスタの特性を
示す図。
【図４】同実施例の“０”データ書込みと読出し／再書
込み動作を説明するためのタイミング図。
【図５】同実施例の“１”データ書込みと読出し／再書
込み動作を説明するためのタイミング図。
【図６】同実施例のメモリセルアレイを示す図。
【図７】プレートを分割制御するようにした実施例のメ
モリセルアレイを示す図。
【図８】バイポーラトランジスタを二つのメモリセルで
共用する実施例のメモリセルアレイを示す図。
【図９】折り返しビット線構造のＤＲＡＭに適用した実
施例のメモリセルアレイを示す図。
【図１０】図１の実施例と各部の導電型を逆にした実施
例の構成を示す等価回路図。
【図１１】図１０の実施例の“０”データ書込みと読出
し／再書込み動作を示すタイミング図。
【図１２】図１０の実施例の“１”データ書込みと読出
し／再書込み動作を示すタイミング図。
【図１３】プレート電位制御を要しない実施例のＤＲＡ
Ｍ構成を示す等価回路図。
【図１４】メモリセル・ユニット構成のＤＲＡＭに適用
した実施例の構成を示す図。
【図１５】同実施例のセンスアンプ／リストア回路部の
構成を示す図。
【図１６】同実施例のデータ読出し動作を説明するため
のタイミング図。
【図１７】同実施例のデータ書込み動作を説明するため
のタイミング図。
【図１８】他の実施例の要部断面構造を示す図。
【図１９】さらに他の実施例の要部断面構造を示す図。
【図２０】さらに他の実施例の要部断面構造を示す図。
【図２１】さらに他の実施例の要部断面構造を示す図。
【図２２】さらに他の実施例の要部断面構造を示す図。
【図２３】さらに他の実施例の要部断面構造を示す図。
【図２４】さらに他の実施例の要部断面構造を示す図。
【図２５】さらに他の実施例の要部断面構造を示す図。
【図２６】さらに他の実施例の要部断面構造を示す図。
【図２７】さらに他の実施例の要部断面構造を示す図。
【図２８】さらに他の実施例の要部断面構造を示す図。
【図２９】多分割ビット線方式の実施例のＤＲＡＭコア
回路の構成を示す図。
【図３０】図２９の実施例のメモリセルの断面構成を示
す図。
【図３１】図２９の実施例の書込み・読出し動作を説明
するための図。
【図３２】図２９の実施例によるビット線とダミ―ビッ
ト線の電位差を解析的に求めるために使用する図。
【図３３】図３２を用いて求めたビット線とダミ―ビッ
ト線の電位差をビット線容量とセルのストレ―ジ容量の
比に対して計算した図。
【図３４】図３０のセル構成の変形例を示す図。
【図３５】コレクタ抵抗を下げる他の実施例を示す図。
【図３６】コレクタ抵抗を下げる更に他の実施例を示す
図。
【図３７】ソフトエラー，リフレッシュに対する対策を
施した実施例構成を示す図。
【図３８】図３７の矢視断面を示す図。
【図３９】ソフトエラー，リフレッシュに対する対策を
施した他の実施例構成を示す図。
【図４０】図３９の矢視断面を示す図。
【図４１】図３９の実施例の変形例を示す図。
【図４２】ソフトエラー，リフレッシュに対する対策を
施した他の実施例構成を示す図。
【図４３】図４２の矢視断面を示す図。
【図４４】ソフトエラー，リフレッシュに対する対策を
施した他の実施例構成を示す図。
【図４５】図４４の実施例の変形例を示す図。
【図４６】ソフトエラー，リフレッシュに対する対策を
施した他の実施例構成を示す図。
【図４７】ソフトエラー，リフレッシュに対する対策を
施した他の実施例構成を示す図。
【図４８】図４７の矢視Ａ−Ａ′断面を示す図。
【符号の説明】
ＭＣ…メモリセル、 ＭＤ…ダミーセル、 Ｍ1 ，Ｍ2 …トランスファゲートＭＯＳトランジスタ、 Ｃ1 ，Ｃ2 …キャパシタ、 ＢＬ…ビット線、 ／ＢＬ…ダミービット線、 ＷＬ…ワード線、 ＤＷＬ…ダミーワード線、 Ｑ1 ，Ｑ2 …ｐｎｐトランジスタ、 ＳＡ…センスアンプ回路、 ＲＳＴＲ…リストア回路、 ＰＬＧ…プレート電位制御回路、 １…ｐ型シリコン基板、 ２…素子分離絶縁膜、 ３…ゲート絶縁膜、 ４…ゲート電極（ワード線）、 ５…ｎ型ドレイン層（ベース層）、 ６…ｎ型ソース層、 ７…キャパシタ絶縁膜、 ８…プレート、 ９…ｐ型エミッタ層、 １０…ビット線、 ３１…メモリセル、 ３２…ビット線制御回路、 ３３…スイッチングトランジスタ、 ３４…主ワード線、 ３５…副ワード線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 仁田山 晃寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 堀口 文男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 稗田 克彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 前記基板に配列形成された、ＭＯＳトランジスタとキャ
    パシタとからなるメモリセルと、 前記ＭＯＳトランジスタの第１導電型基板領域をコレク
    タとし、ドレインを第２導電型ベースとし、このベース
    と接合を構成する第１導電型エミッタを有するバイポー
    ラトランジスタと、 前記バイポーラトランジスタのエミッタに接続された、
    前記メモリセルとデータの授受を行うためのビット線
    と、 前記ＭＯＳトランジスタのゲートに接続された、前記メ
    モリセルを駆動するためのワード線と、 を備えたことを特徴とするダイナミック型半導体記憶装
    置。
  2. 【請求項２】第１導電型領域を有する半導体基板と、 前記基板の第１導電型領域に互いに離間して形成された
    第２導電型ソース，ドレインを有し、これらソース，ド
    レイン間の第１導電型領域上にゲート絶縁膜を介して形
    成されてワード線となるゲート電極を有するＭＯＳトラ
    ンジスタと、 前記ＭＯＳトランジスタの第２導電型ソースを一方の電
    極として前記基板に形成されたキャパシタと、 前記ＭＯＳトランジスタが形成された第１導電型領域を
    コレクタとし、前記第２導電型ドレインをベースとし、
    このベースと接合を構成する第１導電型エミッタが形成
    されたバイポーラトランジスタと、 前記バイポーラトランジスタのエミッタに接続されたビ
    ット線と、 を備えたことを特徴とするダイナミック型半導体記憶装
    置。
  3. 【請求項３】前記キャパシタのプレートをデータ書込み
    時に前記バイポーラトランジスタのベース・エミッタ間
    耐圧以上の電位差をもってクロッキングするプレート電
    位制御手段を有することを特徴とする請求項１又は２に
    記載のダイナミック型半導体記憶装置。
  4. 【請求項４】前記メモリセルが複数個ずつ直列接続され
    てメモリセル・ユニットを構成し、このメモリセル・ユ
    ニットの一端側ＭＯＳトランジスタのドレインが前記バ
    イポーラトランジスタのベースに接続され、他端側蓄積
    ノードが書込み用ＭＯＳトランジスタを介して前記ビッ
    ト線に接続されており、かつビット線センスアンプ部
    に、順次読出される前記メモリセル・ユニット内の複数
    のデータを一時保持するレジスタを有することを特徴と
    する請求項１又は２に記載のダイナミック型半導体記憶
    装置。
  5. 【請求項５】前記ベースとビット線の間に抵抗が設けら
    れていることを特徴とする請求項１又は２に記載のダイ
    ナミック型半導体記憶装置。
  6. 【請求項６】半導体基板と、 前記基板に配列形成された、第１のＭＯＳトランジスタ
    とキャパシタとからなるメモリセルと、 前記第１のＭＯＳトランジスタの第１導電型基板領域を
    コレクタとし、ドレインを第２導電型ベ―スとし、この
    べ―スと接合を構成する第１導電型エミッタを有するバ
    イポ―ラトランジスタと、 前記バイポ―ラトランジスタのエミッタに接続された、
    前記メモリセルとデ―タの授受を行うためのビット線
    と、 前記第１のＭＯＳトランジスタのゲ―トに接続された、
    前記メモリセルを駆動するための第１のワ―ド線と、 前記第１のワ―ド線がドレインに接続され、第２のワ―
    ド線がソ―スに接続され、前記ビット線を選択する信号
    がゲ―トに接続された第２のＭＯＳトランジスタと、 を備えたことを特徴とするダイナミック型半導体記憶装
    置。
  7. 【請求項７】キャリアのバリア層を有する半導体基板
    と、 前記基板に配列形成された、ＭＯＳトランジスタとキャ
    パシタからなるメモリセルと、 前記ＭＯＳトランジスタの第１導電型基板領域をコレク
    タとし、ドレインを第２導電型ベースとし、このベース
    と接合を構成する第１導電型エミッタを有するバイポー
    ラトランジスタと、 前記バイポーラトランジスタのエミッタに接続された、
    前記メモリセルとデータの授受を行うためのビット線
    と、 前記ＭＯＳトランジスタのゲートに接続された前記メモ
    リセルを駆動するためのワード線と、 を備えたことを特徴とするダイナミック型半導体記憶装
    置。
  8. 【請求項８】前記キャリアのバリア層として、ＳＯＩ基
    板，高エネルギイオン注入によるダメージ層，ｎ+ 型又
    はｐ+ 型の埋込み層を用いることを特徴とする請求項７
    記載のダイナミック型半導体記憶装置。
  9. 【請求項９】前記メモリセルのキャパシタとして、通過
    ワード線と拡散層との間の容量、トランジスタ分離と拡
    散層との間の容量、ゲートのフリンジ容量又は接合容量
    を用いることを特徴とする請求項７記載のダイナミック
    型半導体記憶装置。
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