KR100257765B1

KR100257765B1 - 기억소자 및 그 제조 방법

Info

Publication number: KR100257765B1
Application number: KR1019970077900A
Authority: KR
Inventors: 최진혁
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2000-06-01
Also published as: JP3467510B2; US6088260A; KR19990057821A; JPH11265990A; US6436755B1

Abstract

본 발명은 SOI(Silicon-On-Insulator) 구조를 이용하여 기존의 스택형 커패시터를 추가로 제작하지 않고도 신호를 기억시킬 수 있는 DRAM 셀 구조와 그 제조방법을 제공하고 자하는 것으로 이를 위하여 본 발명은, 반도체층 상부에 형성된 게이트와, 상기 게이트 하부의 상기 반도체층에 채널을 유기하기 위하여 상기 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 MOSFET; 상기 반도체층의 타측 표면 상에 절연막을 개재하여 형성된 플레이트 전극; 및 상기 반도체층과 상기 절연막의 계면에 유기된 소수 캐리어를 퍼지시키기 위하여, 상기 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역을 포함하여 이루어진다. 본 발명은 제조방법이 간단하여 기억셀 제조 단가를 크게 낮출 수 있을 뿐만 아니라 높은 구동 능력으로 인하여 칩의 동작속도를 증가시키고 리프레쉬(refresh time)를 증가시켜 소모 전력을 감소시킬 수 있다.

Description

기억소자 및 그 제조 방법

본 발명은 반도체 메모리 장치중 디램(DRAM) 셀 구조에 관한 것으로, 특히 커패시터가 없는 셀(cell) 구조 및 그 제조 방법에 관한 것이다.

도 1a와 도 1b는 일반적인 DRAM 셀의 구조와 그 회로도를 각각 나타내는 것으로, 도면부호 '101'은 소자분리막, '102'는 게이트 전극(워드라인), '103'은 비트라인, '104'는 커패시터의 스토리지 전극, '105'는 커패시터의 유전체, '106'은 커패시터의 플레이트 전극, '107'은 층간절연막, '109'는 실리콘 기판, '110' 및 '111'은 소스/드레인 영역을 각각 나타낸다.

상기 도 1a와 도 1b에 도시된 바와 같이, DRAM 셀은 하나의 트랜지스터와 하나의 커패시터의 결합으로 이루어져, 하나의 커패시터에 전자를 저장하는 경우와 그렇지 않은 경우로 나눠 ″0″과 ″1″의 신호를 저장하며, 이때 커패시터에 달린 트랜지스터를 작동시켜 그 트랜지스터를 통과하는 전자에 의해 바깥에서 검출되는 신호 전압의 미세한 차이를 검출하여 ″0″과 ″1″의 데이터를 인식한다.

그러나, 이러한 종래의 DRAM 셀은 집적도를 증가시키기 위해 트랜지스터의 크기와 더불어 커패시터의 크기 역시 줄여야 하는데, 커패시터가 저장할 수 있는 전하량은 커패시터의 크기(유효면적)가 작을수록 작아지기 때문에, 커패시터 용량을 고려하여 그 크기를 마냥 줄일 수만은 없는 실정이다.

즉, ″0″과 ″1″의 신호를 신뢰성 있게 저장하고 읽기 위해서는 커패시터의 용량은 약 20 fF(femto-farad) 정도 이상으로 유지하여야 함으로, 높은 커패시터 용량을 유지하면서도 커패시터의 크기를 줄이기 위한 것이 DRAM 칩의 집적도를 높이는 가장 중요한 관건이 된다.

부연하면, 20fF 이상의 저장용량을 유지하여야 하는 근본적인 원인은 커패시터에 저장되어 있는 전하를 센스증폭기의 구동에 직접 이용하여야 하기 때문이다. 달리 설명하면 도 1b에서와 같이 쓰기 동작시 트랜지스터가 온(on)되면 외부신호를 커패시터에 저장하고, 읽기 동작시 다시 트랜지스터가 온되면 커패시터에 저장되어 있는 전하가 직접 트랜지스터를 통해 배출되어 비트라인을 통해 멀리 떨어져 있는 센스증폭기까지 전달되어서 이에 의해 센스증폭기의 전압 변동이 생기는 것을 검출한다.

따라서, 멀리 떨어져 있는 센스증폭기까지 전하가 전달되기 위해서는 비트라인에 존재하는 기생 커패시터(parasitic capacitor)에 의해 사라지는 전하량을 고려해야하기 때문에 일정한 크기 이상의 커패시터 용량이 필요하게 된다.

결국, 이와 같이 높은 커패시터 용량을 유지하면서, 고집적도를 실현하기 위한 노력이 계속 연구중인데, 그 중 하나가 좁은 면적에서 유효면적이 큰 커패시터를 형성하기 위하여 3차원 구조의 커패시터를 형성하는 기술이 활발히 진행되고 있다.

그러나, 이러한 3차원 구조의 커패시터를 제조하는 공정은 매우 난이하여, 제조 단가의 증가와 제조 수율을 떨어뜨리는 중요한 요소가 된다.

본 발명의 목적은 제조 공정이 간단하여 메모리 셀 제조 단가를 크게 낮출 수 있을 뿐만 아니라, 높은 구동 능력으로 인하여 칩의 동작속도를 증가시키는 DRAM을 제공하는데 그 목적이 있다.

도 1a와 도 1b는 일반적인 DRAM 셀의 구조와 그 회로도.

도 2는 본 발명에 따른 DRAM 셀의 개념적 회로도.

도 3은 FD SOI 트랜지스터 구조를 나타내는 단면도.

도 4의 FD SOI 트랜지스터의 후전극 전압과 문턱전압과의 관계를 나타내는 그래프.

도 5는 본 발명의 일실시예에 따른 DRAM 셀 구조를 나타내는 단면도.

도 6은 본 발명에 다른 DRAM 셀의 게이트 전압과 드레인 전류의 관계를 나타내는 그래프.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 DRAM 셀 제조 공정도.

도 8은 SOI 기판을 이용하여 구현할 수 있는 본 발명의 다른 실시예에 따른 DRAM 셀 제조 공정중의 어느한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

501 : p형 실리콘층 502 : 게이트 절연막

503 : 게이트 504 : N+ 소스 영역

505 : N+ 드레인 영역 506 : 절연막

507 ; P+ 퍼지 영역

상기 목적을 달성하기 위한 본 발명의 일 특징적인 기억소자 셀은, 반도체층 상부에 형성된 게이트와, 상기 게이트 하부의 상기 반도체층에 채널을 유기하기 위하여 상기 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 MOSFET; 상기 반도체층의 타측 표면 상에 절연막을 개재하여 형성된 플레이트 전극; 및 상기 반도체층과 상기 절연막의 계면에 유기된 소수 캐리어를 퍼지시키기 위하여, 상기 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역을 포함하여 이루어진다.

상기 목적을 달성하기 위한 본 발명의 다른 특징적인 기억소자 셀은, 제1 반도체층 및 제2 반도체층 사이에 매몰된 절연막을 갖는 SOI 기판; 상기 제2 반도체층 상부에 형성된 게이트와, 상기 게이트 하부의 상기 제2 반도체층에 채널을 유기하기 위하여 상기 제2 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 MOSFET; 상기 제1 반도체층에 도핑된 제1 도전형 불순물의 플레이트 접합 영역; 상기 제2 반도체층과 상기 절연막의 계면에 유기된 소수 캐리어를 퍼지시키기 위하여, 상기 제2 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역을 포함하여 이루어진다.

상기 목적을 달성하기 위한 본 발명의 기억소자는, 반도체층 상에 형성된 게이트와, 상기 게이트 하부의 상기 반도체층에 채널을 유기하기 위하여 상기 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 MOSFET; 상기 반도체층의 타측 표면 상에 절연막을 개재하여 형성된 플레이트 전극; 및 상기 반도체층과 상기 절연막의 계면인 상기 반도체층의 후표면에 유기된 소수캐리어를 퍼지시키기 위하여, 상기 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역; 상기 게이트에 접속되어 상기 MOSFET의 구동을 제어하는 워드라인; 및 상기 드레인 영역 접속되어 데이터를 입출력하기 위한 비트라인을 포함하며; 상기 반도체층의 후표면에 소수캐리어를 유기시키는 것의 유무에 의해 바이너리 데이터 값을 기입하고, 상기 소수캐리어의 유무에 대응하는 상기 MOSFET의 전류 흐름을 상기 비트라인에서 감지하여 상기 전류 흐름의 유무에 의해 바이너리 데이터 값을 독출하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 일 특징적인 기억소자 제조방법은, 제1 실리콘층 및 제2 실리콘층 사이에 매몰된 절연막을 갖는 SOI 기판을 준비하는 단계; 상기 절연막과 접하는 제1 실리콘층 계면에 마스크 및 이온주입 공정을 행하여 불순물을 도핑시키고 열처리하여 N+ 플레이트 영역을 형성하는 단계; 상기 제2실리콘층에 국부적인 산화막을 형성하여 분리된 활성영역을 정의하는 단계; 상기 제2실리콘층의 활성영역 상에 게이트를 형성하고, 상기 게이트 하부의 상기 제2실리콘층에 채널을 유기하기 위한 소스 및 드레인 영역을 형성하는 단계; 및 상기 소스 영역측의 상기 제2실리콘층에 상기 소스 및 드레인의 불순물과 반대 타입의 불순물을 도핑하여 퍼지 영역을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 DRAM 셀의 개념적 회로도로서, 도면에 도시된 바와 같이, 본 발명에 따른 DRAM 셀은 게이트에 워드라인이 접속되고, 소스는 고정전압이 인가되며, 드레인에 비트라인 접속된 하나의 모스트랜지스터(100)와, 상기 모스트랜지스터의 기판에는 작은 기생 커패시터(150)가 형성되게 된다.

본 발명은 커패시터에 저장되어 있는 전하의 양을 직접 센스 증폭 구동에 사용하는 것이 아니라, 전류구동특성(current driving characteristics)이 변화하는 모스트랜지스터(100)를 만들고 이 모스트랜지스터(100)의 특성으로부터 ″0″과 ″1″의 데이터를 검출하는 것이다. 이 경우, 커패시터의 전하가 직접 센스 증폭기를 구동하는 것이 아니라 트랜지스터의 드레인 전류가 이를 구동하게 된다. 따라서 전류구동능력이 기존의 DRAM 셀과는 비교도 되지 않을 정도로 커져 데이터의 검출 속도가 빨라지며, 기생 커패시터(105)는 모스트랜지스터(100)의 특성을 변화시키는 역할만 하기 때문에 그 용량이 극히 작아도 되므로(약 0.1fF) 따로 커패시터를 만들지 않고도 이 기생 커패시터를 이용해도 충분히 작동이 가능하다.

이러한, 본 발명의 기본원리를 실제 구현하기 위해, 본 발명의 일실시예에서는 SOI(Silicon-On-Insulator) 구조의 트랜지스터를 이용한다. SOI 트랜지스터 중에서도 FD(Fully depleted) 소자를 이용한다.

도 3은 FD SOI 트랜지스터 구조를 나타내는 단면도로서, 이를 통해 FD SOI 트랜지스터가 어떠한 성질을 가지고 있는 지에 대하여 설명한다.

도 3에 도시된 바와 같이, SOI 트랜지스터는, 기판 지지 역할을 하는 제1실리콘층(309)위에 매몰산화막(buried oxide)(312)을 형성시키고, 그 위에 다시 제2실리콘층(314, 310, 311 부위를 나타냄)이 형성된 구조에서, 제2실리콘층에 소자분리막(301)을 형성한 다음, 제2실리콘층 상에 게이트 전극(302)을 형성하고 게이트 전극 하부의 제2실리콘층에 채널을 유기하기 위한 소스/드레인(310, 311)을 형성하여 통상적인 모스트랜지스터를 형성하는 것이다. 이렇게 형성된 모스트랜지스터의 특징은 다음과 같다.

첫째, 하나의 SOI 모스트랜지스터는 기존의 LOCOS(Local Oxidation of Silicon)법이나 기타의 방법으로 격리시키면 인접한 SOI 트랜지스터와 전기적으로 완전히 격리된다는 특징이 있다. 즉, 활성영역 하부에 매몰산화막(312)이 존재함으로 그 매몰산화막(312)과 소자분리막(301)에 의해 각각의 트랜지스터는 완전히 격리되게 된다.

둘째, 매몰산화막(312) 아래의 제1실리콘층(309)에 전압을 가하면, 제1실리콘층(309)에 가해진 전압(이하 후전극 전압(back gate bias)라 칭함)에 의하여 트랜지스터의 문턱전압이 바뀌는 현상이 발생한다.

기판(substrate)에 전압을 가하면 문턱전압이 바뀌는 것은 모스트랜지스터(MOSFET)가 가진 일반적인 특성이다. 그러나 도 4의 곡선 a에 보인 바와 같이, FD SOI 트랜지스터는 후전극 전압에 따라 기판 전압이 바뀌는 정도가 아주 특이하다. 즉 어떤 특정한 영역에서는 후전극 전압이 변화함에 따라 모스트랜지스터 구조를 지닌 FD SOI 트랜지스터의 문턱전압이 특정한 변동폭을 가지고 변화한다. 이 문턱전압의 변동 폭은 매몰산화막의 두께에 큰 영향받는데 매몰산화막의 두께가 200Å이고 게이트산화막의 두께가 50Å라면 그 전압 변동폭은 후전극 전압 4V에 약 1V 정도의 문턱전압 변동을 준다. 그런데, 제2실리콘층이 매몰산화막과 맞닿은 제2실리콘층 부분(이하 후표면이라 칭함)(도 3의 B영역)의 실리콘의 상태에 따라 이 값은 변화하게 될 수 있다. 이 제2실리콘층의 후표면에 정공(hole)이 쌓여있으면 후전극 전압의 변화를 이 정공이 막아(screen)줘 도 4의 곡선 a의 A영역 처럼 후전극 전압에 대하여 트랜지스터의 문턱전압은 거의 변화하지 않게 된다, 그러나 만약 정공이 효과적으로 공급되지 않으면 후전극 전압에 의한 전계(electric field)가 트랜지스터의 표면에 영향을 미쳐 도 4의 곡선 b와 같이 문턱전압이 여전히 변화하게 된다. 따라서 매몰산화막에 전하(charge, 이 경우에는 hole)가 쌓여있는가 아닌가에 따라 도 4의 곡선 a와 곡선 b의 A영역에서 처럼, 트랜지스터의 문턱전압이 다르게 나타나게 된다.

만약에 후전극 전압이 -3V일 때 트랜지스터의 문턱전압이 후표면에 정공이 쌓였을 때에는 1V, 정공이 쌓이지 않았을 때에는 1.5V가 되도록 제작을 한다면(제2실리콘층의 도핑, 매몰산화막의 두께, 게이트산화막의 두께 등의 일반적인 트랜지스터의 공정변수를 조절하여 맞힐 수 있다), 이렇게 제작된 트랜지스터를 이용해 본 발명에서 제안한 새로운 구조의 디램 셀로 이용할 수 있는 것이다.

도 5에 본 발명의 일실시예에 따른 DRAM 셀이 도시되어 있다. 본 실시예는 n-채널 모스트랜지스터를 갖는 DRAM 셀로서, 당 분야의 통상의 지식을 가진자라면 p-채널 모스트랜지스터를 갖는 DRAM 셀에 대해서도 본 발명이 쉽게 적용될 수 있음을 알 수 있을 것이다.

아래 표 1에 각각의 셀 동작조건에 따른 동작전압의 일예가 나타나 있다. 표 1에 나타난 전압 조건은 하나의 예일 뿐이며 트랜지스터의 제조방법, 동작특성에 따라 그 전압치는 변경될 수 있다.

명칭	write ″0″	write ″1″	read ″0″	read ″1″
Vpuge	0 V	1 V
Vbit	1 V	5 V	detect	detect
Vword	3 V	2.5 V
Vss	1 V
Vp	-3 V

도 5를 참조하면, 본 발명의 일실시예에 따른 DRAM 셀은, p형 실리콘층(501) 상부에 게이트 절연막(502)을 개재하여 형성된 게이트(503)와, 상기 게이트(503) 하부의 상기 실리콘층에 채널을 유기하기 위하여 상기 실리콘층에 도핑된 N+ 소스 및 드레인 영역(504, 505)을 갖는 MOSFET을 포함하며, 또한 상기 실리콘층(501) 타측 표면 상에 예컨대 매몰산화막과 같은 절연막(506)을 개재하여 형성된 플레이트 전극용 전도층(508)을 포함하고, 상기 실리콘층(501)과 상기 절연막(50의 계면에 유기된 소수캐리어를 퍼지시키기 위하여, 상기 실리콘층(501)에 도핑된 P+ 퍼지 영역(507)을 포함한다.

상기 소스 및 드레인 영역(504, 505)은 상기 실리콘층(501)의 일측 표면으로부터 수직적으로 상기 절연막(506)과의 계면에서 소정 거리 떨어진 깊이까지 형성되며, 상기 퍼지 영역(507)은 상기 채널 유기지역의 반대측에서 상기 소스 영역과 접하면서 상기 실리콘층(501)의 일측 표면으로부터 수직적으로 상기 절연막(506)과의 계면까지 형성된다.

상기 게이트(503)는 특정 기억셀을 선택하기 위한 워드라인에 접속되고, 소스 영역(504)에 상수의 전압(예를 들어 1V)을 항상 인가된다. 드레인 영역(505)은 데이터의 입출력을 위한 비트라인이 접속된 단자이고, 전도층(508)은 플레이트 전극에 해당한다. 이 플레이트 전극에는 음의 전압(예를 들어 -3V)이 항상 가해져 있는 상태이다. 그밖에 소스 및 드레인과 반대 타입의 도핑을 한 퍼지(purge) 영역(507)이 존재하는데, 이때 이 퍼지 영역이 게이트 아래 부분에 영향을 미치기 위해서는 소스 및 드레인이 절연막(506)과 맞닿아서는 안된다. 예를 들어, 실리콘 필름의 두께가 0.15㎛이면 소스 및 드레인의 접합깊이가 0.1㎛이면 된다.

상기와 같은 구조를 갖는 도 5의 동작을 상기 표 1을 통해 살펴본다. 본 발명에서 제안하는 DRAM 셀에서 ″0″ 또는 ″1″을 기록(write)하는 방법을 설명하면, 먼저 퍼지(purge) 영역에 0V 또는 음의 전압(예를 들어 -1V)을 가하여 실리콘층과 절연막의 계면(후표면)에 존재하는 정공을 모두 없애 버린다. 이 경우 특정한 워드라인에 접속된 셀들은 모두 ″0″의 데이터가 기록된다.

그 이후에 ″0″을 기록하고자 할 때에는 비트라인에 1V를 인가하고 ″1″을 기록하고자 할 때에는 5V를 인가한다. 그 후 워드라인에 예를 들어 3V 정도의 전압을 가하여 활성화시키면, 비트라인에 가해진 1V와 원래 반대쪽 소스 영역에 가해진 전압이 1V로써 같은 전압이므로 워드라인이 켜져도 아무런 변화가 생기지 않으므로 ″0″의 데이터를 그대로 간직한다.

만약에 ″1″을 기록하고자 할 경우에는 비트라인에 5V를 걸고 워드라인을 활성화시키면 전류가 흐르게 되는데 이 전류에 의하여 기판(substrate) 전류가 발생한다. 플레이트 전극 전압이 -3V로 가해져 있고 초기에 퍼지 전극으로 퍼지를 하였으므로 트랜지스터의 문턱전압은 올라가 있는 상태(예를 들어 1.5V)가 될 것이다. 이때 소스는 1V, 드레인은 5V, 게이트는 3V, 문턱전압은 1.5V이므로 소스와 게이트 사이는 2V가되고, 소스와 드레인사이는 4V가되므로, n-채널 모스트랜지스터에서 기판전류가 많이 발생한다. n-채널 모스트랜지스터일 경우에는 기판전류는 소수캐리어인 정공으로 이루어져 있으며 이 정공은 플레이트 전극에 걸린 음의 전압에 의해 실리콘층과 절연막의 계면인 후표면에 모이게 된다. 이렇게 쌓인 정공은 플레이트 전극의 전압에 의해 발생된 전계를 효과적으로 차단하여 모스트랜지스터 표면의 문턱전압을 낮추게 된다. 따라서 트랜지스터의 문턱전압은 1V로 낮아지게 된다. 이 경우 ″1″이 기록되는 것이다. 기록하는데 소요되는 시간은 기판전류가 100nA이고 절연막에 의한 기생 커패시터의 용량이 하나의 기억 셀당 0.1fF이면 3 나노초이고, 1fF이면 30 나노초에 불과하다.

다음에는 이렇게 기록된 데이터를 어떻게 읽게 되는가에 대하여 설명한다. 만약 후표면에 소수캐리어가 쌓여있을 경우(″1″의 신호가 저장) 트랜지스터의 문턱전압은 1V가 되고 후표면에 소수캐리어가 쌓여있지 않을 경우(″0″의 신호가 저장) 트랜지스터의 문턱전압은 1.5V가 될 때, 소스에 1V, 게이트에 2.5V, 및 퍼지전극에 소스와 동일한 1V를 각각 인가하면 소스와 게이트 전압이 1.5V이므로, 후표면에 ″1″의 신호가 저장되어 있을 경우(소수캐리어가 쌓여있을 경우)에는 채널이 유기되어 드레인에 전류가 흐르게되고, 후표면에 ″0″의 신호가 저장되어 있을 경우(소수캐리어가 쌓여있지 않을 경우)에는 드레인에 흐르는 전류는 거의 없게 된다. 즉, 소수캐리어가 후표면에 유기되어있는지의 유무에 따라 드레인에 흐르는 전류는 보통의 경우 수배에서 수십배의 차이가 존재한다. 따라서, 바이너리 사태의 데이터 ″0″ 또는 ″1″을 독출해 낼 수 있는 것이다.

도 6은 실험결과 그래프로서, 도 6에서 곡선 a는 도 5와 같은 트랜지스터의 퍼지 전극에 0V를 인가한 뒤의 특성을 보여준다. 도 6의 곡선 a에서, 문턱전압은 1.5V로써 높아져 있음을 알 수 있다. 반복하여 데이터를 읽어도 그 특성은 변화하지 않는다. 다음은 드레인에 5V를 가하고 워드라인을 동작시켜 ″1″을 기록한 뒤 다시 트랜지스터의 특성을 측정하면 도 6의 곡선 b와 같이 동작한다. 곡선 b에서 게이트 전압이 1.5V일 경우 드레인 전류는 0.3mA 정도가 흐르는 것을 알 수 있다. 반복하여 측정하여도 여전히 도 6의 곡선 b를 따라간다. 어느 순간 퍼지전극에 0V를 기록하면 그 다음부터는 트랜지스터의 특성이 도 6의 곡선 a와 같은 그래프를 따라간다. 실험결과 ″0″을 기록하였지만 누설전류에 의해 공급된 정공에 의해 데이터를 손실하는 시간을 측정한 결과 플레이트전극과 실리콘층의 계면에 개재된 절연막의 커패시턴스가 약 1fF인 경우 도 6의 실험결과에서 약 5분이 걸렸다. 이것은 DRAM의 리프레쉬(refresh) 시간이 수십분의 1초인 것에 비하면 엄청난 시간동안 데이터를 손실없이 저장하고 있다는 것을 알려주는 것으로, 본 발명은 리프레쉬 주기를 길게 할 수 있어 그 특성이 우수하다 의미가 된다.

그럼, 이상에서 설명한 바와 같은 본 발명의 DRAM 셀을 제조하는 방법을 살펴보기로 한다.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 DRAM 셀 제조 공정도이다.

먼저, 도 7a는 제1실리콘기판(701)에 산화막(702)을 형성하고, 도핑된 폴리실리콘막(703)을 형성한 상태로서, 도핑된 폴리실리콘막(703)은 플레이트 전극용으로써 이후 패턴된다.

이어서, 도 7b와 같이 패턴된 폴리실리콘막(703) 상에 산화막, 질화막 또는 그 밖의 절연막(704)을 형성한 다음, CMP(Chemical Mechanical Polishing) 작업을 통하여 평탄화시킨다.

이후 도 7c와 같이, 절연막(704)상에 제2실리콘기판(705) 붙인 다음, 도 7d와 같이, 제1 실리콘기판(701)의 밑면부터 CMP 공정으로 식각하여 예컨대 0.1-0.5㎛의 얇은 실리콘막(701a)만 남긴다. 도 7c는 도 7b의 기판을 뒤집은 상태이다.

계속해서, 도 7e와 얇은 실리콘막(701a)에 통상의 LOCOS 공정을 행하여 소자분리막(706)을 형성하고, 통상의 공정으로 얇은 실리콘막(701a)의 활성영역에 게이트(707), 소스(708) 및 드레인(709)으로 구성되는 모스트랜지스터를 형성한 다음, 이온주입공정으로 퍼지 영역(710)을 형성한다.

본 일실시예에 따른 제작과정은 스택형 커패시터를 갖는 DRAM의 제조 공정에 비하여 훨씬 간단하다. 다만 CMP공정이 아직은 안정화되지 못하여 두 웨이퍼를 붙이고 한쪽 웨이퍼를 깍아내는 과정에서 수율이 나빠지는 단점이 있지만 그것은 CMP공정의 발달 속도로 볼 때 조만간에 보편화될 것이다.

만약 CMP 공정이 어렵다면 상업적으로 판매되는 SOI 기판을 이용하여 구현할 수 있으며 그 실시예가 도 8에 도시되어 있다. 도 8을 참조하면, 제1 실리콘층(801) 및 제2 실리콘층(802) 사이에 매몰된 절연막(803)을 갖는 통상의 SOI 기판에서, 플레이트 전극이 될 부분에 마스크 및 이온주입 공정을 행하여 불순물을 도핑시키고 열처리하여 N+ 플레이트 영역(804)을 형성한다. 이때 불순물의 주입에너지를 조절하여 제1 실리콘층(801)에는 불순물이 거의 들어가지 않게 해야한다.

이어서, 절연막(803)과 접하는 제2 실리콘층(802) 계면에 마스크 및 이온주입 공정을 행하여 불순물을 도핑시키고 열처리하여 N+ 플레이트 영역을 형성하고, 상기 제1실리콘층에 국부적인 산화막을 형성하여 분리된 활성영역을 정의한 다음, 상기 제1실리콘층의 활성영역 상에 게이트를 형성하고, 상기 게이트 하부의 상기 제1실리콘층에 채널을 유기하기 위한 소스 및 드레인 영역을 형성하여 모스트랜지스터를 완성한다. 이어서, 상기 소스 영역측의 상기 제1실리콘층에 상기 소스 및 드레인의 불순물과 반대 타입의 불순물을 도핑하여 퍼지 영역을 형성한다.(도면 생략)

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에서 제안하는 DRAM 셀은 트랜지스터가 직접 DRAM 셀을 구동시키므로 구동능력이 기존의 DRAM 셀과는 비교도 되지 않을 정도로 빠르다. 또한 실험결과 한번 매몰산화막에 쌓인 전하는 누설전류에 의해 변화하는 양이 지극히 적어 수초 동안에도 그 정보가 변화하지 않는다. 일반 DRAM 셀에서는 저장되어 있는 정보가 불과 0.1초 정도만에 사라져 버리기 때문에 계속 리프레쉬를 해줘야 하지만 본 발명에서 제안하는 방법으로는 리프레쉬가 1초 혹은 수초로 늘어나는 효과가 있다. 또한, 본 발명의 DRAM 셀은 그 제조가 간단하여 제조 단가가 크게 줄어들고, DRAM 제조 공정에서 스택형 커패시터에 의해 발생되는 많은 문제점이 근본적이 없으므로, 그 파생효과는 아주 크다.

Claims

반도체층 상부에 형성된 게이트와, 상기 게이트 하부의 상기 반도체층에 채널을 유기하기 위하여 상기 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 모스펫;

상기 반도체층의 타측 표면 상에 절연막을 개재하여 형성된 플레이트 전극; 및

상기 반도체층과 상기 절연막의 계면에 유기된 소수캐리어를 퍼지시키기 위하여, 상기 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역

을 포함하여 이루어진 기억소자의 셀.
제1항에 있어서,

상기 소스 및 드레인 영역은 상기 반도체층의 일측 표면으로부터 수직적으로 상기 절연막과의 계면에서 소정 거리 떨어진 깊이까지 형성된 기억소자의 셀.
제1항에 있어서,

상기 퍼지 영역은 상기 반도체층의 일측 표면으로부터 수직적으로 상기 절연막과의 계면까지 형성된 기억소자의 셀.
제1항에 있어서,

상기 퍼지 영역은, 상기 채널 유기 지역의 반대측에서 상기 소스 영역과 접하는 것을 특징으로 하는 기억소자의 셀.
제1항 내지 제4항중 어느한 항에 있어서,

상기 소스 및 드레인 영역의 제1도전형은 N+ 타입, 상기 퍼지 영역의 제2불순물은 P+ 타입이며, 상기 반도체층은 P 타입인 기억소자의 셀.
반도체층 상에 형성된 게이트와, 상기 게이트 하부의 상기 반도체층에 채널을 유기하기 위하여 상기 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 모스펫;

상기 반도체층의 타측 표면 상에 절연막을 개재하여 형성된 플레이트 전극; 및

상기 반도체층과 상기 절연막의 계면인 상기 반도체층의 후표면에 유기된 소수캐리어를 퍼지시키기 위하여, 상기 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역;

상기 게이트에 접속되어 상기 모스펫의 구동을 제어하는 워드라인; 및

상기 드레인 영역 접속되어 데이터를 입출력하기 위한 비트라인을 포함하며;

상기 반도체층의 후표면에 소수캐리어를 유기시키는 것의 유무에 의해 바이너리 데이터 값을 기입하고, 상기 소수캐리어의 유무에 대응하는 상기 모스펫의 전류 흐름을 상기 비트라인에서 감지하여 상기 전류 흐름의 유무에 의해 바이너리 데이터 값을 독출하는 기억소자.
제6항에 있어서,

상기 소스 영역과 상기 게이트 간의 전압차보다 상기 소스 영역 및 상기 드레인 영역 간의 전압차가 적어도 두배 이상되도록 전압을 인가하여 상기 모스펫에 소수캐리어에 의한 기판 전류를 흐르게 하고, 상기 기판전류를 이루는 상기 소수캐리어가 상기 플레이트 전극에 가해진 전압에 의해 상기 반도체층의 후표면에서 유기되도록 하는 기억소자.
제1 반도체층 및 제2 반도체층 사이에 매몰된 절연막을 갖는 SOI 기판;

상기 제2 반도체층 상부에 형성된 게이트와, 상기 게이트 하부의 상기 제2 반도체층에 채널을 유기하기 위하여 상기 제2 반도체층에 도핑된 제1 도전형 불순물의 소스 및 드레인 영역을 갖는 모스펫;

상기 제1 반도체층에 도핑된 제1 도전형 불순물의 플레이트 접합 영역;

상기 제2 반도체층과 상기 절연막의 계면에 유기된 소수캐리어를 퍼지시키기 위하여, 상기 제2 반도체층에 도핑된 제2 도전형 불순물의 퍼지 영역

을 포함하여 이루어진 기억소자의 셀.
제8항에 있어서,

상기 소스 및 드레인 영역은 상기 제2 반도체층의 일측 표면으로부터 수직적으로 상기 절연막과의 계면에서 소정 거리 떨어진 깊이까지 형성된 기억소자의 셀.
제8항에 있어서,

상기 퍼지 영역은 상기 제2 반도체층의 일측 표면으로부터 수직적으로 상기 절연막과의 계면까지 형성된 기억소자의 셀.
제8항에 있어서,

상기 퍼지 영역은, 상기 채널 유기지역의 반대측에서 상기 소스 영역과 접하는 기억소자의 셀.
제8항 내지 제11항중 어느한 항에 있어서,

상기 소스 및 드레인 영역의 제1도전형은 N+ 타입, 상기 퍼지 영역의 제2불순물은 P+ 타입이며, 상기 플레이트 접합 영역은 N+ 타입인 기억소자의 셀.
제1 실리콘층 및 제2 실리콘층 사이에 매몰된 절연막을 갖는 SOI 기판을 준비하는 단계;

상기 절연막과 접하는 제2 실리콘층 계면에 마스크 및 이온주입 공정을 행하여 불순물을 도핑시키고 열처리하여 N+ 플레이트 영역을 형성하는 단계;

상기 제1실리콘층에 국부적인 산화막을 형성하여 분리된 활성영역을 정의하는 단계;

상기 제1실리콘층의 활성영역 상에 게이트를 형성하고, 상기 게이트 하부의 상기 제1실리콘층에 채널을 유기하기 위한 소스 및 드레인 영역을 형성하는 단계; 및

상기 소스 영역측의 상기 제1실리콘층에 상기 소스 및 드레인의 불순물과 반대 타입의 불순물을 도핑하여 퍼지 영역을 형성하는 단계를 포함하여 이루어지는 기억소자 제조방법.
제13항에 있어서,

상기 소스 및 드레인 영역은 상기 매몰된 절연막과 접하지 않도록 불순물을 도핑하여 형성하는 기억소자 제조방법.
제13항 또는 제14항에 있어서,

상기 퍼지 영역은 상기 매몰된 절연막과 접하도록 불순물을 도핑하여 형성하는 기억소자 제조방법.