KR0135845B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법

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KR0135845B1 KR1019940007976A KR19940007976A KR0135845B1 KR 0135845 B1 KR0135845 B1 KR 0135845B1 KR 1019940007976 A KR1019940007976 A KR 1019940007976A KR 19940007976 A KR19940007976 A KR 19940007976A KR 0135845 B1 KR0135845 B1 KR 0135845B1
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Abstract

세 개의 스위칭소자로 구성된 JBM 셀에 대해 기재되어 있다. 이는, 그 입력단은 제2스위칭소자의 입력단과 연결되고, 그 조절단은 제2스위칭소자의 조절단과 연결되며, 그 출력단은 제3스위칭소자의 조절단과 연결되는 제1스위칭소자, 그 출력단이 제3스위칭소자의 입력단과 연결되는 제2스위칭소자 및 그 출력단이 기판과 접속하는 제3스위칭소자로 구성된 단위 회로가 제1스위칭소자 및 제2스위칭소자의 조절단에 인가되는 바이어스에 따라, 제1스위칭소자만 턴온 되는 경우, 제2스위칭소자만 턴온되는 경우 및 제1스위칭소자와 제2스위칭소자의 조절단에 인가되는 바이어스에 따라, 제1스위칭소자만 턴온되는 경우, 제2스위칭소자만 턴온 되는 경우 및 제1스위칭소자와 제2스위칭소자가 동시에 턴오프 되는 경우의 세가지 상태를 갖는다. 일예로 제1스위칭소자로 NMOS FET를 제2스위칭소자로 PNP Bipolar 트랜지스터를, 그리고 제3스위칭소자로 N+게이트를 가진 JFET를 사용한다. 하나의 워드라인과 하나의 비트라인 만으로 메모리 셀을 구동시킬 수 있으므로 셀 동작을 단순화할 수 있고, READ 0시, 데이타 반전이 일어나지 않는다.

Description

반도체 메모리장치 및 그 제조방법
제1도는 하나의 트랜지스터와 하나의 커패시터(1T-1C)로 구성된 DRAM(Dynamic Random Access Memory) 셀의 회로도,
제2도는 종래 방법에 의해 제조된 SGT 게인 셀(Surrounding Gate Traistor Gain Cell)의 단면도,
제3A도 및 제3B도는 상기 제3도의 게인 셀을 간략하게 표현한 회로도.
제4A도 내지 제4C도는 세개의 스위칭소자로 구성된 단위 회로의 메모리 동작을 설명하기 위해 도시된 회로도.
제5도는 본 발명의 실시예에 의해 제조된 SGT 게인 셀의 단면도.
제6도는 상기 제5도의 셀을 제조하는데 필요한 마스크패턴들을 도시한 레이아웃도.
제7A도 및 제7B도는 상기 제6도의 AA선 및 BB선을 절라 본 본 발명의 일 실시예에 의한 SGT 게인 셀의 단면도.
제8A도 내지 제8J도는 본 발명의 일 실시예에 의한 SGT 게인 셀의 제조방법을 설명하기위해 도시한 단면도들로서, 상기 제6도의 AA선을 잘라 본 것.
제9A도 내지 제9C도는 본 발명의 일 실시예에 의한 메모리 셀을 간략하게 표현한 회로도.
제10(A) 내지 (G)도는 각 바이어스 조건에서의 셀 내부 전위 플로트.
제11도는 시뮬레이션 결과 발생한 전극 플로트
본 발명은 반도체 메모리장치 그 제조방법에 관한 것으로서, 특히 세 개의 스위칭소자들로 구성된 SGT 게인 셀 및 그 제조방법에 관한 것이다.
DRAM셀은, 처음 6-MOS 트랜지스터 메모리 셀로 그 개발이 시작된 이후, 많은 연구와 실험을 거치는 동안 4MOS 트랜지스터, 3MOS 트랜지스터, 그리고 1T-1C 메모리 셀로 그 구성이 변화되었다. 이는 메모리 셀이 차지하는 면적을 줄이기 위한, 즉 메모리 셀의 집적도를 높이기 위한 연구의 결과이다.
그러나 메모리 셀의 면적 감소는 필연적으로 셀 커패시턴스의 증가를 요구하게 되는데, 예컨대 1T-1C로 구성되는 DRAM 셀 중 256Mh DRAM의 경우, 셀 면적은 0.5μm2으로 줄어드는 반면 셀 커패시턴스(Cell Capaitance)는 적어도 30fF가 되어야 한다.
1T-1C DRAM 장치의 집적도를 높이기 위한 한 방법으로, 작은 셀 영역에서 높은 셀 커패시턴스를 얻기 위한 일련의 연구들이 행해지고 있지만, 커패시터의 복잡한 구조에서 요구되는 공정의 복잡성, 사진식각의 한계, 사용되는 물질의 한계등에 의해 그 한계가 드러나고 있다.
제1도는 1T-1C로 구성된 DRAM 셀의 회로도로서, 256Mb급 이상의 1T-1C DRAM셀에서 발생하는 쓰기(이하, WRITE라 표기함) 및 읽기(이하, READ라 표기함) 동작의 한계를 설명하기 위해 도시하였다.
하나의 트랜지스터(Tr.)와 하나의 커패시터(Cs)로 구성된 기준 DRAM 셀은, 셀 커패시터(Cs)에 전하를 축적하고, 이 축적된 전하의 상태를 전하 분배(Charge Sharging)방법을 이용하여 검출한다.
기존 1T-1C DRAM 셀의 센싱(Sensing) 방법을 검토하기 위해 그 메모리 동작(Operation)을 살펴본다.
WRITE 1은, 비트라인(B/L)에 공급전압(Vcc)를 인가한 후 워드라인(W/L)에 Vcc+2Vth를 인가하면, 트랜지스터(Tr)는 턴온(Turn-on)이 되어 비트라인의 공급전압을 메모리 셀의 커패시터(Cs)에 전달한다.
WRITE 0는, WRITE 1과 동일한 동작을 하지만, 비트라인에 0V를 인가하여 메모리 셀의 커패시터에 0V가 전달되게 한다는 것이 WRITE 1과 다르다.
이렇게 WRITE된 데이타(Date)의 READ는, 비트라인에 저장된 기생 전하(CBL;비트라인과 이 비트라인에 연결된 메모리 셀 사이에 저장된 전하)와 셀 커패시터에 저장된 셀 전하(Cs; WRITE시 셀 커패시터에 저장된 전하)의 전하 분해(Charge Sharing)에 의한 플로우팅 비트라인(WRITE 후 선충전(Precharge)된 비트라인)의 전압 변화를 차동증폭기(Differential Amplifier)로 증폭함으로써 이루어진다. 이때 비트라인의 전압 변화는 다음과 같은 식으로 표현된다.
△VBL=Cs*(Vcc-VBL)/(CBL+Cs)……………(1)
△VBL=VBL*Cs/(CBL+Cs)……………………(2)
이때, 식(1)은 셀 커패시터에 Vcc가 공급되었을 때, 즉 셀이 하이(High) 상태일 때의 전압 변화를 나타내고, 식(2)는 셀 커패시터에 OV가 공급되었을 때, 즉 셀이 로우(Low) 상태일 때의 전압 변화를 나타낸다. 여기에서 △VBL은 센스증폭기가 동작하기 직전의 전압을, 그리고 VBL은 비트라인의 프리전하 전압(precharge voltage)을 의미한다.
상기 식에 의하면, 한 개의 비트라인을 고유하는 메모리 셀의 갯수가 증가할 수록(기생 커패시턴스(CBL)가 증가함), 메모리 셀의 커패시턴스(Cs)가 적을 수록, 그리고 동작 전압이 낮아질수록 센싱을 위한 비트라인의 전압 변화량은 줄어든다는 것을 알 수 있다.
이와 같은 센싱 방법의 사용은, 근본적으로, READ 동작시 메모리 셀과 비트라인 사이에 DC(Direct Current) 통로(Path)가 형성되지 않기 때문이다.
상기의 검출방법은 DRAM의 집적도가 증가할수록 문제가 커지게 되는데, 기존의 DRAM에서 처럼 비트라인 당 128개의 셀을 고수하는 경우에는 센스증폭기가 위치하는 영역의 갯수가 늘어나게 되는 문제점이 있고, 비트라인에 연결된 셀 갯수를 증가시키는 경우에는, 위의 수식에서 알 수 있듯이, 비트라인에 기생하는 커패시턴스의 증가로 센싱 마아진(Margin)이 악화된다. 이러한 단점을 없애기 위해서는 필연적으로 셀 커패시턴스를 크게 해야 한다.
1T-1C DRAM 장치의 집적도를 높이기 위한 한 방법으로, 작은 셀 영역에서 높은 셀 커패시턴스를 얻기 위한 일련의 연구들이 행해지고 있지만, 커패시터의 복잡한 구조에서 요구되는 공정의 복잡성, 사진식각의 한계, 사용되는 물질의 한계 등에 그 한계가 드러나고 있다.
이러한 한계를 극복하기 위해, 최근 두 개 이상의 스위칭소자(Switching Divice)가 결합하여 하나의 메모리 셀을 구성하는 게인 셀(Gain Cell)에 대한 연구가 진행되고 있다. 이는 작은 커패시턴스로도 큰 센싱 능력을 확보할 수 있기 때문에, 기존의 1T-1C DRAM 셀 제조시 문제가 된 커패시터 제조를 위한 공정의 복잡성을 피할 수 있어,작은 면적 내에서 더욱 더 신뢰도 높은 셀을 구성할 수 있을 것으로 기대되고 있다.
'A Complementay Gain Cell Technology for Sub-1V Supply DRAMs'(1992년 IEDM, 발표자; Shoji Shukuri 등), 'Two-Terminal(T2) Cell for Ultra High Density DRAM's(1993년 SSDM, 발표자; Tokashi YAMADA 등), 'A Capacitorless DRAM Cell on SOI Substrate'(1993년 IEDM, 발표자; Hsingjen Wann 등) 및 'Super-Low-Voltage Operation of a Semi-Static Complentay Gain DRAM Memory Cell'(1993년 VLSI Technology, 발표자; Shoji Shukuri 등) 등은 게인 셀을 소개하고 있는 여러가지 논문들 중 일부분이다.
상기한 게인 셀들은 다수의 스위칭소자의 결합으로 이루어져 있으므로, 각 소자는 작은 크기에 기능에 맞는 특성을 확보하고, 각 소자의 입, 출력과 조절단을 효과적으로 연결해서 셀 동작을 단순화하느냐가 관건이 된다.
제2도는 종래 방법에 의해 제조된 SGT 게인 셀의 단면도이다(참고문헌; 1993년 VLSI TECHNOLOGY, 논문 제목; A SURROUNDING GATE TRANSISTOR(SGT) GAIN CELL FOR ULTRA HIGH DENSITY DRAMS, 발명자; M. Terauchi 등).
이는, MOS 트랜지스터, 다이오드 및 JFET의 입·출력단을 서로 연결하여 메모리 동작을 가능하게 한 것으로, 반도체기판(200)에 형성된 반도체기둥(도면상 돌출된 부분, 201), 반도체기둥의 하단부에 형성된 P+불순물확산영역(202), 상기 P+불순물확산영역 상단부에 상기 반도체기둥의 양 가장자리부에 형성된 N+제1불순물확산영역(204), 상기 반도체기둥의 양 측벽에 형성된 MOS 트랜지스터 게이트전극(206)(WRITE W/L(이하, WWL이라 표기함)으로도 이용), 상기 MOS 트랜지스터의 게이트전극에 의해 둘러싸여지며 반도체기둥에 형성된 P-불순물확산영역(208), 반도체기둥 상단부에 형성된 N+제2분순물확산영역(210), 및 반도체기둥 상에 상기 N+제2불순물확산영역과 그 일부가 접속하는 비트라인(212)으로 구성된다.
이때, 제2도에서 점선으로 표시한 바와 같이, 상기 P+불순물확산영역(202)은 READ W/L(이하, RWL이라 표기함)으로 이용되고, 상기 N+제1불순물확산영역(204)은 JFET의 게이트전극 및 MOS 트랜지스터의 소오스/드레인영역으로 이용되며, 상기 N+제2불순물확산영역(210)은 PN 다이오드의 N영역 및 MOS 트랜지스터의 소오스/드레인영역으로 이용되고, 상기 P-불순물확산영역(208)은 PN 다이오드의 P영역 및 MOS 트랜지스터의 채널영역으로 이용된다.
제3A도 및 제3B도는 상기 제2도의 SGT 게인 셀의 동작을 간략하게 표현한 회로도로서,상기 제3A도는 WRITE시의 회로동작을, 상기 제3B도는 READ시의 회로동작을 나타낸다.
상기 회로도를 참조하면, WRITE시, MOS 트랜지스터는 턴온(제1스위칭소자 ON)되고, 다이오드는 역방향으로 바이어스되어(제2스위칭소자 OFF)전류가 MOS 트랜지스터를 통해서만 흐르는 반면, READ시에는 MOS 트랜지스터는 턴오프(제1스위칭소자 OFF)되고, 다이오드는 순방향으로 바이어스되어(제2스위칭소자 ON) 전류가 다이오드를 통해서만 흐르기 때문에 JFET의 게이트전극에 WRITE된 데이타가 다이오드를 통해서 비트라인(BL)으로 전달된다.
상기 Toshiba의 SGT 게인 셀은, 메모리 셀을 구성하는 세 개의 소자를 평면의 반도체기판에 형성되지 않고, 수직의 반도체기둥에 형성하므로, 메모리 셀이 차지하는 면적을 현저하게 줄일 수 있어 고집적화에 유리하다.
그러나, 상기 M. Terauchi 등의 SET 게인 셀은 회로 동작 및 그 구성상 여러가지 문제점이 제기되는데, 상술하면 다음과 같다.
첫째, READ 1에 문제가 있다.
M. Terauchi READ 1 동작시, A 부분에(제2도 참조) 순방향 바이어스가 형성되는데, 이때 B부분에도(제2도 참조) 순방향 바이어스가 형성되어 스토리지노드(MOS 트랜지스터의 드레인과 JFET의 게이트전극 사이에 존재)의 전위(Potential)를 상승시킨다. 이는, READ 1시 스토리지노드의 전위와 비트라인의 전위를 역전시켜 저장된 데이타를 반전시킨다. 이때, 반전된 데이타를 원상복귀시키기 위해서는, 상기 READ 1 동작 후, 그 전위가 로우(즉, OV)로 되어 있는 비트라인의 전위를 다시 반전시켜야 하는데, 이는 불필요한 전력의 소모 및 억세스 시간의 소모를 크게하는 등의 문제를 발생시킨다.
둘째, 워드라인을 구동하기 위한 두 개의 독립된 워드라인(RWL, WWL)이 필요하다.
통상, 셀 어레이 주변에는 메모리 셀을 구동 및 증폭시키기 위한 여러가지 주변회로를 형성한다. 하나의 메모리 셀에 하나의 워드라인만 필요했던 메모리 셀에서는, 예컨대 제1워드라인에 필요한 주벼회로는 셀 어레이 상단부에 형성하고 제2워드라인에 필요한 주변회로는 셀 어레이 하단부에 형성하여, 결과적으로 두 셀 피치(Pitch)에 하나씩 주변회로를 형성할 수 있었으나, M. Terauchi 등의 게인셀의 경우엔, 예컨대 RWL에 필요한 주변회로를 셀 어레이 상단부에 형성하면 WWL에 필요한 주변회로는 셀 어레이 하단부에 형성해야 하므로, 결과적으로 한 셀 피치에 하나씩의 주변회로를 형성해야 한다. 이는, 하나의 메모리 셀에 하나의 어드라인을 형성한 기존의 메모리 셀 보다 1/2배 더 작은 면적에 주변회로를 형성해야 하므로 메모리 장치의 소형화에 장애가 된다.
세재,하나의 RWL과 그와 인접하는 다른 RWL은 전기적으로 절연되어야 한다.
제2도를 보면, 각 RWL을 전기적으로 분리하기 위해서는 반도체기판의 도전형을 RWL과 반대로 하고, 반도체기판의 바이어스를 RWL에 인가되는 바이어스 보다 높게 유지하여, RWL과 반도체기판 사이에 역방향의 바이어스가 형성되도록 해야 한다. 그러나, 이와 같이 하는 경우, 필연적으로 상기 RWL과 반도체기판 사이에는 접합 커패시터(Junction Capactor)가 형성되기 때문에, RWL 신호 전달이 매우 늦어지고 접합 누설(Junction Leakage)이 발생하여 일정 전위를 유지하기가 어려워진다.
네째, 플로우팅 바디(Floating Body) 효과로 인해 셀 트랜지스터가 불안정하다.
Toshiba의 게인 셀은 반도체기둥의 직경이 0.6μm로, 메모리 셀 동작시, 기둥 내부가 완전하게 디플리트(Deplete)되지 않는다. 이것은 SOI플로우팅 바디 효과와 같게 되므로 셀 트랜지스터가 불안정해진다.
본 발명의 목적은 개선된 SGT 게인 셀을 제공하는데 있다.
본 발명의 다른 목적은 상기 개선된 SGT 게인 셀을 제조하는데 있어서 바람직한 제조방법을 제공하는데 있다.
본 발명의 상기 목적은, 그 입력단은 제2스위칭소자의 입력단과 연결되고, 그 조절단은 상기 제2스위칭소자의 조절단과 연결되며, 그 출력단은 제3스위칭소자의 조절단과 연결되는 제1스위칭소자; 그 출력단이 상기 제3스위칭소자의 입력단과 연결되는 제2스위칭소자; 및 그 출력단이 기판과 접속하는 제3스위칭소자로 구성된 단위 회로가, 상기 제1스위칭소자 및 제2스위칭소자의 조절단에 인가되는 바이어스에 따라, 제1스위칭소나만 턴온되는 경우, 제2스위칭소자만 턴온되는 경우 및 제1스위칭소자와 제2스위칭소자가 동시에 턴온되는 경우의 세가지 상태를 갖는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
본 발명의 실시예에서, 상기 제1스위칭소자로 MOS FET를, 상기 제2스위칭소자로 Bipolar 트랜지스터를, 그리고 상기 제3스위칭소자로 JFET를 사용했다.
바람직하게, 상기 MOS FET는 그 조절단에 H레벨의 전압이 가해질 때 턴온되는 소자, 즉, NMOS FET이고, 상기 Bipolar 트랜지스터는 그 조절단에 L레벨의 전압이 가해질 때 턴온되는 소자, 즉, PNP Bipolar이며, 상기 JFET는 L레벨의 전압에서 턴온되는 소자, 즉 그 게이트가 N+형인 JFET이다.
또한, 본 발명의 상기 목적은, 반도체기둥의 상단부에서, 상기 반도체기둥의 가장자리부를 따라 형성되며 그 일부가 일방향으로 이웃하는 메모리 셀과 연결되는 게이트전극; 상기 게이트전극에 의해 둘러싸여지도록 형성된 게이트절연막; 상기 게이트전극의 상단부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥에 형성된 제2도전형의 제1불순물확산영역; 상기 제1불순물확산영역에 의해 그 전체가 둘러싸여지도록 형성된 제1도전형의 제2불순물확산영역; 상기 게이트전극의 중간부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥에 형성된 제2도전형의 제3불순물확산영역; 상기 게이트전극의 수직 하부에서, 상기 게이트전극의 하단부 및 상기 제4불순물확산영역에 의해 둘러싸여 지도록 형성된 제1도전형의 제5불순물확산영역을 구비하는 것을 특징으로 하는 반도체 메모리장치의 구조에 의해 달성된다.
이때, 상기 반도체기둥 상에, 상기 제1불순물확산영역 및 제2불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리 결과 연결되는 비트라인으로 더 구비할 수도 있다.
본 발명의 상기 다른 목적은, 반도체기판에 제1도전형의 제5불순물확산영역, 제2도전형의 제3불순물확산영역 및 제1도전형의 제2불순물확산영역을 차례로 형성하는 제1공정; 반도체기둥 형성을 위한 식각마스크 패턴을 이용한 식각 공정을 행하여 제1트렌치를 형성하는 제2공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 제1불순물확산영역을 형성하는 제3공정; 상기 식각마스크패턴을 이용한 식각 공정을 행하여 제2트랜치를 형성하는 제4공정; 결과물의 측벽에 측벽 스페이서를 형성하는 제5공정; 상기 식각마스크 패턴 및 측벽스페이서를 이용한 식각 공정을 행하여 제3트랜치를 형성하는 제6공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 제4불순물확산영역을 형성하는 제7공정; 상기 식각마스크 패턴 및 측벽 스페이서를 이용한 식각공정을 다시 행하여 제4트랜치를 형성함으로써 그 내부에 다수의 불순물확산영역이 형성되고 이용한 식각공정을 다시 행하여 제4트랜치를 형성하는 제8공정; 및 상기 측벽 스페이서를 제거하고, 그 제거된 부분에, 상기 불순물확산영역들과 게이트절연막에 의해 분리되고, 일방향으로 이웃하는 메모리 셀과 그 일부가 연결되는 게이트전극을 형성하는 제9공정으로 형성되는 것을 특징으로하는 반도체 메모리장치의 제조방법에 의해 달성된다.
이때, 각 메모리 셀을 신뢰성있게 절연시키기 위하여, 상기 제8공정이후, 상기 반도체기둥 사이에 제1도전형의 불순물을 도우프하는 공정 및 결과물 전면에 절연막을 형성하는 공정을 더 추가한다.
그리고, 상기 제9공정이후, 상기 제1불순물확산영역 및 제2불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리 셀과 연결되는 비트라인을 형성하는 공정을 더 추가할 수도 있다.
본 발명에 의한 반도체 메모리장치에 의하면, 하나의 워드라인과 하나의 비트라인 만으로 메모리 셀을 구동시킬 수 있으므로 셀 동작을 단순화할 수 있고, READ 1시, 데이타 반전이 일어나지 않아 개선된 SGT 게인 셀을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
본 발명은 세 개의 스위칭소자로 구성된 DRAM 게인 셀의 구조 및 그 제조방법에 관한 것으로, 본 발명의 설명에 앞서, 본 발명의 이해를 돕기 위한 한 방법으로 세 개의 스위칭소자로 구성된 DRAM 셀의 동작에 대해 설명하고자 한다.
제4A도 내지 제4C도는 세 개의 스위칭소자로 구성된 DRAM 셀의 동작을 설명하기 위해 도시된 회로도이다.
먼저, 제4A도를 참조하면, 메모리 셀은, 그 입력단 V1 단자에 연결되고, 그 조절단은 Vg1 단자에 연결되며, 그 출력단은 제3스위칭소자(SW3)의 조절단(Vg3)에 연결된 제1스위칭소자(SW1); 그 입력단은 V2단자에 연결되고, 그 조절단은 Vg2단자에 연결되며, 그 출력단은 제3스위칭소자의 입력단(V3)에 연결된 제2스위칭소자(SW2); 및 그 출력단이 V4에 연결된 제3스위칭소자(SW3)로 구성된다.
표 1은 각 스위칭소자 조절단이 하이(High, 이하 H라 표기함)일때 턴온되는 조건으로(단, ( )은 제3스위칭소자의 조절단이 로우(Low, 이하 L라 표기함)일 때 턴온되는 조건) 상기 제4A도 회로의 동작을 나타낸 것이다.
[표 1]
상기 표 1을 참조하면 세 개의 스위칭소자로 구성된 DRAM 셀의 메모리 동작을 살펴보면, 첫째 WRITE 1, 제1 스위칭소자(SW1)의 입력단(V1)을 H 상태로 두고 그 조절단(Vg1)을 H 상태로 두면, 상기 제1 스위칭소자(SW1)는 턴온(ON)이 되어 제3스위칭소자(SW3)의 조절단(Vg3)을 H 상태로 만든다. 이에 제3스위칭소자(SW3)는 턴온(ON)상태에 있으므로, 제2스위칭소자(SW2)의 입력단(V2)에서 제3스위칭소자(SW3)의 출력단에 이르는 전류 통로(DC PATH) 형성은 제2스위칭소자(SW2)에 의해 결정된다.
둘째, READ 1, 제2스위칭소자(SW2)의 입력단(V2)을 H 상태로 둔 후, 제1 스위칭소자(SW1)의 조절단(Vg1)은 L 상태로, 제2스위칭소자(SW2)의 조절단(Vg2)은 H 상태로 두면, 제2스위칭소자(SW2)는 턴온(ON)이 되고, 제3스위칭소자(SW3)의 조절단(Vg3)은 WRITE 1시, H로 되어 있으므로 역시 턴온(ON)이 되어, 제2스위칭소자의 입력단(V2)에서 제3스위칭소자(SW3)의 출력단(V4)에 이르는 전류 통로가 형성된다.
세째, WRITE 0, 제1 스위칭소자(SW1)의 입력단(V1)을 L 상태로 두고 그 조절단(Vg1)을 H 상태로 두면 상기 제1스위칭소자(SW1)는 턴온(ON)이 되어, 제3스위칭소자(SW3)의 조절단(Vg3)이 이전에 H 상태였을지라도 L 상태로 떨어지므로 제3스위칭소자(SW3)은 턴 오프(OFF)된다. 이때 DC PATH는 제2스위칭소자(SW2)의 상태에 관계없이 형성되지 않는다.
네째, READ 0, 제2스위칭소자(SW2)의 입력단(V2)을 H 상태로 둔 후, 제1 스위칭소자(SW1)의 조절단(Vg1)을 L로 상태로, 제2스위칭소자(SW2)의 조절단(Vg2)을 H 상태로 두면, 제2스위칭소자는 턴온(ON)이 되고 제3스위칭소자(SW3)는 그 조절단(Vg3)이 L 상태에 있으므로 턴오프(OFF)되어, 상기 제2스위칭소자(SW2)의 입력단(V2)에서 상기 제3스위칭소자(SW3)의 출력단(V4)에 이루는 전류 통로는 형성되지 않는다.
다섯째, 타 셀, 타 셀의 상태가 어떠하든 제1 스위칭소자와 제2스위칭소자를 오프(OFF) 상태로 두면, 제3스위칭소자의 조절단(Vg3)에 저장된 값은 타셀의 동작에 전혀 영향을 받지 않는다.
이때, 상기 제3스위칭소자를, 그 조절단의 상태가 L일 때 턴온(ON)되는 소자로 바꾸어 실행했을 때, 제3스위칭소자의 상태 및 DC 통로형성의 상태는 상기 표 1의 ( )안에 표시된 것과 같다.
이상에서 살펴본 바와 같이, 세 개의 스위칭소자로 구성된 상기 DRAM 셀의 READ값은, 제2스위칭소자의 입력단에서 제3스위칭소자의 출력단에 이르는 전류 통로(DC PATH) 형성의 유·무에 따라 결정된다. 즉, DC 통로가 형성되면 READ 1(또는 READ 0)이고, DC 통로가 형성되지 않으면 READ 0(또는 READ 1)이다.
이때, 상기 제1 스위칭소자(SW1)는 제3스위칭소자(SW3)의 조절단(Vg3)에 저장된 데이타를 WRITE하고, 타 셀 동작시, 비트라인의 상태로부터 이 데이타를 보호하는 기능을 담당하며, 상기 제2스위칭소자(SW2)는 READ시 제3스위칭소자(SW3)의 온/오프 상태를 검출하고, 타 셀 동작시, 불필요한 DC 통로를 차단하는 역할을 한다.
이와 같은 메모리 셀이 어레이(Array)되어 있을 때, 제1 스위칭소자(SW1)와 제2스위칭소자(SW2)를 오프 상태로 두면, 타 셀의 동작에 영향을 받지 않게 된다. 즉, 제2스위칭소자는 타 셀 동작시 불필요하게 발생하는 전류 통로를 차단하는 역할을 하여 소모전력을 감소시켜 주고, 제1 스위칭소자는 특정 셀의 동작시 데이타에 영향을 미치지 않도록 보호하는 기능을 함으로써 데이타의 신뢰성을 높여준다.
본 메모리 셀은 반도체 소자로 이루어져 있지 않은 경우, 즉 기계 장치나 유합 장치에서도 동일한 방식으로 사용 가능한 메모리 장치이다.
제4B도는 세 개의 스위칭소자로 구성된 DRAM 셀의 다른 정렬 방법에 의해 형성된 회로를 도시한 것으로서, 제1 스위칭소자(SW1)의 입력단과 제2스위칭소자(SW2)의 입력단을 연결한 것이다. 상기 표 1을 참조하면, 제1 스위칭소자(SW1)가 H나 L상태일 때 제2스위칭소자(SW2)는 H 상태이든 L상태이든 관계없고, 제2스위칭소자(SW2)가 H나 L 상태일 때 제1 스위칭소자(SW1)는 H 상태이든 L 상태이든 관계가 없으므로, 이 두 단을 연결해도 메모리 셀의 동작에는 전혀 영향을 주지 않는다.
제4C도는 제1 스위칭소자(SW1)의 입력단과 제2스위칭소자(SW2)의 입력단을 서로 연결시킬 뿐만 아니라, 제1 스위칭소자(SW1)의 조절단과 제2스위칭소자(SW2)의 조절단도 서로 연결시킨 경우의 회로도이다.
[표 2]
상기 표 1을 분석해 보면, 제1 스위칭소자와 제2스위칭소자의 상태는, 두 스위칭소자가 동시에 턴온(ON)되는 경우를 제외하고 상기 표 2에서 표현된 세 가지의 구별된 상태 중 한 가지 상태에 있게 된다는 것을 알 수 있다.
이는, 그 조절단에 공급되는 바이어스(Bias)의 상태에 따라, 서로 반대되는 동작(제1 스위칭소자) ON일 때 제2스위칭소자는 OFF, 또는 제1 스위칭소자가 OFF일 때 제2스위칭소자는 ON)을 하면서 동시에 특정 상태하에서는 둘 다 OFF되는 조건을 만족하는 두 스위칭소자의 조절단을 묶어서 하나의 신호라인을 만들 수 있다. 예를들면, 문턱전압(Threshold Voltage)값이 동작전압의 1/2 이상이 되는 NMOS(SW1)와 PMOS(SW2)을 병렬로 연결하면 상기 표 2의 세 가지 구별되는 상태를 만들 수 있다.
제5도는 본 발명의 일 실시예에 따라 제조된 JBM(JFET-Bipolar Tr.-MOS FET) 셀의 단면도로서, 상기 제4A도 내지 제4C도에서 언급한 메모리 동작을 가능하게 하는 셀 구조로 SGT 셀 구조를 일부분 인용한 것이다.
이는, 반도체기판(100); 상기 반도체기판 상에 형성되고 그 측면이 계단 모양인 반도체기둥(150); 상기 반도체기둥(150)의 상단부에서, 상기 반도체기둥의 가장자리부를 따라 형성되며 그 일부가 일방향으로 이웃하는 메모리 셀과 연결되는(도시되지 않음) 게이트전극(132); 상기 게이트전극에 의해 둘러싸여지도록 형성된 게이트절연막(130); 상기 게이트전극(132)의 상단부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥(150)에 형성된 제2도전형의 제1불순물확산영역(114); 상기 제1불순물확산영역(114)에 의해 그 전체가 둘러싸여지도록 형성된 제1도전형의 제2불순물확산영역(106); 상기 게이트전극(132)의 중간부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥(150)에 형성된 제2도전형의 제3불순물확산영역(104); 상기 게이트전극(132)의 수직하부에서, 상기 반도체기둥(150)의 가장자리부에 형성된 제2도전형의 제4불순물확산영역(120); 상기 게이트전극(132)의 하단부 및 상기 제4불순물확산영역(120)에 의해 둘러싸여지도록 형성된 제1도전형의 제5불순물확산영역(102); 및 상기 반도체기둥(150)의 하단부를 둘러싸는 모양으로 형성된 플레이트전극(126)으로 구성된다.
제6도는 상기 제5도의 셀을 제조하는데 필요한 마스크패턴들을 도시한 레이아웃도이다.
점선으로 한정된 영역은 반도체기둥 형성을 위한 마스크패턴(P1)이고, 실선으로 한정된 영역은 게이트전극 형성을 위한 마스크패턴(P2)이며, 이 점쇄선으로 한정되고 그 내부에 서로 교차된 사선이 그어진 영역은 비트라인 콘택을 위한 마스크패턴(P3)이고, 일점쇄선으로 한정된 영역은 비트라인 형성을 위한 마스크패턴(P4)이다.
제7A도 및 제7B도는 상기 제6도의 AA선 및 BB선을 잘라 본, 본 발명의 이해할 수 있다. 본 도면에서 설명되지 않은 미설명부호는 계속해서 소개되는 도면들에게 소개한다.
제8A도 내지 제8J도는 본 발명에 의한 반도체 메모리장치의 제조방법의 일 실시예를 설명하기 위해 도시한 단면도로서, 상기 제6도의 AA선을 잘라 본 것이다.
먼저 8A도는 반도체기둥 형성을 위한 식각마스크 패턴(108,110 및 112)을 형성하는 공정을 도시한 것이다.
이는, 제1도전형의 반도체기판(100)에 제1도전형의 불순물을 도우프하여 제5불순물확산영역(102)을 형성하는 제1공정, 계속해서 제2도전형의 불순물을 도우프하여 제3불순물확산영역(104)을 형성하는 제2공정, 계속해서 제1도전형의 불순물을 도우프하여 제2불순물확산영역(106)을 형성하는 제3공정, 결과물 상에 제1절연막(108), 제2절연막(110), 및 제3절연막(112)을 형성하는 제4공정, 및 상기 제6도에서 도시한 마스크패턴(P1)을 이용한 사진 식각공정을 행하여 반도체기둥 형성을 위한 식각마스크 패턴(108,110 및 112)을 형성하는 제5공정으로 진행된다.
본 발명의 실시예에서는, P형의 불순물이 도우프된 영역을 제1도전형이라 하고, N형의 불순물이 도우프된 영역을 제2도전형이라 한다.
이때, 상기 제5불순물확산영역(102)은, 보론(B)과 같은 P형의 불순물이온, 바람직하게는 붕소(B) 이온을 약 5.0E12~5.0E13 정도의 도우즈, 바람직하게는 1.0E13 정도의 도우즈로, 약 300Kev~1MeV 정도의 에너지, 바람직하게는 700keV 정도의 에너지로 도우프하여 반도체기판의 표면으로부터 약 0.7μm~1.5μm 정도의 깊이, 바람직하게는 1.2μm 정도의 깊이로 형성하고, 상기 제3불순물확산영역(104)은, 인(P), 아세닉(As) 등과 같은 N형의 불순물이온, 바람직하게는 인(P) 이온을 약 1E12~1E13 정도의 도우즈, 바람직하게는 약 5E12 정도의 도우즈, 약 70KeV~130KeV 정도의 에너지, 바람직하게는 약 100keV 정도의 에너지로 도우프하여 반도체기판의 표면으로부터 약 0.1μm~0.17μm 정도의 깊이, 바람직하게는 0.13μm 정도의 깊이로 형성하며, 상기 제2불순물확산영역(106)은, 보론(B) 등과 같은 P형의 불순물이온, 바람직하게는 이불화붕소(BF2) 이온을 약 1E15~1E16 정도의 도우즈, 바람직하게는 약 5E15 정도의 도우즈, 약 10KeV~10KeV 정도의 에너지, 바람직하게는 약 30keV 정도의 에너지로 도우프하여 반도체기판의 표면으로부터 약 0.01μm~0.03μm 정도의 깊이, 바람직하게는 0.02μm 정도의 깊이로 형성한다.
또한, 상기 제1절연막(108)은, 예컨대 패드산화막(Pad Oxidation)과 같은 절연물질을 약 100Å~200Å 정도의 두께로 형성하고,상기 제2절연막(110)은, 예컨대 실리콘 나이트라이드(SiN)와 같은 절연물질을 약 500Å~3,000Å 정도의 두께로 도포하여 형성하며,상기 제3절연막(112)은, 예컨대 이산화실리콘(SiO2)과 같은 절연물질을 약 1,000Å~3,000Å 정도의 두께로 도포하여 형성한다. 그리고, 상기 식각마스크 패턴(108,110 및 112) 형성을 위한 식각 공정은 건식 식각으로, 예컨대 (RIE)…와 같은 식각법을 이용하였다.
더욱 바람직하게는, 상기 식각마스크 패턴의 총 두께는, 제1 내지 제4트렌치 형성을 위한 식각공정(이후의 공정에서 설명함)시 식각마스크로 이용될 수 있을 정도의 두께 및 제1 및 제4불순물확산영역 형성을 위한 불순물 주입시(이후의 공정에서 설명함) 주입되는 이온들이 상기 식각마스크 패턴을 통과하지 못할 정도의 두께여야 한다.
제8B도는 제2도전형의 제1불순물확산영역(114)을 형성하는 공정을 도시한 것이다.
이는, 상기 식각마스크 패턴(108,110 및 112)을 식각마스크로 이용한 식각 공정을 행하여 제1트렌치(113)를 형성하는 제1공정 및 결과물 전면에 제2도전형의 불순물을 경사 도우프하는 제2공정으로 진행된다.
이때, 상기 제1트렌치(113)의 깊이는, 예컨대 약 0.1μm 정도로, 바람직하게는 제2불순물확산영역(106)과 제3불순물확산영역(104)의 경계부 근처까지이고, 반응성 이온 식각(RIE)과 같은 건식 식각을 이용하여 형성한다. 그리고, 상기 제1불순물확산영역(114)은, 예컨대 아세닉(As) 이온을 1E15~1E16 정도의 도우즈, 바람직하게는 약 5E15 정도의 도우즈, 20KeV~60KeV 정도의 에너지, 바람직하게는 약 40KeV 정도의 에너지로, 약 30°정도의 경사 도우프하여, 노출된 반도체기판의 표면으로부터 100Å~200Å 정도의 깊이, 바람직하게는 약 150Å 정도의 깊이로 형성한다.
제8C도는 제2트렌치(115) 및 측벽 스페이서(116 및 118)를 형성하는 공정을 도시한 것이다.
이는, 상기 식각마스크 패턴(118, 110 및 112)을 이용한 식각 공정을 행하여 제2트렌치(115)를 형성하는 제1공정, 결과물 전면에 제4절연막(116)을 형성하는 제2공정, 상기 제4절연막 전면에 제5절연막(118)을 형성하는 제3공정 및 결과물 전면에 상기 제4절연막 및 제5절연막을 식각 대상물로 한 이방성 식각을 행하여 상기 제4절연막 및 제5절연막으로 구성된 측벽 스페이서(116 및 118)를 형성하는 제4공정으로 진행된다.
이때, 상기 제2트렌치(115)는 제5불순물확산영역(102)의 일부분이 표면으로 노출될 정도의 깊이, 예컨대 0.3μm~0.7μm 정도의 깊이, 바람직하게는 0.5μm 정도의 깊이로 형성하고, 상기 제4절연막(116)은, 예컨대 패드 산화막과 같은 절연물질을 약 100Å 정도의 두께로 형성하며, 상기 제5절연막(118)은, 예컨대 실리콘 나이트라이드와 같은 절연물질을 약 1,000Å 정도의 두께로 형성한다. 그리고, 상기 측벽스페이서(116 및 118)를 형성하기 위한 이방성식각 공정은, 예컨대 RIE 방식을 이용하여 진행한다.
제8D도는 제2도전형의 제4불순물확산영역(120)을 형성하기 위한 공정을 도시한 것이다.
이는, 상기 식각마스크 패턴(108,110 및 112) 및 상기 측벽 스페이서(116 및 118)를 식각마스크로 한 이방성 식각을 행하여 제3트렌치(119)를 형성하는 제1공정 및 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 측벽 스페이서(116 및 118)의 수직 하부에 제4불순물확산영역(120)을 형성하는 제2공정으로 진행된다.
이때, 상기 제3트렌치(119)는, 예컨대 RIE 방식을 이용한 식각 공정으로 상기 제5불순물확산영역과 반도체기판의 경계부 근처까지는, 바람직하게는 2μm 정도의 깊이까지 식각하여 형성하고, 상기 제4불순물확산영역(120)은, 예컨대 인(P) 이온을, 1E13~1E14 정도의 도우즈, 바람직하게는 약 5E13 정도의 도우즈, 20KeV~100KeV 정도의 에너지, 바람직하게는 약 40KeV 정도의 에너지로, 약 30°정도의 경사로 경사도우프하여 노출된 반도체기판의 표면으로부터 약 500Å 정도 깊이로 형성한다.
제8E도는 셀 간 격리층(122)을 형성하는 공정을 도시한 것이다.
이는, 제8D도까지의 공정으로 형성된 결과물에 상기 식각마스크패턴 및 측벽 스페이서를 식각마스크로 한 이방성 식각을 행하여 제4트렌치(121)를 형성하므로 각 셀 단위로 격리되는 반도체기둥(150)을 완성하는 제1공정, 계속해서 결과물 전면에 제1도전형의 불순물을 도우프하여 셀 사이를 전기적으로 절연하는 격리층(122)을 형성하는 제2공정 및 표면으로 노출된 반도체기판의 전면에 제6절연막(124)을 형성하는 제3공정으로 진행된다.
이때, 상기 격리층(122)은, 예컨대 이불화붕소(BF2) 이온과 같은 불순물을 도우프하여 형성하고, 상기 제6절연막(124)은, 예컨대 ONO(Oxide/Nitride/Oxide)와 같은 고유전체를 사용하여 형성한다.본 실시예에서 상기 제6절연막(124)은 셀 커패시터의 유전체막으로 작용한다.
제8F도는 플레이트전극(126)을 형성하는 공정을 도시한 것이다.
이는, 상기 제8E도까지의 공정으로 형성된 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 도포하는 제1공정, 상기 도전물질을 상기 측벽 스페이서의 중간부까지 에치백하여 반도체기둥(150) 사이에만 상기 도전물질을 남김으로써 플레이트전극(126)을 형성하는 제2공정 및 상기 제3절연막(112)을 제거하는 제3공정으로 진행된다.
이때, 상기 도전물질은 상기 반도체기둥(150)을 완전히 덮을 정도의 두께로, 예컨대 화학기상증착(CVD) 방식으로 도포하고, 상기 제3절연막은, 예컨대 HF와 같은 식각용액을 사용한 습식식각을 행하여 제거한다.
제8G도는 게이트절연막(130)을 형성하는 공정을 도시한 것이다.
이는, 상기 플레이트전극(126)의 표면에 제7절연막(128)을 형성하는 제1공정, 제1절연막(108), 제2절연막(110), 제4절연막(116) 및 제5절연막(118)을 제거하는 제2공정 및 결과물 전면에 게이트절연막(130)을 형성하는 제3공정으로 진행된다.
이때, 상기 제7절연막(128)은, 상기 플레이트전극(126)의 표면을 약 4,000Å 정도의 두께로 산화하여 형성하고, 상기 제2절연막(110) 및 제5절연막(118)은, 본 실시예에서는 실리콘 나이트라이드와 같은 절연물질로 형성되어 있으므로, 예컨대 인산(P3O5)과 같은 식각용액을 사용한 습식식각으로 제거하고, 상기 제1절연막(108) 및 제4절연막(116)은, 본 실시예에서는 이산화실리콘과 같은 절연물질로 형성되어 있으므로, 예컨대 HF와 같은 식각용액을 사용한 습식식각으로 제거한다. 그리고, 상기 게이트절연막(130)은 약 60Å 정도의 두께로 형성함이 바람직하다.
제8H도는 게이트전극(132)을 형성하는 공정을 도시한 것이다.
이는, 결과물 전면에 예컨대 다결정실리콘과 같은 도전물질(132)을 도포하는 제1공정 및 그 전면에 감광막을 도포한 후 사진공정을 행하여 게이트전극 형성을 위한 감광막 패턴(134)을 형성하는 제2공정으로 진행된다.
이때, 상기 다결정실리콘은 인-시튜(In-situ) 공정에 의해 약 1,500Å 정도의 두께로 형성하고,상기 감광막 패턴(134)은 상기 제6도의 마스크패턴(P2)을 이용한 사진공정으로 형성한다.
제8I도는 게이트전극(132)을 형성하는 공정을 도시한 것이다.
이는, 상기 감광막 패턴(134)을 식각마스크로 이용한 식각 공정을 행하여 게이트전극(132)을 형성하는 제1공정 및 결과물 전면에 제8절연막(136)을 형성하는 제2공정으로 진행된다.
이때, 상기 게이트전극(132)은, 상기 제6도의 마스크패턴(P2)으로 알 수 있듯이, 상기 반도체기둥(150)을 둘러싸며, 그 일부가 이웃하는 타셀로 확장되어 있는 모양이고, 상기 제8절연막(136)은, 예컨대 CVD(Chemical Vapor Deposition) 산화막과 같은 절연물질을 상기 게이트전극을 완전히 덮도록 도포하여 형성한다.
제8J도는 비트라인(140)을 형성하는 공정을 도시한 것이다.
이는, 상기 반도체기둥(150) 표면 상에 형성되어 있는 물질층, 즉 제8절연막, 게이트전극(132) 및 게이트절연막(130)을 차례대로 제거하여 그 표면을 평탄화하는 제1공정, 결과물 전면에 제9절연막(138)을 형성하는 제2공정, 상기 제6도의 마스크패턴(P3)을 이용한 사진 식각공정을 행하여 상기 반도체 기둥의 일부표면을 노출시킴으로써, 비트라인을 반도체기둥에 접속시키기 위한 접촉창을 형성하는 제3공정, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하는 제4공정 및 상기 제6도의 마스크패턴(P4)을 이용한 사진 식각공정을 행하여 비트라인(140)을 형성하는 제5공정으로 진행된다.
이때, 상기 평탄화는 CMP(Chemical Machine Polishing) 방식을 이용하여 행하고, 상기 제9절연막(138)은, 예컨대 CVD 산화막과 같은 절연물질로 약 2,000Å 정도의 두께로 형성하며, 상기 접촉창은 반도체기둥(150) 상단부에 형성되어 있는 제1불순물확산영역(114) 및 제2불순물확산영역(106)을 동시에 표면으로 노출시키는 모양으로 형성한다.
상기 본 발명의 실시예에서는, 제1도전형으로 P형의 불순물을 사용하고 제2도전형으로 N형의 불순물을 사용하였지만, 다른 실시예로, 제1도전형으로 N형의 불순물을 사용하고 제2도전형으로 P형의 불순물을 사용하여 진행하더라도 본 발명의 기술상 사상에는 변함이 없다.
또한, 상기 실시예에서 제시한 불순물의 종류, 도우즈 양, 주입에너지 및 경사 각도는 상기한 값들에 제한되지 않음은 물론이다.
제9A도 내지 제9C도는 본 발명의 일 실시예에 의한 메모리 셀을 간략하게 표현한 회로도로서, 제9A도는 정상상태를, 제9B도는 WRITE 상태를, 그리고 제9C도는 READ 상태를 도시한다.
상기 제9도에 의하면, 본 발명에 의한 SGT 게인 셀은, M. Terauchi 등의 게인 셀과는 달리, 제1스위칭소자(SW1)로 NMOS FET를, 제2스위칭소자(SW2)로 PNP Bipolar 트랜지스터를 그리고 제3스위칭소자(SW3)로 N+게이트를 가진 JFET를 사용했다는 것을 알 수 있다.
상기 NMOS FET와 PNP Bipolar 트랜지스터는 그 조절단이 서로 연결되어 있으므로, 첫째, NMOS FET만 턴온(ON) 되는 상태 둘째, PNP Bipolar 트랜지스터만 턴온(ON)되는 상태, 그리고 세째, 두 소자 모두 턴오프(OFF)되는 상태의 세가지 존재하게 되는데 첫째의 상태는, 그 조절단에 NMOS FET의 문턱전압(VTH) 이상의 전압이 공급될 때이고, 둘째의 상태는, PNP Bipolar 트랜지스터의 문턱전압 이하의 전압이 공급될 때이며, 세째의 상태는, NMOS FET의 문턱전압과 PNP Bipolar 트랜지스터의 문턱전압 사이의 전압이 공급될 때이다.
상기 세 가지 상태는 표 2에서 언급했던 상태들과 동일하므로, 본 발명의 실시예에 의해 제조된 JBM 셀은, 상기 세 개의 스위칭소자로 구성된 회로와 동일한 메모리 동작을 한다.
제7도 및 제9도를 참조하여 각 소자의 해당부를 설명한다. 이때 참조부호는 상기 제7도 및 제9도의 도면부호를 동시에 인용한다.
상기 제2도전형의 제1불순물확산영역(114), 게이트전극(132) 및 제2도전형의 제4불순물확산영역(120)은 각각 NMOS FET(SW1)의 입력단(ISW1), 조절단(CSW1) 출력단(OSW1)에 해당하고, 상기 제1도전형의 제2불순물확산영역(106), 제2도전형의 제3불순물확산영역(104) 및 제1도전형의 제5불순물확산영역(102)은 각각 PNP Bipolar 트랜지스터(SW2)의 입력단(ISW2), 조절단(CSW2) 및 출력단(OSW2)에 해당하며, 상기 제2도전형의 제4불순물확산영역(120)은 JFET(SW3)의 게이트(CSW3)에, 그리고 상기 제1도전형의 제5불순물확산영역(102)은 JFET(SW3)의 입·출력단(ISW3,OSW3)에 해당한다. 그리고 셀 커패시터는 상기 제2도전형의 제4불순물확산영역(120)과 플레이트전극(126) 사이에 형성되어 셀 데이타를 저장한다.
이때, 상기 비트라인(140)(B/L)은 제1불순물확산영역(114) 및 제2불순물확산영역(160)과 동시에 접속하여 서로를 연결시키고, 상기 게이트전극(132)(W/L)은 NMOS FET의 조절단(CSW1)과 PNP Bipolar 트랜지스터의 조절단(CSW2)으로 동시에 이용되어 서로를 연결시킨다. 또한 상기 제4불순물확산영역(120)은 NMOS FET의 출력단(OSW1)과 JET의 조절단(CSW3)으로 동시에 이용되어 서로를 연결시키고, 상기 제5불순물확산영역(102)은 PNP Bipolar 트랜지스터(SW2)의 출력단(CSW2)과 JFET(SW3)의 입·출력단(ISW3,OSW3)으로 동시에 이용되어 서로를 연결시킨다.
계속해서, 본 발명에 의한 SGT 게인 셀의 동작을 설명한다.
첫째, WRITE 1 비트라인(140)(B/L)에 데이타 1, 즉 Vcc 전압이 공급되고 게이트전극(132)(W/L)에 일정이상의 전압이 공급되면, 제1 스위칭소자(SW1)인 NMOS FET는 턴온(ON)되고, 제2스위칭소자(SW2)인 PNP Bipolar 트랜지스터는 턴 오프(OFF)되어, 전류는 상기 NMOS FET(SW1)를 통해 흘러 셀 커패시터에 데이타 1을 WRITE한다. 이때, 제3스위칭소자(SW3)인 JFET는 상기 WRITE값에 의해 턴오프(OFF)된다.
둘째, READ 1 상기 게이트전극(132)(W/L)에 일정이하의 전압이 공급되면 제1 스위칭소자(SW1)인 NMOS FET는 턴오프(OFF)되고, 제2스위칭소자(SW2)인 PNP Bipolar 트랜지스터는 턴온(ON)된다. 이때, 제3스위칭소자(SW3)인 JFET는 앞서 WRITE된 데이타 값에 의해 턴오프(OFF)되어 있으므로, 제2스위칭소자(SW2)를 통해 흐르는 전류를 상기 비트라인(140)(B/L)에서 검출할 수 없다(즉, 비트라인과 기판 사이에 DC 통로가 형성되지 않는다).
세째, WRITE 0 비트라인(140)(B/L)에 데이타 0, 즉 OV 전압이 공급되고 게이트전극(132)(W/L)에 일정이상의 전압이 공급되면, 제1스위칭소자(SW1)인 NMOS FET는 턴온(ON)이 되고, 제2스위칭소자(SW2)인 PNP Bipolar 트랜지스터는 턴오프(OFF)되어, 전류는 상기 NMOS FET(SW2)을 통해 흘러 셀 커패시터에 데이타 0을 WRITE한다. 이때, 제3스위칭소자(SW3)인 JFET는 상기 WRITE값에 의해 턴온(ON)된다.
네째, READ 0 상기 게이트전극(132)(W/L)에 일정이하의 전압이 공급되면, 제1 스위칭소자(SW1)인 NMOS FET는 턴오프(OFF)되고, 제2스위칭소자(SW2)인 PNP Bipolar 트랜지스터는 턴온(ON)된다. 이때, 제3스위칭소자(SW3)인 JFET는 앞서 WRITE된 데이타 값에 의해 턴온(ON)되어 있으므로, 제2스위칭소자(SW2)를 통해 흐르는 전류를 상기 비트라인(140)(B/L)에서 검출할 수 있다(즉, DC 통로가 형성된다).
다섯째, 타 셀 동작 상기 게이트전극(132)(W/L)에 일정 범위의 전압이 공급되면, 제1 스위칭소자(SW1)인 NMSO FET와 제2스위칭소자(SW2)인 PNP Bipolar 트랜지스터는 턴오프(OFF)되어, 특정 셀의 READ/WRITE 동작 시, 그 특정 셀의 영향으로부터 셀을 보호한다.
그러므로, 본 발명에 의한 SGT 게인 셀은 구별되는 두 개의 상태, 즉 DC 통로 형성됨과 형성안됨의 상태에 의해 메모리 셀에 WRITE된 데이타를 READ할 수 있다. 본 발명의 실시예에서는, DC통로가 형성된 상태를 READ 0의 상태라 하고 DC 통로가 형성되지 않은 상태를 READ 1의 상태라 한다.
상기 표는 본 발명에 의한 JBM 셀의 시뮬레이션(Simulation) 결과를 나타낸 것으로, 셀 어레이부에 정렬된 특성 셀의 READ 및 WRITE 동작을 설명하였다.
상기 표 3에 의하면,READ 0시의 전류의 양과 READ 1시의 전류의 양 사이에는 거의 10배의 차이가 있음을 알 수 있는데, 이는 READ 0의 상태와 READ 1의 상태를 전류의 양을 통해 알 수 있음을 의미한다. 즉, DC 통로가 형성될 때와 그렇지 않을 때에 검출되는 전류의 양에 의해 메모리 셀의 데이타를 결정한다.
시뮬레이션은 2차원 공정 시뮬레이션(Simulator)인 TSUPREM4와 소자 시뮬레이션인 MEDICI를 이용했으며, 스위칭소자의 형성을 위한 불순물 도우핑 프로파일(Profile)은 MEDICI에서 형성하였다. 본 시뮬레이터가 2차원 시뮬레이터인 관계로 상기 제5도의 구조의 단면을 시뮬레이션했으며, 메모리 셀의 크기는 0.2*2.5*0.2μm3이다.
시뮬레이션의 입력 파일(File)은 총 6개를 사용하였으며, 본 명세서에서는 각 바이어스 조건에서의 셀 내부 전위 플로트(Potential Plot)(제10도 참조)와 시뮬레이션 결과 발생한 전극 플로트(제11도 참조)를 첨부하였다.
따라서, 본 발명에 의하면, 하나의 워드라인과 하나의 비트라인만으로 메모리 셀을 구동시킬 수 있으므로 셀 동작을 단순화할 수 있고, READ 0시, 데이타 반전이 일으키지 않는 개선된 SGT 게인 셀을 얻을 수 있다.
본 발명의 일 실시예에서는 제1 스위칭소자로 NMOS FET를, 그리고 제2스위칭소자로 PNP Bipolar 트랜지스터를 사용하였지만, 제1 스위칭소자로 PMOS FET를, 제2스위칭소자로 NPN Bipolar 트랜지스터를 사용하더라도 본 발명의 기술적 사상과 일치하는 발명임은 당업자에 의해 분명하다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (8)

  1. 그 입력단은 제2스위칭소자의 입력단과 연결되고, 그 조절단은 상기 제2스위칭소자의 조절단과 연결되고, 그 출력단은 제3스위칭소자의 조절단과 연결되는 제1 스위칭소자; 그 출력단이 상기 제3스위칭소자의 입력단과 연결되는 제2스위칭소자; 및 그 출력단이 기판과 접속하는 제3스위칭소자로 구성된 단위 회로가, 상기 제1 스위칭소자 및 제2스위칭소자의 조절단에 인가되는 바이어스에 따라, 제1 스위칭소자만 턴온되는 경우 제2스위칭소자만 턴온되는 경우 및 제1 스위칭소자와 제2스위칭소자가 동시에 턴오프되는 경우의 세가지 상태를 갖는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 스위칭소자는 MOS FET이고, 상기 제2스위칭소자는 Bipolar 트랜지스터이며, 상기 제3스위칭소자는 JFET인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 MOS FET로는 NMOS FET가, 상기 Bipolar 트랜지스터로는 PNP Bipolar가, 그리고 상기 JFET로는 그 게이트가 N형의 불순물로 도우프된 JFET가 이용되는 것을 특징으로 하는 반도체 메모리장치.
  4. 반도체기둥의 상단부에서, 상기 반도체기둥의 가장자리부를 따라 형성되며 그 일부가 일방향으로 이웃하는 메모리 셀과 연결되는 게이트전극; 상기 게이트전극에 의해 둘러싸여지도록 형성된 게이트절연막; 상기 게이트전극의 상단부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥에 형성된 제2도전형의 제1불순물확산영역; 상기 제1 불순물확산영역에 의해 그 전체가 둘러싸여지도록 형성된 제1도전형의 제2 불순물확산영역; 상기 게이트전극의 중간부에 의해 그 전체가 둘러싸여지며 상기 반도체기둥에 형성된 제2도전형의 제3 불순물확산영역; 상기 게이트전극의 수직 하부에서, 상기 반도체기둥의 가장자리부에 형성된 제2도전형의 제4 불순물확산영역; 상기 게이트전극의 하단부 및 상기 제4 불순물확산영역에 의해 둘러싸여지도록 형성된 제1도전형의 제5불순물확산영역을 구비하는 것을 특징으로 하는 반도체 메모리장치의 구조.
  5. 제4항에 있어서, 상기 반도체기둥 상에, 상기 제1 불순물확산영역 및 제2 불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리셀과 연결되는 비트라인으로 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 구조.
  6. 반도체기판에 제1도전형의 제5불순물확산영역, 제2도전형의 제3 불순물확산영역 및 제1도전형의 제2 불순물확산영역을 차례대로 형성되는 제1공정; 반도체기둥 형성을 위한 식각마스크 패턴을 이용한 식각 공정을 행하여 제1트렌치를 형성하는 제2공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 제1 불순물확산영역을 형성하는 제3공정; 상기 식각마스크 패턴을 이용한 식각 공정을 행하여 제2트렌치를 형성하는 제4공정; 결과물의 측벽에 측벽 스페이서를 형성하는 제5공정; 상기 식각마스크 패턴 및 측벽 스페이서를 이용한 식각 공정을 행하여 제3트렌치를 형성하는 제6공정; 결과물 전면에 제2도전형의 불순물을 경사 도우프하여 제4불순물확산영역을 형성하는 제7공정; 상기 식각마스크 패턴 및 측벽 스페이서를 이용한 식각공정을 다시 행하여 제4 트렌치를 형성함으로써 그 내부에 다수의 불순물확산영역이 형성되고 각 셀 단위로 한정된 반도체기둥을 형성하는 제8공정; 및 상기 측벽 스페이서를 제거하고, 그 제거된 부분에, 상기 불순물확산영역들과는 게이트절연막에 의해 분리되고, 일방향으로 이웃하는 메모리 셀과 그 일부가 연결되는 게이트전극을 형성하는 제9공정으로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 제8공정 이후, 상기 반도체기둥 사이에 제1도전형의 불순물을 도우프하는 공정 및 결과물 전면에 절연막을 형성하는 공정을 더 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 상기 제9공정 이후, 상기 제1불순물확산영역 및 제2 불순물확산영역과 동시에 접속하며, 타방향으로 이웃하는 메모리 셀과 연결되는 비트라인을 형성하는 공정을 더 추가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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