JP4383718B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＩＳＦＥＴとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。更に、セルサイズを６Ｆ2や４Ｆ2にまで小さくする提案も種々なされている。
【０００３】
しかし、セルサイズを６Ｆ2或いはそれ以下にまで小さくするためには、トランジスタを縦型にしなければならないといった技術的課題や、隣接セル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、一つのＭＩＳＦＥＴにより１ビットのメモリセルを構成する半導体メモリも、以下に例示するように幾つか提案されている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982, pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００６】
この発明は、単純なトランジスタ構造をメモリセルとしてダイナミック記憶を可能とした半導体メモリ装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、ゲートと、半導体素子形成領域に互いに離隔して形成された第１および第２のソース／ドレインと、第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタの第１のデータ状態は、第２のソース／ドレインを基準電位とし、ゲートにチャネルをオンさせる極性の第１の制御電圧を印加し、第１のソース／ドレインに第１の制御電圧と同極性の第２の制御電圧を印加して、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入することにより書き込まれ、トランジスタの第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートに第１の制御電圧を印加し、第２のソース／ドレインに第１の制御電圧と同極性の第３の制御電圧を印加して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることにより書き込まれることを特徴とする。
【０００８】
この発明によると、一つのメモリセルは単純な一つのトランジスタにより構成され、そのフローティングのチャネルボディを記憶ノードとし、その電位状態によりデータ記憶を行う。第１のデータ状態は、第２のソース／ドレインを基準電位とし、トランジスタを５極管動作させることにより書き込まれる。即ち、第１のソース／ドレイン接合近傍でインパクトイオン化を起こし、生成された多数キャリアをチャネルボディに注入することにより、チャネルボディが第１の電位に設定される。第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートから容量結合によりチャネルボディ電位を制御して、トランジスタのチャネルボディと第１のソース／ドレインとの接合に順バイアス電流を流して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させた第２の電位として書き込まれる。そしてこの第２のデータ状態の書き込み時、第２のソース／ドレインは補助ゲートとして用いる。即ち第２のソース／ドレインには、ゲートに与える第１の制御電圧と同極性の第３の制御電圧を与えて、ｐｎ接合による容量カップリングによりチャネルボディの電位制御を補助する。これにより、第１のソース／ドレインを基準電位に保ったまま、第１のソース／ドレイン接合で大きな順方向電流を流すことを可能としている。
【０００９】
以上のようにこの発明においては、第１及び第２のデータ状態の書き込みを一極性の制御電圧のみを用いて実現している。ちなみに、この発明において、第２のソース／ドレインを基準電位に固定した状態で同様の書き込みを実現することもできる。これを実現するためには、第２のデータ書き込み時は、ゲートに第１の制御電圧を与えて容量カップリングによりチャネルボディ電位を上昇させ、第１のソース／ドレインには第１の制御電圧とは逆極性の制御電圧を与えればよい。これにより、第１のソース／ドレインとチャネルボディの間に大きな順方向電流を流して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることができるからである。しかし、この様な第２のデータ状態の書き込み法を用いると、データ書き込みに正負の制御電圧が必要になり、複雑な電位発生回路を必要とするだけでなく、複数のトランジスタの第１のソース／ドレインをビット線に共通接続したセルアレイを構成して、第２のデータ状態を選択的に書き込む際に、同じビット線に接続された非選択セルでデータ破壊を生じるおそれが大きい。
【００１０】
具体的に、ｎチャネルメモリセルを用いたセルアレイで説明する。選択ワード線（ゲート）に正の制御電圧を与え、選択ビット線（第１のソース／ドレイン）に負の制御電圧を与えると、同じ選択ビット線に接続された非選択セルで第１のソース／ドレインとチャネルボディの間が順バイアスになり、第１のデータ状態が破壊されるおそれがある。これに対してこの発明では、第２のデータ書き込み時、第２のソース／ドレインを補助ゲートとして用いて、ゲートと同じ正の制御電圧を与えることにより、第１のソース／ドレインを０Ｖに保持して、チャネルボディと第１のソース／ドレインとの間に大きな順方向電流を流すことが可能なる。
【００１１】
但し、第２のソース／ドレインを補助ゲートとして用いる上述した第２のデータ状態の書き込み法では、トランジスタは第１のデータ書き込みの場合とは第１のソース／ドレイン、第２のソース／ドレインを入れ替えたオン動作となるから、各部の制御電圧の値によって、第２のソース／ドレイン接合近傍でインパクトイオン化が起こり、第１のデータ状態の書き込みモードと同じになるおそれがある。これを避けるためには、次の配慮が必要である。
【００１２】
第１の方法は、第１のデータ書き込み時に第１のソース／ドレインに与える第２の制御電圧に比べて、第２のデータ書き込み時に第２のソース／ドレインに与える第３の制御電圧を低く抑えることである。これにより、第１のデータ書き込み時は、ゲートに与える第１の制御電圧を第２の制御電圧と同じとしてトランジスタを５極管動作させることができるが、第２のデータ書き込み時にはトランジスタを５極管動作させないようにすることができる。この結果、第２のデータ状態の書き込みに際しては、インパクトイオン化電流を流さず、或いはインパクトイオン化電流が僅かに流れるとしても、これを第１のソース／ドレイン側での順方向電流に比べて無視できる程度に小さく抑えることで、チャネルボディの多数キャリア放出が可能になる。
【００１３】
第２の方法としては、トランジスタの第１のソース／ドレイン、第２のソース／ドレインを非対称にすることが有効である。即ち、第１のソース／ドレインの少なくともチャネル領域に接する部分に比べて、第２のソース／ドレインの少なくともチャネル領域に接する部分を低不純物濃度にする。これにより、第２のデータ状態の書き込み時に、第２のソース／ドレイン側をドレインとする５極管動作させたとしても、第１のデータ状態の書き込み時に比べてインパクトイオン化電流を小さく抑え、これより第１のソース／ドレイン側での順方向電流を大きくして、第２のデータ状態の書き込みが可能になる。いいかえれば、この様な非対称構造の採用により、第１のデータ書き込み時の第１のソース／ドレインに与える第２の制御電圧と、第２のデータ書き込み時に第２のソース／ドレインに与える第３の制御電圧を同じ値にすることも可能になる。
【００１４】
第３の方法としては、トランジスタが、第２のソース／ドレイン上に形成され第２のソース／ドレインよりも比誘電率が高い絶縁膜を含むようにすることが有効である。これによれば、上記第２の方法と同様のことが言える。
【００１５】
上記に説明したこの発明の１つの構成として、半導体メモリ装置は、ゲートと、第１および第２のソース／ドレインと、前記第２のソース／ドレイン上に形成された前記第２のソース／ドレインよりも比誘電率が高い絶縁膜と、前記第１ソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１６】
また、この発明の他の構成として、半導体メモリ装置は、ゲートと、第１のソース／ドレインと、少なくともチャネル領域に接する部分を有し、この部分よりも第１のソース／ドレインの少なくともチャネル領域に接する部分の方が高不純物濃度に設定されている第２のソース／ドレインと、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１７】
また、この発明のさらに他の構成として、半導体メモリ装置は、互いに他から分離されたフローティングのチャネルボディを持ってマトリクス配列された、第１のソース／ドレインのチャネル領域に接する部分が第２のソース／ドレインのチャネル領域に接する部分に比べて高不純物濃度に設定されたトランジスタと、一方向に並ぶトランジスタのゲートが共通に接続されたワード線と、ワード線と交差する方向に並ぶトランジスタの第１のソース／ドレインが共通に接続されたビット線と、ワード線と交差する方向に並ぶトランジスタの第２のソース／ドレインが共通に接続されたプレート線とを備えてメモリセルアレイが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１８】
この発明はまた、メモリセルが、フローティングのチャネルボディを持つ一つのトランジスタにより構成される半導体メモリ装置の製造方法であって、半導体基板上に絶縁膜により分離されて積層された第１導電型の半導体層にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極をマスクとして垂直方向のイオン注入を行って、第１および第２のソース／ドレインにそれぞれ第２導電型の第１及び第２の低濃度層を形成する工程と、ゲート電極をマスクとして斜め方向のイオン注入を行って、第１のソース／ドレインには第１の低濃度層と重なる浅い第２導電型の第１の高濃度層を形成し、第２のソース／ドレインには第２の低濃度層のチャネル領域に接する拡張領域部分を残して第２の低濃度層に重なる浅い第２導電型の第２の高濃度層を形成する工程と、
ゲート電極の側壁に側壁絶縁膜を形成する工程と、ゲート電極と側壁絶縁膜をマスクとして垂直方向のイオン注入を行って、第１および第２のソース／ドレインにそれぞれ絶縁膜に達する深さで第２導電型の第３及び第４の高濃度層を形成する工程と、を有することを特徴とする。
【００１９】
この発明はさらに、メモリセルが、第１のソース／ドレイン、第２のソース／ドレインおよびフローティングのチャネルボディを持つ一つのトランジスタにより構成される半導体メモリ装置の製造方法であって、半導体基板上に絶縁膜により分離されて積層された半導体層上に、第２のソース／ドレインおよびチャネルボディが形成される形成領域を露出する開口部を有する第１の膜を形成する工程と、形成領域および第１の膜上に、順に、第２のソース／ドレインよりも比誘電率が高くゲート絶縁膜となる第２の膜、ゲート電極となる導電性の第３の膜を形成する工程と、異方性エッチングで第３の膜をエッチングすることにより開口部の側壁に沿って側壁導電膜を形成する工程と、側壁導電膜をパターニングしてゲート電極を形成する工程と、ゲート電極を形成した後、第１の膜を除去する工程と、第1の膜を除去した後、ゲート電極をマスクとして半導体層に第１のソース／ドレインおよび第２のソース／ドレインを形成する工程と、を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。実施の形態で説明されるＭＩＳＦＥＴとは本発明に係るトランジスタの一例である。本発明において、第１および第２のソース／ドレインとは、一方がソースとして機能するとき、他方がドレインとして機能するものである。
【００２１】
（第１実施形態）
図１は、この発明の第１実施形態によるＤＲＡＭのメモリセルＭＣの断面構造を示している。メモリセルＭＣはこの例ではｎチャネルＭＩＳＦＥＴにより構成されている。ｐ型シリコン層３は、シリコン酸化膜等の絶縁膜２によりシリコン基板１とは分離されたＳＯＩ構造を有する。ＳＯＩ基板としては、具体的にはシリコン基板にイオン注入により酸化膜を埋め込んだもの、シリコン基板を貼り合わせたもの等が用いられる。ｐ型シリコン層３をフローティングのチャネルボディとして、この上にゲート絶縁膜４を介してゲート電極５が形成され、ゲート電極５に自己整合されたｎ型の第１のソース／ドレイン６及び第２のソース／ドレイン７が形成されている。
【００２２】
第１のソース／ドレイン６及び第２のソース／ドレイン７はそれぞれ、絶縁膜２に達する深さの高濃度層（ｎ+型層）６ａ及び７ａと、チャネル領域に接する部分に浅く形成されたエクステンション（拡張）領域６ｂ及び７ｂとから構成されている。ここで第１のソース／ドレイン側の拡張領域６ｂは高濃度層（ｎ+型層）により形成され、第２のソース／ドレイン側の拡張領域７ｂは、低濃度層（ｎ-型層）により形成されて、第１のソース／ドレイン、第２のソース／ドレインが非対称となっている。
【００２３】
メモリセルＭＣをマトリクス配列してセルアレイを構成する場合、ｐ型シリコン層３は、各セル毎に他から分離されたフローティングとする。ゲート電極５はワード線ＷＬに接続され、第１のソース／ドレイン６はビット線ＢＬに接続され、第２のソース／ドレイン７はプレート線ＰＬに接続される。
【００２４】
図２は、メモリセルアレイの等価回路を２×２ビットについて示している。ｙ方向に並ぶ複数のメモリセルＭＣのゲートはワード線ＷＬに共通接続され、ｘ方向に並ぶ複数のメモリセルＭＣについては、第１のソース／ドレインがビット線ＢＬに共通接続され、第２のソース／ドレインがプレート線ＰＬに共通接続される。
【００２５】
図５及び図６は、メモリセルアレイの構成を示す平面図とそのＡ−Ａ’断面図である。ｐ型シリコン層３は、素子分離絶縁膜１１により矩形の素子形成領域１０として区画され、各素子形成領域１０にＭＩＳＦＥＴが形成される。ＭＩＳＦＥＴの第１のソース／ドレイン６と第２のソース／ドレイン７は、前述のように非対称構造とする。即ち、第１のソース／ドレイン６の拡張領域６ｂは、高濃度のｎ+型層とし、第２のソース／ドレイン７の拡張領域７ｂは低濃度のｎ-型層としている。
【００２６】
ＭＩＳＦＥＴのゲート電極５は、ｙ方向に連続的にパターン形成されてワード線ＷＬとなる。ＭＩＳＦＥＴ上部は層間絶縁膜１２に覆われ、この層間絶縁膜１２に、ＭＩＳＦＥＴの第１のソース／ドレイン６及び第２のソース／ドレイン７に接続されるコンタクトプラグ１３が埋め込まれる。そして層間絶縁膜１２上には、ｘ方向に配列されたＭＩＳＦＥＴの第２のソース／ドレイン７を共通接続するプレート線（ＰＬ）１４が配設される。プレート線１４上は更に層間絶縁膜１５で覆われ、この上にビット線（ＢＬ）１６が配設される。ビット線１６は、プレート線１４と並行して配設され、ｘ方向に配列されたＭＩＳＦＥＴの第１のソース／ドレイン６を共通接続する。
【００２７】
この様に構成されたＤＲＡＭの動作を説明する。この実施の形態のメモリセルＭＣは、フローティングであるチャネルボディ（ｐ型シリコン層３）が多数キャリアを保持した第１の電位状態（以下、これをデータ“１”とする）と、多数キャリアを放出した第１の電位より低い第２の電位状態（以下、これをデータ“０”とする）をダイナミックに記憶する。
【００２８】
データ“１”の書き込みは、第２のソース／ドレインを基準電位（０Ｖ）とし、第１のソース／ドレインとゲートに正の制御電圧を与えて、ＭＩＳＦＥＴを５極管動作させる。このとき、第１のソース／ドレイン接合近傍でインパクトイオン化を起こして、生成されたホールをチャネルボディに注入することにより、データ“１”が書かれる。
【００２９】
データ“０”の書き込みは、ゲートに正の制御電圧を与えてチャネルボディの電位を容量結合により上昇させ、第１のソース／ドレインとチャネルボディの間で順方向バイアス電流を流す。このときこの実施の形態では、第１のソース／ドレインを基準電位（０Ｖ）に保持したまま、第１のソース／ドレインとチャネルボディの間で大きな順方向電流を流すために、第２のソース／ドレインからも正の制御電圧を与える。この第２のソース／ドレインからの制御電圧は、ｐｎ接合容量を介してチャネルボディの電位上昇に寄与する。これにより、チャネルボディの過剰ホールを放出したデータ“０”が書かれる。
【００３０】
但しデータ“０”の書き込み時、ＭＩＳＦＥＴは第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインにした状態でオン動作して、チャネル電流が流れるから、このときインパクトイオン化が起こらないこと、或いは起こったとしても第１のソース／ドレインでの順方向電流に比べて無視できる程度に小さいことが重要である。そのためにこの実施の形態では、ＭＩＳＦＥＴを非対称としている。即ち、第２のソース／ドレイン７側の拡張領域７ｂを低濃度のｎ-型層としており、これにより、第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインとする５極管動作のモードになったとしても、ピンチオフ領域の電界を小さくすることができ、インパクトイオン化電流を小さく抑えることができる。
【００３１】
図３は、ＭＩＳＦＥＴのチャネルボディ電位Ｖｂと、ゲート電圧（ワード線電圧）ＶＷＬの関係を示している。図示のように、チャネルボディ電位Ｖｂの差として、データ“１”，“０”が記憶される。チャネルボディ電位Ｖｂの差は、ＭＩＳＦＥＴのしきい値電圧の差となる。即ち、ボディ電位Ｖｂの高い“１”データの場合のしきい値電圧Ｖｔｈ１と、ボディ電位Ｖｂの低い“０”データの場合のしきい値電圧Ｖｔｈ０とは異なる。これらのしきい値電圧Ｖｔｈ１，Ｖｔｈ０の差を検出することにより、データの読み出しが可能になる。
【００３２】
図４は、具体的に図２のようなメモリセルアレイを構成したときの、データの書き込み、保持及びデータ読み出しの動作タイミングを示している。時刻ｔ０までは、スタンバイ状態とし、ここでは、着目するセルのチャネルボディ電位Ｖｂが高レベルＶｂ１のデータ“１”状態（実線）から、書き込みサイクルでデータ“０”が書かれる場合と、着目するセルのチャネルボディ電位が低レベルＶｂ０のデータ“０”状態（破線）から、書き込みサイクルでデータ“１”が書かれる場合を示している。
【００３３】
即ち時刻ｔ０で書き込みサイクルに入り、選択されたワード線ＷＬに正の制御電圧ＶＨ１を与える。このワード線ＷＬで選択されたメモリセルのうち、“１”データを書き込むセルについては、実線で示すように、プレート線ＰＬを０Ｖとし、これと対をなすビット線ＢＬに正の制御電圧ＶＨ２を与える。“０”書き込みを行うセルについては、逆に、破線で示すように、ビット線ＢＬを０Ｖとして、これと対をなすプレート線ＰＬに正の制御電圧ＶＨ３を与える。ここで、制御電圧ＶＨ１，ＶＨ２，ＶＨ３は、例えば電源電圧Ｖｃｃとする。非選択のワード線ＷＬ、ビット線ＢＬ及びプレート線ＰＬは０Ｖを保つ。
【００３４】
これにより、“１”データが与えられたメモリセルは、５極管動作し、第１のソース／ドレイン接合近傍でインパクトイオン化を起こす。このとき、第２のソース／ドレインとチャネルボディとのｐｎ接合は順バイアスになるが、第１のソース／ドレイン側でのインパクトイオン化電流が第２のソース／ドレイン側での順バイアス電流より大きければ、チャネルボディには過剰ホールが蓄積され、その電位Ｖｂが上昇する。一方、“０”データが与えられたメモリセルは、第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインとする５極管動作するが、第１のソース／ドレイン，第２のソース／ドレインの非対称性のために第２のソース／ドレイン接合近傍で生じるインパクトイオン化電流が第１のソース／ドレイン接合に流れる順方向電流に比べて小さい。この結果、チャネルボディの過剰ホールは第１のソース／ドレインに放出され、その電位Ｖｂが減少する。以上により、時刻ｔ１で書き込み動作を終了すると、チャネルボディ電位Ｖｂ１が高い状態に設定されたデータ“１”、チャネルボディ電位Ｖｂ１が低い状態に設定されたデータ“０”が保持される。
【００３５】
データ読み出しは、例えばビット線のプリチャージと、選択セルによるビット線放電を利用する。時刻ｔ３でビット線ＢＬを例えば電源電圧Ｖｃｃにプリチャージする。そして、時刻ｔ４で選択ワード線ＷＬに読み出し電圧ＶＲを印加する。読み出し電圧ＶＲを、図３に示すデータ“１”，“０”のしきい値電圧Ｖｔｈ１，Ｖｔｈ０の中間値とすれば、“１”データのセルには実線で示すようなビット線ＢＬを放電する電流が流れ、“０”データのセルには破線で示すように電流が流れない。このビット線放電電流の有無、或いはその結果のビット線電位の差をセンスアンプで検出することにより、“１”，“０”データ判別が可能である。
【００３６】
以上のように第１実施形態によれば、一つのＭＩＳＦＥＴを１ビットメモリセルとするＤＲＡＭが得られる。しかも、“１”，“０”書き込み及び読み出しに正の制御電圧のみが用いられるから、非選択セルでのデータ破壊も生じにくくなる。例えば、“０”データ書き込み時、選択ビット線に負の電圧を与えれば、第１のソース／ドレイン接合で大きな順方向電流を流すことができるが、この場合、同じビット線に接続された非選択セル（ワード線ＷＬが０Ｖ）でも第１のソース／ドレイン接合が順バイアスになって、その非選択セルが“１”データを保持している場合にデータ破壊が生じる可能性がある。このデータ破壊を防止するためには、非選択ワード線にも負の電圧を印加することが必要になる。これに対して第１実施形態では、“０”データ書き込み時、ビット線ＢＬは０Ｖに保持するから、非選択ワード線を０Ｖとしても第１のソース／ドレイン接合は順バイアスにはならず、データ破壊を防止することができる。また、負電圧発生回路を必要としないことも、有利になる。
【００３７】
次に、第１実施形態でのＤＲＡＭセルの製造工程を、図６の断面での一つのセルに着目して、図７〜図１１を用いて説明する。まず、図７に示すように、ＳＯＩ構造のｐ型シリコン層３にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離絶縁膜１１を埋め込むことにより、矩形の素子形成領域１０を区画する。素子形成領域１０には必要に応じて、しきい値調整のためのイオン注入を行う。
【００３８】
そして、図８に示すように、素子形成領域１０のｐ型シリコン層３上に熱酸化によりゲート絶縁膜４を形成し、その上にゲート電極５を形成する。ゲート電極５は、多結晶シリコンの堆積と、ＲＩＥにより形成し、前述のように、紙面に直交する方向に連続するワード線ＷＬとしてパターン形成する。
【００３９】
次に、図９に示すように、ゲート電極５をマスクとしてリン（Ｐ）イオン注入を行い、第１のソース／ドレイン，第２のソース／ドレイン領域に低不純物濃度で浅いｎ-型層６ｂ０，７ｂ０を形成する。このときイオン注入条件は、ドーズ量１×１０13／ｃｍ2程度とし、また通常のように基板に垂直方向のイオン注入として、第１のソース／ドレイン，第２のソース／ドレインに対称的にｎ-型層６ｂ０，７ｂ０を形成する。
【００４０】
続いて、図１０に示すように、ドーズ量５×１０14／ｃｍ2程度で、第２のソース／ドレイン側にゲート電極の影ができるような斜め方向からの砒素（Ａｓ）イオン注入を行う。これにより、第１のソース／ドレイン側では、ｎ-型層６ｂ０に完全に重なる浅く高不純物濃度のｎ+型層６ｂ１が形成され、第２のソース／ドレイン側では、チャネル領域に接する部分にｎ-型層７ｂ０を残した状態で、ｎ-型層７ｂ０に重なる浅く高不純物濃度のｎ+型層７ｂ１が形成される。
【００４１】
次に、図１１に示すように、ゲート電極５の側壁に側壁絶縁膜８を形成した後、ゲート電極５と側壁絶縁膜８をマスクとして再度砒素イオン注入を行って、第１のソース／ドレイン，第２のソース／ドレイン領域に絶縁膜２に達する深さの高不純物濃度ｎ+型層６ａ，７ａを形成する。この後、導入不純物の活性化のために、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等の熱処理を行う。これにより、第１のソース／ドレイン６の拡張領域６ｂが高不純物濃度のｎ+型層６ｂ０により構成され、第２のソース／ドレイン７の拡張領域７ｂが低不純物濃度のｎ-型層７ｂ０により構成された、非対称構造ＭＩＳＦＥＴが得られる。
【００４２】
この後は工程図は示さないが、図６に示すように、層間絶縁膜を堆積し、プレート線ＰＬ及びビット線ＢＬを形成する。以上のような工程により、第１のソース／ドレイン、第２のソース／ドレインを非対称とした一つのＭＩＳＦＥＴによりＤＲＡＭセルを構成するセルアレイを得ることができる。
【００４３】
なお、第１実施形態の製造工程も変形することができる。例えば先の製造工程では、第１のソース／ドレイン、第２のソース／ドレインの非対称構造を得るために斜めイオン注入を利用したが、斜めイオン注入に依らず、例えば非対称のイオン注入マスクを形成して垂直イオン注入を行って同様の非対称構造を得ることもできる。また、素子分離法は、ＳＴＩに限らず、ＬＯＣＯＳ法でもよいし、素子形成領域をメサ型に残すメサ型分離を行ってもよい。更に、絶縁膜上にシリコン層を成長させたもの、サファイア基板上にシリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造を利用することもできる。
【００４４】
（第２実施形態）
この発明の第２実施形態について説明する。図１２は、第２実施形態によるメモリセルの構造を示す断面図である。図１に示す第１実施形態と同一の要素については同一符号を付すことにより説明を省略し、第１実施形態と異なる点を説明する。図１２は、図１と異なり、第１のソース／ドレイン、第２のソース／ドレインを対称構造としたＭＩＳＦＥＴによりメモリセルＭＣを構成している。即ち、第１および第２のソース／ドレイン６，７は、通常のＬＤＤ構造と同様に、高不純物濃度のｎ+型層６ａ，７ａと、チャネル領域に接する低不純物濃度のｎ-型層６ｂ，７ｂとから構成されている。この場合も、制御電圧を適当に設定することにより、第１実施形態と同様の動作が可能である。
【００４５】
具体的には、図４に示すタイミング図において、データ書き込み時、選択ワード線（ゲート）に与える制御電圧ＶＨ１を例えば電源電圧Ｖｃｃより高いＶｃｃ＋αとする。そしてビット線（第１のソース／ドレイン）に与える“１”データ書き込みのための制御電圧ＶＨ２を同じくＶｃｃ＋αとし、プレート線（第２のソース／ドレイン）に与える“０”データ書き込みのための制御電圧ＶＨ３は電源電圧Ｖｃｃ又はそれより低い値にする。このとき、“１”データが与えられた選択セルでは、ビット線側をドレインとして５極管動作をして、第１のソース／ドレイン接合近傍でインパクトイオン化を起こし、第１実施形態と同様に“１”書き込みができる。一方、“０”データが与えられたセルでは、プレート線側をドレインとした３極管動作となるから、インパクトイオン化を殆ど発生させることなく、ビット線側に大きな順方向電流を流すことができ、先の実施の形態と同様に“０”書き込みができる。
【００４６】
（第３実施形態）
この発明の第３実施形態について説明する。図１３は、第３実施形態によるＤＲＡＭのメモリセルＭＣの断面構造を示している。第１実施形態と同一の要素については同一符号を付すことにより説明を省略し、第１実施形態と異なる点を説明する。図１３は、図１と異なり、第１のソース／ドレイン、第２のソース／ドレインを対称構造としている。つまり、図１２に示す第２実施形態と同様な対象構造をしている。ゲート電極５の側面および上面には熱酸化膜からなる絶縁膜２４が形成されている。絶縁膜２４は第１のソース／ドレイン６のｎ-型層６ｂ上まで延びている。
【００４７】
第３実施形態において、ゲート絶縁膜２２は第２のソース／ドレイン７（シリコン）よりも比誘電率が高い材料で構成されている。シリコンの比誘電率は１２．０なのでゲート絶縁膜２２の材料はこれより大きい値である。そして、好ましくは比誘電率が２０以上であり、さらに好ましくは比誘電率が３０以上である。ゲート絶縁膜２２の具体例としては、例えば、ＨｆＯ2、ＴｉＯ2、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ2、ＰｒＯ2、Ｇｄ2Ｏ3、Ｓｃ2Ｏ3、ＬａＡｌＯ3、ＺｒＴｉＯ4、（Ｚｒ，Ｓｎ）ＴｉＯ4、ＳｒＺｒＯ4、ＬａＡｌ3Ｏ4、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3等の金属酸化膜或いは、これらのシリケート、もしくは、上述の金属酸化物とシリコン酸化膜、シリコン窒化膜及びＡｌ2Ｏ3のなかから選ばれた少なくとも一種との混晶の形態でもよい。
【００４８】
ゲート絶縁膜２２は、第２のソース／ドレイン７のｎ-型層７ｂ上まで延びており、第１のソース／ドレイン６上にまで延びていない。ｎ-型層７ｂ上のゲート絶縁膜２２により、第１のソース／ドレイン６、第２のソース／ドレイン７の上記非対称構造と同様の機能を果たしている。すなわち、データ“０”書き込み時に、第１のソース／ドレイン６の機能をソースにすると共に第２のソース／ドレイン７の機能をドレインとする５極管動作のモードになっても、ピンチオフ領域の電界を小さくすることができ、インパクトイオン化電流を小さく抑えることができる。
【００４９】
これについてシミュレーションにより具体的に説明する。図１４および図１５はシミュレーションの結果であるインパクトイオン化電流密度のグラフである。ｈｉｇｈ-ｋ膜からなるゲート絶縁膜２２は、誘電率２５、厚さ５．８ｎｍ、ゲート長３０ｎｍに設定した。しきい値電圧Ｖｔｈは０．１５Ｖ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇは０．７５Ｖに設定した。
【００５０】
図１４は第３実施形態、つまりゲート絶縁膜２２が第２のソース／ドレイン７のｎ-型層７ｂ上まで延びている場合である。図１５は第３実施形態の比較となる場合、つまり、ゲート絶縁膜２２が第１のソース／ドレイン６のｎ-型層６ｂ上まで延びている場合である。図中のｘ軸はゲート長方向を示し、ｙ軸はゲート電極５の厚み方向を示している。
【００５１】
図１４および図１５のグラフの等高線間隔は１ｋＡ／ｃｍ2であり、等高線が多いとインパクトイオン化電流密度が高くなる。図１４の第３実施形態は図１５の比較例と比べて、等高線の数が約半分なので、インパクトイオン化電流を約５０％低減できることが分かる。また、第３実施形態は比較例と比べてドレイン電流が２．５％低い値になった。
【００５２】
シミュレーションからも分かるように、第３実施形態によれば、データ“０”書き込み時に、第１のソース／ドレイン６の機能をソースにすると共に第２のソース／ドレイン７の機能をドレインとする５極管動作のモードになっても、インパクトイオン化電流を小さく抑えることができる。
【００５３】
なお、第３実施形態において、第２のソース／ドレイン７のｎ-型層７ｂ上に、第２のソース／ドレイン７よりも比誘電率が大きい誘電膜が形成されていれば、上記非対称構造と同様の機能を達成できる。よって、ゲート絶縁膜２２の材料をシリコン酸化膜にすることも可能である。しかしながら、第３実施形態では、ｈｉｇｈ-ｋ膜のような比誘電率が大きい材料でゲート絶縁膜２２を構成している。よって、高性能化のためにスケーリング則に従いＭＩＳＦＥＴを微細化しても、ゲート絶縁膜については厚みを小さくしなくてもよい。これにより、シリコン酸化膜をゲート絶縁膜とする場合に生じるトンネル電流を減少させることができる。
【００５４】
また、第３実施形態において、第１のソース／ドレイン６、第２のソース／ドレイン７を対称構造としているが、図１に示す第１実施形態のように非対称構造にしてもよい。
【００５５】
さらに、第３実施形態において、メモリセルＭＣを動作させる際の制御電圧の印加方法としては、第１実施形態および第２実施形態で説明したいずれの方法も可能である。
【００５６】
次に、第３実施形態でのＤＲＡＭセルの製造工程について、図１６〜図２２を用いて説明する。まず、第１実施形態と同様にして図７に示す構造を形成する。そして、図１６に示すように、素子形成領域１０上に熱酸化により絶縁膜２６を形成し、その上に例えば窒化膜のような絶縁膜２８（第１の膜の一例）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００５７】
次に、絶縁膜２８上に例えばレジストを形成し、このレジストをマスクとして、例えばＲＩＥにより絶縁膜２６、２８を選択的にエッチングする。これにより、第２のソース／ドレインおよびチャネルボディが形成される形成領域３０に開口部３２を形成する。
【００５８】
次に、ゲート絶縁膜となる例えばＨｆＯ2からなる絶縁膜３４（第２の膜の一例）をＣＶＤにより、絶縁膜２８および形成領域３０上に形成する。そして、その上にゲート電極となる例えば多結晶シリコン膜３６（第３の膜の一例）をＣＶＤにより形成する。
【００５９】
次に、図１７に示すように、多結晶シリコン膜３６を例えばＲＩＥによりエッチングし、開口部３２の側壁に沿って多結晶シリコン膜３６を残す。これが側壁導電膜３８となる。そして、側壁導電膜３８のうちゲート電極５となる部分をレジスト４０で覆う。レジスト４０をマスクとして側壁導電膜３８を例えばフッ硝酸によるウエットエッチングをし、ゲート電極５を形成する。その後、レジスト４０を除去する。
【００６０】
次に、図１８に示すように、絶縁膜３４およびゲート電極５上に例えばシリコン酸化膜のような絶縁膜４２をＣＶＤ法に形成する。そして、絶縁膜２８（窒化膜）をストッパとして、絶縁膜４２（シリコン酸化膜）および絶縁膜３４（ＨｆＯ2）を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨して、平坦化する。
【００６１】
次に、図１９に示すように、絶縁膜２８を例えば燐酸によるウエットエッチングにより剥離する。第３実施形態では、第１の膜として絶縁膜２８を用いているが、ゲート電極５を残すように除去が可能であり、かつ図１８で説明したように絶縁膜３４、４２を研磨する際のストッパとして機能すれば、絶縁膜に限らず導電膜や半導体膜でもよい。
【００６２】
次に、図２０に示すように、絶縁膜２６、絶縁膜４２およびゲート電極５の側壁にある絶縁膜３４を、例えば、フッ酸によるウエットエッチングにより除去する。これにより、第２のソース／ドレインおよびチャネルボディが形成される形成領域３０には絶縁膜３４（ＨｆＯ2）が残る。
【００６３】
次に、図２１に示すように、例えば、熱酸化により、第１のソース／ドレインが形成される領域にシリコン酸化膜からなる絶縁膜２４を形成する。そして、ゲート電極５をマスクとして例えば砒素（Ａｓ）のイオン注入を行い、第１および第２のソース／ドレインが形成される領域に低不純物濃度で浅いｎ-型層６ｂ０，７ｂ０を形成する。このときイオン注入条件は、ドーズ量５×１０14／ｃｍ2程度とし、また通常のように基板に垂直方向のイオン注入として、第１のソース／ドレイン、第２のソース／ドレインに対称的にｎ-型層６ｂ０，７ｂ０を形成する。
【００６４】
次に、図２２に示すように、ゲート電極５の側壁に側壁絶縁膜８を形成する。これにより、絶縁膜３４は第２のソース／ドレイン側の側壁絶縁膜８下まで延びたゲート絶縁膜２２となる。そして、ゲート電極５と側壁絶縁膜８をマスクとして再度砒素イオン注入を行って、第１のソース／ドレイン、第２のソース／ドレインに絶縁膜２に達する深さの高不純物濃度ｎ+型層６ａ、７ａを形成する。この後の工程は第１実施形態と同様なので説明を省略する。
【００６５】
（第４実施形態）
この発明の第４実施形態について説明する。これまでの実施形態では、第１及び第２のデータ状態の書き込みに一極性の制御電圧を用いていたが、第４実施形態では第１及び第２のデータ状態の書き込みの制御電圧を互いに異なる極性にしている。図２３は第４実施形態のメモリセルの等価回路図である。図２に示す第１実施形態との違いは、プレート線（ＰＬ）の替わりに接地線（ＧＮＤ）を設けたことである。第４実施形態のメモリセルＭＣの構造は図１に示す第１実施形態及び図１３に示す第３実施形態のいずれも適用することができる。第４実施形態では第１のソース／ドレイン６にビット線（ＢＬ）が接続され、第２のソース／ドレイン７に接地線（ＧＮＤ）が接続されている。
【００６６】
次に、第４実施形態のデータの書き込みおよび読み出しの動作を説明する。図２４、図２５はそれぞれ第４実施形態のデータの書き込み、読み出しの動作タイミングを示している。図２４および図２５において、図４に示す符号と同じものついては同一符号を付している。
【００６７】
時刻ｔ０で書き込みサイクルに入り、選択されたワード線ＷＬに正の制御電圧ＶＨ１を与える。このワード線ＷＬで選択されたメモリセルのうち、“１”データを書き込むセルについては、実線で示すように、ビット線ＢＬに正の制御電圧ＶＨ２を与える。一方、“０”書き込みを行うセルについては、逆に、破線で示すように、ビット線ＢＬに負の制御電圧ＶＨ４を与える。ここで、制御電圧ＶＨ４はチャネルボディから第１のソース／ドレイン６に順バイアス電流を流しかつ第２のソース／ドレイン７接合近傍で生じるインパクトイオン化電流を低く抑えられる電圧であれば、マイナスＶｃｃよりも大きい値（絶対値が小さい値）にすることができる。
【００６８】
以上により、“１”データが与えられたメモリセルは、図４に示す“１”データが与えられたメモリセルと同様にして、チャネルボディの電位Ｖｂが上昇しハイレベルとなる。一方、“０”データが与えられたメモリセルは、図４に示す“０”データが与えられたメモリセルと同様にして、電位Ｖｂはハイレベルより低いローレベルとなる。時刻ｔ１で書き込み動作を終了すると、チャネルボディ電位Ｖｂ１が高い状態に設定されたデータ“１”、電位Ｖｂ１が低い状態に設定されたデータ“０”が保持される。
【００６９】
次に、データの読み出しについて図２５で説明する。データ“１”の読み出し時は、データ“０”の読み出し時に比べて、電位Ｖｂ１が高いので、基板バイアス効果が大きい。このため、データ“１”の読み出し時のドレイン電流Ｉｄは、データ“０”の読み出し時のそれよりも大きくなる。これらのドレイン電流Ｉｄの差をセンスアンプで検出することにより、“１”，“０”データ判別が可能である。
【００７０】
以上説明したように、第４実施形態によれば、第２のソース／ドレイン７を接地に固定した状態で、メモリ動作をさせることができる。
【００７１】
【発明の効果】
以上述べたようにこの発明によれば、単純なトランジスタ構造をメモリセルとしてダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態によるメモリセルの構造を示す断面図である。
【図２】同実施の形態のメモリセルアレイの等価回路である。
【図３】同実施の形態のメモリセルのチャネルボディ電位とゲート電圧特性を示す図である。
【図４】同実施の形態のメモリの動作タイミング図である。
【図５】同実施の形態のメモリセルアレイの平面図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】同実施の形態のメモリセル製造の素子分離工程を示す図である。
【図８】同実施の形態のメモリセル製造のゲート電極形成工程を示す図である。
【図９】同実施の形態のメモリセル製造のイオン注入工程（１）を示す図である。
【図１０】同実施の形態のメモリセル製造のイオン注入工程（２）を示す図である。
【図１１】同実施の形態のメモリセル製造のゲート側壁絶縁膜形成及びイオン注入工程（３）を示す図である。
【図１２】この発明の第２実施形態によるメモリセルの構造を示す断面図である。
【図１３】この発明の第３実施形態によるメモリセルの構造を示す断面図である。
【図１４】同実施の形態のシミュレーションのグラフを示す図である。
【図１５】比較例のシミュレーションのグラフを示す図である。
【図１６】同実施の形態のメモリセル製造のゲート絶縁膜となる絶縁膜（ＨｆＯ2）形成工程を示す図である。
【図１７】同実施の形態のメモリセル製造のゲート電極形成工程を示す図である。
【図１８】同実施の形態のメモリセル製造のＣＭＰ工程を示す図である。
【図１９】同実施の形態のメモリセル製造のウエットエッチング工程（１）を示す図である。
【図２０】同実施の形態のメモリセル製造のウエットエッチング工程（２）を示す図である。
【図２１】同実施の形態のメモリセル製造のイオン注入工程（１）を示す図である。
【図２２】同実施の形態のメモリセル製造のイオン注入工程（２）を示す図である。
【図２３】第４実施形態のメモリセルアレイの等価回路である。
【図２４】同実施の形態のメモリの書き込み動作タイミング図である。
【図２５】同実施の形態のメモリの読み出し動作タイミング図である。
【符号の説明】
１…シリコン基板、２…絶縁膜、３…ｐ型シリコン層（チャネルボディ）、４…ゲート絶縁膜、５…ゲート電極（ワード線ＷＬ）、６…第１のソース／ドレイン、７…第２のソース／ドレイン、８…側壁絶縁膜、１０…素子形成領域、１１…素子分離絶縁膜、１２，１５…層間絶縁膜、１３…コンタクトプラグ、１４…プレート線（ＰＬ）、１６…ビット線（ＢＬ）、２２…ゲート絶縁膜（ＨｆＯ2）、２４…絶縁膜（シリコン酸化膜）、２６…絶縁膜（シリコン酸化膜）、２８…絶縁膜（窒化膜）、３０…形成領域、３２…開口部、３４…絶縁膜（ＨｆＯ2）、３６…多結晶シリコン膜、３８…側壁導電膜、４０…レジスト、４２…絶縁膜（シリコン酸化膜）。
【発明の属する技術分野】
この発明は、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＩＳＦＥＴとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。更に、セルサイズを６Ｆ2や４Ｆ2にまで小さくする提案も種々なされている。
【０００３】
しかし、セルサイズを６Ｆ2或いはそれ以下にまで小さくするためには、トランジスタを縦型にしなければならないといった技術的課題や、隣接セル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、一つのＭＩＳＦＥＴにより１ビットのメモリセルを構成する半導体メモリも、以下に例示するように幾つか提案されている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982, pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００６】
この発明は、単純なトランジスタ構造をメモリセルとしてダイナミック記憶を可能とした半導体メモリ装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、ゲートと、半導体素子形成領域に互いに離隔して形成された第１および第２のソース／ドレインと、第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタの第１のデータ状態は、第２のソース／ドレインを基準電位とし、ゲートにチャネルをオンさせる極性の第１の制御電圧を印加し、第１のソース／ドレインに第１の制御電圧と同極性の第２の制御電圧を印加して、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入することにより書き込まれ、トランジスタの第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートに第１の制御電圧を印加し、第２のソース／ドレインに第１の制御電圧と同極性の第３の制御電圧を印加して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることにより書き込まれることを特徴とする。
【０００８】
この発明によると、一つのメモリセルは単純な一つのトランジスタにより構成され、そのフローティングのチャネルボディを記憶ノードとし、その電位状態によりデータ記憶を行う。第１のデータ状態は、第２のソース／ドレインを基準電位とし、トランジスタを５極管動作させることにより書き込まれる。即ち、第１のソース／ドレイン接合近傍でインパクトイオン化を起こし、生成された多数キャリアをチャネルボディに注入することにより、チャネルボディが第１の電位に設定される。第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートから容量結合によりチャネルボディ電位を制御して、トランジスタのチャネルボディと第１のソース／ドレインとの接合に順バイアス電流を流して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させた第２の電位として書き込まれる。そしてこの第２のデータ状態の書き込み時、第２のソース／ドレインは補助ゲートとして用いる。即ち第２のソース／ドレインには、ゲートに与える第１の制御電圧と同極性の第３の制御電圧を与えて、ｐｎ接合による容量カップリングによりチャネルボディの電位制御を補助する。これにより、第１のソース／ドレインを基準電位に保ったまま、第１のソース／ドレイン接合で大きな順方向電流を流すことを可能としている。
【０００９】
以上のようにこの発明においては、第１及び第２のデータ状態の書き込みを一極性の制御電圧のみを用いて実現している。ちなみに、この発明において、第２のソース／ドレインを基準電位に固定した状態で同様の書き込みを実現することもできる。これを実現するためには、第２のデータ書き込み時は、ゲートに第１の制御電圧を与えて容量カップリングによりチャネルボディ電位を上昇させ、第１のソース／ドレインには第１の制御電圧とは逆極性の制御電圧を与えればよい。これにより、第１のソース／ドレインとチャネルボディの間に大きな順方向電流を流して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることができるからである。しかし、この様な第２のデータ状態の書き込み法を用いると、データ書き込みに正負の制御電圧が必要になり、複雑な電位発生回路を必要とするだけでなく、複数のトランジスタの第１のソース／ドレインをビット線に共通接続したセルアレイを構成して、第２のデータ状態を選択的に書き込む際に、同じビット線に接続された非選択セルでデータ破壊を生じるおそれが大きい。
【００１０】
具体的に、ｎチャネルメモリセルを用いたセルアレイで説明する。選択ワード線（ゲート）に正の制御電圧を与え、選択ビット線（第１のソース／ドレイン）に負の制御電圧を与えると、同じ選択ビット線に接続された非選択セルで第１のソース／ドレインとチャネルボディの間が順バイアスになり、第１のデータ状態が破壊されるおそれがある。これに対してこの発明では、第２のデータ書き込み時、第２のソース／ドレインを補助ゲートとして用いて、ゲートと同じ正の制御電圧を与えることにより、第１のソース／ドレインを０Ｖに保持して、チャネルボディと第１のソース／ドレインとの間に大きな順方向電流を流すことが可能なる。
【００１１】
但し、第２のソース／ドレインを補助ゲートとして用いる上述した第２のデータ状態の書き込み法では、トランジスタは第１のデータ書き込みの場合とは第１のソース／ドレイン、第２のソース／ドレインを入れ替えたオン動作となるから、各部の制御電圧の値によって、第２のソース／ドレイン接合近傍でインパクトイオン化が起こり、第１のデータ状態の書き込みモードと同じになるおそれがある。これを避けるためには、次の配慮が必要である。
【００１２】
第１の方法は、第１のデータ書き込み時に第１のソース／ドレインに与える第２の制御電圧に比べて、第２のデータ書き込み時に第２のソース／ドレインに与える第３の制御電圧を低く抑えることである。これにより、第１のデータ書き込み時は、ゲートに与える第１の制御電圧を第２の制御電圧と同じとしてトランジスタを５極管動作させることができるが、第２のデータ書き込み時にはトランジスタを５極管動作させないようにすることができる。この結果、第２のデータ状態の書き込みに際しては、インパクトイオン化電流を流さず、或いはインパクトイオン化電流が僅かに流れるとしても、これを第１のソース／ドレイン側での順方向電流に比べて無視できる程度に小さく抑えることで、チャネルボディの多数キャリア放出が可能になる。
【００１３】
第２の方法としては、トランジスタの第１のソース／ドレイン、第２のソース／ドレインを非対称にすることが有効である。即ち、第１のソース／ドレインの少なくともチャネル領域に接する部分に比べて、第２のソース／ドレインの少なくともチャネル領域に接する部分を低不純物濃度にする。これにより、第２のデータ状態の書き込み時に、第２のソース／ドレイン側をドレインとする５極管動作させたとしても、第１のデータ状態の書き込み時に比べてインパクトイオン化電流を小さく抑え、これより第１のソース／ドレイン側での順方向電流を大きくして、第２のデータ状態の書き込みが可能になる。いいかえれば、この様な非対称構造の採用により、第１のデータ書き込み時の第１のソース／ドレインに与える第２の制御電圧と、第２のデータ書き込み時に第２のソース／ドレインに与える第３の制御電圧を同じ値にすることも可能になる。
【００１４】
第３の方法としては、トランジスタが、第２のソース／ドレイン上に形成され第２のソース／ドレインよりも比誘電率が高い絶縁膜を含むようにすることが有効である。これによれば、上記第２の方法と同様のことが言える。
【００１５】
上記に説明したこの発明の１つの構成として、半導体メモリ装置は、ゲートと、第１および第２のソース／ドレインと、前記第２のソース／ドレイン上に形成された前記第２のソース／ドレインよりも比誘電率が高い絶縁膜と、前記第１ソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１６】
また、この発明の他の構成として、半導体メモリ装置は、ゲートと、第１のソース／ドレインと、少なくともチャネル領域に接する部分を有し、この部分よりも第１のソース／ドレインの少なくともチャネル領域に接する部分の方が高不純物濃度に設定されている第２のソース／ドレインと、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、を含む一つのトランジスタによりメモリセルが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１７】
また、この発明のさらに他の構成として、半導体メモリ装置は、互いに他から分離されたフローティングのチャネルボディを持ってマトリクス配列された、第１のソース／ドレインのチャネル領域に接する部分が第２のソース／ドレインのチャネル領域に接する部分に比べて高不純物濃度に設定されたトランジスタと、一方向に並ぶトランジスタのゲートが共通に接続されたワード線と、ワード線と交差する方向に並ぶトランジスタの第１のソース／ドレインが共通に接続されたビット線と、ワード線と交差する方向に並ぶトランジスタの第２のソース／ドレインが共通に接続されたプレート線とを備えてメモリセルアレイが構成され、トランジスタは、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられたチャネルボディと第１のソース／ドレインの間に順方向バイアスを与えることによりチャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする。
【００１８】
この発明はまた、メモリセルが、フローティングのチャネルボディを持つ一つのトランジスタにより構成される半導体メモリ装置の製造方法であって、半導体基板上に絶縁膜により分離されて積層された第１導電型の半導体層にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極をマスクとして垂直方向のイオン注入を行って、第１および第２のソース／ドレインにそれぞれ第２導電型の第１及び第２の低濃度層を形成する工程と、ゲート電極をマスクとして斜め方向のイオン注入を行って、第１のソース／ドレインには第１の低濃度層と重なる浅い第２導電型の第１の高濃度層を形成し、第２のソース／ドレインには第２の低濃度層のチャネル領域に接する拡張領域部分を残して第２の低濃度層に重なる浅い第２導電型の第２の高濃度層を形成する工程と、
ゲート電極の側壁に側壁絶縁膜を形成する工程と、ゲート電極と側壁絶縁膜をマスクとして垂直方向のイオン注入を行って、第１および第２のソース／ドレインにそれぞれ絶縁膜に達する深さで第２導電型の第３及び第４の高濃度層を形成する工程と、を有することを特徴とする。
【００１９】
この発明はさらに、メモリセルが、第１のソース／ドレイン、第２のソース／ドレインおよびフローティングのチャネルボディを持つ一つのトランジスタにより構成される半導体メモリ装置の製造方法であって、半導体基板上に絶縁膜により分離されて積層された半導体層上に、第２のソース／ドレインおよびチャネルボディが形成される形成領域を露出する開口部を有する第１の膜を形成する工程と、形成領域および第１の膜上に、順に、第２のソース／ドレインよりも比誘電率が高くゲート絶縁膜となる第２の膜、ゲート電極となる導電性の第３の膜を形成する工程と、異方性エッチングで第３の膜をエッチングすることにより開口部の側壁に沿って側壁導電膜を形成する工程と、側壁導電膜をパターニングしてゲート電極を形成する工程と、ゲート電極を形成した後、第１の膜を除去する工程と、第1の膜を除去した後、ゲート電極をマスクとして半導体層に第１のソース／ドレインおよび第２のソース／ドレインを形成する工程と、を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。実施の形態で説明されるＭＩＳＦＥＴとは本発明に係るトランジスタの一例である。本発明において、第１および第２のソース／ドレインとは、一方がソースとして機能するとき、他方がドレインとして機能するものである。
【００２１】
（第１実施形態）
図１は、この発明の第１実施形態によるＤＲＡＭのメモリセルＭＣの断面構造を示している。メモリセルＭＣはこの例ではｎチャネルＭＩＳＦＥＴにより構成されている。ｐ型シリコン層３は、シリコン酸化膜等の絶縁膜２によりシリコン基板１とは分離されたＳＯＩ構造を有する。ＳＯＩ基板としては、具体的にはシリコン基板にイオン注入により酸化膜を埋め込んだもの、シリコン基板を貼り合わせたもの等が用いられる。ｐ型シリコン層３をフローティングのチャネルボディとして、この上にゲート絶縁膜４を介してゲート電極５が形成され、ゲート電極５に自己整合されたｎ型の第１のソース／ドレイン６及び第２のソース／ドレイン７が形成されている。
【００２２】
第１のソース／ドレイン６及び第２のソース／ドレイン７はそれぞれ、絶縁膜２に達する深さの高濃度層（ｎ+型層）６ａ及び７ａと、チャネル領域に接する部分に浅く形成されたエクステンション（拡張）領域６ｂ及び７ｂとから構成されている。ここで第１のソース／ドレイン側の拡張領域６ｂは高濃度層（ｎ+型層）により形成され、第２のソース／ドレイン側の拡張領域７ｂは、低濃度層（ｎ-型層）により形成されて、第１のソース／ドレイン、第２のソース／ドレインが非対称となっている。
【００２３】
メモリセルＭＣをマトリクス配列してセルアレイを構成する場合、ｐ型シリコン層３は、各セル毎に他から分離されたフローティングとする。ゲート電極５はワード線ＷＬに接続され、第１のソース／ドレイン６はビット線ＢＬに接続され、第２のソース／ドレイン７はプレート線ＰＬに接続される。
【００２４】
図２は、メモリセルアレイの等価回路を２×２ビットについて示している。ｙ方向に並ぶ複数のメモリセルＭＣのゲートはワード線ＷＬに共通接続され、ｘ方向に並ぶ複数のメモリセルＭＣについては、第１のソース／ドレインがビット線ＢＬに共通接続され、第２のソース／ドレインがプレート線ＰＬに共通接続される。
【００２５】
図５及び図６は、メモリセルアレイの構成を示す平面図とそのＡ−Ａ’断面図である。ｐ型シリコン層３は、素子分離絶縁膜１１により矩形の素子形成領域１０として区画され、各素子形成領域１０にＭＩＳＦＥＴが形成される。ＭＩＳＦＥＴの第１のソース／ドレイン６と第２のソース／ドレイン７は、前述のように非対称構造とする。即ち、第１のソース／ドレイン６の拡張領域６ｂは、高濃度のｎ+型層とし、第２のソース／ドレイン７の拡張領域７ｂは低濃度のｎ-型層としている。
【００２６】
ＭＩＳＦＥＴのゲート電極５は、ｙ方向に連続的にパターン形成されてワード線ＷＬとなる。ＭＩＳＦＥＴ上部は層間絶縁膜１２に覆われ、この層間絶縁膜１２に、ＭＩＳＦＥＴの第１のソース／ドレイン６及び第２のソース／ドレイン７に接続されるコンタクトプラグ１３が埋め込まれる。そして層間絶縁膜１２上には、ｘ方向に配列されたＭＩＳＦＥＴの第２のソース／ドレイン７を共通接続するプレート線（ＰＬ）１４が配設される。プレート線１４上は更に層間絶縁膜１５で覆われ、この上にビット線（ＢＬ）１６が配設される。ビット線１６は、プレート線１４と並行して配設され、ｘ方向に配列されたＭＩＳＦＥＴの第１のソース／ドレイン６を共通接続する。
【００２７】
この様に構成されたＤＲＡＭの動作を説明する。この実施の形態のメモリセルＭＣは、フローティングであるチャネルボディ（ｐ型シリコン層３）が多数キャリアを保持した第１の電位状態（以下、これをデータ“１”とする）と、多数キャリアを放出した第１の電位より低い第２の電位状態（以下、これをデータ“０”とする）をダイナミックに記憶する。
【００２８】
データ“１”の書き込みは、第２のソース／ドレインを基準電位（０Ｖ）とし、第１のソース／ドレインとゲートに正の制御電圧を与えて、ＭＩＳＦＥＴを５極管動作させる。このとき、第１のソース／ドレイン接合近傍でインパクトイオン化を起こして、生成されたホールをチャネルボディに注入することにより、データ“１”が書かれる。
【００２９】
データ“０”の書き込みは、ゲートに正の制御電圧を与えてチャネルボディの電位を容量結合により上昇させ、第１のソース／ドレインとチャネルボディの間で順方向バイアス電流を流す。このときこの実施の形態では、第１のソース／ドレインを基準電位（０Ｖ）に保持したまま、第１のソース／ドレインとチャネルボディの間で大きな順方向電流を流すために、第２のソース／ドレインからも正の制御電圧を与える。この第２のソース／ドレインからの制御電圧は、ｐｎ接合容量を介してチャネルボディの電位上昇に寄与する。これにより、チャネルボディの過剰ホールを放出したデータ“０”が書かれる。
【００３０】
但しデータ“０”の書き込み時、ＭＩＳＦＥＴは第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインにした状態でオン動作して、チャネル電流が流れるから、このときインパクトイオン化が起こらないこと、或いは起こったとしても第１のソース／ドレインでの順方向電流に比べて無視できる程度に小さいことが重要である。そのためにこの実施の形態では、ＭＩＳＦＥＴを非対称としている。即ち、第２のソース／ドレイン７側の拡張領域７ｂを低濃度のｎ-型層としており、これにより、第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインとする５極管動作のモードになったとしても、ピンチオフ領域の電界を小さくすることができ、インパクトイオン化電流を小さく抑えることができる。
【００３１】
図３は、ＭＩＳＦＥＴのチャネルボディ電位Ｖｂと、ゲート電圧（ワード線電圧）ＶＷＬの関係を示している。図示のように、チャネルボディ電位Ｖｂの差として、データ“１”，“０”が記憶される。チャネルボディ電位Ｖｂの差は、ＭＩＳＦＥＴのしきい値電圧の差となる。即ち、ボディ電位Ｖｂの高い“１”データの場合のしきい値電圧Ｖｔｈ１と、ボディ電位Ｖｂの低い“０”データの場合のしきい値電圧Ｖｔｈ０とは異なる。これらのしきい値電圧Ｖｔｈ１，Ｖｔｈ０の差を検出することにより、データの読み出しが可能になる。
【００３２】
図４は、具体的に図２のようなメモリセルアレイを構成したときの、データの書き込み、保持及びデータ読み出しの動作タイミングを示している。時刻ｔ０までは、スタンバイ状態とし、ここでは、着目するセルのチャネルボディ電位Ｖｂが高レベルＶｂ１のデータ“１”状態（実線）から、書き込みサイクルでデータ“０”が書かれる場合と、着目するセルのチャネルボディ電位が低レベルＶｂ０のデータ“０”状態（破線）から、書き込みサイクルでデータ“１”が書かれる場合を示している。
【００３３】
即ち時刻ｔ０で書き込みサイクルに入り、選択されたワード線ＷＬに正の制御電圧ＶＨ１を与える。このワード線ＷＬで選択されたメモリセルのうち、“１”データを書き込むセルについては、実線で示すように、プレート線ＰＬを０Ｖとし、これと対をなすビット線ＢＬに正の制御電圧ＶＨ２を与える。“０”書き込みを行うセルについては、逆に、破線で示すように、ビット線ＢＬを０Ｖとして、これと対をなすプレート線ＰＬに正の制御電圧ＶＨ３を与える。ここで、制御電圧ＶＨ１，ＶＨ２，ＶＨ３は、例えば電源電圧Ｖｃｃとする。非選択のワード線ＷＬ、ビット線ＢＬ及びプレート線ＰＬは０Ｖを保つ。
【００３４】
これにより、“１”データが与えられたメモリセルは、５極管動作し、第１のソース／ドレイン接合近傍でインパクトイオン化を起こす。このとき、第２のソース／ドレインとチャネルボディとのｐｎ接合は順バイアスになるが、第１のソース／ドレイン側でのインパクトイオン化電流が第２のソース／ドレイン側での順バイアス電流より大きければ、チャネルボディには過剰ホールが蓄積され、その電位Ｖｂが上昇する。一方、“０”データが与えられたメモリセルは、第１のソース／ドレインの機能をソースにすると共に第２のソース／ドレインの機能をドレインとする５極管動作するが、第１のソース／ドレイン，第２のソース／ドレインの非対称性のために第２のソース／ドレイン接合近傍で生じるインパクトイオン化電流が第１のソース／ドレイン接合に流れる順方向電流に比べて小さい。この結果、チャネルボディの過剰ホールは第１のソース／ドレインに放出され、その電位Ｖｂが減少する。以上により、時刻ｔ１で書き込み動作を終了すると、チャネルボディ電位Ｖｂ１が高い状態に設定されたデータ“１”、チャネルボディ電位Ｖｂ１が低い状態に設定されたデータ“０”が保持される。
【００３５】
データ読み出しは、例えばビット線のプリチャージと、選択セルによるビット線放電を利用する。時刻ｔ３でビット線ＢＬを例えば電源電圧Ｖｃｃにプリチャージする。そして、時刻ｔ４で選択ワード線ＷＬに読み出し電圧ＶＲを印加する。読み出し電圧ＶＲを、図３に示すデータ“１”，“０”のしきい値電圧Ｖｔｈ１，Ｖｔｈ０の中間値とすれば、“１”データのセルには実線で示すようなビット線ＢＬを放電する電流が流れ、“０”データのセルには破線で示すように電流が流れない。このビット線放電電流の有無、或いはその結果のビット線電位の差をセンスアンプで検出することにより、“１”，“０”データ判別が可能である。
【００３６】
以上のように第１実施形態によれば、一つのＭＩＳＦＥＴを１ビットメモリセルとするＤＲＡＭが得られる。しかも、“１”，“０”書き込み及び読み出しに正の制御電圧のみが用いられるから、非選択セルでのデータ破壊も生じにくくなる。例えば、“０”データ書き込み時、選択ビット線に負の電圧を与えれば、第１のソース／ドレイン接合で大きな順方向電流を流すことができるが、この場合、同じビット線に接続された非選択セル（ワード線ＷＬが０Ｖ）でも第１のソース／ドレイン接合が順バイアスになって、その非選択セルが“１”データを保持している場合にデータ破壊が生じる可能性がある。このデータ破壊を防止するためには、非選択ワード線にも負の電圧を印加することが必要になる。これに対して第１実施形態では、“０”データ書き込み時、ビット線ＢＬは０Ｖに保持するから、非選択ワード線を０Ｖとしても第１のソース／ドレイン接合は順バイアスにはならず、データ破壊を防止することができる。また、負電圧発生回路を必要としないことも、有利になる。
【００３７】
次に、第１実施形態でのＤＲＡＭセルの製造工程を、図６の断面での一つのセルに着目して、図７〜図１１を用いて説明する。まず、図７に示すように、ＳＯＩ構造のｐ型シリコン層３にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離絶縁膜１１を埋め込むことにより、矩形の素子形成領域１０を区画する。素子形成領域１０には必要に応じて、しきい値調整のためのイオン注入を行う。
【００３８】
そして、図８に示すように、素子形成領域１０のｐ型シリコン層３上に熱酸化によりゲート絶縁膜４を形成し、その上にゲート電極５を形成する。ゲート電極５は、多結晶シリコンの堆積と、ＲＩＥにより形成し、前述のように、紙面に直交する方向に連続するワード線ＷＬとしてパターン形成する。
【００３９】
次に、図９に示すように、ゲート電極５をマスクとしてリン（Ｐ）イオン注入を行い、第１のソース／ドレイン，第２のソース／ドレイン領域に低不純物濃度で浅いｎ-型層６ｂ０，７ｂ０を形成する。このときイオン注入条件は、ドーズ量１×１０13／ｃｍ2程度とし、また通常のように基板に垂直方向のイオン注入として、第１のソース／ドレイン，第２のソース／ドレインに対称的にｎ-型層６ｂ０，７ｂ０を形成する。
【００４０】
続いて、図１０に示すように、ドーズ量５×１０14／ｃｍ2程度で、第２のソース／ドレイン側にゲート電極の影ができるような斜め方向からの砒素（Ａｓ）イオン注入を行う。これにより、第１のソース／ドレイン側では、ｎ-型層６ｂ０に完全に重なる浅く高不純物濃度のｎ+型層６ｂ１が形成され、第２のソース／ドレイン側では、チャネル領域に接する部分にｎ-型層７ｂ０を残した状態で、ｎ-型層７ｂ０に重なる浅く高不純物濃度のｎ+型層７ｂ１が形成される。
【００４１】
次に、図１１に示すように、ゲート電極５の側壁に側壁絶縁膜８を形成した後、ゲート電極５と側壁絶縁膜８をマスクとして再度砒素イオン注入を行って、第１のソース／ドレイン，第２のソース／ドレイン領域に絶縁膜２に達する深さの高不純物濃度ｎ+型層６ａ，７ａを形成する。この後、導入不純物の活性化のために、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等の熱処理を行う。これにより、第１のソース／ドレイン６の拡張領域６ｂが高不純物濃度のｎ+型層６ｂ０により構成され、第２のソース／ドレイン７の拡張領域７ｂが低不純物濃度のｎ-型層７ｂ０により構成された、非対称構造ＭＩＳＦＥＴが得られる。
【００４２】
この後は工程図は示さないが、図６に示すように、層間絶縁膜を堆積し、プレート線ＰＬ及びビット線ＢＬを形成する。以上のような工程により、第１のソース／ドレイン、第２のソース／ドレインを非対称とした一つのＭＩＳＦＥＴによりＤＲＡＭセルを構成するセルアレイを得ることができる。
【００４３】
なお、第１実施形態の製造工程も変形することができる。例えば先の製造工程では、第１のソース／ドレイン、第２のソース／ドレインの非対称構造を得るために斜めイオン注入を利用したが、斜めイオン注入に依らず、例えば非対称のイオン注入マスクを形成して垂直イオン注入を行って同様の非対称構造を得ることもできる。また、素子分離法は、ＳＴＩに限らず、ＬＯＣＯＳ法でもよいし、素子形成領域をメサ型に残すメサ型分離を行ってもよい。更に、絶縁膜上にシリコン層を成長させたもの、サファイア基板上にシリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）構造を利用することもできる。
【００４４】
（第２実施形態）
この発明の第２実施形態について説明する。図１２は、第２実施形態によるメモリセルの構造を示す断面図である。図１に示す第１実施形態と同一の要素については同一符号を付すことにより説明を省略し、第１実施形態と異なる点を説明する。図１２は、図１と異なり、第１のソース／ドレイン、第２のソース／ドレインを対称構造としたＭＩＳＦＥＴによりメモリセルＭＣを構成している。即ち、第１および第２のソース／ドレイン６，７は、通常のＬＤＤ構造と同様に、高不純物濃度のｎ+型層６ａ，７ａと、チャネル領域に接する低不純物濃度のｎ-型層６ｂ，７ｂとから構成されている。この場合も、制御電圧を適当に設定することにより、第１実施形態と同様の動作が可能である。
【００４５】
具体的には、図４に示すタイミング図において、データ書き込み時、選択ワード線（ゲート）に与える制御電圧ＶＨ１を例えば電源電圧Ｖｃｃより高いＶｃｃ＋αとする。そしてビット線（第１のソース／ドレイン）に与える“１”データ書き込みのための制御電圧ＶＨ２を同じくＶｃｃ＋αとし、プレート線（第２のソース／ドレイン）に与える“０”データ書き込みのための制御電圧ＶＨ３は電源電圧Ｖｃｃ又はそれより低い値にする。このとき、“１”データが与えられた選択セルでは、ビット線側をドレインとして５極管動作をして、第１のソース／ドレイン接合近傍でインパクトイオン化を起こし、第１実施形態と同様に“１”書き込みができる。一方、“０”データが与えられたセルでは、プレート線側をドレインとした３極管動作となるから、インパクトイオン化を殆ど発生させることなく、ビット線側に大きな順方向電流を流すことができ、先の実施の形態と同様に“０”書き込みができる。
【００４６】
（第３実施形態）
この発明の第３実施形態について説明する。図１３は、第３実施形態によるＤＲＡＭのメモリセルＭＣの断面構造を示している。第１実施形態と同一の要素については同一符号を付すことにより説明を省略し、第１実施形態と異なる点を説明する。図１３は、図１と異なり、第１のソース／ドレイン、第２のソース／ドレインを対称構造としている。つまり、図１２に示す第２実施形態と同様な対象構造をしている。ゲート電極５の側面および上面には熱酸化膜からなる絶縁膜２４が形成されている。絶縁膜２４は第１のソース／ドレイン６のｎ-型層６ｂ上まで延びている。
【００４７】
第３実施形態において、ゲート絶縁膜２２は第２のソース／ドレイン７（シリコン）よりも比誘電率が高い材料で構成されている。シリコンの比誘電率は１２．０なのでゲート絶縁膜２２の材料はこれより大きい値である。そして、好ましくは比誘電率が２０以上であり、さらに好ましくは比誘電率が３０以上である。ゲート絶縁膜２２の具体例としては、例えば、ＨｆＯ2、ＴｉＯ2、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ2、ＰｒＯ2、Ｇｄ2Ｏ3、Ｓｃ2Ｏ3、ＬａＡｌＯ3、ＺｒＴｉＯ4、（Ｚｒ，Ｓｎ）ＴｉＯ4、ＳｒＺｒＯ4、ＬａＡｌ3Ｏ4、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3等の金属酸化膜或いは、これらのシリケート、もしくは、上述の金属酸化物とシリコン酸化膜、シリコン窒化膜及びＡｌ2Ｏ3のなかから選ばれた少なくとも一種との混晶の形態でもよい。
【００４８】
ゲート絶縁膜２２は、第２のソース／ドレイン７のｎ-型層７ｂ上まで延びており、第１のソース／ドレイン６上にまで延びていない。ｎ-型層７ｂ上のゲート絶縁膜２２により、第１のソース／ドレイン６、第２のソース／ドレイン７の上記非対称構造と同様の機能を果たしている。すなわち、データ“０”書き込み時に、第１のソース／ドレイン６の機能をソースにすると共に第２のソース／ドレイン７の機能をドレインとする５極管動作のモードになっても、ピンチオフ領域の電界を小さくすることができ、インパクトイオン化電流を小さく抑えることができる。
【００４９】
これについてシミュレーションにより具体的に説明する。図１４および図１５はシミュレーションの結果であるインパクトイオン化電流密度のグラフである。ｈｉｇｈ-ｋ膜からなるゲート絶縁膜２２は、誘電率２５、厚さ５．８ｎｍ、ゲート長３０ｎｍに設定した。しきい値電圧Ｖｔｈは０．１５Ｖ、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇは０．７５Ｖに設定した。
【００５０】
図１４は第３実施形態、つまりゲート絶縁膜２２が第２のソース／ドレイン７のｎ-型層７ｂ上まで延びている場合である。図１５は第３実施形態の比較となる場合、つまり、ゲート絶縁膜２２が第１のソース／ドレイン６のｎ-型層６ｂ上まで延びている場合である。図中のｘ軸はゲート長方向を示し、ｙ軸はゲート電極５の厚み方向を示している。
【００５１】
図１４および図１５のグラフの等高線間隔は１ｋＡ／ｃｍ2であり、等高線が多いとインパクトイオン化電流密度が高くなる。図１４の第３実施形態は図１５の比較例と比べて、等高線の数が約半分なので、インパクトイオン化電流を約５０％低減できることが分かる。また、第３実施形態は比較例と比べてドレイン電流が２．５％低い値になった。
【００５２】
シミュレーションからも分かるように、第３実施形態によれば、データ“０”書き込み時に、第１のソース／ドレイン６の機能をソースにすると共に第２のソース／ドレイン７の機能をドレインとする５極管動作のモードになっても、インパクトイオン化電流を小さく抑えることができる。
【００５３】
なお、第３実施形態において、第２のソース／ドレイン７のｎ-型層７ｂ上に、第２のソース／ドレイン７よりも比誘電率が大きい誘電膜が形成されていれば、上記非対称構造と同様の機能を達成できる。よって、ゲート絶縁膜２２の材料をシリコン酸化膜にすることも可能である。しかしながら、第３実施形態では、ｈｉｇｈ-ｋ膜のような比誘電率が大きい材料でゲート絶縁膜２２を構成している。よって、高性能化のためにスケーリング則に従いＭＩＳＦＥＴを微細化しても、ゲート絶縁膜については厚みを小さくしなくてもよい。これにより、シリコン酸化膜をゲート絶縁膜とする場合に生じるトンネル電流を減少させることができる。
【００５４】
また、第３実施形態において、第１のソース／ドレイン６、第２のソース／ドレイン７を対称構造としているが、図１に示す第１実施形態のように非対称構造にしてもよい。
【００５５】
さらに、第３実施形態において、メモリセルＭＣを動作させる際の制御電圧の印加方法としては、第１実施形態および第２実施形態で説明したいずれの方法も可能である。
【００５６】
次に、第３実施形態でのＤＲＡＭセルの製造工程について、図１６〜図２２を用いて説明する。まず、第１実施形態と同様にして図７に示す構造を形成する。そして、図１６に示すように、素子形成領域１０上に熱酸化により絶縁膜２６を形成し、その上に例えば窒化膜のような絶縁膜２８（第１の膜の一例）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００５７】
次に、絶縁膜２８上に例えばレジストを形成し、このレジストをマスクとして、例えばＲＩＥにより絶縁膜２６、２８を選択的にエッチングする。これにより、第２のソース／ドレインおよびチャネルボディが形成される形成領域３０に開口部３２を形成する。
【００５８】
次に、ゲート絶縁膜となる例えばＨｆＯ2からなる絶縁膜３４（第２の膜の一例）をＣＶＤにより、絶縁膜２８および形成領域３０上に形成する。そして、その上にゲート電極となる例えば多結晶シリコン膜３６（第３の膜の一例）をＣＶＤにより形成する。
【００５９】
次に、図１７に示すように、多結晶シリコン膜３６を例えばＲＩＥによりエッチングし、開口部３２の側壁に沿って多結晶シリコン膜３６を残す。これが側壁導電膜３８となる。そして、側壁導電膜３８のうちゲート電極５となる部分をレジスト４０で覆う。レジスト４０をマスクとして側壁導電膜３８を例えばフッ硝酸によるウエットエッチングをし、ゲート電極５を形成する。その後、レジスト４０を除去する。
【００６０】
次に、図１８に示すように、絶縁膜３４およびゲート電極５上に例えばシリコン酸化膜のような絶縁膜４２をＣＶＤ法に形成する。そして、絶縁膜２８（窒化膜）をストッパとして、絶縁膜４２（シリコン酸化膜）および絶縁膜３４（ＨｆＯ2）を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨して、平坦化する。
【００６１】
次に、図１９に示すように、絶縁膜２８を例えば燐酸によるウエットエッチングにより剥離する。第３実施形態では、第１の膜として絶縁膜２８を用いているが、ゲート電極５を残すように除去が可能であり、かつ図１８で説明したように絶縁膜３４、４２を研磨する際のストッパとして機能すれば、絶縁膜に限らず導電膜や半導体膜でもよい。
【００６２】
次に、図２０に示すように、絶縁膜２６、絶縁膜４２およびゲート電極５の側壁にある絶縁膜３４を、例えば、フッ酸によるウエットエッチングにより除去する。これにより、第２のソース／ドレインおよびチャネルボディが形成される形成領域３０には絶縁膜３４（ＨｆＯ2）が残る。
【００６３】
次に、図２１に示すように、例えば、熱酸化により、第１のソース／ドレインが形成される領域にシリコン酸化膜からなる絶縁膜２４を形成する。そして、ゲート電極５をマスクとして例えば砒素（Ａｓ）のイオン注入を行い、第１および第２のソース／ドレインが形成される領域に低不純物濃度で浅いｎ-型層６ｂ０，７ｂ０を形成する。このときイオン注入条件は、ドーズ量５×１０14／ｃｍ2程度とし、また通常のように基板に垂直方向のイオン注入として、第１のソース／ドレイン、第２のソース／ドレインに対称的にｎ-型層６ｂ０，７ｂ０を形成する。
【００６４】
次に、図２２に示すように、ゲート電極５の側壁に側壁絶縁膜８を形成する。これにより、絶縁膜３４は第２のソース／ドレイン側の側壁絶縁膜８下まで延びたゲート絶縁膜２２となる。そして、ゲート電極５と側壁絶縁膜８をマスクとして再度砒素イオン注入を行って、第１のソース／ドレイン、第２のソース／ドレインに絶縁膜２に達する深さの高不純物濃度ｎ+型層６ａ、７ａを形成する。この後の工程は第１実施形態と同様なので説明を省略する。
【００６５】
（第４実施形態）
この発明の第４実施形態について説明する。これまでの実施形態では、第１及び第２のデータ状態の書き込みに一極性の制御電圧を用いていたが、第４実施形態では第１及び第２のデータ状態の書き込みの制御電圧を互いに異なる極性にしている。図２３は第４実施形態のメモリセルの等価回路図である。図２に示す第１実施形態との違いは、プレート線（ＰＬ）の替わりに接地線（ＧＮＤ）を設けたことである。第４実施形態のメモリセルＭＣの構造は図１に示す第１実施形態及び図１３に示す第３実施形態のいずれも適用することができる。第４実施形態では第１のソース／ドレイン６にビット線（ＢＬ）が接続され、第２のソース／ドレイン７に接地線（ＧＮＤ）が接続されている。
【００６６】
次に、第４実施形態のデータの書き込みおよび読み出しの動作を説明する。図２４、図２５はそれぞれ第４実施形態のデータの書き込み、読み出しの動作タイミングを示している。図２４および図２５において、図４に示す符号と同じものついては同一符号を付している。
【００６７】
時刻ｔ０で書き込みサイクルに入り、選択されたワード線ＷＬに正の制御電圧ＶＨ１を与える。このワード線ＷＬで選択されたメモリセルのうち、“１”データを書き込むセルについては、実線で示すように、ビット線ＢＬに正の制御電圧ＶＨ２を与える。一方、“０”書き込みを行うセルについては、逆に、破線で示すように、ビット線ＢＬに負の制御電圧ＶＨ４を与える。ここで、制御電圧ＶＨ４はチャネルボディから第１のソース／ドレイン６に順バイアス電流を流しかつ第２のソース／ドレイン７接合近傍で生じるインパクトイオン化電流を低く抑えられる電圧であれば、マイナスＶｃｃよりも大きい値（絶対値が小さい値）にすることができる。
【００６８】
以上により、“１”データが与えられたメモリセルは、図４に示す“１”データが与えられたメモリセルと同様にして、チャネルボディの電位Ｖｂが上昇しハイレベルとなる。一方、“０”データが与えられたメモリセルは、図４に示す“０”データが与えられたメモリセルと同様にして、電位Ｖｂはハイレベルより低いローレベルとなる。時刻ｔ１で書き込み動作を終了すると、チャネルボディ電位Ｖｂ１が高い状態に設定されたデータ“１”、電位Ｖｂ１が低い状態に設定されたデータ“０”が保持される。
【００６９】
次に、データの読み出しについて図２５で説明する。データ“１”の読み出し時は、データ“０”の読み出し時に比べて、電位Ｖｂ１が高いので、基板バイアス効果が大きい。このため、データ“１”の読み出し時のドレイン電流Ｉｄは、データ“０”の読み出し時のそれよりも大きくなる。これらのドレイン電流Ｉｄの差をセンスアンプで検出することにより、“１”，“０”データ判別が可能である。
【００７０】
以上説明したように、第４実施形態によれば、第２のソース／ドレイン７を接地に固定した状態で、メモリ動作をさせることができる。
【００７１】
【発明の効果】
以上述べたようにこの発明によれば、単純なトランジスタ構造をメモリセルとしてダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態によるメモリセルの構造を示す断面図である。
【図２】同実施の形態のメモリセルアレイの等価回路である。
【図３】同実施の形態のメモリセルのチャネルボディ電位とゲート電圧特性を示す図である。
【図４】同実施の形態のメモリの動作タイミング図である。
【図５】同実施の形態のメモリセルアレイの平面図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】同実施の形態のメモリセル製造の素子分離工程を示す図である。
【図８】同実施の形態のメモリセル製造のゲート電極形成工程を示す図である。
【図９】同実施の形態のメモリセル製造のイオン注入工程（１）を示す図である。
【図１０】同実施の形態のメモリセル製造のイオン注入工程（２）を示す図である。
【図１１】同実施の形態のメモリセル製造のゲート側壁絶縁膜形成及びイオン注入工程（３）を示す図である。
【図１２】この発明の第２実施形態によるメモリセルの構造を示す断面図である。
【図１３】この発明の第３実施形態によるメモリセルの構造を示す断面図である。
【図１４】同実施の形態のシミュレーションのグラフを示す図である。
【図１５】比較例のシミュレーションのグラフを示す図である。
【図１６】同実施の形態のメモリセル製造のゲート絶縁膜となる絶縁膜（ＨｆＯ2）形成工程を示す図である。
【図１７】同実施の形態のメモリセル製造のゲート電極形成工程を示す図である。
【図１８】同実施の形態のメモリセル製造のＣＭＰ工程を示す図である。
【図１９】同実施の形態のメモリセル製造のウエットエッチング工程（１）を示す図である。
【図２０】同実施の形態のメモリセル製造のウエットエッチング工程（２）を示す図である。
【図２１】同実施の形態のメモリセル製造のイオン注入工程（１）を示す図である。
【図２２】同実施の形態のメモリセル製造のイオン注入工程（２）を示す図である。
【図２３】第４実施形態のメモリセルアレイの等価回路である。
【図２４】同実施の形態のメモリの書き込み動作タイミング図である。
【図２５】同実施の形態のメモリの読み出し動作タイミング図である。
【符号の説明】
１…シリコン基板、２…絶縁膜、３…ｐ型シリコン層（チャネルボディ）、４…ゲート絶縁膜、５…ゲート電極（ワード線ＷＬ）、６…第１のソース／ドレイン、７…第２のソース／ドレイン、８…側壁絶縁膜、１０…素子形成領域、１１…素子分離絶縁膜、１２，１５…層間絶縁膜、１３…コンタクトプラグ、１４…プレート線（ＰＬ）、１６…ビット線（ＢＬ）、２２…ゲート絶縁膜（ＨｆＯ2）、２４…絶縁膜（シリコン酸化膜）、２６…絶縁膜（シリコン酸化膜）、２８…絶縁膜（窒化膜）、３０…形成領域、３２…開口部、３４…絶縁膜（ＨｆＯ2）、３６…多結晶シリコン膜、３８…側壁導電膜、４０…レジスト、４２…絶縁膜（シリコン酸化膜）。
Claims (5)
- ＳＯＩ基板の絶縁膜上に形成された半導体素子形成領域上にゲート絶縁膜を介して形成されたゲートと、
前記半導体素子形成領域に前記ゲート直下のチャネル領域を介して互いに離隔して形成された第１および第２のソース／ドレインと、
第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、前記第１のソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、
を含む一つのトランジスタによりメモリセルが構成され、
前記トランジスタは、前記第１のソース／ドレインの少なくともチャネル領域に接する部分が、前記第２のソース／ドレインの少なくともチャネル領域に接する部分に比べて高不純物濃度に設定され、
前記トランジスタの第１のデータ状態は、前記第２のソース／ドレインを基準電位とし、前記ゲートに前記基準電位に対してチャネルをオンさせる極性の第１の制御電圧を印加し、前記第１のソース／ドレインに第１の制御電圧と同極性の第２の制御電圧を印加して、前記第１のソース／ドレイン接合近傍でインパクトイオン化を起こして前記チャネルボディに多数キャリアを注入することにより書き込まれ、
前記トランジスタの第２のデータ状態は、前記第１のソース／ドレインを前記基準電位とし、前記ゲートに前記第１の制御電圧を印加し、前記第２のソース／ドレインに前記第１の制御電圧と同極性の第３の制御電圧を印加して、前記チャネルボディの多数キャリアを前記第１のソース／ドレインに放出させることにより書き込まれる
ことを特徴とする半導体メモリ装置。 - ＳＯＩ基板の絶縁膜上に形成された半導体素子形成領域上にゲート絶縁膜を介して形成されたゲートと、
前記半導体素子形成領域に前記ゲート直下のチャネル領域を介して互いに離隔して形成された第１および第２のソース／ドレインと、
前記第１のソース／ドレイン上には形成されず、前記第２のソース／ドレイン上に形成されたシリコンよりも比誘電率が高い絶縁膜と、
前記第１のソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、
を含む一つのトランジスタによりメモリセルが構成され、
前記トランジスタは、前記第１のソース／ドレイン接合近傍でインパクトイオン化を起こして前記チャネルボディに多数キャリアを注入した第１のデータ状態と、前記ゲートからの容量結合により所定電位が与えられた前記チャネルボディと前記第１のソース／ドレインの間に順方向バイアスを与えることにより前記チャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものである
ことを特徴とする半導体メモリ装置。 - ＳＯＩ基板の絶縁膜上に形成された半導体素子形成領域上にゲート絶縁膜を介して形成されたゲートと、
前記半導体素子形成領域に前記ゲート直下のチャネル領域を介して互いに離隔して形成された第１のソース／ドレインと、
少なくともチャネル領域に接する部分を有し、この部分よりも前記第１のソース／ドレインの少なくともチャネル領域に接する部分の方が高不純物濃度に設定されている第２のソース／ドレインと、
前記第１ソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディと、
を含む一つのトランジスタによりメモリセルが構成され、
前記トランジスタは、前記第１のソース／ドレイン接合近傍でインパクトイオン化を起こして前記チャネルボディに多数キャリアを注入した第１のデータ状態と、前記ゲートからの容量結合により所定電位が与えられた前記チャネルボディと前記第１のソース／ドレインの間に順方向バイアスを与えることにより前記チャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする半導体メモリ装置。 - ＳＯＩ基板の絶縁膜上に形成された半導体素子形成領域に形成され、互いに他から分離されたフローティングのチャネルボディを持ってマトリクス配列された、第１のソース／ドレインのチャネル領域に接する部分が第２のソース／ドレインのチャネル領域に接する部分に比べて高不純物濃度に設定されたトランジスタと、
一方向に並ぶトランジスタのゲートが共通に接続されたワード線と、
前記ワード線と交差する方向に並ぶトランジスタの前記第１のソース／ドレインが共通に接続されたビット線と、
前記ワード線と交差する方向に並ぶ前記トランジスタの第２のソース／ドレインが共通に接続されたプレート線と
を備えてメモリセルアレイが構成され、
前記トランジスタは、前記第１のソース／ドレイン接合近傍でインパクトイオン化を起こして前記チャネルボディに多数キャリアを注入した第１のデータ状態と、ゲートからの容量結合により所定電位が与えられた前記チャネルボディと前記第１のソース／ドレインの間に順方向バイアスを与えることにより前記チャネルボディの多数キャリアを放出した第２のデータ状態とを記憶するものであることを特徴とする半導体メモリ装置。 - メモリセルが、ＳＯＩ基板の絶縁膜上に形成された半導体素子形成領域上にゲート絶縁膜を介して形成されたゲートと、前記半導体素子形成領域に前記ゲート直下のチャネル領域を介して互いに離隔して形成された第１および第２のソース／ドレインと、第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、前記第１のソース／ドレインと前記第２のソース／ドレインとに挟まれこれらと逆の導電型であるフローティングのチャネルボディとを含み、前記第１のソース／ドレインの少なくともチャネル領域に接する部分が、前記第２のソース／ドレインの少なくともチャネル領域に接する部分に比べて高不純物濃度に設定された一つのトランジスタにより構成される半導体メモリ装置の製造方法であって、
半導体基板上に絶縁膜により分離されて積層された第１導電型の半導体層にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして垂直方向のイオン注入を行って、第１および第２のソース／ドレインにそれぞれ第２導電型の第１及び第２の低濃度層を形成する工程と、
前記ゲート電極をマスクとして斜め方向のイオン注入を行って、前記第１のソース／ドレインには前記第１の低濃度層と重なる浅い第２導電型の第１の高濃度層を形成し、前記第２のソース／ドレインには前記第２の低濃度層のチャネル領域に接する拡張領域部分を残して第２の低濃度層に重なる浅い第２導電型の第２の高濃度層を形成する工程と、
前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記ゲート電極と側壁絶縁膜をマスクとして垂直方向のイオン注入を行って、前記第１および前記第２のソース／ドレインにそれぞれ前記絶縁膜に達する深さで第２導電型の第３及び第４の高濃度層を形成する工程と、
を有することを特徴とする半導体メモリ装置の製造方法。
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