KR100734304B1 - 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로서, 더욱 구체적으로는 채널 바디와 소오스/드레인 전극의 접촉 면적을 최소화하고 채널바디 자체의 부피를 극대화하며 백게이트 전압을 걸어줄 수 있도록 백게이트 전극을 형성함으로써 전하 저장 능력이 향상된 트랜지스터의 제조방법에 관한 것이다.
본 발명의 제조 방법에 따르면 전하 저장 능력이 향상된 트랜지스터를 간단하고도 저렴하게 제조할 수 있다.
커패시터리스 디램, 스마트컷, 베이스 웨이퍼, 트랜지스터
Description
도 1a 및 도 1b는 종래의 커패시터리스 디램의 동작을 설명하기 위한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 공정 순서에 따라 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 반도체 기판 100a : 제 1 반도체 기판의 제 1 표면
100b : 제 1 반도체 기판의 제 2 표면 110 : 제 1 불순물 영역
112 : 이온주입층 125 : 마스크 패턴
143 : 소오스 영역 144 : 드레인 영역
152 : 절연물질층 162 : 제 2 반도체 기판
184 : 게이트 전극 198 : 백게이트 전극
본 발명은 커패시터리스 디램의 제조 방법에 관한 것으로서, 더욱 구체적으로는 간단하고도 저렴하게 전하 저장 능력이 향상된 커패시터리스 디램을 제조할 수 있는 제조방법에 관한 것이다.
디램(DRAM)은 일반적으로 하나의 트랜지스터와 하나의 커패시터(1T/1C)를 포함하여 이루어진다. 그러나, 이러한 1T/1C 디램의 집적도가 높아짐에 따라 공간을 더욱 절약하고 제조공정의 단순화 및 비용 절감이 요구되었다.
그 결과 제조 공정이 복잡하고 제조 비용이 높은 커패시터를 형성하지 않고도 데이터를 저장할 수 있는 디램, 즉 커패시터리스 디램(capacitorless DRAM)이 제안되었다. 이하에서 커패시터리스 디램의 동작 원리를 살펴본다.
도 1a 및 도 1b는 커패시터리스 디램의 동작을 보여주는 단면도이다. 도 1a를 참조하면, 게이트(20)와 드레인(11)에 고전압을 걸어주어 임팩트 이온화(impact ionization)와 같은 현상에 의해 전자-정공쌍(electron-hole pair)을 생성시킴으로써 기판 내의 채널 바디(13)에 핫케리어(hot carrier)인 초과 정공(1 : excess hole)을 발생시킨다. 채널 바디(13) 아래에는 옥사이드 베리어(10)가 형성되어 있어 발생된 초과 정공은 빠져나갈 곳이 없으므로 채널 바디(10)에 갇히게 된다. 이렇게 채널 바디(10)에 초과 정공(1)이 갇혀있는 상태는 "1"이다.
이러한 초과 정공은 시간에 흐름에 따라 전자-정공 재결합(recombination)에 의해 소멸된다. 이 때, 정공이 소멸되는 데 걸리는 시간은 디램 시스템의 데이터 보유 시간(retention time)을 결정하는 요소로서, 정공 소멸시간을 얼마나 길게 유지시킬 수 있는가가 커패시터리스 1T 디램의 유용성을 확보할 수 있도록 하는 핵심 기술이다.
본 발명이 이루고자 하는 기술적 과제는 간단하고도 저렴하게 전하 저장 능력과 보유(retention) 특성이 향상된 커패시터리스 디램을 제조할 수 있는 커패시터리스 디램의 제조방법을 제공하는 것이다.
본 발명은 상기 기술적 과제를 이루기 위하여, 제 1 반도체기판의 제 1 표면으로 제 1 도전형 불순물 이온을 주입하여 상기 반도체 기판의 상기 제 1 표면 아래로 제 1 불순물 영역을 형성하는 단계; 상기 제 1 불순물 영역 위로 소정의 폭을 갖는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 하여 상기 제 1 불순물 영역의 일부를 식각함으로써 상기 마스크 패턴 하부에 제 1 불순물 영역의 돌출부를 형성하는 단계; 상기 돌출부를 포함하는 상기 제 1 불순물 영역 위로 평탄화된 절연물질층을 형성하는 단계; 상기 평탄화된 절연물질층 상에 제 2 반도체기판을 접착하는 단계; 상기 제 1 반도체기판 내의 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계; 상기 노출된 제 1 불순물 영역 위로, 상기 제 1 불순물 영역의 돌출부가 하부에 위치하도록 게이트 전극 패턴을 형성하는 단계; 및 상기 게이트 전극 패턴을 이온주입 마스크로 하여 상기 제 1 불순물 영역에 제 2 도전형 불순물 이온을 주입하여 소오스영역/드레인영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 제조 방법에 있어서, 상기 제 1 반도체 기판에 수소이온 또는 희가스 이온을 주입하여 이온주입층을 형성하는 단계를 더 포함하고, 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계가 열처리 단계를 포함할 수 있다. 특히, 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 분리 제거하는 단계에서 상기 이온 주입층이 절단면이 되도록 하는 기술(스마트-컷(SmartCut) 기술)이 이용될 수 있다.
본 발명의 트랜지스터의 제조 방법은 상기 제 2 반도체 기판에 백게이트(back gate) 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 돌출부를 포함하는 상기 제 1 불순물 영역 위로 평탄화된 절연물질층을 형성하는 단계는, 상기 돌출부가 매립되도록 절연물질층을 형성하는 단계; 상기 돌출부를 평탄화 종료점으로 하여 상기 절연물질층을 평탄화하는 단계; 및 평탄화된 상기 절연물질층 위에 절연물질층을 더 형성하는 단계를 포함할 수 있다.
또한, 상기 평탄화된 절연물질층 상에 제 2 반도체기판을 접착하는 단계는 상기 평탄화된 절연물질층과 상기 제 2 반도체기판을 밀착시켜 가열하는 단계를 포함할 수 있다.
상기 제 1 도전형 불순물 이온이 p형 불순물 이온이고 상기 제 2 도전형 불순물 이온이 n형 불순물 이온일 수 있으며, 또는 상기 제 1 도전형 불순물 이온이 n형 불순물 이온이고 상기 제 2 도전형 불순물 이온이 p형 불순물 이온일 수 있다.
또, 상기 제 1 도전형 불순물 이온의 농도는 상기 제 1 반도체 기판의 제 1 표면으로 갈수록 높아지는 것이 바람직하고, 제 2 도전형 불순물 이온의 농도는 상기 제 1 반도체 기판의 제 2 표면으로 갈수록 높아지는 것이 바람직하다.
또한, 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계가 그라인딩(grinding) 방법에 의해 이루어질 수 있다.
또, 상기 돌출부 상에서의 상기 마스크 패턴 및 절연물질층의 두께의 합이 10 nm 내지 50 nm가 되도록 마스크 패턴 및 절연물질층을 형성하는 것이 바람직하다.
또, 상기 소오스영역/드레인영역의 두께가 30 nm 내지 100 nm가 되도록 상기 제 1 불순물 영역을 식각하는 것이 바람직하다.
상기 제 1 반도체 기판 및 제 2 반도체 기판은 각각 실리콘 기판일 수 있다.
또, 상기 제 1 불순물 영역의 돌출부의 돌출방향으로의 길이는 30 nm 내지 100 nm일 수 있다.
상기 절연물질층은 산화물층일 수 있으며, 상기 마스크 패턴은 산화물층 및 질화물층을 포함하여 이루어질 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그 려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 또는 반도체 기판 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 커패시터리스 디램 셀의 제조방법을 공정 순서대로 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제 1 반도체 기판(100)의 제 1 표면(100a)에 제 1 도전형 불순물 이온을 주입하여 제 1 불순물 영역(110)을 형성한다. 상기 제 1 도전형 불순물 이온은, 예를 들면, 이온 주입과 같은 방법을 이용하여 주입될 수 있으나 여기에 한정되는 것은 아니다. 이 때 상기 제 1 도전형 불순물 이온의 농도는 상기 제 1 반도체 기판(100)의 제 1 표면(100a) 쪽으로 갈수록 높고, 상기 제 1 반도체 기판(100)의 제 2 표면(100b) 쪽으로 갈수록 낮아지는 것이 바람직하다.
후술되는 공정에서 이용하기 위하여 선택적으로 이온주입층(112)을 더 형성할 수도 있다. 상기 이온주입층(112)은 수소이온 또는 희가스이온을, 예를 들면, 이온주입하여 형성시킬 수 있으며, 상기 제 1 불순물 영역(110)의 하부에 형성되는 것이 바람직하다.
도 2b를 참조하면, 상기 제 1 반도체 기판(100)의 제 1 표면(110a)에 마스크 패턴을 형성할 수 있도록 마스크층(120)을 형성한다. 상기 마스크층(120)은 예를 들면 산화물층(122)과 하드마스크막(124)을 포함할 수 있고 상기 하드마스크막(124)은 질화물층일 수 있다. 마스크층(120)을 형성하는 방법은, 예를 들면, 기상 증착과 같이 종래에 알려진 방법에 의할 수 있으며 특별히 한정되지 않는다. 상기 마스크층(120)의 두께는, 최종적으로 제조되는 커패시터리스 디램에 있어서 백게이트 전압을 걸어주는 경우에 디램 동작의 제어편이성을 고려하여 결정할 수 있다.
도 2c를 참조하면, 상기 마스크층(120)을, 예를 들면, 포토리소그래피 방법을 이용하여 식각하여 마스크 패턴(125)을 형성한 후, 상기 마스크 패턴(125)을 마스크로 하여 당 업계에 알려진 식각 방법으로 제 1 불순물 영역(110)의 일부를 식각함으로써 상기 마스크 패턴(125)의 하부에 제 1 불순물 영역(110)의 돌출부를 형성할 수 있다. 상기 제 1 불순물 영역(110)의 돌출부의 돌출방향으로의 길이는 30 nm 내지 100 nm일 수 있다. 또한, 제 1 불순물 영역(110)에서 돌출부가 아닌 부분은 추후에 소오스 영역/드레인 영역으로 형성될 부분으로서 이 부분의 두께는 30 nm 내지 100 nm일 수 있다.
그런 후, 도 2d에 나타낸 바와 같이, 상기 제 1 불순물 영역(110) 및 마스크 패턴(125) 위로 절연물질층(152)을 형성한다. 상기 절연물질층(152)은 제 1 불순물 영역(110)의 돌출부가 충분히 매립되도록 형성시키는 것이 바람직하다. 상기 절연물질층(152)은, 예를 들면, 산화물층일 수 있으며, 기상 증착과 같은 방법에 의하여 형성시킬 수 있지만 여기에 한정되는 것은 아니다. 상기 절연물질층(152)의 높이는 최저 높이가 상기 제 1 불순물 영역(110)의 돌출부 및 마스크 패턴(125)보다 높게 형성되도록 충분히 높게 형성되도록 하는 것이 바람직하다.
상기와 같이 형성된 절연물질층(152)은 선택적으로 평탄화 과정을 거칠 수 있다. 즉, 상기 마스크 패턴(125)을 평탄화 종료점으로 하여 절연물질층(152)을 평 탄화할 수 있다. 또, 평탄화된 면 위에 절연물질층(152)을 얇게 추가적으로 형성하여 절연물질이 상기 마스크 패턴(125)을 덮도록 함으로써 절연물질층(152)을 완성할 수 있다. 상기 마스크 패턴(125)을 덮는 절연물질층(152)은 후술하는 제 2 반도체 기판(162)과의 접착성을 향상시킬 수 있다.
이 때, 마스크 패턴(125) 및 절연물질층(152)의 두께의 합이 너무 크면 보유시간이 짧아져 소자특성이 나빠지고, 만일 상기 마스크 패턴(125) 및 절연물질층(152)의 두께의 합이 너무 작으면 공정 변동에 취약해질 수 있다. 이러한 점을 고려하여 상기 마스크 패턴(125) 및 절연물질층(152)의 두께의 합은 10 nm 내지 50 nm가 되도록 하는 것이 바람직하다.
도 2e를 참조하면, 상기 절연물질층(152) 위에 제 2 반도체 기판(162)을 접착한다. 상기 제 2 반도체 기판(162)을 접착하는 방법은 상기 제 2 반도체 기판(162)을 상기 절연물질층(152)에 밀착시킨 후, 예를 들면, 퍼니스(furnace)와 같은 밀폐된 가열공간에서 가열하는 방법일 수 있지만 여기에 한정되는 것은 아니다.
도 2e와 도 2f를 참조하면, 제 1 불순물 영역(110)이 노출되도록 상기 제 1 반도체 기판(100)의 제 2 표면(100b)으로부터 상기 제 1 반도체기판(100)을 제거한다. 상기 제 1 반도체 기판(100)을 제 2 표면(100b)으로부터 제거하는 방법은 특별히 한정되지 않고, 예를 들면, 그라인딩 방법에 의할 수 있다. 선택적으로 앞서 이온주입층(112)을 형성한 경우에는 스마트컷 방법에 의할 수 있다. 스마트컷 방법은 수소이온 또는 희가스 이온을 주입하여 이온주입층을 형성시키고 선택적으로 열처리를 통해 이온주입층을 따라 박리시키는 방법을 말한다.
도 2g를 참조하면, 상기 도 2f에 나타낸 구조의 상하를 뒤집은 구조로서 상기 노출된 제 1 불순물 영역(110) 위로 상기 제 1 불순물 영역(110)의 돌출부가 하부에 위치하도록 게이트 전극 패턴을 형성할 수 있다. 그런 후 상기 게이트 전극(184)을 이온주입 마스크로 하여 상기 제 1 불순물 영역(110)에 제 2 도전형 불순물 이온을 주입함으로써 자기정렬에 의해 소오스 영역 및 드레인 영역(143, 144)을 형성할 수 있다. 이 때 상기 제 2 도전형 불순물의 농도가 상기 제 1 반도체 기판(100)의 제 1 표면(100a) 쪽으로 갈수록 낮아지고, 상기 제 1 반도체 기판(100)의 제 2 표면(100b) 쪽으로 갈수록 높아지는 것이 바람직하다.
도 2g에서 알 수 있는 바와 같이 제 1 불순물 영역(110)이 채널바디의 역할을 담당하게 되는데, 소오스 영역 및 드레인 영역(143, 144)과 접촉하는 면적을 최소화하여 재결합에 의한 초과 정공의 소멸시간을 지연시켜 보유 특성을 향상시킬 수 있고, 전하가 저장되는 채널바디의 부피를 극대화하여 전하 저장 용량을 극대화할 수 있는 구조를 얻을 수 있다.
도 2h를 참조하면, 상기 게이트 전극(184), 소오스 영역/드레인 영역(143, 144), 및 절연물질층(152) 위에 다시 절연물질층(191)을 형성시킨 후 당업계에 알려진 배선 공정을 통해 콘택 및 배선을 하여 소오스 전극/드레인 전극(194, 196) 및 게이트 플러그(192)를 형성할 수 있다.
또한, 선택적으로 상기 제 2 반도체 기판(162)에 백게이트 전극(198)을 형성시켜 채널 바디의 전하 보유시간을 증가시킬 수도 있다. 상기 백게이트 전극(198)의 형성 방법 또한 통상의 배선 방법에 의할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명의 제조방법에 따르면, 채널 바디와 소오스 영역/드레인 영역의 접촉 면적을 최소화하고 채널바디 자체의 부피를 극대화하며 백게이트 전압을 걸어줄 수 있도록 백게이트 전극을 형성함으로써 전하 저장 능력이 향상된 트랜지스터를 제조할 수 있다. 또한, 고가의 SOI 기판을 사용하지 않고도 커패시터리스 디램을 제조할 수 있는 장점이 있다.
Claims (13)
- 제 1 반도체기판의 제 1 표면으로 제 1 도전형 불순물 이온을 주입하여 상기 반도체 기판의 상기 제 1 표면 아래로 제 1 불순물 영역을 형성하는 단계;상기 제 1 불순물 영역 위로 소정의 폭을 갖는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각마스크로 하여 상기 제 1 불순물 영역의 일부를 식각함으로써 상기 마스크 패턴 하부에 제 1 불순물 영역의 돌출부를 형성하는 단계;상기 돌출부를 포함하는 상기 제 1 불순물 영역 위로 평탄화된 절연물질층을 형성하는 단계;상기 평탄화된 절연물질층 상에 제 2 반도체기판을 접착하는 단계;상기 제 1 반도체기판 내의 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계;상기 노출된 제 1 불순물 영역 위로, 상기 제 1 불순물 영역의 돌출부가 하부에 위치하도록 게이트 전극 패턴을 형성하는 단계; 및상기 게이트 전극 패턴을 이온주입 마스크로 하여 상기 제 1 불순물 영역에 제 2 도전형 불순물 이온을 주입하여 소오스영역/드레인영역을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 반도체 기판에 수소이온 또는 희가스 이온을 주입하여 이온주입층을 형성하는 단계를 더 포함하고, 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계가 열처리 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 반도체 기판에 백게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 돌출부를 포함하는 상기 제 1 불순물 영역 위로 평탄화된 절연물질층을 형성하는 단계는,상기 돌출부가 매립되도록 절연물질층을 형성하는 단계;상기 돌출부를 평탄화 종료점으로 하여 상기 절연물질층을 평탄화하는 단계; 및평탄화된 상기 절연물질층 위에 절연물질층을 더 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 평탄화된 절연물질층 상에 제 2 반도체기판을 접착하는 단계는 상기 평탄화된 절연물질층과 상기 제 2 반도체기판을 밀착시켜 가열하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물 이온이 p형 불순물 이온이고, 상기 제 2 도전형 불순물 이온이 n형 불순물 이온인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물 이온의 농도가 상기 제 1 반도체 기판의 제 1 표면으로 갈수록 높아지는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 2 도전형 불순물 이온의 농도가 상기 제 1 반도체 기판의 제 2 표면으로 갈수록 높아지는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 불순물 영역이 노출되도록 상기 제 1 반도체기판의 제 2 표면으로부터 상기 제 1 반도체기판을 일부 제거하는 단계가 그라인딩(grinding) 방법에 의해 이루어지는 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 반도체 기판이 실리콘 기판인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 2 반도체 기판이 실리콘 기판인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 절연물질층이 산화물층인 것을 특징으로 하는 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 마스크 패턴이 산화물층 및 질화물층을 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
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