JPH06120516A - 不揮発性記憶装置およびその製造方法 - Google Patents
不揮発性記憶装置およびその製造方法Info
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- JPH06120516A JPH06120516A JP4289476A JP28947692A JPH06120516A JP H06120516 A JPH06120516 A JP H06120516A JP 4289476 A JP4289476 A JP 4289476A JP 28947692 A JP28947692 A JP 28947692A JP H06120516 A JPH06120516 A JP H06120516A
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- gate insulating
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Abstract
(57)【要約】
【目的】 本発明は、ゲート電圧を高くすることなく、
ホットエレクトロンの発生率とともにフローティングゲ
ートへのホットエレクトロンの注入確率を高めて、デー
タの書き込み特性の向上を図る。 【構成】 フローティングゲート１４の下方におけるソ
ース領域１７側またはドレイン領域１８側の少なくとも
いずれか一方の半導体基板１１の上層に設けた溝１２の
内部に、第１のゲート絶縁膜１３を介してフローティン
グゲート１４の一部分を埋め込み、かつ溝１２の周囲の
半導体基板１１にソース領域１７またはドレイン領域１
８とほぼ同等の不純物濃度を有する不純物導入領域１９
を設けたものである。また溝１２を不揮発性記憶装置１
０に形成される空乏層２０にかかる状態に設けたもので
ある。
ホットエレクトロンの発生率とともにフローティングゲ
ートへのホットエレクトロンの注入確率を高めて、デー
タの書き込み特性の向上を図る。 【構成】 フローティングゲート１４の下方におけるソ
ース領域１７側またはドレイン領域１８側の少なくとも
いずれか一方の半導体基板１１の上層に設けた溝１２の
内部に、第１のゲート絶縁膜１３を介してフローティン
グゲート１４の一部分を埋め込み、かつ溝１２の周囲の
半導体基板１１にソース領域１７またはドレイン領域１
８とほぼ同等の不純物濃度を有する不純物導入領域１９
を設けたものである。また溝１２を不揮発性記憶装置１
０に形成される空乏層２０にかかる状態に設けたもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の不揮発性記憶装置の一例を図６の
概略構成断面図により説明する。図に示すように、不揮
発性記憶装置６０では、半導体基板６１の上面に形成し
た第１のゲート絶縁膜６２を介してフローティングゲー
ト６３が形成されている。このフローティングゲート６
３の上面には、第２のゲート絶縁膜６４を介してコント
ロールゲート６５が形成されている。またフローティン
グゲート６３の両側の半導体基板６１の上層には、ソー
ス領域６６とドレイン領域６７とが形成されている。
概略構成断面図により説明する。図に示すように、不揮
発性記憶装置６０では、半導体基板６１の上面に形成し
た第１のゲート絶縁膜６２を介してフローティングゲー
ト６３が形成されている。このフローティングゲート６
３の上面には、第２のゲート絶縁膜６４を介してコント
ロールゲート６５が形成されている。またフローティン
グゲート６３の両側の半導体基板６１の上層には、ソー
ス領域６６とドレイン領域６７とが形成されている。
【０００３】上記構成の不揮発性記憶装置６０にデータ
を書き込むには、ドレイン領域６７の近傍で発生したホ
ットエレクトロンをフローティングゲート６３に注入す
る。データの書き込み特性を高めるには、ドレイン領域
６７に高電圧を印加することによりチャネル方向電界を
高くして、ホットエレクトロンの発生率を高める。また
フローティングゲート６３は、電子が進むチャネル方向
に平行して設けられているので、発生したホットエレク
トロンがフローティングゲート６３に注入される確率を
高めるには、コントロールゲート６５に高電圧を印加し
てゲート−ドレイン領域間の電圧を高め、ホットエレク
トロンをフローティングゲート６３側へ電気的に引き寄
せる必要がある。
を書き込むには、ドレイン領域６７の近傍で発生したホ
ットエレクトロンをフローティングゲート６３に注入す
る。データの書き込み特性を高めるには、ドレイン領域
６７に高電圧を印加することによりチャネル方向電界を
高くして、ホットエレクトロンの発生率を高める。また
フローティングゲート６３は、電子が進むチャネル方向
に平行して設けられているので、発生したホットエレク
トロンがフローティングゲート６３に注入される確率を
高めるには、コントロールゲート６５に高電圧を印加し
てゲート−ドレイン領域間の電圧を高め、ホットエレク
トロンをフローティングゲート６３側へ電気的に引き寄
せる必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
造の不揮発性記憶装置では、ホットエレクトロンの発生
率を高めようとして、ドレイン電圧を高くすると、ゲー
ト−ドレイン領域間の電圧が低下し、ホットエレクトロ
ンの注入確率が低くなる。また、ゲート電圧を高くする
と、チャネル方向電界が低くなってホットエレクトロン
の発生率が低下する。このように、ホットエレクトロン
の発生率とホットエレクトロンの注入確率とは相反する
関係にあるので、ホットエレクトロンの発生率とホット
エレクトロンの注入確率とを、ともに高めることは困難
である。
造の不揮発性記憶装置では、ホットエレクトロンの発生
率を高めようとして、ドレイン電圧を高くすると、ゲー
ト−ドレイン領域間の電圧が低下し、ホットエレクトロ
ンの注入確率が低くなる。また、ゲート電圧を高くする
と、チャネル方向電界が低くなってホットエレクトロン
の発生率が低下する。このように、ホットエレクトロン
の発生率とホットエレクトロンの注入確率とは相反する
関係にあるので、ホットエレクトロンの発生率とホット
エレクトロンの注入確率とを、ともに高めることは困難
である。
【０００５】本発明は、データの書き込み特性に優れた
不揮発性記憶装置およびその製造方法を提供することを
目的とする。
不揮発性記憶装置およびその製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた不揮発性記憶およびその製造方法
である。すなわち、不揮発性記憶装置としては、フロー
ティングゲートの下方におけるソース領域側またはドレ
イン領域側の少なくともいずれか一方の半導体基板の上
層に設けた溝の内部に、ゲート絶縁膜を介してフローテ
ィングゲートの一部分を埋め込み、かつ溝の周囲の半導
体基板にソース領域またはドレイン領域とほぼ同等の不
純物濃度を有する不純物導入領域を設けたものである。
あるいは、溝を不揮発性記憶装置に形成される空乏層に
かかる状態に設けたものである。
成するためになされた不揮発性記憶およびその製造方法
である。すなわち、不揮発性記憶装置としては、フロー
ティングゲートの下方におけるソース領域側またはドレ
イン領域側の少なくともいずれか一方の半導体基板の上
層に設けた溝の内部に、ゲート絶縁膜を介してフローテ
ィングゲートの一部分を埋め込み、かつ溝の周囲の半導
体基板にソース領域またはドレイン領域とほぼ同等の不
純物濃度を有する不純物導入領域を設けたものである。
あるいは、溝を不揮発性記憶装置に形成される空乏層に
かかる状態に設けたものである。
【０００７】不揮発性記憶装置の第１の製造方法として
は、第１の工程で、半導体基板の上層に溝を形成し、第
２の工程で、溝の周囲の半導体基板に不純物導入領域を
形成する。次いで第３の工程で、溝の内壁と半導体基板
の上面とに第１のゲート絶縁膜を形成し、次いで溝の内
部と第１のゲート絶縁膜上とにフローティングゲートを
形成し、さらにその上に第２のゲート絶縁膜とコントロ
ールゲートとを形成した後、第４の工程でコントロール
ゲートの両側の半導体基板の上層に不純物を導入してソ
ース領域とドレイン領域とを形成する。
は、第１の工程で、半導体基板の上層に溝を形成し、第
２の工程で、溝の周囲の半導体基板に不純物導入領域を
形成する。次いで第３の工程で、溝の内壁と半導体基板
の上面とに第１のゲート絶縁膜を形成し、次いで溝の内
部と第１のゲート絶縁膜上とにフローティングゲートを
形成し、さらにその上に第２のゲート絶縁膜とコントロ
ールゲートとを形成した後、第４の工程でコントロール
ゲートの両側の半導体基板の上層に不純物を導入してソ
ース領域とドレイン領域とを形成する。
【０００８】また不揮発性記憶装置の第２の製造方法と
しては、上記第１の工程を行った後、第２の工程で、溝
の内壁と半導体基板の上面とに第１のゲート絶縁膜を形
成し、次いで溝の内部と第１のゲート絶縁膜上とにフロ
ーティングゲートを形成し、さらにその上に第２のゲー
ト絶縁膜とコントロールゲートとを形成する。次いで第
３の工程で、コントロールゲートの両側の半導体基板の
上層に不純物を導入してソース領域とドレイン領域とを
形成した後、第４の工程で、溝の周囲の半導体基板にソ
ース領域またはドレイン領域とほぼ同等の不純物濃度の
不純物導入領域を形成する。
しては、上記第１の工程を行った後、第２の工程で、溝
の内壁と半導体基板の上面とに第１のゲート絶縁膜を形
成し、次いで溝の内部と第１のゲート絶縁膜上とにフロ
ーティングゲートを形成し、さらにその上に第２のゲー
ト絶縁膜とコントロールゲートとを形成する。次いで第
３の工程で、コントロールゲートの両側の半導体基板の
上層に不純物を導入してソース領域とドレイン領域とを
形成した後、第４の工程で、溝の周囲の半導体基板にソ
ース領域またはドレイン領域とほぼ同等の不純物濃度の
不純物導入領域を形成する。
【０００９】あるいは不揮発性記憶装置の第３の製造方
法としては、上記第１の工程を行った後、第２の工程
で、溝の一方側の半導体基板上に不純物導入用のマスク
を形成する。続いて第３の工程で、マスクを用いて、溝
の周囲とともに半導体基板の上層に不純物を導入するこ
とによって、ソース領域とドレイン領域とを形成した
後、第４の工程で、ソース領域とドレイン領域との間の
半導体基板の上面と溝の内壁とに第１のゲート絶縁膜を
形成し、次いで当該溝の内部と第１のゲート絶縁膜上と
にフローティングゲートを形成し、続いてその上に第２
のゲート絶縁膜を形成した後、さらにコントロールゲー
トを形成する。
法としては、上記第１の工程を行った後、第２の工程
で、溝の一方側の半導体基板上に不純物導入用のマスク
を形成する。続いて第３の工程で、マスクを用いて、溝
の周囲とともに半導体基板の上層に不純物を導入するこ
とによって、ソース領域とドレイン領域とを形成した
後、第４の工程で、ソース領域とドレイン領域との間の
半導体基板の上面と溝の内壁とに第１のゲート絶縁膜を
形成し、次いで当該溝の内部と第１のゲート絶縁膜上と
にフローティングゲートを形成し、続いてその上に第２
のゲート絶縁膜を形成した後、さらにコントロールゲー
トを形成する。
【００１０】
【作用】上記構成の不揮発性記憶装置では、フローティ
ングゲートの下方におけるソース領域側またはドレイン
領域側の少なくともいずれか一方の半導体基板の上層に
溝を設け、その内部にフローティングゲートの一部分を
埋め込んで、溝の周囲の半導体基板に不純物導入領域を
設けたので、発生したホットエレクトロンは、コントロ
ールゲートの電圧を高めなくても、フローティングゲー
トに確率よく注入される。また埋め込んだフローティン
グゲートを空乏層にかかる状態に設けることにより、ホ
ットエレクトロンの注入確率はさらに高められる。
ングゲートの下方におけるソース領域側またはドレイン
領域側の少なくともいずれか一方の半導体基板の上層に
溝を設け、その内部にフローティングゲートの一部分を
埋め込んで、溝の周囲の半導体基板に不純物導入領域を
設けたので、発生したホットエレクトロンは、コントロ
ールゲートの電圧を高めなくても、フローティングゲー
トに確率よく注入される。また埋め込んだフローティン
グゲートを空乏層にかかる状態に設けることにより、ホ
ットエレクトロンの注入確率はさらに高められる。
【００１１】上記第１，第２の製造方法では、不純物導
入領域がコントロールゲート，フローティングゲート等
によって規定されるので、ソース領域とドレイン領域と
が自己整合的に形成される。また上記第３の製造方法で
は、不純物導入のためのマスク形成工程は必要である
が、１度の不純物導入工程でソース領域，ドレイン領域
および不純物導入領域が形成される。
入領域がコントロールゲート，フローティングゲート等
によって規定されるので、ソース領域とドレイン領域と
が自己整合的に形成される。また上記第３の製造方法で
は、不純物導入のためのマスク形成工程は必要である
が、１度の不純物導入工程でソース領域，ドレイン領域
および不純物導入領域が形成される。
【００１２】
【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。図に示すように、Ｐ型シリコンよりなる半
導体基板１１の上層には、溝１２が形成されている。こ
の溝１２の内壁と上記半導体基板１１の上面とには、第
１のゲート絶縁膜１３が形成されている。さらに溝１２
の内部と上記第１のゲート絶縁膜１３上とには、フロー
ティングゲート１４が形成されている。このフローティ
ングゲート１４の上面には、第２のゲート絶縁膜１５と
コントロールゲート１６とが形成されている。
り説明する。図に示すように、Ｐ型シリコンよりなる半
導体基板１１の上層には、溝１２が形成されている。こ
の溝１２の内壁と上記半導体基板１１の上面とには、第
１のゲート絶縁膜１３が形成されている。さらに溝１２
の内部と上記第１のゲート絶縁膜１３上とには、フロー
ティングゲート１４が形成されている。このフローティ
ングゲート１４の上面には、第２のゲート絶縁膜１５と
コントロールゲート１６とが形成されている。
【００１３】また上記コントロールゲート１６の両側の
半導体基板１１の上層にはソース領域１７とドレイン領
域１８とが形成されている。さらに上記溝１２の周囲の
半導体基板１１には、上記ドレイン領域１８に接続する
不純物導入領域１９が形成されている。この不純物導入
領域１９は、ドレイン領域１８と同等の不純物濃度に形
成されている。したがって、不純物ドレイン領域１９は
ドレイン領域として作用する。上記の如くに、不揮発性
記憶ソース１０は構成されている。
半導体基板１１の上層にはソース領域１７とドレイン領
域１８とが形成されている。さらに上記溝１２の周囲の
半導体基板１１には、上記ドレイン領域１８に接続する
不純物導入領域１９が形成されている。この不純物導入
領域１９は、ドレイン領域１８と同等の不純物濃度に形
成されている。したがって、不純物ドレイン領域１９は
ドレイン領域として作用する。上記の如くに、不揮発性
記憶ソース１０は構成されている。
【００１４】上記実施例では、ドレイン領域１８側に溝
１２を形成して、その溝１２の内部にフローティングゲ
ート１４の一部分を埋め込んだが、例えば上記同様にし
て、ソース領域１７側に溝（図示せず）を形成して、そ
の溝の内部にフローティングゲート１４の一部分を埋め
込むことも可能である。
１２を形成して、その溝１２の内部にフローティングゲ
ート１４の一部分を埋め込んだが、例えば上記同様にし
て、ソース領域１７側に溝（図示せず）を形成して、そ
の溝の内部にフローティングゲート１４の一部分を埋め
込むことも可能である。
【００１５】上記不揮発性記憶装置１０では、フローテ
ィングゲート１４の一部分を溝１２の内部に埋め込んだ
ので、発生したホットエレクトロンはコントロールゲー
ト１６の電圧を高めなくても、フローティングゲート１
４に確率よく注入される。また溝１２に埋め込んだフロ
ーティングゲート１４の部分を空乏層２０にかかる状態
に設けることにより、ホットエレクトロンの注入確率は
さらに高められる。さらにコントロールゲート１６に高
電圧をかける必要がないので、電源５１を高電圧電源に
する必要はない。
ィングゲート１４の一部分を溝１２の内部に埋め込んだ
ので、発生したホットエレクトロンはコントロールゲー
ト１６の電圧を高めなくても、フローティングゲート１
４に確率よく注入される。また溝１２に埋め込んだフロ
ーティングゲート１４の部分を空乏層２０にかかる状態
に設けることにより、ホットエレクトロンの注入確率は
さらに高められる。さらにコントロールゲート１６に高
電圧をかける必要がないので、電源５１を高電圧電源に
する必要はない。
【００１６】また図２に示すように、ドレイン領域１８
側とソース領域１７側との両方における半導体基板１１
に溝１２，２１を形成し、第１のゲート絶縁膜１３を介
してフローティングゲート１４の一部分を上記溝１２，
２１に埋め込むことも可能である。上記構造では、溝２
１の周囲の半導体基板１１に、ソース領域１７とほぼ同
等の不純物濃度を有し、かつソース領域１７に接続する
不純物導入領域２２が形成されている。また溝１２の周
囲の半導体基板１１に、ドレイン領域１８とほぼ同等の
不純物濃度を有し、かつドレイン領域１８に接続する不
純物導入領域１９が形成されている。また上記フローテ
ィングゲート１４の上面には第２のゲート絶縁膜１５と
コントロールゲート１６とが形成されている。
側とソース領域１７側との両方における半導体基板１１
に溝１２，２１を形成し、第１のゲート絶縁膜１３を介
してフローティングゲート１４の一部分を上記溝１２，
２１に埋め込むことも可能である。上記構造では、溝２
１の周囲の半導体基板１１に、ソース領域１７とほぼ同
等の不純物濃度を有し、かつソース領域１７に接続する
不純物導入領域２２が形成されている。また溝１２の周
囲の半導体基板１１に、ドレイン領域１８とほぼ同等の
不純物濃度を有し、かつドレイン領域１８に接続する不
純物導入領域１９が形成されている。また上記フローテ
ィングゲート１４の上面には第２のゲート絶縁膜１５と
コントロールゲート１６とが形成されている。
【００１７】次に本発明の製造方法として、代表して上
記図１で説明した実施例の第１の製造方法を、図３の製
造工程図により説明する。図３の（１）に示すように第
１の工程では、通常のホトリソグラフィー技術によっ
て、Ｐ型シリコンよりなる半導体基板１１の上面にレジ
ストよりなるエッチングマスク３１を形成する。次いで
通常のエッチングによって、半導体基板１１の上層に溝
１２を形成する。溝１２は例えば幅０．５μｍで深さが
０．８μｍに形成される。
記図１で説明した実施例の第１の製造方法を、図３の製
造工程図により説明する。図３の（１）に示すように第
１の工程では、通常のホトリソグラフィー技術によっ
て、Ｐ型シリコンよりなる半導体基板１１の上面にレジ
ストよりなるエッチングマスク３１を形成する。次いで
通常のエッチングによって、半導体基板１１の上層に溝
１２を形成する。溝１２は例えば幅０．５μｍで深さが
０．８μｍに形成される。
【００１８】次いで図３の（２）に示す第２の工程を行
う。この工程では、上記工程で形成したエッチングマス
ク（３１）をイオン注入マスク３２とした通常のイオン
注入法によって、溝１２の周囲の半導体基板１１に不純
物を導入することにより、不純物導入領域１９を形成す
る。このイオン注入法では、不純物として例えばヒ素
（Ａｓ+ ）を用いる。またイオン注入条件としては、ド
ーズ量を例えば５×１０15／ｃｍ2 、打ち込みエネルギ
ーを例えば５０ｋｅＶに設定する。通常イオン注入を行
う際には、半導体基板１１の表面にイオン注入緩衝用の
酸化膜（図示せず）を形成し、イオン注入終了後にイオ
ン注入マスク３２を例えば通常のアッシャー処理によっ
て除去してから、例えばエッチングによって上記酸化膜
を除去する。
う。この工程では、上記工程で形成したエッチングマス
ク（３１）をイオン注入マスク３２とした通常のイオン
注入法によって、溝１２の周囲の半導体基板１１に不純
物を導入することにより、不純物導入領域１９を形成す
る。このイオン注入法では、不純物として例えばヒ素
（Ａｓ+ ）を用いる。またイオン注入条件としては、ド
ーズ量を例えば５×１０15／ｃｍ2 、打ち込みエネルギ
ーを例えば５０ｋｅＶに設定する。通常イオン注入を行
う際には、半導体基板１１の表面にイオン注入緩衝用の
酸化膜（図示せず）を形成し、イオン注入終了後にイオ
ン注入マスク３２を例えば通常のアッシャー処理によっ
て除去してから、例えばエッチングによって上記酸化膜
を除去する。
【００１９】続いて図３の（３）に示す第３の工程を行
う。この工程では、通常の化学的気相成長法によって、
溝１２の内壁と半導体基板１１の上面とに第１ゲート絶
縁膜になる例えば第１の酸化シリコン膜３３を成膜す
る。この第１の酸化シリコン３３は、膜厚が例えば１０
ｎｍに形成される。次いで通常の化学的気相成長法によ
って、溝１２の内部と第１の酸化シリコン膜３３上とに
フローティングゲート形成膜３４を成膜する。フローテ
ィングゲート形成膜３４は、膜厚が例えば１００ｎｍに
形成される。
う。この工程では、通常の化学的気相成長法によって、
溝１２の内壁と半導体基板１１の上面とに第１ゲート絶
縁膜になる例えば第１の酸化シリコン膜３３を成膜す
る。この第１の酸化シリコン３３は、膜厚が例えば１０
ｎｍに形成される。次いで通常の化学的気相成長法によ
って、溝１２の内部と第１の酸化シリコン膜３３上とに
フローティングゲート形成膜３４を成膜する。フローテ
ィングゲート形成膜３４は、膜厚が例えば１００ｎｍに
形成される。
【００２０】続いて通常の化学的気相成長法によって、
フローティングゲート形成膜３４上に第２のゲート絶縁
膜になる例えば第２の酸化シリコン膜３５を成膜する。
この第２の酸化シリコン膜３５は、膜厚が例えば１５ｎ
ｍに形成される。次いで通常の化学的気相成長法によっ
て、さらに第２の酸化シリコン膜３５上にコントロール
ゲート形成膜３６を成膜する。このコントロールゲート
形成膜３６は、膜厚が例えば１００ｎｍに形成される。
フローティングゲート形成膜３４上に第２のゲート絶縁
膜になる例えば第２の酸化シリコン膜３５を成膜する。
この第２の酸化シリコン膜３５は、膜厚が例えば１５ｎ
ｍに形成される。次いで通常の化学的気相成長法によっ
て、さらに第２の酸化シリコン膜３５上にコントロール
ゲート形成膜３６を成膜する。このコントロールゲート
形成膜３６は、膜厚が例えば１００ｎｍに形成される。
【００２１】その後ホトリソグラフィー技術とエッチン
グとによって、２点鎖線で示す部分を除去して、コント
ロールゲート形成膜（３６）でコントロールゲート１６
を形成し，第２の酸化シリコン膜（３５）で第２のゲー
ト絶縁膜１５を形成する。さらにフローティングゲート
形成膜（３４）でフローティングゲート１４を形成し、
第１の酸化シリコン膜（３３）で第１のゲート絶縁膜１
３を形成する。
グとによって、２点鎖線で示す部分を除去して、コント
ロールゲート形成膜（３６）でコントロールゲート１６
を形成し，第２の酸化シリコン膜（３５）で第２のゲー
ト絶縁膜１５を形成する。さらにフローティングゲート
形成膜（３４）でフローティングゲート１４を形成し、
第１の酸化シリコン膜（３３）で第１のゲート絶縁膜１
３を形成する。
【００２２】続いて図３の（４）に示す第４の工程を行
う。この工程では、コントロールゲート１６等をイオン
注入マスクにした通常のイオン注入法によって、コント
ロールゲート１６の両側の半導体基板１１の上層に、不
純物を導入してソース領域１７とドレイン領域１８とを
形成する。上記ドレイン領域１８は、上記不純物導入領
域１９に接続する状態にされる。上記イオン注入条件と
しては、例えば不純物にヒ素（Ａｓ+ ）を用い、ドーズ
量を例えば５×１０15／ｃｍ2 、埋め込みエネルギーを
例えば５０ｋｅＶに設定する。上記の如くして、不揮発
性記憶装置１０は形成される。
う。この工程では、コントロールゲート１６等をイオン
注入マスクにした通常のイオン注入法によって、コント
ロールゲート１６の両側の半導体基板１１の上層に、不
純物を導入してソース領域１７とドレイン領域１８とを
形成する。上記ドレイン領域１８は、上記不純物導入領
域１９に接続する状態にされる。上記イオン注入条件と
しては、例えば不純物にヒ素（Ａｓ+ ）を用い、ドーズ
量を例えば５×１０15／ｃｍ2 、埋め込みエネルギーを
例えば５０ｋｅＶに設定する。上記の如くして、不揮発
性記憶装置１０は形成される。
【００２３】上記第１の製造方法では、溝１２の周囲に
イオン注入する際に、溝１２を形成した際に用いたエッ
チングマスク３１をイオン注入マスク３２として用い、
また第４の工程で、コントロールゲート１６，フローテ
ィングゲート１４等をイオン注入マスクにしたので、イ
オン注入のためのホトリソグラフィー工程を行う必要が
ない。また、ソース領域１７とドレイン領域１８とがコ
ントロールゲート１６，フローティングゲート１４等に
よって規定されるので、自己整合的に形成される。
イオン注入する際に、溝１２を形成した際に用いたエッ
チングマスク３１をイオン注入マスク３２として用い、
また第４の工程で、コントロールゲート１６，フローテ
ィングゲート１４等をイオン注入マスクにしたので、イ
オン注入のためのホトリソグラフィー工程を行う必要が
ない。また、ソース領域１７とドレイン領域１８とがコ
ントロールゲート１６，フローティングゲート１４等に
よって規定されるので、自己整合的に形成される。
【００２４】次に上記実施例の第２の製造方法を図４の
製造工程図により説明する。図４の（１）に示すよう
に、上記図３の（１）で説明したと同様の方法によっ
て、半導体基板１１の上層に溝１２を形成する。
製造工程図により説明する。図４の（１）に示すよう
に、上記図３の（１）で説明したと同様の方法によっ
て、半導体基板１１の上層に溝１２を形成する。
【００２５】次いで図４の（２）に示す第２の工程を行
う。この工程では、上記図３の（３）で説明したと同様
の方法によって、溝１２の内壁と半導体基板１１の上面
とに第１ゲート絶縁膜１３とフローティングゲート１４
と第２ゲート絶縁膜１５とコントロールゲート１６とを
形成する。このとき、半導体基板１１の表面に、第１の
ゲート絶縁膜１３を残して置くことも可能である。
う。この工程では、上記図３の（３）で説明したと同様
の方法によって、溝１２の内壁と半導体基板１１の上面
とに第１ゲート絶縁膜１３とフローティングゲート１４
と第２ゲート絶縁膜１５とコントロールゲート１６とを
形成する。このとき、半導体基板１１の表面に、第１の
ゲート絶縁膜１３を残して置くことも可能である。
【００２６】続いて図４の（３）に示す第３の工程を行
う。この工程では、上記図３の（４）で説明したと同様
の方法によって、コントロールゲート１６の両側の半導
体基板１１の上層に不純物を導入して、ソース領域１７
とドレイン領域１８とを形成する。
う。この工程では、上記図３の（４）で説明したと同様
の方法によって、コントロールゲート１６の両側の半導
体基板１１の上層に不純物を導入して、ソース領域１７
とドレイン領域１８とを形成する。
【００２７】その後図４の（４）に示す第４の工程を行
う。この工程では、斜めイオン注入法によって、溝１２
の周囲の半導体基板１１に上記ソース領域１７またはド
レイン領域１８とほぼ同等の不純物濃度よりなる不純物
導入領域１９を形成する。このときのイオン注入条件と
しては、例えば不純物にヒ素（Ａｓ+ ）を用い、ドーズ
量を例えば５×１０15／ｃｍ2 、埋め込みエネルギーを
例えば７０ｋｅＶに設定する。上記の如くして、不揮発
性記憶装置１０は形成される。
う。この工程では、斜めイオン注入法によって、溝１２
の周囲の半導体基板１１に上記ソース領域１７またはド
レイン領域１８とほぼ同等の不純物濃度よりなる不純物
導入領域１９を形成する。このときのイオン注入条件と
しては、例えば不純物にヒ素（Ａｓ+ ）を用い、ドーズ
量を例えば５×１０15／ｃｍ2 、埋め込みエネルギーを
例えば７０ｋｅＶに設定する。上記の如くして、不揮発
性記憶装置１０は形成される。
【００２８】上記第２の製造方法では、イオン注入のた
めのホトリソグラフィー工程が不要になる。またソース
領域１７とドレイン領域１８とがコントロールゲート１
６，フローティングゲート１４等によって規定されるの
で、自己整合的に形成される。
めのホトリソグラフィー工程が不要になる。またソース
領域１７とドレイン領域１８とがコントロールゲート１
６，フローティングゲート１４等によって規定されるの
で、自己整合的に形成される。
【００２９】次に上記実施例の第３の製造方法を図５の
製造工程図により説明する。図５の（１）に示すよう
に、上記図３の（１）で説明したと同様の方法によっ
て、半導体基板１１の上層に溝１２を形成する。
製造工程図により説明する。図５の（１）に示すよう
に、上記図３の（１）で説明したと同様の方法によっ
て、半導体基板１１の上層に溝１２を形成する。
【００３０】次いで図５の（２）に示す第２の工程を行
う。この工程では、通常のホトリソグラフィー技術によ
って、上記溝１２の一方側の半導体基板１１上に不純物
導入用のマスク４１を例えばレジストによって形成す
る。
う。この工程では、通常のホトリソグラフィー技術によ
って、上記溝１２の一方側の半導体基板１１上に不純物
導入用のマスク４１を例えばレジストによって形成す
る。
【００３１】続いて図５の（３）に示す第３の工程を行
う。この工程では、上記マスク４１を用いたイオン注入
法によって、溝１２の周囲の半導体基板１１とともにマ
スク４１の一方側の半導体基板１１の上層に不純物を導
入して、溝１２の周囲に不純物導入領域１９を形成する
ともに不純物導入領域１９に接続するドレイン領域１８
とを形成する。また同時に、マスク４１の他方側の半導
体基板１１の上層に不純物を導入して、ソース領域１７
を形成する。通常イオン注入を行う際には、マスク４１
を形成する前に半導体基板１１の表面にイオン注入緩衝
用の酸化膜（図示せず）を形成し、イオン注入終了後
に、マスク４１を除去し、さらに上記酸化膜を除去す
る。
う。この工程では、上記マスク４１を用いたイオン注入
法によって、溝１２の周囲の半導体基板１１とともにマ
スク４１の一方側の半導体基板１１の上層に不純物を導
入して、溝１２の周囲に不純物導入領域１９を形成する
ともに不純物導入領域１９に接続するドレイン領域１８
とを形成する。また同時に、マスク４１の他方側の半導
体基板１１の上層に不純物を導入して、ソース領域１７
を形成する。通常イオン注入を行う際には、マスク４１
を形成する前に半導体基板１１の表面にイオン注入緩衝
用の酸化膜（図示せず）を形成し、イオン注入終了後
に、マスク４１を除去し、さらに上記酸化膜を除去す
る。
【００３２】その後図５の（４）に示す第４の工程を行
う。この工程では、上記図３の（３）で説明したと同様
の方法によって、溝１２の内壁と半導体基板１１の上面
とに第１ゲート絶縁膜１３を形成する。その後溝１２の
内部と第１ゲート絶縁膜１３上とにフローティングゲー
ト１４を形成し、さらに第２ゲート絶縁膜１５，コント
ロールゲート１６を形成する。上記の如くして、不揮発
性記憶装置１０は形成される。
う。この工程では、上記図３の（３）で説明したと同様
の方法によって、溝１２の内壁と半導体基板１１の上面
とに第１ゲート絶縁膜１３を形成する。その後溝１２の
内部と第１ゲート絶縁膜１３上とにフローティングゲー
ト１４を形成し、さらに第２ゲート絶縁膜１５，コント
ロールゲート１６を形成する。上記の如くして、不揮発
性記憶装置１０は形成される。
【００３３】上記第３の製造方法では、イオン注入のた
めのホトリソグラフィー工程は必要であるが、１度のイ
オン注入工程でソース領域１７，ドレイン領域１８およ
び不純物導入領域１９を形成することが可能になる。
めのホトリソグラフィー工程は必要であるが、１度のイ
オン注入工程でソース領域１７，ドレイン領域１８およ
び不純物導入領域１９を形成することが可能になる。
【００３４】
【発明の効果】以上、説明したように本発明によれば、
ソース領域側またはドレイン領域側の少なくともいずれ
か一方の半導体基板に形成した溝内にフローティングゲ
ートの一部分を埋め込んで、その周囲に不純物導入領域
を設けたので、発生したホットエレクトロンは、コント
ロールゲートの電圧を高めなくても、フローティングゲ
ートに確率よく注入できる。よって、データの書き込み
時間が短縮でき、書き込み時の消費電力の低減が図れ
る。また埋め込んだフローティングゲートを空乏層にか
かる状態に設けたので、ホットエレクトロンの注入確率
をさらに向上させることが可能になる。
ソース領域側またはドレイン領域側の少なくともいずれ
か一方の半導体基板に形成した溝内にフローティングゲ
ートの一部分を埋め込んで、その周囲に不純物導入領域
を設けたので、発生したホットエレクトロンは、コント
ロールゲートの電圧を高めなくても、フローティングゲ
ートに確率よく注入できる。よって、データの書き込み
時間が短縮でき、書き込み時の消費電力の低減が図れ
る。また埋め込んだフローティングゲートを空乏層にか
かる状態に設けたので、ホットエレクトロンの注入確率
をさらに向上させることが可能になる。
【００３５】本発明の製造方法によれば、不純物導入領
域がコントロールゲート，フローティングゲート等によ
って規定されるので、ソース領域とドレイン領域とが自
己整合的に形成できる。また上記第３の製造方法では、
不純物導入のためのマスク形成工程を行うことによっ
て、１度の不純物導入工程でソース領域，ドレイン領域
および不純物導入領域を形成することが可能になる。
域がコントロールゲート，フローティングゲート等によ
って規定されるので、ソース領域とドレイン領域とが自
己整合的に形成できる。また上記第３の製造方法では、
不純物導入のためのマスク形成工程を行うことによっ
て、１度の不純物導入工程でソース領域，ドレイン領域
および不純物導入領域を形成することが可能になる。
【図１】実施例の概略構成断面図である。
【図２】実施例の別の概略構成断面図である。
【図３】実施例の第１の製造工程図である。
【図４】実施例の第２の製造工程図である。
【図５】実施例の第３の製造工程図である。
【図６】従来例の概略構成断面図である。
１０ 不揮発性記憶装置 １１ 半導体基板 １２ 溝 １３ 第１のゲート絶縁膜 １４ フローティングゲート １５ 第２のゲート絶縁膜 １６ コントロールゲート １７ ソース領域 １８ ドレイン領域 １９ 不純物導入領域 ２０ 空乏層
Claims (5)
- 【請求項１】 フローティングゲートとコントロールゲ
ートとの２層ゲート構造を有し、フローティングゲート
の両側の半導体基板の上層にソース領域とドレイン領域
とを形成した不揮発性記憶装置において、 前記フローティングゲートの下方における前記ソース領
域側または前記ドレイン領域側の少なくともいずれか一
方の半導体基板の上層に溝を形成し、当該溝の内部に、
ゲート絶縁膜を介して当該フローティングゲートの一部
分を埋め込み、かつ当該溝の周囲の半導体基板に当該ソ
ース領域または当該ドレイン領域とほぼ同等の不純物濃
度を有する不純物導入領域を設けたことを特徴とする不
揮発性記憶装置。 - 【請求項２】 請求項１記載の不揮発性記憶装置におい
て、 前記溝を当該不揮発性記憶装置に形成される空乏層にか
かる状態に設けたことを特徴とする不揮発性記憶装置。 - 【請求項３】 半導体基板の上層に溝を形成する第１の
工程と、 前記溝の周囲の前記半導体基板に不純物導入領域を形成
する第２の工程と、 前記溝の内壁と前記半導体基板の上面とに第１のゲート
絶縁膜を形成し、次いで当該溝の内部と当該第１のゲー
ト絶縁膜上とにフローティングゲートを形成し、続いて
当該フローティングゲート上に第２のゲート絶縁膜を形
成した後、当該第２のゲート絶縁膜上にコントロールゲ
ートを形成する第３の工程と、 前記コントロールゲートの両側の前記半導体基板の上層
に不純物を導入してソース領域とドレイン領域とを形成
する第４の工程とを行うことを特徴とする不揮発性記憶
装置の製造方法。 - 【請求項４】 半導体基板の上層に溝を形成する第１の
工程と、 前記溝の内壁と前記半導体基板の上面とに第１のゲート
絶縁膜を形成し、次いで当該溝の内部と当該第１のゲー
ト絶縁膜上とにフローティングゲートを形成し、続いて
当該フローティングゲート上に第２のゲート絶縁膜を形
成した後、当該第２のゲート絶縁膜上にコントロールゲ
ートを形成する第２の工程と、 前記コントロールゲートの両側の前記半導体基板の上層
に不純物を導入してソース領域とドレイン領域とを形成
する第３の工程と、 前記溝の周囲の前記半導体基板に前記ソース領域または
ドレイン領域とほぼ同等の不純物濃度の領域よりなる不
純物導入領域を形成する第４の工程とを行うことを特徴
とする不揮発性記憶装置の製造方法。 - 【請求項５】 半導体基板の上層に溝を形成する第１の
工程と、 前記溝の一方側の半導体基板上に不純物導入用のマスク
を形成する第２の工程と、 前記マスクを用いて前記溝の周囲の前記半導体基板とと
もに前記半導体基板の上層に不純物を導入してソース領
域とドレイン領域とを形成する第３の工程と、 前記ソース領域とドレイン領域との間の半導体基板の上
面と前記溝の内壁とに第１のゲート絶縁膜を形成し、次
いで前記溝の内部と前記第１のゲート絶縁膜上とにフロ
ーティングゲートを形成し、続いて当該フローティング
ゲート上に第２のゲート絶縁膜を形成した後、第２のゲ
ート絶縁膜上にコントロールゲートを形成する第４の工
程とを行うことを特徴とする不揮発性記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289476A JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289476A JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120516A true JPH06120516A (ja) | 1994-04-28 |
Family
ID=17743771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289476A Pending JPH06120516A (ja) | 1992-10-01 | 1992-10-01 | 不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120516A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
| US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| US6121655A (en) * | 1997-12-30 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| US6147379A (en) * | 1998-04-13 | 2000-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1992
- 1992-10-01 JP JP4289476A patent/JPH06120516A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
| US6121655A (en) * | 1997-12-30 | 2000-09-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| US6380585B1 (en) | 1997-12-30 | 2002-04-30 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor device capable of increased electron injection efficiency |
| US6051860A (en) * | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
| US6358799B2 (en) | 1998-01-16 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device |
| DE19811080A1 (de) * | 1998-03-13 | 1999-09-16 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19811080C2 (de) * | 1998-03-13 | 2000-10-26 | Siemens Ag | Elektrisch schreib- und löschbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US6147379A (en) * | 1998-04-13 | 2000-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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