JPH04186767A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04186767A JPH04186767A JP2316608A JP31660890A JPH04186767A JP H04186767 A JPH04186767 A JP H04186767A JP 2316608 A JP2316608 A JP 2316608A JP 31660890 A JP31660890 A JP 31660890A JP H04186767 A JPH04186767 A JP H04186767A
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- insulating film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、特に２ビット
情報記憶メモリセルの機能を備えた横型マスクＲＯＭ
（Ｒｅａｄ Ｏｎ Ｍｅｍｏｒｙ）の製造方法に関する
ものである。
情報記憶メモリセルの機能を備えた横型マスクＲＯＭ
（Ｒｅａｄ Ｏｎ Ｍｅｍｏｒｙ）の製造方法に関する
ものである。
（ロ）従来の技術
あらかじめソース／ドレイン領域を形成し、その後ゲー
ト電極を形成する横型マスクＲＯＭの一例を第６図（ａ
）、第６図Ｃｂ）、第６図（ｃ）に示す。
ト電極を形成する横型マスクＲＯＭの一例を第６図（ａ
）、第６図Ｃｂ）、第６図（ｃ）に示す。
第６図Ｃｍ’）は平面図、第６図（ｂ）及び第６図（ｃ
）はそれぞれ第６図（ａ）のＡ−Ａ’ 、Ｂ−Ｂ’での
矢視図である。
）はそれぞれ第６図（ａ）のＡ−Ａ’ 、Ｂ−Ｂ’での
矢視図である。
各図において、ＲＯＭを形成するには、第１導電型の半
導体基板５１の表層内部に第２導電型の帯状のソース／
ドレイン領域５２を平行に複数配設する。次にゲート酸
化Ｉｔ￥５３を介してこれと直交する帯状のゲート電極
５４を所定間隔で複数形成する。情報の書き込みはメモ
リセルトランジスタのチャネル部に選択的にイオン注入
することによって、チャネル部に第１導電型不純物の高
濃度領域５５を形成することにより、しきい値電圧を変
化させることで行う。このメモリーセルでは１つのトラ
ンジスタに対して、情報の記憶は１ビット分しか行うこ
とができない。
導体基板５１の表層内部に第２導電型の帯状のソース／
ドレイン領域５２を平行に複数配設する。次にゲート酸
化Ｉｔ￥５３を介してこれと直交する帯状のゲート電極
５４を所定間隔で複数形成する。情報の書き込みはメモ
リセルトランジスタのチャネル部に選択的にイオン注入
することによって、チャネル部に第１導電型不純物の高
濃度領域５５を形成することにより、しきい値電圧を変
化させることで行う。このメモリーセルでは１つのトラ
ンジスタに対して、情報の記憶は１ビット分しか行うこ
とができない。
一方、２ビット情報記憶マスクＲＯＭ用メモリーセルの
一例としてＭＯＳ）ランジスタのソース／ドレイン領域
とゲート電極間にオフセットを設けることによりトラン
ジスタの導電特性に方向性を持たせようとするものがあ
る。
一例としてＭＯＳ）ランジスタのソース／ドレイン領域
とゲート電極間にオフセットを設けることによりトラン
ジスタの導電特性に方向性を持たせようとするものがあ
る。
その−例を第５図に示す。
まず、第５図（ａ）に示すように、第１導電型の半導体
基板６１の表面にソース／ドレイン領域をなす第２導電
型不純物領域６２ａ（６２ｃ）、６２ｂ （６２ｄ）を
形成する。次にゲート酸化膜６３を介して２つのソース
／ドレイン領域の間の半導体基板上にゲート電極６４を
設ける。このとき一方のソース／ドレイン領域６２ａと
はオーバーラツプさせ、他方のソース／ドレイン領域６
２ｂとは一定の距離ｅだけの間隔を持たせた構造とする
。
基板６１の表面にソース／ドレイン領域をなす第２導電
型不純物領域６２ａ（６２ｃ）、６２ｂ （６２ｄ）を
形成する。次にゲート酸化膜６３を介して２つのソース
／ドレイン領域の間の半導体基板上にゲート電極６４を
設ける。このとき一方のソース／ドレイン領域６２ａと
はオーバーラツプさせ、他方のソース／ドレイン領域６
２ｂとは一定の距離ｅだけの間隔を持たせた構造とする
。
次に、第５図（ｂ）のように、符号６２ユをソース、符
号６２ｂをドレインとして用いた場合、ゲート電極６４
からドレイン領域６２ｂまでのオフセットとなっている
領域Ｆには高電界が印加されることで空乏層６６ができ
るため、チャネル領域６７とドレイン領域６２ｂは導通
する。
号６２ｂをドレインとして用いた場合、ゲート電極６４
からドレイン領域６２ｂまでのオフセットとなっている
領域Ｆには高電界が印加されることで空乏層６６ができ
るため、チャネル領域６７とドレイン領域６２ｂは導通
する。
しかし第５図（ｃ）のように符号６２ｃをドレイン、符
号６２ｄをソースとして用いた場合は、オフセット領域
Ｆには第５図（ｂ）に示したような空乏層６６が形成さ
れず、従ってソース領域６２ｄとチャネル領域６７とは
非導通となる。
号６２ｄをソースとして用いた場合は、オフセット領域
Ｆには第５図（ｂ）に示したような空乏層６６が形成さ
れず、従ってソース領域６２ｄとチャネル領域６７とは
非導通となる。
この方法でトランジスタの導電特性の方向性を持たせれ
ば、１つのトランジスタで次の４つの状態を作ることが
できる。すなわち、 １）トランジスタのソース及びドレイン領域がいずれも
ゲート電極に重なっている（オーバーラツプしている）
。よって、順方向、逆方向いずれも導通する。
ば、１つのトランジスタで次の４つの状態を作ることが
できる。すなわち、 １）トランジスタのソース及びドレイン領域がいずれも
ゲート電極に重なっている（オーバーラツプしている）
。よって、順方向、逆方向いずれも導通する。
１１）トランジスタのソース領域のみゲート電極に重な
っている。よって、順方向では導通するが、逆方向では
非導通となる。
っている。よって、順方向では導通するが、逆方向では
非導通となる。
ｉ）トランジスタのドレイン領域のみゲート電極に重な
っている。順方向で非導通、逆方向で導通する。
っている。順方向で非導通、逆方向で導通する。
■）ソース／ドレイン領域がゲート電極からし）ずれも
離れている。よって、順方向、逆方向ともに非導通にな
る。
離れている。よって、順方向、逆方向ともに非導通にな
る。
このように１つのメモリセルトランジスタの情報の読み
出しを順方向、逆方向の２回行うことにより、２ビット
の情報を読み出すことができる。
出しを順方向、逆方向の２回行うことにより、２ビット
の情報を読み出すことができる。
（ハ）発明が解決しようとする課題
従来、第６図（ｂ）に示すような横型マスクＲＯＭにお
いては、ゲート電極５４がソース／ドレイン領域５２の
上に完全に重なっている構造であるため、第５図のよう
な、２ビット情報記憶メモリセルトランジスタとしての
機能を適用できず、マスクＲＯＭの大容量化に支障をき
たしていた。
いては、ゲート電極５４がソース／ドレイン領域５２の
上に完全に重なっている構造であるため、第５図のよう
な、２ビット情報記憶メモリセルトランジスタとしての
機能を適用できず、マスクＲＯＭの大容量化に支障をき
たしていた。
（ニ）課題を解決するための手段および作用この発明は
、半導体基板上の全面に、それぞれ平行に複数個配置し
たソース／ドレイン領域およびこれらに直交してゲート
絶縁膜を介して複数個配置したゲート絶縁膜を有し、少
なくとも１つのゲート電極と、このゲート電極に対応す
る一対のソース／ドレイン領域との重なり幅をこれら一
対のソース／ドレイン領域でそれぞれ独立に設定するこ
とによりトランジスタの導電特性の方向性をもたせた２
ビット情報記憶機能を有する横型マスクＲＯＭを形成す
るに際して、（１）半導体基板上に、ソース／ドレイン
領域を形成する１こめのイオン注入用マスクお上び情報
書込領域を形成するためのレジストパターンを順次形成
し、（ｉｉ）その順次書込用レジストパターンをマスク
にして一対のソース・ドレイン領域が形成される半導体
基板表面領域のうち、一方の表面領域を該基板の深さ方
向に掘り下げて、オフセット用段差を形成し、（ｉｉｉ
）上記情報書込用レジストパターンを除去した後オフ
セット用段差部を熱酸化してその段差部の内壁に沿って
、ゲート絶縁膜と同じ材料の絶縁膜を形成し、（１ｖ）
イオン注入用マスクを用いて半導体基板上に不純物を注
入して一対のソース／ドレイン領域を形成し、（ｖ）イ
オン注入用マスクを除去した後、上記オフセット用段差
部を段差部埋設用絶縁膜で埋設し、（ｖｉ）しかる後、
ゲート電極を形成することを特徴とする半導体装置の製
造方法である。
、半導体基板上の全面に、それぞれ平行に複数個配置し
たソース／ドレイン領域およびこれらに直交してゲート
絶縁膜を介して複数個配置したゲート絶縁膜を有し、少
なくとも１つのゲート電極と、このゲート電極に対応す
る一対のソース／ドレイン領域との重なり幅をこれら一
対のソース／ドレイン領域でそれぞれ独立に設定するこ
とによりトランジスタの導電特性の方向性をもたせた２
ビット情報記憶機能を有する横型マスクＲＯＭを形成す
るに際して、（１）半導体基板上に、ソース／ドレイン
領域を形成する１こめのイオン注入用マスクお上び情報
書込領域を形成するためのレジストパターンを順次形成
し、（ｉｉ）その順次書込用レジストパターンをマスク
にして一対のソース・ドレイン領域が形成される半導体
基板表面領域のうち、一方の表面領域を該基板の深さ方
向に掘り下げて、オフセット用段差を形成し、（ｉｉｉ
）上記情報書込用レジストパターンを除去した後オフ
セット用段差部を熱酸化してその段差部の内壁に沿って
、ゲート絶縁膜と同じ材料の絶縁膜を形成し、（１ｖ）
イオン注入用マスクを用いて半導体基板上に不純物を注
入して一対のソース／ドレイン領域を形成し、（ｖ）イ
オン注入用マスクを除去した後、上記オフセット用段差
部を段差部埋設用絶縁膜で埋設し、（ｖｉ）しかる後、
ゲート電極を形成することを特徴とする半導体装置の製
造方法である。
すなわち、この発明は、半導体基板を掘り下げて掘り下
げた部分にオフセット段差部を形成し、しかもオフセッ
ト用段差部を絶縁膜を埋設して埋めもどすことによって
２ビット情報記憶メモリーセルの機能を有する横型マス
クＲＯＭを作成したものである。これにより第６図（ｂ
）に示す従来例のような、ゲート電極５４がソース／ド
レイン領域５２を完全に覆っている構成の横型マスクＲ
ＯＭ（メモリーセル）において、オフセット領域を形成
することができる。しかも横方向でなく縦方向に情報書
込みのためのオフセット段差部を設けたので、メモリー
セルの縮小化が可能で、２ビット情報記憶メモリーセル
の特徴を十分生かせる大容量マスクＲＯＭの製造が可能
である。
げた部分にオフセット段差部を形成し、しかもオフセッ
ト用段差部を絶縁膜を埋設して埋めもどすことによって
２ビット情報記憶メモリーセルの機能を有する横型マス
クＲＯＭを作成したものである。これにより第６図（ｂ
）に示す従来例のような、ゲート電極５４がソース／ド
レイン領域５２を完全に覆っている構成の横型マスクＲ
ＯＭ（メモリーセル）において、オフセット領域を形成
することができる。しかも横方向でなく縦方向に情報書
込みのためのオフセット段差部を設けたので、メモリー
セルの縮小化が可能で、２ビット情報記憶メモリーセル
の特徴を十分生かせる大容量マスクＲＯＭの製造が可能
である。
この発明において、ソース／ドレイン領域を形成するた
めにおこなう拡散の拡散深さが、例えば、０．１５〜０
．３μ国に設定される時には、オフセット段差は０．１
〜０．２５ｕａ＋が好ましく、０．１〜０．２μｍがよ
り好ましい。
めにおこなう拡散の拡散深さが、例えば、０．１５〜０
．３μ国に設定される時には、オフセット段差は０．１
〜０．２５ｕａ＋が好ましく、０．１〜０．２μｍがよ
り好ましい。
この際、段差部埋設用絶縁膜の膜厚は０．１５〜０．３
５μｍに設定されるのが好ましく、これにより、オフセ
ット用段差でチャネルの発生を防止できる。
５μｍに設定されるのが好ましく、これにより、オフセ
ット用段差でチャネルの発生を防止できる。
（ホ）実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、この発明はこれによって限定されるものではない。
お、この発明はこれによって限定されるものではない。
第１図に本発明の一実施例を示す。
まず、第１図（ａ）に示すように、第１導電型の半導体
基板ｌの表面上に酸化膜８及びソース／ドレイン形成用
イオン注入マスク９を形成したのち、情報書き込み用レ
ジストパターン１０を形成する。
基板ｌの表面上に酸化膜８及びソース／ドレイン形成用
イオン注入マスク９を形成したのち、情報書き込み用レ
ジストパターン１０を形成する。
次にソース／ドレイン注入マスク９及びレジストパター
ン１０をマスクとして酸化１ｉＩ８及び半導体基板１の
エツチングを行う。
ン１０をマスクとして酸化１ｉＩ８及び半導体基板１の
エツチングを行う。
この際、半導体基板ｌの掘れ深さは、ソース／ドレイン
領域２が半導体基板側壁部１２Ｌ［第１図（ｂ）参照］
でつながらなければならないため、ソース／ドレインの
拡散深さ程度にしておく。
領域２が半導体基板側壁部１２Ｌ［第１図（ｂ）参照］
でつながらなければならないため、ソース／ドレインの
拡散深さ程度にしておく。
次に、レジストパターンｌＯを除去し、掘れ部（オフセ
ット用段差部）８１を酸化じ七新たに段、差部８１にも
その内壁に沿って酸化膜８と同じ材料のＳｉ’Ｏ，の絶
縁部３を形成したのち、第２導電型不純物の高濃度注入
を行って、熱処理を行うことによりソース／ドレイン領
域２を形成する［第１図（ｂ）参照］。このときのイオ
ン注入は注入中にイオンが半導体基板段差部側壁（チャ
ネル部９０の側）ｌｂに入らないようにするため、０°
注入角で行うことが望ましい。
ット用段差部）８１を酸化じ七新たに段、差部８１にも
その内壁に沿って酸化膜８と同じ材料のＳｉ’Ｏ，の絶
縁部３を形成したのち、第２導電型不純物の高濃度注入
を行って、熱処理を行うことによりソース／ドレイン領
域２を形成する［第１図（ｂ）参照］。このときのイオ
ン注入は注入中にイオンが半導体基板段差部側壁（チャ
ネル部９０の側）ｌｂに入らないようにするため、０°
注入角で行うことが望ましい。
次にソース／ドレイン注入マスク９を除去したのち、基
板掘れ部８１の埋め込みを公知の技術を用いて行い、５
ｉｄｅ絶縁膜１１を形成する［第１図（ｃ）参照］。
板掘れ部８１の埋め込みを公知の技術を用いて行い、５
ｉｄｅ絶縁膜１１を形成する［第１図（ｃ）参照］。
この際、半導体基板側壁部１ｂでチャネルが生じないよ
うに、埋め込み絶縁物膜ｌｌを十分厚く形成することや
、また、チャネル部９０において、表面領域への不純物
濃度に比べてやや深い領域Ｂにおける不純物濃度を高く
シ［第２図参照］、それによって側壁部１ｂの表面の不
純物濃度を高くし、側壁部１ｂにできるトランジスタの
しきい値電圧を十分高くすることが必要である。
うに、埋め込み絶縁物膜ｌｌを十分厚く形成することや
、また、チャネル部９０において、表面領域への不純物
濃度に比べてやや深い領域Ｂにおける不純物濃度を高く
シ［第２図参照］、それによって側壁部１ｂの表面の不
純物濃度を高くし、側壁部１ｂにできるトランジスタの
しきい値電圧を十分高くすることが必要である。
最後にゲート酸化膜１３を介してゲート電極４を形成し
、メモリーセルトランジスタが得られる［第１図（ｄ）
参照〕。
、メモリーセルトランジスタが得られる［第１図（ｄ）
参照〕。
この際、ゲート酸化膜１３は酸化膜８を除去して再度っ
けなおしたものである。
けなおしたものである。
第３図には上記実施例におけるメモリーセル配置図の一
例を示す。第３図（ａ）は平面図、第３図（ｂ）（ｃ）
はそれぞれ第３図（ａ）のＣ−Ｃ’ 、Ｄ−Ｄ’での矢
視図である。
例を示す。第３図（ａ）は平面図、第３図（ｂ）（ｃ）
はそれぞれ第３図（ａ）のＣ−Ｃ’ 、Ｄ−Ｄ’での矢
視図である。
情報書き込みパタｉン１２がソース／ドレイン領域２に
重なる部分の半導体基板に段差１ａが設けられる。また
、第６図の情報書き込み領域５５に比較して情報書き込
みパターン１２が半分の領域となり、２倍の情報が書き
込めることができる。
重なる部分の半導体基板に段差１ａが設けられる。また
、第６図の情報書き込み領域５５に比較して情報書き込
みパターン１２が半分の領域となり、２倍の情報が書き
込めることができる。
本トランジスタの動作は、第５図に示す従来の導電特性
に方向性を持つオフセットトランジスタと同一となる。
に方向性を持つオフセットトランジスタと同一となる。
すなわち第４図（ａ）のようにソース／ドレイン２．２
とゲート電極４にオフセットを設けた側（領域Ｓで示す
）をソース２ａとした場合［第４図（ｂ）参照］、トラ
ンジスタは非導通となり、一方、稟４図（ｃ）のように
領域Ｓをドレイン２ｂとして用いた場合、トランジスタ
は導通する。
とゲート電極４にオフセットを設けた側（領域Ｓで示す
）をソース２ａとした場合［第４図（ｂ）参照］、トラ
ンジスタは非導通となり、一方、稟４図（ｃ）のように
領域Ｓをドレイン２ｂとして用いた場合、トランジスタ
は導通する。
このように本実施例では、ソース／ドレイン領域とゲー
ト電極にオフセットを設けるために、ソース／ドレイン
注入前にソース／ドレイン領域となる半導体基板を掘り
下げ、注入、活性化後頁に掘り下げた部分を絶縁物で埋
めもどすことによりオフセット領域を基板深さ方向に設
け、しかもソース／ドレイン領域の形成に０°注入角の
イオン注入を用いたので、２ビット情報記憶メモリーセ
ルトランジスタを実現でき、大容量化を図ることができ
る。
ト電極にオフセットを設けるために、ソース／ドレイン
注入前にソース／ドレイン領域となる半導体基板を掘り
下げ、注入、活性化後頁に掘り下げた部分を絶縁物で埋
めもどすことによりオフセット領域を基板深さ方向に設
け、しかもソース／ドレイン領域の形成に０°注入角の
イオン注入を用いたので、２ビット情報記憶メモリーセ
ルトランジスタを実現でき、大容量化を図ることができ
る。
すなわち、横型マスクＲＯＭの大容量化のために用いら
れる従来の第６図のようなレイアウトのメモリーセルに
比して、更に２倍の大容量化を図ることができる。
れる従来の第６図のようなレイアウトのメモリーセルに
比して、更に２倍の大容量化を図ることができる。
（へ）発明の効果
以上のようにこの発明によれば、ゲート電極に対し、ソ
ース／ドレイン領域をオフセットにすることを利用した
２ビット情報記憶マスクＲＯＭ用メモリセルトランジス
タの機能を、横型マスクＲＯＭに、オフセットを半導体
基板内に縦方向に作り込むことにより適用できる。また
、横型マスクＲＯＭのメモリセルの縮小化を図ることが
できる効果がある。
ース／ドレイン領域をオフセットにすることを利用した
２ビット情報記憶マスクＲＯＭ用メモリセルトランジス
タの機能を、横型マスクＲＯＭに、オフセットを半導体
基板内に縦方向に作り込むことにより適用できる。また
、横型マスクＲＯＭのメモリセルの縮小化を図ることが
できる効果がある。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は上記実施例における要部構成説明図、
第３図（ａ）は上記実施例における要部構成説明図、第
３図（ｂ）及び第３図（ｃ）はそれぞれ第３図（ａ）の
ｃ−ｃ’線矢視図及びＤ−Ｄ’線矢視図、第４図は上記
実施例における動作を示す動作説明図、第５図（ａ）
（ｂ）および（ｃ）はそれぞれ２ビット情報記憶マスク
ＲＯＭ用メモリセルの異なる動作を示す説明図、第６図
（ａ）は従来例を示す要部構成説明図、第６図（ｂ）及
び第６図（ｃ）はそれぞれ第６図（ａ）のＡ−Ａ’線矢
視図及びＢ−Ｂ°線矢視図である。 ■・・・・・・半導体基板、 Ｉａ、ｌｂ・・・・・・半導体基板側壁部、２・・・・
・・ソース／ドレイン領域、２ａ・・・・ ソース、２
ｂ・・・・・・ドレイン、３・・・・・・Ｓ ｉＯｔの
絶縁膜、 ４・・・・・・ゲート電極、 ６・・・・・空乏層、 ７・・・・・チャネル、 ８・・・・・・酸化膜、 ９・・・・・・ソース／ドレイン注入マスク、１０・・
・・・・情報書き込み用レジストパターン、１１・・・
・・・ＳｉＯｘ掘れ部埋込用絶縁膜（段差部埋設用絶縁
膜）、 １２・・・・・・情報書き込みパターン、１３・・・・
・・Ｓ ｉＯ！のゲート酸化膜、８１・・・・・掘れ部
（オフセット用段差部）。 第１図 （ａ） （ｂ） １ａ １ｂ ９υ （ｄ） 第２図 第３図 （ｂ） 第４図 第５図
説明図、第２図は上記実施例における要部構成説明図、
第３図（ａ）は上記実施例における要部構成説明図、第
３図（ｂ）及び第３図（ｃ）はそれぞれ第３図（ａ）の
ｃ−ｃ’線矢視図及びＤ−Ｄ’線矢視図、第４図は上記
実施例における動作を示す動作説明図、第５図（ａ）
（ｂ）および（ｃ）はそれぞれ２ビット情報記憶マスク
ＲＯＭ用メモリセルの異なる動作を示す説明図、第６図
（ａ）は従来例を示す要部構成説明図、第６図（ｂ）及
び第６図（ｃ）はそれぞれ第６図（ａ）のＡ−Ａ’線矢
視図及びＢ−Ｂ°線矢視図である。 ■・・・・・・半導体基板、 Ｉａ、ｌｂ・・・・・・半導体基板側壁部、２・・・・
・・ソース／ドレイン領域、２ａ・・・・ ソース、２
ｂ・・・・・・ドレイン、３・・・・・・Ｓ ｉＯｔの
絶縁膜、 ４・・・・・・ゲート電極、 ６・・・・・空乏層、 ７・・・・・チャネル、 ８・・・・・・酸化膜、 ９・・・・・・ソース／ドレイン注入マスク、１０・・
・・・・情報書き込み用レジストパターン、１１・・・
・・・ＳｉＯｘ掘れ部埋込用絶縁膜（段差部埋設用絶縁
膜）、 １２・・・・・・情報書き込みパターン、１３・・・・
・・Ｓ ｉＯ！のゲート酸化膜、８１・・・・・掘れ部
（オフセット用段差部）。 第１図 （ａ） （ｂ） １ａ １ｂ ９υ （ｄ） 第２図 第３図 （ｂ） 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の全面に、それぞれ平行に複数個配置
したソース／ドレイン領域およびこれらに直交してゲー
ト絶縁膜を介して複数個配置したゲート電極を有し、少
なくとも１つのゲート電極と、このゲート電極に対応す
る一対のソース／ドレイン領域との重なり幅をこれら一
対のソース／ドレイン領域でそれぞれ独立に設定するこ
とによりトランジスタの導電特性に方向性をもたせた２
ビット情報記憶機能を有する横型マスクＲＯＭを形成す
るに際して、 （ｉ）半導体基板上に、ソース／ドレイン領域を形成す
るためのイオン注入用マスクおよび情報書込領域を形成
するためのレジストパターンを順次形成し、 （ｉｉ）その情報書込用レジストパターンをマスクにし
て一対のソース・ドレイン領域が形成される半導体基板
表面領域のうち、一方の表面領域を該基板の深さ方向に
掘り下げて、オフセット用段差を形成し、 （ｉｉｉ）上記情報書込用レジストパターンを除去した
後オフセット用段差部を熱酸化してその段差部の内壁に
沿ってゲート絶縁膜と同じ材料の絶縁膜を形成し、 （ｉｖ）イオン注入用マスクを用いて半導体基板上に不
純物を注入して一対のソース／ドレイン領域を形成し、 （ｖ）イオン注入用マスクを除去した後、上記オフセッ
ト用段差部を段差部埋設用絶縁膜で埋設し、（ｖｉ）し
かる後、ゲート電極を形成することを特徴とする半導体
装置の製造方法。 ２、イオン注入法が、不純物を半導体基板表面に対して
垂直な法線方向から注入する０゜注入角のイオン注入法
である請求項１記載の半導体装置の製造方法。 ３、オフセット用段差の側に形成されるソース・ドレイ
ン領域は、オフセット用段差部直下の下部領域と、この
下部領域から延設され、一対のソース・ドレイン領域間
に形成されるチャネルの側とは反対側のオフセット用段
差を含む上部領域とからなる請求項１記載の半導体装置
の製造方法。 ４、オフセット用段差は、ソース・ドレイン領域を形成
する際におこなわれる不純物拡散の拡散深さ以下に設定
されている請求項１記載の半導体装置の製造方法。 ５、段差部埋設用絶縁膜は、オフセット用段差でチャネ
ルの発生を防止するような膜厚に形成されている請求項
１記載の半導体装置の製造方法。 ６、一対のソース／ドレイン領域間に形成されるチャネ
ル部は、その表面領域より深い領域の方が高い不純物濃
度を有して形成されている請求項１記載の半導体装置の
製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP2316608A JP2622425B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
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|---|---|
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| JP2622425B2 JP2622425B2 (ja) | 1997-06-18 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP2316608A Expired - Fee Related JP2622425B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
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| JP2008177278A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | スタティック型半導体記憶装置 |
Also Published As
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| JP2622425B2 (ja) | 1997-06-18 |
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