JP2612969B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に２ビット情報記憶メモリセル機能を備えた
横型マスクＲＯＭ（Ｒead Ｏn Ｍemory）の製造方法に
関するものである。
に関し、特に２ビット情報記憶メモリセル機能を備えた
横型マスクＲＯＭ（Ｒead Ｏn Ｍemory）の製造方法に
関するものである。
【０００２】
【従来の技術】２ビット情報記憶マスクＲＯＭ用メモリ
ーセルの一例として従来ＭＯＳトランジスタのソース／
ドレイン領域とゲート電極間にオフセットを設けること
によりトランジスタの導電特性に方向性を持たせようと
するものがある。
ーセルの一例として従来ＭＯＳトランジスタのソース／
ドレイン領域とゲート電極間にオフセットを設けること
によりトランジスタの導電特性に方向性を持たせようと
するものがある。
【０００３】その一例を図４〜図６に示す。
【０００４】まず、図４に示すように、第１導電型の半
導体基板６１の表面にソース／ドレイン領域をなす第２
導電型不純物領域６２ａ（６２ｃ），６２ｂ（６２ｄ）
を形成する。次にゲート酸化膜（なお、図４〜図６は、
ゲート酸化膜６３が少なくともゲート電極６４直下に配
設されていることを示す説明図である。）６３を介して
２つのソース／ドレイン領域の間の半導体基板上にゲー
ト電極６４を設ける。このときゲート電極６４を一方の
ソース／ドレイン領域６２ａとはオーバーラップさせ、
他方のソース／ドレイン領域６２ｂとは一定の距離ｌだ
けの間隔を持たせた構造とする。
導体基板６１の表面にソース／ドレイン領域をなす第２
導電型不純物領域６２ａ（６２ｃ），６２ｂ（６２ｄ）
を形成する。次にゲート酸化膜（なお、図４〜図６は、
ゲート酸化膜６３が少なくともゲート電極６４直下に配
設されていることを示す説明図である。）６３を介して
２つのソース／ドレイン領域の間の半導体基板上にゲー
ト電極６４を設ける。このときゲート電極６４を一方の
ソース／ドレイン領域６２ａとはオーバーラップさせ、
他方のソース／ドレイン領域６２ｂとは一定の距離ｌだ
けの間隔を持たせた構造とする。
【０００５】次に、図５のように、符号６２ａをソー
ス、符号６２ｂをドレインとして用いた場合、ゲート電
極６４からドレイン領域６２ｂまでのオフセットとなっ
ている領域Ｆには高電界が印加されることで空乏層６６
ができるため、 チャネル領域６７とドレイン領域６２ｂ
は導通する。
ス、符号６２ｂをドレインとして用いた場合、ゲート電
極６４からドレイン領域６２ｂまでのオフセットとなっ
ている領域Ｆには高電界が印加されることで空乏層６６
ができるため、 チャネル領域６７とドレイン領域６２ｂ
は導通する。
【０００６】しかし図６のように符号６２ｃをドレイ
ン、符号６２ｄをソースとして用いた場合、オフセット
領域Ｆには図５に示したような空乏層６６が形成され
ず、従ってソース領域６２ｄとチャネル領域６７とは非
導通となる。
ン、符号６２ｄをソースとして用いた場合、オフセット
領域Ｆには図５に示したような空乏層６６が形成され
ず、従ってソース領域６２ｄとチャネル領域６７とは非
導通となる。
【０００７】この方法でトランジスタの導電特性の方向
性を持たせれば、１つのトランジスタで次の４つの状態
を作ることができる。すなわち
性を持たせれば、１つのトランジスタで次の４つの状態
を作ることができる。すなわち
【０００８】i ）トランジスタのソース及びドレイン領
域がいずれもゲート電極に重なっている（オーバーラッ
プしている）。よって、順方向、逆方向いずれも導通す
る。
域がいずれもゲート電極に重なっている（オーバーラッ
プしている）。よって、順方向、逆方向いずれも導通す
る。
【０００９】ii）トランジスタのソース領域のみゲート
電極に重なっている。よって、順方向では導通するが、
逆方向では非導通となる。
電極に重なっている。よって、順方向では導通するが、
逆方向では非導通となる。
【００１０】iii）トランジスタのドレイン領域のみゲ
ート電極に重なっている。順方向で非導通、逆方向で導
通する。
ート電極に重なっている。順方向で非導通、逆方向で導
通する。
【００１１】iv）ソース／ドレイン領域がゲート電極か
らいずれも離れている。よって、順方向、逆方向ともに
非導通になる。
らいずれも離れている。よって、順方向、逆方向ともに
非導通になる。
【００１２】このように１つのメモリセルトランジスタ
の情報の読み出しを順方向、逆方向の２回行うことによ
り、２ビットの情報を読み出すことができる。
の情報の読み出しを順方向、逆方向の２回行うことによ
り、２ビットの情報を読み出すことができる。
【００１３】
【発明が解決しようとする課題】上記のようなメモリセ
ルには以下の問題がある。
ルには以下の問題がある。
【００１４】（ａ）デザインルールによるレイアウト上
オフセット部を設けなければならずメモリセル寸法が増
大する。
オフセット部を設けなければならずメモリセル寸法が増
大する。
【００１５】（ｂ）情報書き込み工程がソース・ドレイ
ン注入時でありゲート電極形成工程前となりマスクＲＯ
Ｍの納期が長くなる。
ン注入時でありゲート電極形成工程前となりマスクＲＯ
Ｍの納期が長くなる。
【００１６】（ｃ）ソース・ドレイン注入にゲート電極
をマスクとして用いるセルフアライン技術を使えず、位
置合わせ余裕の分だけメモリセル寸法が増大する。
をマスクとして用いるセルフアライン技術を使えず、位
置合わせ余裕の分だけメモリセル寸法が増大する。
【００１７】また、位置合わせずれにより、メモリセル
トランジスタ特性にバラツキが生じ、十分導通しない、
十分に非導通とならないなどの現象が生じる。
トランジスタ特性にバラツキが生じ、十分導通しない、
十分に非導通とならないなどの現象が生じる。
【００１８】
【課題を解決するための手段】このため、本発明ではＭ
ＯＳトランジスタのゲート電極と、このゲート電極に対
応する一対のソース／ドレイン領域との重なり幅をこれ
ら一対のソース／ドレイン領域でそれぞれ独立に設定す
ることによりトランジスタの導電特性に方向性をもたせ
た２ビット情報記憶機能を有する横型マスクＲＯＭを形
成するに際して、(i)ゲート電極を有する半導体基板上
に、情報書込領域を形成するためのレジストパターンを
形成し、(ii)その情報書込用レジストパターン及びゲー
ト電極をマスクにして一対のソース／ドレイン領域が形
成される半導体基板表面領域のうち、一方の表面領域を
該基板の深さ方向に掘り下げてオフセット用段差を形成
し、(iii)上記情報書込用レジストパターンを除去した
後上記ゲート電極をマスクにして半導体基板上に不純物
をイオン注入して一対のソース／ドレイン領域を形成す
ることを特徴とする半導体装置の製造方法が提供され
る。
ＯＳトランジスタのゲート電極と、このゲート電極に対
応する一対のソース／ドレイン領域との重なり幅をこれ
ら一対のソース／ドレイン領域でそれぞれ独立に設定す
ることによりトランジスタの導電特性に方向性をもたせ
た２ビット情報記憶機能を有する横型マスクＲＯＭを形
成するに際して、(i)ゲート電極を有する半導体基板上
に、情報書込領域を形成するためのレジストパターンを
形成し、(ii)その情報書込用レジストパターン及びゲー
ト電極をマスクにして一対のソース／ドレイン領域が形
成される半導体基板表面領域のうち、一方の表面領域を
該基板の深さ方向に掘り下げてオフセット用段差を形成
し、(iii)上記情報書込用レジストパターンを除去した
後上記ゲート電極をマスクにして半導体基板上に不純物
をイオン注入して一対のソース／ドレイン領域を形成す
ることを特徴とする半導体装置の製造方法が提供され
る。
【００１９】この発明の最大の特徴はゲート電極を有す
る半導体基板を掘り下げることにより、横方向でなく縦
方向にオフセット用段差を設け、その後イオン注入によ
りソース・ドレイン領域を形成したものである。
る半導体基板を掘り下げることにより、横方向でなく縦
方向にオフセット用段差を設け、その後イオン注入によ
りソース・ドレイン領域を形成したものである。
【００２０】すなわち、ゲート電極形成後、情報書込み
レジストパターンとゲート電極をマスクとしてソース・
ドレインに意図される領域の半導体基板を掘り下げ、そ
の後イオン注入によりソース・ドレイン領域を形成する
ことにより、ソース部及びドレイン部それぞれ独立にオ
フセットを設けるものである。
レジストパターンとゲート電極をマスクとしてソース・
ドレインに意図される領域の半導体基板を掘り下げ、そ
の後イオン注入によりソース・ドレイン領域を形成する
ことにより、ソース部及びドレイン部それぞれ独立にオ
フセットを設けるものである。
【００２１】この方法を用いれば前述の問題がいずれも
解決できる。すなわち
解決できる。すなわち
【００２２】（ａ）レイアウト上のオフセット部は不
要。
要。
【００２３】（ｂ）ゲート電極形成後に情報書込み工程
となる。
となる。
【００２４】（ｃ）ソースドレイン領域形成にセルフア
ライン技術を用いることができる。
ライン技術を用いることができる。
【００２５】この発明において、ソース／ドレイン領域
を形成するためにおこなう拡散の拡散深さが、例えば、
0.15〜0.3μmに設定される時は、 オフセット段差は0.1
〜0.25μmが好ましく、0.1〜0.2μmがより好ましい。
を形成するためにおこなう拡散の拡散深さが、例えば、
0.15〜0.3μmに設定される時は、 オフセット段差は0.1
〜0.25μmが好ましく、0.1〜0.2μmがより好ましい。
【００２６】
【実施例】以下図に示す実施例に基づいてこの発明を詳
述する。なお、この発明はこれによって限定されるもの
ではない。
述する。なお、この発明はこれによって限定されるもの
ではない。
【００２７】図１〜図３に本発明の一実施例を示す。
【００２８】まず、図１に示すように、ＳiＯ2絶縁膜９
を有する第１導電型（ボロンを含むＰ型）の半導体基板
１の表面上にゲート酸化膜３を介してゲート電極４を形
成する。ゲート電極４には情報書き込みする領域を形成
するために行う基板エッチングの時に、ゲート電極４が
エッチングされないように、例えばＳiＯ2の絶縁膜７で
被っておく。この際、ゲート電極上は他の部分より厚い
絶縁膜７で被われる必要があるためゲート電極４のエッ
チングは予めＮＳＧ膜等の膜をゲート電極上に形成して
おき、そのＮＳＧ膜をマスクとして情報書き込み領域を
形成する方法をとった。続いて、情報書き込み用レジス
トパターン８を形成する。
を有する第１導電型（ボロンを含むＰ型）の半導体基板
１の表面上にゲート酸化膜３を介してゲート電極４を形
成する。ゲート電極４には情報書き込みする領域を形成
するために行う基板エッチングの時に、ゲート電極４が
エッチングされないように、例えばＳiＯ2の絶縁膜７で
被っておく。この際、ゲート電極上は他の部分より厚い
絶縁膜７で被われる必要があるためゲート電極４のエッ
チングは予めＮＳＧ膜等の膜をゲート電極上に形成して
おき、そのＮＳＧ膜をマスクとして情報書き込み領域を
形成する方法をとった。続いて、情報書き込み用レジス
トパターン８を形成する。
【００２９】次にゲート電極４及びレジストパターン８
をマスクとして絶縁膜９及び半導体基板１のエッチング
を行い基板に掘れ部８１を形成する〔図２参照〕。この
際、まず、半導体基板上のＳiＯ2の絶縁膜（２００オン
グストローム）９を除去する。これは通常の反応性イオ
ンエッチング（ＲＩＥ）法にて基板が露出するまでおこ
なわれる。同時にゲート電極４上のＳiＯ2膜７は膜厚を
１０００オングストローム以上、具体的には１２００オ
ングストロームに設定していることから、絶縁膜９の２
倍の厚み分だけ除去されてもゲート電極４は十分保護さ
れ得る。次に、ＳiＯ2に対して１０程度の選択比を有す
る異方性エッチングをＲＩＥ法をもちいてＳｉ基板１を
０.１〜０.３μm具体的には０.２μm深さに掘って掘れ
部８１を形成する。
をマスクとして絶縁膜９及び半導体基板１のエッチング
を行い基板に掘れ部８１を形成する〔図２参照〕。この
際、まず、半導体基板上のＳiＯ2の絶縁膜（２００オン
グストローム）９を除去する。これは通常の反応性イオ
ンエッチング（ＲＩＥ）法にて基板が露出するまでおこ
なわれる。同時にゲート電極４上のＳiＯ2膜７は膜厚を
１０００オングストローム以上、具体的には１２００オ
ングストロームに設定していることから、絶縁膜９の２
倍の厚み分だけ除去されてもゲート電極４は十分保護さ
れ得る。次に、ＳiＯ2に対して１０程度の選択比を有す
る異方性エッチングをＲＩＥ法をもちいてＳｉ基板１を
０.１〜０.３μm具体的には０.２μm深さに掘って掘れ
部８１を形成する。
【００３０】この際、半導体基板１の掘れ深さは、後工
程で形成されるソース／ドレイン領域２が半導体基板側
壁部（掘れ部の側壁）１ａ〔図３参照〕でつながらなけ
ればならないため、ソース／ドレインの拡散深さ程度に
しておく。
程で形成されるソース／ドレイン領域２が半導体基板側
壁部（掘れ部の側壁）１ａ〔図３参照〕でつながらなけ
ればならないため、ソース／ドレインの拡散深さ程度に
しておく。
【００３１】次に、レジストパターン８を除去し、掘れ
部（オフセット用段差部）８１を酸化して新たに段差を
含む内壁に沿って絶縁膜９と同じ材料のＳiＯ2の絶縁膜
９１を形成したのち、絶縁膜７を含むゲート電極４をマ
スクにして第２導電型（ヒ素やリンのｎ型）不純物の高
濃度注入を行って、熱処理を行うことによりソース／ド
レイン領域２を形成する〔図３参照〕。このときのイオ
ン注入は注入中にイオンがチャネル部９０の側の半導体
基板（段差部１ｂ）に入らないようにするため、０°注
入角で行うことが望ましい。なお、符号９０はチャネル
領域である。このようにしてメモリセルトランジスタが
得られる。
部（オフセット用段差部）８１を酸化して新たに段差を
含む内壁に沿って絶縁膜９と同じ材料のＳiＯ2の絶縁膜
９１を形成したのち、絶縁膜７を含むゲート電極４をマ
スクにして第２導電型（ヒ素やリンのｎ型）不純物の高
濃度注入を行って、熱処理を行うことによりソース／ド
レイン領域２を形成する〔図３参照〕。このときのイオ
ン注入は注入中にイオンがチャネル部９０の側の半導体
基板（段差部１ｂ）に入らないようにするため、０°注
入角で行うことが望ましい。なお、符号９０はチャネル
領域である。このようにしてメモリセルトランジスタが
得られる。
【００３２】このように本実施例では、ソース／ドレイ
ン領域とゲート電極にオフセットを設けるために、ソー
ス／ドレイン形成前にソース／ドレイン領域となる半導
体基板を掘り下げ、イオン注入、活性化したことにより
オフセット領域を基板深さ方向に設け、しかもソース／
ドレイン領域の形成に０°注入角のイオン注入を用いた
ので、セルの縮小化が図られた２ビット情報記憶メモリ
セルトランジスタを実現でき、しかも大容量化を図るこ
とができる。
ン領域とゲート電極にオフセットを設けるために、ソー
ス／ドレイン形成前にソース／ドレイン領域となる半導
体基板を掘り下げ、イオン注入、活性化したことにより
オフセット領域を基板深さ方向に設け、しかもソース／
ドレイン領域の形成に０°注入角のイオン注入を用いた
ので、セルの縮小化が図られた２ビット情報記憶メモリ
セルトランジスタを実現でき、しかも大容量化を図るこ
とができる。
【００３３】
【発明の効果】以上のようにこの発明によれば、ゲート
電極に対し、ソース／ドレイン領域をオフセットにする
ことを利用した２ビット情報記憶マスクＲＯＭ用メモリ
セルトランジスタにおいて、オフセットを半導体基板内
に縦方向に作り込むことによりメモリセルの縮小化を図
りながらマスクＲＯＭの大容量化に有効なメモリセルト
ランジスタが得られる効果がある。
電極に対し、ソース／ドレイン領域をオフセットにする
ことを利用した２ビット情報記憶マスクＲＯＭ用メモリ
セルトランジスタにおいて、オフセットを半導体基板内
に縦方向に作り込むことによりメモリセルの縮小化を図
りながらマスクＲＯＭの大容量化に有効なメモリセルト
ランジスタが得られる効果がある。
【図１】図１はこの発明の一実施例における製造工程の
第１ステップを示す製造工程説明図である。
第１ステップを示す製造工程説明図である。
【図２】図２は上記実施例における製造工程の第２ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図３】図３は上記実施例における製造工程の第３ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図４】図４は従来の２ビット情報記憶メモリセルの１
つの機能を示す構成説明図である。
つの機能を示す構成説明図である。
【図５】図５は従来の２ビット情報記憶メモリセルの１
つの機能を示す構成説明図である。
つの機能を示す構成説明図である。
【図６】図６は従来の２ビット情報機能メモリセルの１
つの機能を示す構成説明図である。
つの機能を示す構成説明図である。
１ 半導体基板 １ａ 半導体基板側壁部 １ｂ 半導体基板段差部 ２ ソース／ドレイン領域 ３ ＳiＯ2のゲート酸化膜 ４ ゲート電極 ７ ＳiＯ2の絶縁膜 ８ 情報書き込み用レジストパターン ８１ 掘れ部（オフセット用段差部） ９０ チャネル領域
Claims (3)
- 【請求項１】 ＭＯＳトランジスタのゲート電極と、こ
のゲート電極に対応する一対のソース／ドレイン領域と
の重なり幅をこれら一対のソース／ドレイン領域でそれ
ぞれ独立に設定することによりトランジスタの導電特性
に方向性をもたせた２ビット情報記憶機能を有する横型
マスクＲＯＭを形成するに際して、（i）ゲート電極を
有する半導体基板上に、情報書込領域を形成するための
レジストパターンを形成し、（ii）その情報書込用レジ
ストパターン及びゲート電極をマスクにして一対のソー
ス／ドレイン領域が形成される半導体基板表面領域のう
ち、一方の表面領域を該基板の深さ方向に掘り下げてオ
フセット用段差を形成し、（iii）上記情報書込用レジ
ストパターンを除去した後上記ゲート電極をマスクにし
て半導体基板上に不純物をイオン注入して一対のソース
／ドレイン領域を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 イオン注入法が、不純物を半導体基板表
面に対して垂直な法線方向から注入する０°注入角のイ
オン注入法である請求項１記載の半導体装置の製造方
法。 - 【請求項３】 オフセット用段差は、ソース・ドレイン
領域を形成する際におこなわれる不純物拡散の拡散深さ
以下に設定されている請求項１記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017788A JP2612969B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置の製造方法 |
| US07/826,998 US5214303A (en) | 1991-02-08 | 1992-01-28 | Semiconductor device ROM having an offset region |
| KR1019920001286A KR960000716B1 (ko) | 1991-02-08 | 1992-01-29 | 반도체장치와 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017788A JP2612969B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256360A JPH04256360A (ja) | 1992-09-11 |
| JP2612969B2 true JP2612969B2 (ja) | 1997-05-21 |
Family
ID=11953459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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