JP3506668B2 - 読み出し専用不揮発性メモリの製造方法 - Google Patents
読み出し専用不揮発性メモリの製造方法Info
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Description
【０００１】
【発明の属する技術分野】この発明は、読み出し専用不
揮発性メモリに関する。
揮発性メモリに関する。
【０００２】
【従来の技術】読み出し専用不揮発性メモリとしては、
例えば、マスクＲＯＭ(Read Only Memory)が知られてい
る。
例えば、マスクＲＯＭ(Read Only Memory)が知られてい
る。
【０００３】また、マスクＲＯＭとして、各メモリセル
トランジスタに４値情報を書き込むことができるもの
が、従来より知られている。かかるマスクＲＯＭによれ
ば、小規模の回路で大量の情報を記憶することができ
る。４値情報を記憶できるマスクＲＯＭとしては、例え
ば、特開平８−３１６３４１（以下、「文献１」と記
す）で開示されたマスクＲＯＭや、特開平８−２８８４
０８（以下、「文献２」と記す）で開示されたマスクＲ
ＯＭなどが知られている。
トランジスタに４値情報を書き込むことができるもの
が、従来より知られている。かかるマスクＲＯＭによれ
ば、小規模の回路で大量の情報を記憶することができ
る。４値情報を記憶できるマスクＲＯＭとしては、例え
ば、特開平８−３１６３４１（以下、「文献１」と記
す）で開示されたマスクＲＯＭや、特開平８−２８８４
０８（以下、「文献２」と記す）で開示されたマスクＲ
ＯＭなどが知られている。
【０００４】文献１のマスクＲＯＭは、拡散領域にＬＤ
Ｄ(Lightly Doped Drain) 領域を設けた場合にセルトラ
ンジスタのしきい値が変化することを利用して、記憶情
報の４値化を達成している。すなわち、セルトランジス
タのしきい値は、ソース領域およびドレイン領域にＬＤ
Ｄ領域を設けた構造／ソース領域にのみＬＤＤ領域を設
けた構造／ドレイン領域にのみＬＤＤ領域を設けた構造
／ソース領域およびドレイン領域にＬＤＤ領域を設けな
い構造のいずれを採用するかによって、異なる値にな
る。しきい値の違いは、各トランジスタに所定のゲート
電圧を印加したときのソース−ドレイン間電流を比較す
ることによって、判断される。
Ｄ(Lightly Doped Drain) 領域を設けた場合にセルトラ
ンジスタのしきい値が変化することを利用して、記憶情
報の４値化を達成している。すなわち、セルトランジス
タのしきい値は、ソース領域およびドレイン領域にＬＤ
Ｄ領域を設けた構造／ソース領域にのみＬＤＤ領域を設
けた構造／ドレイン領域にのみＬＤＤ領域を設けた構造
／ソース領域およびドレイン領域にＬＤＤ領域を設けな
い構造のいずれを採用するかによって、異なる値にな
る。しきい値の違いは、各トランジスタに所定のゲート
電圧を印加したときのソース−ドレイン間電流を比較す
ることによって、判断される。
【０００５】文献２のマスクＲＯＭは、ｎ型ソース領域
に隣接させてｐ+ 型拡散層を設けた場合はセルトランジ
スタが非導通になるが、ｎ型ドレイン領域に隣接させて
ｐ+型拡散層を設けた場合はセルトランジスタが導通す
ることを利用して、記憶情報の４値化を達成している。
すなわち、２個のｎ型拡散領域のうちの一方にのみｐ +
型拡散層を隣接させたセルトランジスタでは、この拡散
領域をソースとして使用した場合は導通するが、他方の
拡散領域をソースとして使用した場合には非導通とな
る。また、２個の拡散領域の両方に隣接させてｐ+ 型拡
散領域を設けたセルトランジスタでは、いずれの拡散領
域をソースとして使用した場合も非導通となる。さら
に、ｐ+ 型拡散層が全く設けられていないセルトランジ
スタでは、いずれの拡散領域をソースとして使用した場
合も導通する。したがって、両方にｐ + 型拡散層を設け
た構造／一方にのみｐ+ 型拡散層を設けた構造／他方に
のみｐ + 型拡散層を設けた構造／ｐ+ 型拡散層を全く設
けない構造のいずれを採用するかによって、記憶情報の
４値化を達成することができる。そして、一方の拡散領
域をソースとした場合の導通／非導通と他方の拡散領域
をソースとした場合の導通／非導通との組み合わせによ
って、４値情報を読み出すことができる。
に隣接させてｐ+ 型拡散層を設けた場合はセルトランジ
スタが非導通になるが、ｎ型ドレイン領域に隣接させて
ｐ+型拡散層を設けた場合はセルトランジスタが導通す
ることを利用して、記憶情報の４値化を達成している。
すなわち、２個のｎ型拡散領域のうちの一方にのみｐ +
型拡散層を隣接させたセルトランジスタでは、この拡散
領域をソースとして使用した場合は導通するが、他方の
拡散領域をソースとして使用した場合には非導通とな
る。また、２個の拡散領域の両方に隣接させてｐ+ 型拡
散領域を設けたセルトランジスタでは、いずれの拡散領
域をソースとして使用した場合も非導通となる。さら
に、ｐ+ 型拡散層が全く設けられていないセルトランジ
スタでは、いずれの拡散領域をソースとして使用した場
合も導通する。したがって、両方にｐ + 型拡散層を設け
た構造／一方にのみｐ+ 型拡散層を設けた構造／他方に
のみｐ + 型拡散層を設けた構造／ｐ+ 型拡散層を全く設
けない構造のいずれを採用するかによって、記憶情報の
４値化を達成することができる。そして、一方の拡散領
域をソースとした場合の導通／非導通と他方の拡散領域
をソースとした場合の導通／非導通との組み合わせによ
って、４値情報を読み出すことができる。
【０００６】また、文献２のマスクＲＯＭは、ｎ型ソー
ス領域およびｎ型ドレイン領域をそのまま配線として用
い、これらｎ型ソース領域およびｎ型ドレイン領域に直
交させて、ゲート電極としてのワード線を形成してい
る。
ス領域およびｎ型ドレイン領域をそのまま配線として用
い、これらｎ型ソース領域およびｎ型ドレイン領域に直
交させて、ゲート電極としてのワード線を形成してい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、文献
１、文献２のマスクＲＯＭには、以下のような欠点があ
る。
１、文献２のマスクＲＯＭには、以下のような欠点があ
る。
【０００８】文献１のマスクＲＯＭには、ＴＡＴ(Turn
Around Time)が長いという欠点がある。ＴＡＴとは、ユ
ーザが書き込みデータのプログラムを提出してからマス
クＲＯＭが納品されるまでの所要時間である。ＴＡＴを
短くするためには、データ書き込み後の工程をなるべく
少なくすること、すなわちデータを書き込む前の共通工
程をなるべく多くすることが、望ましい。しかし、文献
１のマスクＲＯＭは、データ書き込み工程であるＬＤＤ
形成工程を、ソース拡散領域およびドレイン拡散領域の
形成前に行わなければならないので、ソース拡散領域お
よびドレイン拡散領域の形成を共通工程として行うこと
ができず、したがってＴＡＴが長くなってしまう。
Around Time)が長いという欠点がある。ＴＡＴとは、ユ
ーザが書き込みデータのプログラムを提出してからマス
クＲＯＭが納品されるまでの所要時間である。ＴＡＴを
短くするためには、データ書き込み後の工程をなるべく
少なくすること、すなわちデータを書き込む前の共通工
程をなるべく多くすることが、望ましい。しかし、文献
１のマスクＲＯＭは、データ書き込み工程であるＬＤＤ
形成工程を、ソース拡散領域およびドレイン拡散領域の
形成前に行わなければならないので、ソース拡散領域お
よびドレイン拡散領域の形成を共通工程として行うこと
ができず、したがってＴＡＴが長くなってしまう。
【０００９】さらに、文献１のマスクＲＯＭには、ＬＤ
Ｄ領域に基づくしきい値の差が小さいので、読み出しデ
ータの信頼性が不十分であるという欠点もある。
Ｄ領域に基づくしきい値の差が小さいので、読み出しデ
ータの信頼性が不十分であるという欠点もある。
【００１０】一方、文献２のマスクＲＯＭには、ｐ+ 型
拡散層が作成し難いという欠点がある。すなわち、この
マスクＲＯＭでは、データの書き込み（すなわちｐ+ 型
拡散層の形成）をワード線を形成した後に行うので、こ
のワード線の影響でｐ+ 型拡散層を安定して作成するこ
とができない。また、このマスクＲＯＭでは、ソース領
域およびドレイン領域とは逆導電型（すなわちｐ型）の
拡散層を非常に狭い領域に形成しなければならないが、
狭い領域に対して不純物のインプラテーションを行うた
めのフォトレジストの形成は困難なので、セルサイズの
微細化やセル電流の高精度の制御が行い難い。
拡散層が作成し難いという欠点がある。すなわち、この
マスクＲＯＭでは、データの書き込み（すなわちｐ+ 型
拡散層の形成）をワード線を形成した後に行うので、こ
のワード線の影響でｐ+ 型拡散層を安定して作成するこ
とができない。また、このマスクＲＯＭでは、ソース領
域およびドレイン領域とは逆導電型（すなわちｐ型）の
拡散層を非常に狭い領域に形成しなければならないが、
狭い領域に対して不純物のインプラテーションを行うた
めのフォトレジストの形成は困難なので、セルサイズの
微細化やセル電流の高精度の制御が行い難い。
【００１１】さらに、文献２のマスクＲＯＭは、ｎ型ソ
ース領域およびｎ型ドレイン領域をそのまま配線として
用いるので、配線抵抗が大きくなって、高速で安定した
読み出しの妨げになるという欠点もある。
ース領域およびｎ型ドレイン領域をそのまま配線として
用いるので、配線抵抗が大きくなって、高速で安定した
読み出しの妨げになるという欠点もある。
【００１２】このような理由から、ＴＡＴが短く、微細
化が容易で、且つ、安定した読み出しを行うことができ
る読み出し専用不揮発性メモリが嘱望されていた。
化が容易で、且つ、安定した読み出しを行うことができ
る読み出し専用不揮発性メモリが嘱望されていた。
【００１３】
【課題を解決するための手段】第１の発明は、ゲート電
極と一方の不純物領域との間およびゲート電極と他方の
不純物領域との間をオフセット構造または非オフセット
構造に構成することによって４値情報が書き込まれる読
み出し専用不揮発性メモリの製造方法に関する。そし
て、半導体基板上にゲート酸化膜を形成する第１工程
と、ゲート酸化膜上にゲート電極を形成する第２工程
と、ゲート電極の両側に沿ってオフセット構造としての
非導電性のデータ書き込み層を形成する第３工程と、半
導体基板に不純物を導入することによって一方および他
方の不純物領域を形成する第４工程とを含む共通工程
と、書込データの値に応じてデータ書き込み層に不純物
を導入して導電体化することにより非オフセット構造を
形成する書き込み工程とを備えることを特徴とする。第
１の発明では、オフセット構造としての非導電性データ
書き込み層を予め共通工程で形成しておき（第３工
程）、所望の非導電性データ書き込み層に不純物を導入
して導電体化するだけで非オフセット構造を形成する
（書き込み工程）。すなわち、書き込み工程が非常に簡
単なので、ＴＡＴを短縮することが容易になる。
極と一方の不純物領域との間およびゲート電極と他方の
不純物領域との間をオフセット構造または非オフセット
構造に構成することによって４値情報が書き込まれる読
み出し専用不揮発性メモリの製造方法に関する。そし
て、半導体基板上にゲート酸化膜を形成する第１工程
と、ゲート酸化膜上にゲート電極を形成する第２工程
と、ゲート電極の両側に沿ってオフセット構造としての
非導電性のデータ書き込み層を形成する第３工程と、半
導体基板に不純物を導入することによって一方および他
方の不純物領域を形成する第４工程とを含む共通工程
と、書込データの値に応じてデータ書き込み層に不純物
を導入して導電体化することにより非オフセット構造を
形成する書き込み工程とを備えることを特徴とする。第
１の発明では、オフセット構造としての非導電性データ
書き込み層を予め共通工程で形成しておき（第３工
程）、所望の非導電性データ書き込み層に不純物を導入
して導電体化するだけで非オフセット構造を形成する
（書き込み工程）。すなわち、書き込み工程が非常に簡
単なので、ＴＡＴを短縮することが容易になる。
【００１４】第２の発明は、ゲート電極と一方の不純物
領域との間およびゲート電極と他方の不純物領域との間
をオフセット構造または非オフセット構造に構成するこ
とによって４値情報が書き込まれる読み出し専用不揮発
性メモリの製造方法に関する。そして、半導体基板上に
ゲート酸化膜を形成する第１工程と、両側にオフセット
構造としての隙間を有するゲート電極をゲート酸化膜上
に形成する第２工程と、半導体基板に不純物を導入する
ことによって一方および他方の不純物領域を形成する第
３工程とを含む共通工程と、書込データの値に応じて、
隙間にデータ記憶用ゲート電極を堆積することによって
非オフセット構造を形成する書き込み工程とを備える。
第２の発明では、両側にオフセット構造としての隙間を
有するゲート電極を予め共通工程で形成しておき（第２
工程）、所望の隙間にデータ記憶用ゲート電極を堆積す
るだけで非オフセット構造を形成する（書き込み工
程）。すなわち、書き込み工程が非常に簡単なので、Ｔ
ＡＴを短縮することが容易になる。
領域との間およびゲート電極と他方の不純物領域との間
をオフセット構造または非オフセット構造に構成するこ
とによって４値情報が書き込まれる読み出し専用不揮発
性メモリの製造方法に関する。そして、半導体基板上に
ゲート酸化膜を形成する第１工程と、両側にオフセット
構造としての隙間を有するゲート電極をゲート酸化膜上
に形成する第２工程と、半導体基板に不純物を導入する
ことによって一方および他方の不純物領域を形成する第
３工程とを含む共通工程と、書込データの値に応じて、
隙間にデータ記憶用ゲート電極を堆積することによって
非オフセット構造を形成する書き込み工程とを備える。
第２の発明では、両側にオフセット構造としての隙間を
有するゲート電極を予め共通工程で形成しておき（第２
工程）、所望の隙間にデータ記憶用ゲート電極を堆積す
るだけで非オフセット構造を形成する（書き込み工
程）。すなわち、書き込み工程が非常に簡単なので、Ｔ
ＡＴを短縮することが容易になる。
【００１５】第３の発明は、ゲート電極と一方の不純物
領域との間およびゲート電極と他方の不純物領域との間
をオフセット構造または非オフセット構造に構成するこ
とによって４値情報が書き込まれる読み出し専用不揮発
性メモリの製造方法に関する。そして、半導体基板上に
ゲート酸化膜を形成する第１工程と、ゲート酸化膜上に
ゲート電極を形成する第２工程と、半導体基板に不純物
を導入することにより、非オフセット構造としての、ゲ
ート電極の側面に近接する側面領域を有する一方および
他方の不純物領域を形成する第３工程とを含む共通工程
と、書込データの値に応じて、一方、他方の不純物領域
の側面領域にトレンチを設けることによって非オフセッ
ト構造を形成する書き込み工程とを備えることを特徴と
する。第３の発明によれば、非オフセット構造として
の、ゲート電極の側面に近接する側面領域を有する一方
および他方の不純物領域を予め共通工程で形成しておき
（第３工程）、所望の不純物領域にトレンチを設けるだ
けでオフセット構造を形成する（書き込み工程）。すな
わち、書き込み工程が非常に簡単なので、ＴＡＴを短縮
することが容易になる。
領域との間およびゲート電極と他方の不純物領域との間
をオフセット構造または非オフセット構造に構成するこ
とによって４値情報が書き込まれる読み出し専用不揮発
性メモリの製造方法に関する。そして、半導体基板上に
ゲート酸化膜を形成する第１工程と、ゲート酸化膜上に
ゲート電極を形成する第２工程と、半導体基板に不純物
を導入することにより、非オフセット構造としての、ゲ
ート電極の側面に近接する側面領域を有する一方および
他方の不純物領域を形成する第３工程とを含む共通工程
と、書込データの値に応じて、一方、他方の不純物領域
の側面領域にトレンチを設けることによって非オフセッ
ト構造を形成する書き込み工程とを備えることを特徴と
する。第３の発明によれば、非オフセット構造として
の、ゲート電極の側面に近接する側面領域を有する一方
および他方の不純物領域を予め共通工程で形成しておき
（第３工程）、所望の不純物領域にトレンチを設けるだ
けでオフセット構造を形成する（書き込み工程）。すな
わち、書き込み工程が非常に簡単なので、ＴＡＴを短縮
することが容易になる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。なお、図中、各構成成分の
大きさ、形状および配置関係は、本発明が理解できる程
度に概略的に示してあるにすぎず、また、以下に説明す
る数値的条件は単なる例示にすぎない。
て、図面を用いて説明する。なお、図中、各構成成分の
大きさ、形状および配置関係は、本発明が理解できる程
度に概略的に示してあるにすぎず、また、以下に説明す
る数値的条件は単なる例示にすぎない。
【００１７】第１の実施の形態
以下、この発明の第１の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図１〜図
３を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図１〜図
３を用いて説明する。
【００１８】図１は、この実施の形態に係るマスクＲＯ
Ｍの構造を示す平面図である。図２は、図１のＡ−Ａ断
面図である。また、図３は、この実施の形態に係るマス
クＲＯＭの構成を示す回路図である。
Ｍの構造を示す平面図である。図２は、図１のＡ−Ａ断
面図である。また、図３は、この実施の形態に係るマス
クＲＯＭの構成を示す回路図である。
【００１９】半導体基板１０１には、ｎ+ 型拡散領域Ｎ
11〜Ｎmn（図１ではＮ11〜Ｎ42のみ示す）が形成されて
いる。図１に示したように、これらのｎ+ 型拡散領域Ｎ
11〜Ｎmnは、Ｘ字状に配列される。これらのｎ+ 型拡散
領域Ｎ11〜Ｎmnは、ＭＯＳトランジスタのソースもしく
はドレインとして機能する。
11〜Ｎmn（図１ではＮ11〜Ｎ42のみ示す）が形成されて
いる。図１に示したように、これらのｎ+ 型拡散領域Ｎ
11〜Ｎmnは、Ｘ字状に配列される。これらのｎ+ 型拡散
領域Ｎ11〜Ｎmnは、ＭＯＳトランジスタのソースもしく
はドレインとして機能する。
【００２０】ｎ+ 型拡散領域Ｎ11〜Ｎmnは、それぞれ、
隣接する４個のｎ+ 型拡散領域と対になってメモリセル
トランジスタ（ＭＯＳトランジスタ）Ｍ11〜Ｍpq（図
１、図３ではＭ11〜Ｍ33のみ示す）を構成する。例え
ば、図１のｎ+ 型拡散領域Ｎ21の場合、Ｎ11，Ｎ12，Ｎ
31，Ｎ32と対になって、４個のメモリセルトランジスタ
Ｍ 11，Ｍ12，Ｍ21，Ｍ22を構成する。但し、メモリセル
ブロックの周縁部に配置されたｎ+ 型拡散領域は、近接
するｎ+ 型拡散領域が１個のみまたは２個のみとなるの
で、１個または２個のＭＯＳトランジスタのみを構成す
ることになる。
隣接する４個のｎ+ 型拡散領域と対になってメモリセル
トランジスタ（ＭＯＳトランジスタ）Ｍ11〜Ｍpq（図
１、図３ではＭ11〜Ｍ33のみ示す）を構成する。例え
ば、図１のｎ+ 型拡散領域Ｎ21の場合、Ｎ11，Ｎ12，Ｎ
31，Ｎ32と対になって、４個のメモリセルトランジスタ
Ｍ 11，Ｍ12，Ｍ21，Ｍ22を構成する。但し、メモリセル
ブロックの周縁部に配置されたｎ+ 型拡散領域は、近接
するｎ+ 型拡散領域が１個のみまたは２個のみとなるの
で、１個または２個のＭＯＳトランジスタのみを構成す
ることになる。
【００２１】半導体基板１０１の表面には、ゲート絶縁
膜１０２を介して、ワード線Ｗ1 〜Ｗm （図１、図３で
はＷ1 〜Ｗ3 のみ示す）が形成される。これらのワード
線Ｗ 1 〜Ｗm は、そのまま、各ＭＯＳトランジスタのゲ
ート電極として機能する。上述したように、ｎ+ 型拡散
領域Ｎ11〜ＮmnはＸ字状に配列されるので、ワード線Ｗ
1 〜Ｗm はＭ字状に形成されることになる。
膜１０２を介して、ワード線Ｗ1 〜Ｗm （図１、図３で
はＷ1 〜Ｗ3 のみ示す）が形成される。これらのワード
線Ｗ 1 〜Ｗm は、そのまま、各ＭＯＳトランジスタのゲ
ート電極として機能する。上述したように、ｎ+ 型拡散
領域Ｎ11〜ＮmnはＸ字状に配列されるので、ワード線Ｗ
1 〜Ｗm はＭ字状に形成されることになる。
【００２２】各メモリセルトランジスタＭ11〜Ｍpqにお
いて、ワード線と２個のｎ+ 型拡散領域との間には、そ
れぞれ、所定幅以上の隙間が設けられる（図２参照）。
この隙間部分は、それぞれ、データ書き込み領域１０
３，１０４になる。データ書き込み領域１０３，１０４
の幅は、ｎ+ 型不純物の導入／非導入によってメモリセ
ルトランジスタの動作／非動作を制御できるような値
に、設定される。すなわち、データ書き込み領域１０３
にはｎ+ 型不純物が導入されず且つデータ書き込み領域
１０４にはｎ+ 型不純物が導入されている場合（図２参
照）、ｎ型拡散領域Ｎ12がソースでｎ型拡散領域Ｎ21が
ドレインのときはｎ型拡散領域Ｎ12，Ｎ21間にオン電流
を流すことができるが、ｎ型拡散領域Ｎ12がドレインで
ｎ型拡散領域Ｎ21がソースのときはｎ型拡散領域Ｎ12，
Ｎ21間にオン電流を流すことができない。逆に、データ
書き込み領域１０３にはｎ+ 型不純物が導入され且つデ
ータ書き込み領域１０４にはｎ+ 型不純物が導入されて
いない場合、ｎ型拡散領域Ｎ12がソースでｎ型拡散領域
Ｎ21がドレインのときはｎ型拡散領域Ｎ12，Ｎ21間にオ
ン電流を流すことができないが、ｎ型拡散領域Ｎ12がド
レインでｎ型拡散領域Ｎ 21がソースのときはｎ型拡散領
域Ｎ12，Ｎ21間にオン電流を流すことができる。この実
施の形態では、データ書き込み領域にｎ+ 型不純物が導
入されていない構造を「オフセット構造」と称し、デー
タ書き込み領域にｎ+ 型不純物が導入されている構造を
「非オフセット構造」と称する。この実施の形態では、
ワード線Ｗ 1 〜Ｗm とｎ+ 型拡散領域Ｎ11〜Ｎmnとの間
隔を適当に設定することによって、オフセット構造を実
現している。
いて、ワード線と２個のｎ+ 型拡散領域との間には、そ
れぞれ、所定幅以上の隙間が設けられる（図２参照）。
この隙間部分は、それぞれ、データ書き込み領域１０
３，１０４になる。データ書き込み領域１０３，１０４
の幅は、ｎ+ 型不純物の導入／非導入によってメモリセ
ルトランジスタの動作／非動作を制御できるような値
に、設定される。すなわち、データ書き込み領域１０３
にはｎ+ 型不純物が導入されず且つデータ書き込み領域
１０４にはｎ+ 型不純物が導入されている場合（図２参
照）、ｎ型拡散領域Ｎ12がソースでｎ型拡散領域Ｎ21が
ドレインのときはｎ型拡散領域Ｎ12，Ｎ21間にオン電流
を流すことができるが、ｎ型拡散領域Ｎ12がドレインで
ｎ型拡散領域Ｎ21がソースのときはｎ型拡散領域Ｎ12，
Ｎ21間にオン電流を流すことができない。逆に、データ
書き込み領域１０３にはｎ+ 型不純物が導入され且つデ
ータ書き込み領域１０４にはｎ+ 型不純物が導入されて
いない場合、ｎ型拡散領域Ｎ12がソースでｎ型拡散領域
Ｎ21がドレインのときはｎ型拡散領域Ｎ12，Ｎ21間にオ
ン電流を流すことができないが、ｎ型拡散領域Ｎ12がド
レインでｎ型拡散領域Ｎ 21がソースのときはｎ型拡散領
域Ｎ12，Ｎ21間にオン電流を流すことができる。この実
施の形態では、データ書き込み領域にｎ+ 型不純物が導
入されていない構造を「オフセット構造」と称し、デー
タ書き込み領域にｎ+ 型不純物が導入されている構造を
「非オフセット構造」と称する。この実施の形態では、
ワード線Ｗ 1 〜Ｗm とｎ+ 型拡散領域Ｎ11〜Ｎmnとの間
隔を適当に設定することによって、オフセット構造を実
現している。
【００２３】データ書き込み領域１０３，１０４には、
書き込みデータ（４値化情報）の値に応じて、ｎ+ 型不
純物が導入される。ｎ+ 型不純物が導入された場合、こ
のデータ書き込み領域に対応するｎ+ 型拡散領域は、非
オフセット構造になる。この実施の形態では、双方のデ
ータ書き込み領域１０３，１０４にｎ+ 型不純物が導入
されたときの記憶値を「１１」とし、データ書き込み領
域１０３にのみｎ+ 型不純物が導入されたときの記憶値
を「１０」とし、データ書き込み領域１０４にのみｎ+
型不純物が導入されたときの記憶値を「０１」とし、双
方のデータ書き込み領域１０３，１０４に不純物が導入
されていないときの記憶値を「００」とする。図２は、
ｎ+ 型拡散領域Ｎ12側のデータ書き込み領域１０４にの
み不純物が導入された場合を示している。
書き込みデータ（４値化情報）の値に応じて、ｎ+ 型不
純物が導入される。ｎ+ 型不純物が導入された場合、こ
のデータ書き込み領域に対応するｎ+ 型拡散領域は、非
オフセット構造になる。この実施の形態では、双方のデ
ータ書き込み領域１０３，１０４にｎ+ 型不純物が導入
されたときの記憶値を「１１」とし、データ書き込み領
域１０３にのみｎ+ 型不純物が導入されたときの記憶値
を「１０」とし、データ書き込み領域１０４にのみｎ+
型不純物が導入されたときの記憶値を「０１」とし、双
方のデータ書き込み領域１０３，１０４に不純物が導入
されていないときの記憶値を「００」とする。図２は、
ｎ+ 型拡散領域Ｎ12側のデータ書き込み領域１０４にの
み不純物が導入された場合を示している。
【００２４】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ビット線Ｂ1 〜Ｂn （図１ではＢ1 〜Ｂ4 のみ示
す）が形成される。これらのビット線Ｂ1 〜Ｂn は、コ
ンタクトホールＣ11〜Ｃmn（図１ではＣ11〜Ｃ42のみ示
す）を介して、対応する列の各ｎ+ 型拡散領域に接続さ
れる。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ビット線Ｂ1 〜Ｂn （図１ではＢ1 〜Ｂ4 のみ示
す）が形成される。これらのビット線Ｂ1 〜Ｂn は、コ
ンタクトホールＣ11〜Ｃmn（図１ではＣ11〜Ｃ42のみ示
す）を介して、対応する列の各ｎ+ 型拡散領域に接続さ
れる。
【００２５】図３に示したように、各ビット線Ｂ1 〜Ｂ
n は、それぞれ、ドレイン選択用トランジスタＴD1〜Ｔ
Dm（図３ではＴD1〜ＴD4のみ示す）のソース端子および
ソース選択用トランジスタＴS1〜ＴSm（図３ではＴS1〜
ＴS4のみ示す）のドレイン端子に接続される。ドレイン
選択用トランジスタＴD1〜ＴDmのドレイン端子は、それ
ぞれ、電源ＶＤＤ（例えば５ボルト）に接続される。一
方、ソース選択用トランジスタＴS1〜ＴSmのソース端子
は、それぞれ、電源ＶＳＳ（例えば零ボルト）に接続さ
れる。さらに、トランジスタＴD1〜ＴDmのゲート端子は
ドレイン選択線ＤＳ11〜ＤＳ1r，ＤＳ21〜ＤＳ2r（図３
ではＤＳ11，ＤＳ12，ＤＳ21，ＤＳ22のみ示す）のいず
れかに接続され、トランジスタＴS1〜ＴSmのゲート端子
はソース選択線ＳＳ1 ，ＳＳ2 の一方に接続されてい
る。
n は、それぞれ、ドレイン選択用トランジスタＴD1〜Ｔ
Dm（図３ではＴD1〜ＴD4のみ示す）のソース端子および
ソース選択用トランジスタＴS1〜ＴSm（図３ではＴS1〜
ＴS4のみ示す）のドレイン端子に接続される。ドレイン
選択用トランジスタＴD1〜ＴDmのドレイン端子は、それ
ぞれ、電源ＶＤＤ（例えば５ボルト）に接続される。一
方、ソース選択用トランジスタＴS1〜ＴSmのソース端子
は、それぞれ、電源ＶＳＳ（例えば零ボルト）に接続さ
れる。さらに、トランジスタＴD1〜ＴDmのゲート端子は
ドレイン選択線ＤＳ11〜ＤＳ1r，ＤＳ21〜ＤＳ2r（図３
ではＤＳ11，ＤＳ12，ＤＳ21，ＤＳ22のみ示す）のいず
れかに接続され、トランジスタＴS1〜ＴSmのゲート端子
はソース選択線ＳＳ1 ，ＳＳ2 の一方に接続されてい
る。
【００２６】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【００２７】まず、通常のＲＯＭ製造工程と同様にし
て、半導体基板１０１上にゲート酸化膜１０２、ワード
線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ11〜Ｎmnを形成す
る。これらの形成工程は、データを書き込む前の共通工
程として行われる。
て、半導体基板１０１上にゲート酸化膜１０２、ワード
線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ11〜Ｎmnを形成す
る。これらの形成工程は、データを書き込む前の共通工
程として行われる。
【００２８】次に、それぞれのデータ書き込み領域１０
３，１０４のうち、書き込みデータに対応するものに対
して、ｎ+ 不純物を導入する。通常、書き込みデータ
は、ユーザから提出されたプログラムによって決定され
る。データ書き込み領域１０３，１０４への不純物の導
入は、例えば、高エネルギーのインプラテーション装置
を用いたイオン注入によって、行うことができる。な
お、このイオン注入は、絶縁酸化膜１０５を形成する工
程（後述）の後で、行うこととしてもよい。
３，１０４のうち、書き込みデータに対応するものに対
して、ｎ+ 不純物を導入する。通常、書き込みデータ
は、ユーザから提出されたプログラムによって決定され
る。データ書き込み領域１０３，１０４への不純物の導
入は、例えば、高エネルギーのインプラテーション装置
を用いたイオン注入によって、行うことができる。な
お、このイオン注入は、絶縁酸化膜１０５を形成する工
程（後述）の後で、行うこととしてもよい。
【００２９】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【００３０】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【００３１】まず、ワード線Ｗ1 に、高電位ＶＤＤを印
加する。これにより、ワード線Ｗ1が選択されたことに
なる。
加する。これにより、ワード線Ｗ1が選択されたことに
なる。
【００３２】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択する（すなわち高電位にする）こ
とによって、トランジスタＴD2，ＴS3をオンさせる。こ
れにより、ビット線Ｂ2 には高電位ＶＤＤが印加され、
ビット線Ｂ3 には低電位ＶＳＳが印加される。したがっ
て、ビット線Ｂ2 側のｎ+ 型拡散領域Ｎ21はドレインと
なり、ビット線Ｂ3 側のｎ+ 型拡散領域Ｎ12はソースと
なる（図２参照）。メモリセルＭ12では、ドレインであ
るｎ+ 型拡散領域Ｎ21側はオフセット構造（すなわちデ
ータ書き込み領域１０３にｎ+ 型不純物が導入されてい
ない構造）であるが、ソースであるｎ+ 型拡散領域Ｎ22
側は非オフセット構造である。今、メモリセルトランジ
スタＭ12は飽和領域で動作しているので、半導体基板中
のドレイン近傍の空乏層がデータ書き込み領域を越える
ようにドレイン直下からゲート電極直下のチャネルまで
到達する。このためドレイン側がオフセット構造である
にも拘わらず、ソース・ドレイン間は導通状態になる。
つまり、メモリセルトランジスタＭ12は、オンする。こ
のため、ビット線Ｂ3 の電位は上昇するので、このビッ
ト線Ｂ3 からは、４値化情報の下位ビットとして「１」
が読み出されることになる。
ス選択線ＳＳ2 を選択する（すなわち高電位にする）こ
とによって、トランジスタＴD2，ＴS3をオンさせる。こ
れにより、ビット線Ｂ2 には高電位ＶＤＤが印加され、
ビット線Ｂ3 には低電位ＶＳＳが印加される。したがっ
て、ビット線Ｂ2 側のｎ+ 型拡散領域Ｎ21はドレインと
なり、ビット線Ｂ3 側のｎ+ 型拡散領域Ｎ12はソースと
なる（図２参照）。メモリセルＭ12では、ドレインであ
るｎ+ 型拡散領域Ｎ21側はオフセット構造（すなわちデ
ータ書き込み領域１０３にｎ+ 型不純物が導入されてい
ない構造）であるが、ソースであるｎ+ 型拡散領域Ｎ22
側は非オフセット構造である。今、メモリセルトランジ
スタＭ12は飽和領域で動作しているので、半導体基板中
のドレイン近傍の空乏層がデータ書き込み領域を越える
ようにドレイン直下からゲート電極直下のチャネルまで
到達する。このためドレイン側がオフセット構造である
にも拘わらず、ソース・ドレイン間は導通状態になる。
つまり、メモリセルトランジスタＭ12は、オンする。こ
のため、ビット線Ｂ3 の電位は上昇するので、このビッ
ト線Ｂ3 からは、４値化情報の下位ビットとして「１」
が読み出されることになる。
【００３３】次に、選択線ＤＳ21，ＳＳ2 を非選択に戻
すとともに、ドレイン選択線ＤＳ12およびソース選択線
ＳＳ1 を選択することによってトランジスタＴD3，ＴS2
をオンさせる。これにより、ビット線Ｂ2 には低電位Ｖ
ＳＳが印加され、ビット線Ｂ 3 には高電位ＶＤＤが印加
される。したがって、ビット線Ｂ3 側のｎ+ 型拡散領域
Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ+ 型拡散領
域Ｎ21はソースとなる（図２参照）。今回は、ソースで
あるｎ+ 型拡散領域Ｎ21はオフセット構造なので、ドレ
インであるｎ+ 拡散領域Ｎ12の構造に関係なくソース・
ドレイン間は非導通状態になる。つまり、メモリセルト
ランジスタＭ12は、オフする。これにより、ビット線Ｂ
2 の電位が維持されるので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして例えば「０」が読み出さ
れることになる。
すとともに、ドレイン選択線ＤＳ12およびソース選択線
ＳＳ1 を選択することによってトランジスタＴD3，ＴS2
をオンさせる。これにより、ビット線Ｂ2 には低電位Ｖ
ＳＳが印加され、ビット線Ｂ 3 には高電位ＶＤＤが印加
される。したがって、ビット線Ｂ3 側のｎ+ 型拡散領域
Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ+ 型拡散領
域Ｎ21はソースとなる（図２参照）。今回は、ソースで
あるｎ+ 型拡散領域Ｎ21はオフセット構造なので、ドレ
インであるｎ+ 拡散領域Ｎ12の構造に関係なくソース・
ドレイン間は非導通状態になる。つまり、メモリセルト
ランジスタＭ12は、オフする。これにより、ビット線Ｂ
2 の電位が維持されるので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして例えば「０」が読み出さ
れることになる。
【００３４】双方のデータ書き込み領域１０３，１０４
にｎ+ 型不純物が導入されている場合には記憶値「１
１」を読み出すことができ、データ書き込み領域１０３
にのみｎ+ 型不純物が導入されている場合には記憶値を
「１０」を読み出すことができ、且つ、双方のデータ書
き込み領域１０３，１０４に不純物が導入されていない
場合には記憶値を「００」を読み出すことができる。
にｎ+ 型不純物が導入されている場合には記憶値「１
１」を読み出すことができ、データ書き込み領域１０３
にのみｎ+ 型不純物が導入されている場合には記憶値を
「１０」を読み出すことができ、且つ、双方のデータ書
き込み領域１０３，１０４に不純物が導入されていない
場合には記憶値を「００」を読み出すことができる。
【００３５】このように、この実施の形態に係るメモリ
セルトランジスタのオン／オフは、ソース側がオフセッ
ト構造であるか非オフセット構造であるかで決まり、ド
レイン側のオフセット構造とは無関係である。
セルトランジスタのオン／オフは、ソース側がオフセッ
ト構造であるか非オフセット構造であるかで決まり、ド
レイン側のオフセット構造とは無関係である。
【００３６】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【００３７】また、この実施の形態に係るマスクＲＯＭ
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
【００３８】さらに、この実施の形態に係るマスクＲＯ
Ｍでは、ワード線Ｗ1 〜Ｗm が表面に形成されていない
領域にのみ不純物を導入すればよいので、ワード線Ｗ1
〜Ｗ m の影響を受けずに安定した不純物導入を行うこと
ができる。
Ｍでは、ワード線Ｗ1 〜Ｗm が表面に形成されていない
領域にのみ不純物を導入すればよいので、ワード線Ｗ1
〜Ｗ m の影響を受けずに安定した不純物導入を行うこと
ができる。
【００３９】また、オフセット構造が物理的に目に見え
る構造なので、オフセット幅を物理的に測定しながら製
造することができ、したがって製造の安定性を確保する
ことが容易である。
る構造なので、オフセット幅を物理的に測定しながら製
造することができ、したがって製造の安定性を確保する
ことが容易である。
【００４０】加えて、この実施の形態に係るマスクＲＯ
Ｍでは、拡散領域Ｎ11〜Ｎmnと導入不純物との導電型が
同じなので（この実施の形態ではｎ型）、不純物導入時
のフォトレジストの形成が簡単で、セルサイズの微細化
が容易である。
Ｍでは、拡散領域Ｎ11〜Ｎmnと導入不純物との導電型が
同じなので（この実施の形態ではｎ型）、不純物導入時
のフォトレジストの形成が簡単で、セルサイズの微細化
が容易である。
【００４１】併せて、この実施の形態に係るマスクＲＯ
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
【００４２】第２の実施の形態
以下、この発明の第２の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図４およ
び図５を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図４およ
び図５を用いて説明する。
【００４３】この実施の形態に係るマスクＲＯＭの回路
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
【００４４】図４は、この実施の形態に係るマスクＲＯ
Ｍの構造を示す平面図であり、図５は、図４のＢ−Ｂ断
面図である。図４、図５において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
Ｍの構造を示す平面図であり、図５は、図４のＢ−Ｂ断
面図である。図４、図５において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
【００４５】図４、図５に示したように、この実施の形
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域の間に設けられた非拡散領域の表面全体
に、ゲート酸化膜５０１が形成される。そして、このゲ
ート酸化膜５０１上の中央部分を通過するようにワード
線Ｗ1 〜Ｗm が形成され、それぞれのｎ+ 型拡散領域と
隣接する領域にはデータ書き込み層５０２，５０３が形
成される。データ書き込み層５０２，５０３の幅は、か
かるデータ書き込み層５０２，５０３が非導電層である
場合に、対応するｎ+ 型拡散領域がドレインとして使用
される場合には当該メモリセルトランジスタに電流が流
れるが、ソースとして使用される場合には当該メモリセ
ルトランジスタに電流が流れないような値に、設定され
る。すなわち、この実施の形態に係るマスクＲＯＭで
は、データ書き込み層５０２，５０３を非導電層にする
ことによってオフセット構造を実現する。
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域の間に設けられた非拡散領域の表面全体
に、ゲート酸化膜５０１が形成される。そして、このゲ
ート酸化膜５０１上の中央部分を通過するようにワード
線Ｗ1 〜Ｗm が形成され、それぞれのｎ+ 型拡散領域と
隣接する領域にはデータ書き込み層５０２，５０３が形
成される。データ書き込み層５０２，５０３の幅は、か
かるデータ書き込み層５０２，５０３が非導電層である
場合に、対応するｎ+ 型拡散領域がドレインとして使用
される場合には当該メモリセルトランジスタに電流が流
れるが、ソースとして使用される場合には当該メモリセ
ルトランジスタに電流が流れないような値に、設定され
る。すなわち、この実施の形態に係るマスクＲＯＭで
は、データ書き込み層５０２，５０３を非導電層にする
ことによってオフセット構造を実現する。
【００４６】データ書き込み層５０２，５０３には、書
き込みデータ（４値化情報）の値に応じて、不純物が導
入される。不純物としては、そのデータ書き込み層を導
電性に変化させることができるものが、使用される。不
純物が導入されることにより、かかるデータ書き込み層
に対応するｎ+ 型拡散領域は、非オフセット構造にな
る。この実施の形態では、双方のデータ書き込み層５０
２，５０３に不純物が導入されたときの記憶値を「１
１」とし、データ書き込み層５０２にのみ不純物が導入
されたときの記憶値を「１０」とし、データ書き込み層
５０３にのみ不純物が導入されたときの記憶値を「０
１」とし、双方のデータ書き込み層５０２，５０３に不
純物が導入されないときの記憶値を「００」とする。図
５は、データ書き込み層５０２にのみ不純物が導入され
た場合を示している。
き込みデータ（４値化情報）の値に応じて、不純物が導
入される。不純物としては、そのデータ書き込み層を導
電性に変化させることができるものが、使用される。不
純物が導入されることにより、かかるデータ書き込み層
に対応するｎ+ 型拡散領域は、非オフセット構造にな
る。この実施の形態では、双方のデータ書き込み層５０
２，５０３に不純物が導入されたときの記憶値を「１
１」とし、データ書き込み層５０２にのみ不純物が導入
されたときの記憶値を「１０」とし、データ書き込み層
５０３にのみ不純物が導入されたときの記憶値を「０
１」とし、双方のデータ書き込み層５０２，５０３に不
純物が導入されないときの記憶値を「００」とする。図
５は、データ書き込み層５０２にのみ不純物が導入され
た場合を示している。
【００４７】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【００４８】まず、通常のＲＯＭ製造工程と同様にし
て、半導体基板１０１上にゲート酸化膜５０１、ワード
線Ｗ1 〜Ｗm を形成する。さらに、ＣＶＤ(Chemical Va
por Deposition) 法等の堆積技術を用い、ワード線Ｗ1
〜Ｗm の両側に沿って、非導電性のデータ書き込み層５
０２，５０３を形成した後、イオン注入等の不純物導入
技術を用いてｎ+ 型拡散領域Ｎ11〜Ｎmnを形成する。こ
れらの形成工程は、データを書き込む前の共通工程とし
て行われる。
て、半導体基板１０１上にゲート酸化膜５０１、ワード
線Ｗ1 〜Ｗm を形成する。さらに、ＣＶＤ(Chemical Va
por Deposition) 法等の堆積技術を用い、ワード線Ｗ1
〜Ｗm の両側に沿って、非導電性のデータ書き込み層５
０２，５０３を形成した後、イオン注入等の不純物導入
技術を用いてｎ+ 型拡散領域Ｎ11〜Ｎmnを形成する。こ
れらの形成工程は、データを書き込む前の共通工程とし
て行われる。
【００４９】次に、それぞれのデータ書き込み層５０
２，５０３のうち、書き込みデータに対応する部分に、
不純物を導入する。不純物の導入は、例えば、高エネル
ギーのインプラテーション装置を用いたイオン注入によ
って、行うことができる。
２，５０３のうち、書き込みデータに対応する部分に、
不純物を導入する。不純物の導入は、例えば、高エネル
ギーのインプラテーション装置を用いたイオン注入によ
って、行うことができる。
【００５０】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【００５１】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【００５２】まず、ワード線Ｗ1 （図３参照）に高電位
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
【００５３】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図５参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちデータ書き込み層５０２が非
導電性なので）、このｎ+ 型拡散領域Ｎ21をドレインと
して使用する場合は、メモリセルトランジスタＭ12がオ
ンする。このため、ビット線Ｂ3 の電位は上昇するの
で、このビット線Ｂ3 からは、４値化情報の下位ビット
として「１」が読み出されることになる。
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図５参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちデータ書き込み層５０２が非
導電性なので）、このｎ+ 型拡散領域Ｎ21をドレインと
して使用する場合は、メモリセルトランジスタＭ12がオ
ンする。このため、ビット線Ｂ3 の電位は上昇するの
で、このビット線Ｂ3 からは、４値化情報の下位ビット
として「１」が読み出されることになる。
【００５４】次に、ドレイン選択線ＤＳ12およびソース
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図５参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちデータ書き込み層５０
２が非導電性なので）、このｎ+ 型拡散領域Ｎ21をソー
スとして使用する場合には、メモリセルトランジスタＭ
12はオンしない。このため、ビット線Ｂ 2 の電位が上昇
しないので、このビット線Ｂ2 からは、４値化情報の上
位ビットとして「０」が読み出されることになる。
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図５参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちデータ書き込み層５０
２が非導電性なので）、このｎ+ 型拡散領域Ｎ21をソー
スとして使用する場合には、メモリセルトランジスタＭ
12はオンしない。このため、ビット線Ｂ 2 の電位が上昇
しないので、このビット線Ｂ2 からは、４値化情報の上
位ビットとして「０」が読み出されることになる。
【００５５】同様に、双方のデータ書き込み層５０２，
５０３が導電性の場合は記憶値「１１」を読み出すこと
ができ、データ書き込み層５０２のみが導電性の場合は
記憶値を「１０」を読み出すことができ、且つ、双方の
データ書き込み層５０２，５０３が非導電性の場合は記
憶値を「００」を読み出すことができる。
５０３が導電性の場合は記憶値「１１」を読み出すこと
ができ、データ書き込み層５０２のみが導電性の場合は
記憶値を「１０」を読み出すことができ、且つ、双方の
データ書き込み層５０２，５０３が非導電性の場合は記
憶値を「００」を読み出すことができる。
【００５６】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【００５７】また、この実施の形態に係るマスクＲＯＭ
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
【００５８】さらに、この実施の形態に係るマスクＲＯ
Ｍでは、ワード線Ｗ1 〜Ｗm に隣接する領域（データ書
き込み層５０２，５０３）を導体化することによってデ
ータを書き込むので、上層の物質の影響が少なく、安定
してイオン注入によるデータ書き込みを行うことがで
き、不純物導入時のフォトレジストの形成も簡単で、セ
ルサイズの微細化が容易である。さらに、物理的なオフ
セット構造なので、非導通の電流制御は、目に見えるオ
フセット幅を物理的に測定しながら安定的に製造するこ
とができる。
Ｍでは、ワード線Ｗ1 〜Ｗm に隣接する領域（データ書
き込み層５０２，５０３）を導体化することによってデ
ータを書き込むので、上層の物質の影響が少なく、安定
してイオン注入によるデータ書き込みを行うことがで
き、不純物導入時のフォトレジストの形成も簡単で、セ
ルサイズの微細化が容易である。さらに、物理的なオフ
セット構造なので、非導通の電流制御は、目に見えるオ
フセット幅を物理的に測定しながら安定的に製造するこ
とができる。
【００５９】加えて、この実施の形態に係るマスクＲＯ
Ｍによれば、メモリセルトランジスタをＸ字状に配置し
且つワード線をＭ字状に形成することとしたので、ソー
ス／ドレインの配線を拡散層ではなくメタル配線（ビッ
ト線Ｂ1 〜Ｂn ）で行うことが容易となり、したがっ
て、データ読み出しを高速且つ安定に行うことが容易と
なる。
Ｍによれば、メモリセルトランジスタをＸ字状に配置し
且つワード線をＭ字状に形成することとしたので、ソー
ス／ドレインの配線を拡散層ではなくメタル配線（ビッ
ト線Ｂ1 〜Ｂn ）で行うことが容易となり、したがっ
て、データ読み出しを高速且つ安定に行うことが容易と
なる。
【００６０】第３の実施の形態
以下、この発明の第３の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図６およ
び図７を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図６およ
び図７を用いて説明する。
【００６１】この実施の形態に係るマスクＲＯＭの回路
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
【００６２】図６は、この実施の形態に係るマスクＲＯ
Ｍの構造を示す平面図であり、図７は、図６のＣ−Ｃ断
面図である。図６、図７において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
Ｍの構造を示す平面図であり、図７は、図６のＣ−Ｃ断
面図である。図６、図７において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
【００６３】図６、図７に示したように、この実施の形
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域の間に設けられた非拡散領域の表面全体に
ゲート酸化膜７０１が形成され、さらに、このゲート酸
化膜７０１上の中央部分を通過するようにワード線Ｗ1
〜Ｗm が形成される。ワード線と２個のｎ+ 型拡散領域
との間には、それぞれ、所定幅以上の隙間７０２が設け
られる。この隙間７０２の幅は、このｎ+ 型拡散領域が
ドレインとして使用される場合にのみ当該トランジスタ
のｎ+ 型拡散領域間に電流が流れるような値に、設定さ
れる。すなわち、この実施の形態に係るマスクＲＯＭで
は、ワード線とｎ+ 型拡散領域との間に隙間７０２を設
けることによって、オフセット構造を実現する。
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域の間に設けられた非拡散領域の表面全体に
ゲート酸化膜７０１が形成され、さらに、このゲート酸
化膜７０１上の中央部分を通過するようにワード線Ｗ1
〜Ｗm が形成される。ワード線と２個のｎ+ 型拡散領域
との間には、それぞれ、所定幅以上の隙間７０２が設け
られる。この隙間７０２の幅は、このｎ+ 型拡散領域が
ドレインとして使用される場合にのみ当該トランジスタ
のｎ+ 型拡散領域間に電流が流れるような値に、設定さ
れる。すなわち、この実施の形態に係るマスクＲＯＭで
は、ワード線とｎ+ 型拡散領域との間に隙間７０２を設
けることによって、オフセット構造を実現する。
【００６４】隙間７０２には、書き込みデータ（４値化
情報）の値に応じて、データ記憶用ゲート電極７０３が
形成される。このデータ記憶用ゲート電極７０３は、メ
モリセルトランジスタの動作時には、ワード線Ｗ1 〜Ｗ
m とともに、ゲート電極として作用する。データ記憶用
ゲート電極７０３を設けることにより、そのデータ記憶
用ゲート電極７０３に対応するｎ+ 型拡散領域は、非オ
フセット構造になる。この実施の形態では、双方の隙間
７０２にデータ記憶用ゲート電極７０３が形成されたと
きの記憶値を「１１」とし、Ｎ21側の隙間７０２のみに
データ記憶用ゲート電極７０３が形成されたときの記憶
値を「１０」とし、Ｎ12側の隙間７０２のみにデータ記
憶用ゲート電極７０３が形成されたときの記憶値を「０
１」とし、双方の隙間７０２にデータ記憶用ゲート電極
７０３が形成されないときの記憶値を「００」とする。
図７は、ｎ+ 型拡散領域Ｎ12側の隙間７０２のみにデー
タ記憶用ゲート電極７０３が形成された場合を示してい
る。
情報）の値に応じて、データ記憶用ゲート電極７０３が
形成される。このデータ記憶用ゲート電極７０３は、メ
モリセルトランジスタの動作時には、ワード線Ｗ1 〜Ｗ
m とともに、ゲート電極として作用する。データ記憶用
ゲート電極７０３を設けることにより、そのデータ記憶
用ゲート電極７０３に対応するｎ+ 型拡散領域は、非オ
フセット構造になる。この実施の形態では、双方の隙間
７０２にデータ記憶用ゲート電極７０３が形成されたと
きの記憶値を「１１」とし、Ｎ21側の隙間７０２のみに
データ記憶用ゲート電極７０３が形成されたときの記憶
値を「１０」とし、Ｎ12側の隙間７０２のみにデータ記
憶用ゲート電極７０３が形成されたときの記憶値を「０
１」とし、双方の隙間７０２にデータ記憶用ゲート電極
７０３が形成されないときの記憶値を「００」とする。
図７は、ｎ+ 型拡散領域Ｎ12側の隙間７０２のみにデー
タ記憶用ゲート電極７０３が形成された場合を示してい
る。
【００６５】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【００６６】まず、通常のＲＯＭ製造工程と同様にし
て、半導体基板１０１上にゲート酸化膜７０１、ワード
線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ11〜Ｎmnを形成す
る。これらの形成工程は、データを書き込む前の共通工
程として行われる。
て、半導体基板１０１上にゲート酸化膜７０１、ワード
線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ11〜Ｎmnを形成す
る。これらの形成工程は、データを書き込む前の共通工
程として行われる。
【００６７】次に、それぞれの隙間７０２のうち、書き
込みデータに対応する部分に、データ記憶用ゲート電極
７０３を形成する。データ記憶用ゲート電極７０３は、
例えば、ＣＶＤ法等の堆積技術を用いて、形成すること
ができる。
込みデータに対応する部分に、データ記憶用ゲート電極
７０３を形成する。データ記憶用ゲート電極７０３は、
例えば、ＣＶＤ法等の堆積技術を用いて、形成すること
ができる。
【００６８】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【００６９】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【００７０】まず、ワード線Ｗ1 （図３参照）に高電位
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。このとき、各データ記憶用ゲート電極７０３に
も、高電位ＶＤＤが印加される。
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。このとき、各データ記憶用ゲート電極７０３に
も、高電位ＶＤＤが印加される。
【００７１】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図７参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちデータ記憶用ゲート電極が形
成されていないので）、ｎ+ 型拡散領域Ｎ21をドレイン
として使用する場合は、ｎ+ 型拡散領域Ｎ12，Ｎ21間に
電流が流れる。このため、ビット線Ｂ3 の電位は上昇す
るので、このビット線Ｂ3 からは、４値化情報の下位ビ
ットとして「１」が読み出されることになる。
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図７参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちデータ記憶用ゲート電極が形
成されていないので）、ｎ+ 型拡散領域Ｎ21をドレイン
として使用する場合は、ｎ+ 型拡散領域Ｎ12，Ｎ21間に
電流が流れる。このため、ビット線Ｂ3 の電位は上昇す
るので、このビット線Ｂ3 からは、４値化情報の下位ビ
ットとして「１」が読み出されることになる。
【００７２】次に、ドレイン選択線ＤＳ12およびソース
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図７参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちデータ記憶用ゲート電
極７０３が形成されていないので）、このｎ+ 型拡散領
域Ｎ21をソースとして使用する場合は、メモリセルトラ
ンジスタＭ12はオンしない。このため、ビット線Ｂ2 の
電位が上昇しないので、このビット線Ｂ2 からは、４値
化情報の上位ビットとして「０」が読み出されることに
なる。
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図７参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちデータ記憶用ゲート電
極７０３が形成されていないので）、このｎ+ 型拡散領
域Ｎ21をソースとして使用する場合は、メモリセルトラ
ンジスタＭ12はオンしない。このため、ビット線Ｂ2 の
電位が上昇しないので、このビット線Ｂ2 からは、４値
化情報の上位ビットとして「０」が読み出されることに
なる。
【００７３】同様に、双方の隙間７０２にデータ記憶用
ゲート電極７０３が形成されている場合は記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ21側の隙
間７０２にのみデータ記憶用ゲート電極が形成されてい
る場合は記憶値を「１０」を読み出すことができ、且
つ、双方の隙間７０２にデータ書き込み用導電層７０３
が形成されていない場合は記憶値を「００」を読み出す
ことができる。
ゲート電極７０３が形成されている場合は記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ21側の隙
間７０２にのみデータ記憶用ゲート電極が形成されてい
る場合は記憶値を「１０」を読み出すことができ、且
つ、双方の隙間７０２にデータ書き込み用導電層７０３
が形成されていない場合は記憶値を「００」を読み出す
ことができる。
【００７４】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【００７５】また、この実施の形態に係るマスクＲＯＭ
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
【００７６】さらに、この実施の形態に係るマスクＲＯ
Ｍでは、ワード線のゲート電極に接触する第２ゲートを
形成することによってデータを書き込むことができるの
で、オフセット幅を物理的に測定しながら製造すること
によって電流を制御することができ、したがって、イオ
ン注入によってデータを書き込む場合よりも製造の安定
性が確保しやすいとともに、オフセット幅、データ書き
込みのためのフォトレジストの形成が簡単で、セルサイ
ズの微細化が容易である。
Ｍでは、ワード線のゲート電極に接触する第２ゲートを
形成することによってデータを書き込むことができるの
で、オフセット幅を物理的に測定しながら製造すること
によって電流を制御することができ、したがって、イオ
ン注入によってデータを書き込む場合よりも製造の安定
性が確保しやすいとともに、オフセット幅、データ書き
込みのためのフォトレジストの形成が簡単で、セルサイ
ズの微細化が容易である。
【００７７】併せて、この実施の形態に係るマスクＲＯ
Ｍによれば、メモリセルトランジスタをＸ字状に配置し
且つワード線をＭ字状に形成することとしたので、ソー
ス／ドレインの配線を拡散層ではなくメタル配線（ビッ
ト線Ｂ1 〜Ｂn ）で行うことが容易となり、したがっ
て、データ読み出しを高速且つ安定に行うことが容易と
なる。
Ｍによれば、メモリセルトランジスタをＸ字状に配置し
且つワード線をＭ字状に形成することとしたので、ソー
ス／ドレインの配線を拡散層ではなくメタル配線（ビッ
ト線Ｂ1 〜Ｂn ）で行うことが容易となり、したがっ
て、データ読み出しを高速且つ安定に行うことが容易と
なる。
【００７８】第４の実施の形態
以下、この発明の第４の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図８およ
び図９を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図８およ
び図９を用いて説明する。
【００７９】この実施の形態に係るマスクＲＯＭの回路
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
【００８０】図８は、この実施の形態に係るマスクＲＯ
Ｍの構造を示す平面図であり、図９は、図８のＤ−Ｄ断
面図である。図８、図９において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
Ｍの構造を示す平面図であり、図９は、図８のＤ−Ｄ断
面図である。図８、図９において、図１、図２と同じ符
号を付した構成要素は、それぞれ、図１、図２の場合と
同じものを示している。
【００８１】図８、図９に示したように、この実施の形
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域間にゲート酸化膜９０１が形成され、さら
に、このゲート酸化膜９０１を通過するようにワード線
Ｗ1 〜Ｗm が形成される。
態で使用されるメモリセルトランジスタでは、２個のｎ
+ 型拡散領域間にゲート酸化膜９０１が形成され、さら
に、このゲート酸化膜９０１を通過するようにワード線
Ｗ1 〜Ｗm が形成される。
【００８２】この実施の形態では、ワード線Ｗ1 〜Ｗm
の形成の仕方を、書き込みデータ（４値化情報）の値に
応じて定める。
の形成の仕方を、書き込みデータ（４値化情報）の値に
応じて定める。
【００８３】図９の例では、ｎ+ 型拡散領域Ｎ21側に対
して、ワード線Ｗ1 のゲート長が短く設定されて、隙間
９０２が形成されている。この隙間９０２の幅は、この
ｎ+型拡散領域Ｎ21がドレインとして使用される場合は
ｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が流れるが、このｎ
+ 型拡散領域Ｎ21がソースとして使用される場合はｎ +
型拡散領域Ｎ12，Ｎ21間に電流が流れないような値に、
設定される。すなわち、このマスクＲＯＭでは、ワード
線Ｗ1 のゲート長を、ｎ+ 型拡散領域Ｎ21側に短く形成
することによって、オフセット構造を実現している。
して、ワード線Ｗ1 のゲート長が短く設定されて、隙間
９０２が形成されている。この隙間９０２の幅は、この
ｎ+型拡散領域Ｎ21がドレインとして使用される場合は
ｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が流れるが、このｎ
+ 型拡散領域Ｎ21がソースとして使用される場合はｎ +
型拡散領域Ｎ12，Ｎ21間に電流が流れないような値に、
設定される。すなわち、このマスクＲＯＭでは、ワード
線Ｗ1 のゲート長を、ｎ+ 型拡散領域Ｎ21側に短く形成
することによって、オフセット構造を実現している。
【００８４】また、このワード線Ｗ1 は、ｎ+ 型拡散領
域Ｎ12の近傍にまで形成されている。すなわち、ワード
線Ｗ1 は、ｎ+ 型拡散領域Ｎ12側については、領域９０
３の分だけゲート長が長く設定されている。ゲート長を
長く設定することにより、ｎ + 型拡散領域Ｎ12は、非オ
フセット構造になっている。
域Ｎ12の近傍にまで形成されている。すなわち、ワード
線Ｗ1 は、ｎ+ 型拡散領域Ｎ12側については、領域９０
３の分だけゲート長が長く設定されている。ゲート長を
長く設定することにより、ｎ + 型拡散領域Ｎ12は、非オ
フセット構造になっている。
【００８５】この実施の形態では、ワード線のゲート長
が、双方のｎ+ 型拡散領域Ｎ21，Ｎ 12に対して長い場合
の記憶値を「１１」とし、ｎ+ 型拡散領域Ｎ21のみに対
して長い場合の記憶値を「１０」とし、ｎ+ 型拡散領域
Ｎ12のみに対して長い場合の記憶値を「０１」とし、双
方のｎ+ 型拡散領域Ｎ21，Ｎ12に対して短い場合の記憶
値を「００」とする。
が、双方のｎ+ 型拡散領域Ｎ21，Ｎ 12に対して長い場合
の記憶値を「１１」とし、ｎ+ 型拡散領域Ｎ21のみに対
して長い場合の記憶値を「１０」とし、ｎ+ 型拡散領域
Ｎ12のみに対して長い場合の記憶値を「０１」とし、双
方のｎ+ 型拡散領域Ｎ21，Ｎ12に対して短い場合の記憶
値を「００」とする。
【００８６】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【００８７】まず、通常の堆積技術を用い、書き込みデ
ータの値に応じて、ゲート酸化膜９０１およびワード線
Ｗ1 〜Ｗm （領域９０３を含む）を形成する。さらに、
通常の不純物導入技術を用いて、ｎ+ 型拡散領域Ｎ11〜
Ｎmnを形成する。
ータの値に応じて、ゲート酸化膜９０１およびワード線
Ｗ1 〜Ｗm （領域９０３を含む）を形成する。さらに、
通常の不純物導入技術を用いて、ｎ+ 型拡散領域Ｎ11〜
Ｎmnを形成する。
【００８８】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【００８９】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【００９０】まず、ワード線Ｗ1 （図３参照）に高電位
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
【００９１】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図９参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちワード線Ｗ1 のゲート長が短
く形成されているので）、このｎ+ 型拡散領域Ｎ21がド
レインとして使用される場合は、ｎ+ 型拡散領域Ｎ12，
Ｎ21間に電流が流れる。このため、ビット線Ｂ3 の電位
は上昇するので、このビット線Ｂ3 からは、４値化情報
の下位ビットとして「１」が読み出されることになる。
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図９参照）。ここ
で、メモリセルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセ
ット構造なので（すなわちワード線Ｗ1 のゲート長が短
く形成されているので）、このｎ+ 型拡散領域Ｎ21がド
レインとして使用される場合は、ｎ+ 型拡散領域Ｎ12，
Ｎ21間に電流が流れる。このため、ビット線Ｂ3 の電位
は上昇するので、このビット線Ｂ3 からは、４値化情報
の下位ビットとして「１」が読み出されることになる。
【００９２】次に、ドレイン選択線ＤＳ12およびソース
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図９参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちワード線Ｗ1のゲート
長が長く形成されていないので）、ｎ+ 型拡散領域Ｎ21
がソースとして使用される場合は、ｎ+ 型拡散領域
Ｎ12，Ｎ21間に電流が流れない。このため、ビット線Ｂ
2 の電位が上昇しないので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして「０」が読み出されるこ
とになる。
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図９参照）。ここで、
メモリセルＭ12では、ソース側のｎ+ 型拡散領域Ｎ21は
オフセット構造なので（すなわちワード線Ｗ1のゲート
長が長く形成されていないので）、ｎ+ 型拡散領域Ｎ21
がソースとして使用される場合は、ｎ+ 型拡散領域
Ｎ12，Ｎ21間に電流が流れない。このため、ビット線Ｂ
2 の電位が上昇しないので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして「０」が読み出されるこ
とになる。
【００９３】同様に、ワード線のゲート長が両側に長く
形成されている場合は記憶値「１１」を読み出すことが
でき、ワード線のゲート長がｎ+ 型拡散領域Ｎ21側にの
み長く形成されている場合は記憶値を「１０」を読み出
すことができ、且つ、ワード線のゲート長が両側に短く
形成されている場合は記憶値を「００」を読み出すこと
ができる。
形成されている場合は記憶値「１１」を読み出すことが
でき、ワード線のゲート長がｎ+ 型拡散領域Ｎ21側にの
み長く形成されている場合は記憶値を「１０」を読み出
すことができ、且つ、ワード線のゲート長が両側に短く
形成されている場合は記憶値を「００」を読み出すこと
ができる。
【００９４】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【００９５】また、この実施の形態に係るマスクＲＯＭ
では、ワード線のゲート長によってデータを書き込むこ
とができるので、安定した書き込みを行うことができ、
フォトレジストの形成が簡単で、セルサイズの微細化が
容易である。
では、ワード線のゲート長によってデータを書き込むこ
とができるので、安定した書き込みを行うことができ、
フォトレジストの形成が簡単で、セルサイズの微細化が
容易である。
【００９６】加えて、この実施の形態に係るマスクＲＯ
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
【００９７】第５の実施の形態
以下、この発明の第５の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図１０お
よび図１１を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図１０お
よび図１１を用いて説明する。
【００９８】この実施の形態に係るマスクＲＯＭの回路
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
【００９９】図１０は、この実施の形態に係るマスクＲ
ＯＭの構造を示す平面図であり、図１１は、図１０のＥ
−Ｅ断面図である。図１０、図１１において、図１、図
２と同じ符号を付した構成要素は、それぞれ、図１、図
２の場合と同じものを示している。
ＯＭの構造を示す平面図であり、図１１は、図１０のＥ
−Ｅ断面図である。図１０、図１１において、図１、図
２と同じ符号を付した構成要素は、それぞれ、図１、図
２の場合と同じものを示している。
【０１００】図１０、図１１に示したように、この実施
の形態で使用されるメモリセルトランジスタでは、２個
のｎ+ 型拡散領域の間に設けられた非拡散領域の表面全
体に、ゲート酸化膜１１０１が形成される。そして、こ
のゲート酸化膜１１０１上の全域に、ワード線Ｗ1 〜Ｗ
m が形成される。
の形態で使用されるメモリセルトランジスタでは、２個
のｎ+ 型拡散領域の間に設けられた非拡散領域の表面全
体に、ゲート酸化膜１１０１が形成される。そして、こ
のゲート酸化膜１１０１上の全域に、ワード線Ｗ1 〜Ｗ
m が形成される。
【０１０１】この実施の形態では、書き込みデータ（４
値化情報）の値に応じて、ｎ+ 型拡散領域の、非拡散領
域（ゲート酸化膜１１０１の下の領域）との境界面近傍
に、トレンチ１１０２が形成される。
値化情報）の値に応じて、ｎ+ 型拡散領域の、非拡散領
域（ゲート酸化膜１１０１の下の領域）との境界面近傍
に、トレンチ１１０２が形成される。
【０１０２】図１１の例では、ｎ+ 型拡散領域Ｎ21に、
トレンチ１１０２が形成されている。このトレンチ１１
０２の深さは、このｎ+ 型拡散領域Ｎ21がドレインとし
て使用される場合はｎ+ 型拡散領域Ｎ12，Ｎ21に電流が
流れるが、ｎ+ 型拡散領域Ｎ 21がソースとして使用され
る場合はｎ+ 型拡散領域Ｎ12，Ｎ21に電流が流れないよ
うな値に、設定される。すなわち、このマスクＲＯＭで
は、トレンチ１１０２を形成することによって、オフセ
ット構造を実現している。
トレンチ１１０２が形成されている。このトレンチ１１
０２の深さは、このｎ+ 型拡散領域Ｎ21がドレインとし
て使用される場合はｎ+ 型拡散領域Ｎ12，Ｎ21に電流が
流れるが、ｎ+ 型拡散領域Ｎ 21がソースとして使用され
る場合はｎ+ 型拡散領域Ｎ12，Ｎ21に電流が流れないよ
うな値に、設定される。すなわち、このマスクＲＯＭで
は、トレンチ１１０２を形成することによって、オフセ
ット構造を実現している。
【０１０３】また、ｎ+ 型拡散領域Ｎ12は、トレンチが
形成されていないので、非オフセット構造になる。
形成されていないので、非オフセット構造になる。
【０１０４】この実施の形態では、双方のｎ+ 型拡散領
域Ｎ21，Ｎ12にトレンチ１１０２を形成した場合の記憶
値を「１１」とし、ｎ+ 型拡散領域Ｎ12のみにトレンチ
１１０２を形成した場合の記憶値を「１０」とし、ｎ+
型拡散領域Ｎ21のみにトレンチ１１０２を形成した場合
の記憶値を「０１」とし、双方のｎ+ 型拡散領域Ｎ21，
Ｎ12にトレンチ１１０２を形成しない場合の記憶値を
「００」とする。
域Ｎ21，Ｎ12にトレンチ１１０２を形成した場合の記憶
値を「１１」とし、ｎ+ 型拡散領域Ｎ12のみにトレンチ
１１０２を形成した場合の記憶値を「１０」とし、ｎ+
型拡散領域Ｎ21のみにトレンチ１１０２を形成した場合
の記憶値を「０１」とし、双方のｎ+ 型拡散領域Ｎ21，
Ｎ12にトレンチ１１０２を形成しない場合の記憶値を
「００」とする。
【０１０５】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【０１０６】このマスクＲＯＭでは、通常のＲＯＭ製造
工程と同様にして、半導体基板１０１上にゲート酸化膜
１１０１、ワード線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ
11〜Ｎmnを形成する。これらの形成工程は、データを書
き込む前の共通工程として行われる。
工程と同様にして、半導体基板１０１上にゲート酸化膜
１１０１、ワード線Ｗ1 〜Ｗm およびｎ+ 型拡散領域Ｎ
11〜Ｎmnを形成する。これらの形成工程は、データを書
き込む前の共通工程として行われる。
【０１０７】次に、それぞれのｎ+ 型拡散領域Ｎ11〜Ｎ
mnのうち、書き込みデータに対応するものに、トレンチ
１１０２を形成する。トレンチ１１０２は、例えば、エ
ッチングによって形成することができる。
mnのうち、書き込みデータに対応するものに、トレンチ
１１０２を形成する。トレンチ１１０２は、例えば、エ
ッチングによって形成することができる。
【０１０８】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【０１０９】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【０１１０】まず、ワード線Ｗ1 （図３参照）に高電位
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
【０１１１】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図１１参照）。メモ
リセルＭ12では、ｎ+型拡散領域Ｎ21はオフセット構造
なので（すなわちトレンチ１１０２が形成されているの
で）、ドレインとしては使用される場合は、メモリセル
トランジスタＭ 12はオンする。このため、ビット線Ｂ3
の電位が上昇するので、このビット線Ｂ 3 からは、４値
化情報の下位ビットとして「１」が読み出されることに
なる。
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図１１参照）。メモ
リセルＭ12では、ｎ+型拡散領域Ｎ21はオフセット構造
なので（すなわちトレンチ１１０２が形成されているの
で）、ドレインとしては使用される場合は、メモリセル
トランジスタＭ 12はオンする。このため、ビット線Ｂ3
の電位が上昇するので、このビット線Ｂ 3 からは、４値
化情報の下位ビットとして「１」が読み出されることに
なる。
【０１１２】次に、ドレイン選択線ＤＳ12およびソース
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図１１参照）。メモリ
セルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセット構造な
ので（すなわちトレンチ１１０２が形成されているの
で）、このｎ+ 型拡散領域Ｎ21がソースとして使用され
る場合には、メモリセルトランジスタＭ12はオンしな
い。このため、ビット線Ｂ2 の電位が上昇しないので、
このビット線Ｂ2 からは、４値化情報の上位ビットとし
て「０」が読み出されることになる。
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図１１参照）。メモリ
セルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセット構造な
ので（すなわちトレンチ１１０２が形成されているの
で）、このｎ+ 型拡散領域Ｎ21がソースとして使用され
る場合には、メモリセルトランジスタＭ12はオンしな
い。このため、ビット線Ｂ2 の電位が上昇しないので、
このビット線Ｂ2 からは、４値化情報の上位ビットとし
て「０」が読み出されることになる。
【０１１３】同様に、双方のｎ+ 型拡散領域Ｎ21，Ｎ12
にトレンチ１１０２が形成されている場合は記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ12のみに
トレンチ１１０２が形成されている場合は記憶値「１
０」を読み出すことができ、双方のｎ+ 型拡散領域
Ｎ21，Ｎ12にトレンチ１１０２が形成されていない場合
は記憶値「００」を読み出すことができる。
にトレンチ１１０２が形成されている場合は記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ12のみに
トレンチ１１０２が形成されている場合は記憶値「１
０」を読み出すことができ、双方のｎ+ 型拡散領域
Ｎ21，Ｎ12にトレンチ１１０２が形成されていない場合
は記憶値「００」を読み出すことができる。
【０１１４】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【０１１５】また、この実施の形態に係るマスクＲＯＭ
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
では、ｎ+ 型拡散領域Ｎ11〜Ｎmnの形成を、共通工程と
して行うことができるので、ＴＡＴを短縮することが可
能になる。
【０１１６】さらに、この実施の形態に係るマスクＲＯ
Ｍでは、トレンチによってデータを書き込むことがで
き、したがって、トレンチ寸法を物理的に測定しながら
製造することができるので、イオン注入によってデータ
を書き込む場合よりもさらに安定した書き込みを行うこ
とができる。このため、フォトレジストの形成が簡単
で、セルサイズの微細化が容易である。
Ｍでは、トレンチによってデータを書き込むことがで
き、したがって、トレンチ寸法を物理的に測定しながら
製造することができるので、イオン注入によってデータ
を書き込む場合よりもさらに安定した書き込みを行うこ
とができる。このため、フォトレジストの形成が簡単
で、セルサイズの微細化が容易である。
【０１１７】併せて、この実施の形態に係るマスクＲＯ
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
【０１１８】第６の実施の形態
以下、この発明の第６の実施の形態について、この発明
がマスクＲＯＭに適用された場合を例に採り、図１２お
よび図１３を用いて説明する。
がマスクＲＯＭに適用された場合を例に採り、図１２お
よび図１３を用いて説明する。
【０１１９】この実施の形態に係るマスクＲＯＭの回路
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
構成は、第１の実施の形態の場合（図３参照）と同じな
ので、説明を省略する。
【０１２０】図１２は、この実施の形態に係るマスクＲ
ＯＭの構造を示す平面図であり、図１３は、図１２のＦ
−Ｆ断面図である。図１２、図１３において、図１、図
２と同じ符号を付した構成要素は、それぞれ、図１、図
２の場合と同じものを示している。
ＯＭの構造を示す平面図であり、図１３は、図１２のＦ
−Ｆ断面図である。図１２、図１３において、図１、図
２と同じ符号を付した構成要素は、それぞれ、図１、図
２の場合と同じものを示している。
【０１２１】図１２、図１３に示したように、この実施
の形態で使用されるメモリセルトランジスタでは、半導
体基板１０１の非拡散領域上に、ゲート酸化膜１３０１
が形成される。そして、このゲート酸化膜１３０１上
に、ワード線Ｗ1 〜Ｗm が形成される。
の形態で使用されるメモリセルトランジスタでは、半導
体基板１０１の非拡散領域上に、ゲート酸化膜１３０１
が形成される。そして、このゲート酸化膜１３０１上
に、ワード線Ｗ1 〜Ｗm が形成される。
【０１２２】この実施の形態では、書き込みデータ（４
値化情報）の値に応じて、ワード線とｎ+ 型拡散領域Ｎ
21との間に所定幅の隙間１３０２が設けられる。隙間１
３０２の幅は、ｎ+ 型拡散領域Ｎ21がドレインとして使
用される場合にはｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が
流れるが、ｎ+ 型拡散領域Ｎ21がソースとして使用され
る場合にはｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が流れな
いような値に、設定される。すなわち、この実施の形態
に係るマスクＲＯＭでは、ｎ+ 型拡散領域の形成時に、
ワード線との間に所定幅の隙間１３０２を設けることに
よって、オフセット構造を実現する。また、ｎ+ 型拡散
領域の形成時に、ワード線との間に隙間を設けないこ
と、すなわち、ワード線の近接する位置にまでｎ+ 型拡
散領域を形成することによって、非オフセット構造を実
現する。
値化情報）の値に応じて、ワード線とｎ+ 型拡散領域Ｎ
21との間に所定幅の隙間１３０２が設けられる。隙間１
３０２の幅は、ｎ+ 型拡散領域Ｎ21がドレインとして使
用される場合にはｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が
流れるが、ｎ+ 型拡散領域Ｎ21がソースとして使用され
る場合にはｎ+ 型拡散領域Ｎ12，Ｎ21間に電流が流れな
いような値に、設定される。すなわち、この実施の形態
に係るマスクＲＯＭでは、ｎ+ 型拡散領域の形成時に、
ワード線との間に所定幅の隙間１３０２を設けることに
よって、オフセット構造を実現する。また、ｎ+ 型拡散
領域の形成時に、ワード線との間に隙間を設けないこ
と、すなわち、ワード線の近接する位置にまでｎ+ 型拡
散領域を形成することによって、非オフセット構造を実
現する。
【０１２３】この実施の形態では、双方のｎ+ 型拡散領
域Ｎ21，Ｎ12に隙間１３０２を設けたときの記憶値を
「１１」とし、一方のｎ+ 型拡散領域Ｎ12にのみ隙間１
３０２を設けたときの記憶値を「１０」とし、他方のｎ
+ 型拡散領域Ｎ21にのみ隙間１３０２を設けたときの記
憶値を「０１」とし、双方のｎ+ 型拡散領域Ｎ21，Ｎ12
に隙間を設けなかったときの記憶値を「００」とする。
域Ｎ21，Ｎ12に隙間１３０２を設けたときの記憶値を
「１１」とし、一方のｎ+ 型拡散領域Ｎ12にのみ隙間１
３０２を設けたときの記憶値を「１０」とし、他方のｎ
+ 型拡散領域Ｎ21にのみ隙間１３０２を設けたときの記
憶値を「０１」とし、双方のｎ+ 型拡散領域Ｎ21，Ｎ12
に隙間を設けなかったときの記憶値を「００」とする。
【０１２４】次に、この実施の形態のマスクＲＯＭにお
ける、データ書き込み方法の一例を説明する。
ける、データ書き込み方法の一例を説明する。
【０１２５】このマスクＲＯＭでは、通常のＲＯＭ製造
工程と同様にして、半導体基板１０１上にゲート酸化膜
１３０１、ワード線Ｗ1 〜Ｗm を形成する。
工程と同様にして、半導体基板１０１上にゲート酸化膜
１３０１、ワード線Ｗ1 〜Ｗm を形成する。
【０１２６】次に、それぞれの書き込みデータに対応さ
せて、ｎ+ 型拡散領域Ｎ11〜Ｎmnを形成する。ｎ+ 型拡
散領域Ｎ11〜Ｎmnの形成は、例えば、高エネルギーのイ
ンプラテーション装置を用いたイオン注入によって、行
うことができる。
せて、ｎ+ 型拡散領域Ｎ11〜Ｎmnを形成する。ｎ+ 型拡
散領域Ｎ11〜Ｎmnの形成は、例えば、高エネルギーのイ
ンプラテーション装置を用いたイオン注入によって、行
うことができる。
【０１２７】その後、通常のＲＯＭ製造工程と同様にし
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
て、絶縁酸化膜１０５、コンタクトホールＣ11〜Ｃmn、
ビット線Ｂ1 〜Ｂn 等を形成し、工程を終了する。
【０１２８】次に、この実施の形態に係るマスクＲＯＭ
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
のデータ読み出し方法の一例について、メモリセルＭ12
からデータを読み出す場合を例に採って説明する。
【０１２９】まず、ワード線Ｗ1 （図３参照）に高電位
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
ＶＤＤを印加することによって、このワード線Ｗ1 を選
択する。
【０１３０】さらに、ドレイン選択線ＤＳ21およびソー
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図１３参照）。メモ
リセルＭ12では、ｎ+型拡散領域Ｎ21はオフセット構造
なので（すなわち隙間１３０２があるので）、ドレイン
として使用される場合は、メモリセルトランジスタＭ12
はオンする。このため、ビット線Ｂ3 の電位は上昇する
ので、このビット線Ｂ3 からは、４値化情報の下位ビッ
トとして「１」が読み出されることになる。
ス選択線ＳＳ2 を選択することによって、トランジスタ
ＴD2，ＴS3をオンさせる。これにより、ビット線Ｂ2 に
は高電位ＶＤＤが印加され、ビット線Ｂ3 には低電位Ｖ
ＳＳが印加される。したがって、ビット線Ｂ2 側のｎ+
型拡散領域Ｎ21はドレインとなり、ビット線Ｂ3 側のｎ
+ 型拡散領域Ｎ12はソースとなる（図１３参照）。メモ
リセルＭ12では、ｎ+型拡散領域Ｎ21はオフセット構造
なので（すなわち隙間１３０２があるので）、ドレイン
として使用される場合は、メモリセルトランジスタＭ12
はオンする。このため、ビット線Ｂ3 の電位は上昇する
ので、このビット線Ｂ3 からは、４値化情報の下位ビッ
トとして「１」が読み出されることになる。
【０１３１】次に、ドレイン選択線ＤＳ12およびソース
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図１３参照）。メモリ
セルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセット構造な
ので（すなわち隙間１３０２があるので）、ｎ + 型拡散
領域Ｎ21がソースとして使用される場合は、メモリセル
トランジスタＭ 12はオンしない。このため、ビット線Ｂ
2 の電位が上昇しないので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして「０」が読み出されるこ
とになる。
選択線ＳＳ1 を選択することによって、トランジスタＴ
D3，ＴS2をオンさせる。これにより、ビット線Ｂ2 には
低電位ＶＳＳが印加され、ビット線Ｂ3 には高電位ＶＤ
Ｄが印加される。したがって、ビット線Ｂ3 側のｎ+ 型
拡散領域Ｎ12はドレインとなり、ビット線Ｂ2 側のｎ +
型拡散領域Ｎ21はソースとなる（図１３参照）。メモリ
セルＭ12では、ｎ+ 型拡散領域Ｎ21はオフセット構造な
ので（すなわち隙間１３０２があるので）、ｎ + 型拡散
領域Ｎ21がソースとして使用される場合は、メモリセル
トランジスタＭ 12はオンしない。このため、ビット線Ｂ
2 の電位が上昇しないので、このビット線Ｂ2 からは、
４値化情報の上位ビットとして「０」が読み出されるこ
とになる。
【０１３２】同様に、双方のｎ+ 型拡散領域Ｎ21，Ｎ12
に隙間１３０２が設けられている場合には記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ12にのみ
隙間１３０２が設けられている場合には記憶値「１０」
を読み出すことができ、双方のｎ+ 型拡散領域Ｎ21，Ｎ
12に隙間を設けなかった場合には記憶値「００」を読み
出すことができる。
に隙間１３０２が設けられている場合には記憶値「１
１」を読み出すことができ、ｎ+ 型拡散領域Ｎ12にのみ
隙間１３０２が設けられている場合には記憶値「１０」
を読み出すことができ、双方のｎ+ 型拡散領域Ｎ21，Ｎ
12に隙間を設けなかった場合には記憶値「００」を読み
出すことができる。
【０１３３】以上説明したように、この実施の形態に係
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
るマスクＲＯＭによれば、メモリセルトランジスタのオ
フセット構造／非オフセット構造によって４値化情報を
書き込むことができ、且つ、ｎ+ 型拡散領域のソース／
ドレインを逆にして２回の読み出しを行うことにより４
値化情報を読み出すことができる。このため、この実施
の形態によれば、しきい値の違いを４値化情報として記
憶するマスクＲＯＭよりも、信頼性の高いデータ読み出
しを行うことができる。
【０１３４】また、この実施の形態に係るマスクＲＯＭ
では、ｎ+ 型拡散領域の大きさによってデータを書き込
むので、オフセット幅を物理的に測定して微調整するこ
とができ、したがって、正確で安定な製造を行うことが
でき、セルサイズの微細化が容易である。
では、ｎ+ 型拡散領域の大きさによってデータを書き込
むので、オフセット幅を物理的に測定して微調整するこ
とができ、したがって、正確で安定な製造を行うことが
でき、セルサイズの微細化が容易である。
【０１３５】併せて、この実施の形態に係るマスクＲＯ
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
Ｍでは、メモリセルトランジスタをＸ字状に配置し且つ
ワード線をＭ字状に形成することとしたので、ソース／
ドレインの配線を拡散層ではなくメタル配線（ビット線
Ｂ1 〜Ｂn ）で行うことが容易となる。したがって、こ
の実施の形態に係るマスクＲＯＭによれば、データ読み
出しを高速且つ安定に行うことが容易となる。
【０１３６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、微細化が容易で、安定した読み出しを行うことが
できる読み出し専用不揮発性メモリを提供することがで
きる。さらに、本発明によれば、ＴＡＴが短い読み出し
専用不揮発性メモリを提供することができる。
れば、微細化が容易で、安定した読み出しを行うことが
できる読み出し専用不揮発性メモリを提供することがで
きる。さらに、本発明によれば、ＴＡＴが短い読み出し
専用不揮発性メモリを提供することができる。
【図１】第１の実施の形態に係る読み出し専用不揮発性
メモリの構成を示す平面図である。
メモリの構成を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第１の実施の形態に係る読み出し専用不揮発性
メモリの構成を示す回路図である。
メモリの構成を示す回路図である。
【図４】第２の実施の形態に係る読み出し専用不揮発性
メモリの構成を示す平面図である。
メモリの構成を示す平面図である。
【図５】図４のＢ−Ｂ断面図である。
【図６】第３の実施の形態に係る読み出し専用不揮発性
メモリの構成を示す平面図である。
メモリの構成を示す平面図である。
【図７】図６のＣ−Ｃ断面図である。
【図８】第４の実施の形態に係る読み出し専用不揮発性
メモリの構成を示す平面図である。
メモリの構成を示す平面図である。
【図９】図８のＤ−Ｄ断面図である。
【図１０】第５の実施の形態に係る読み出し専用不揮発
性メモリの構成を示す平面図である。
性メモリの構成を示す平面図である。
【図１１】図１０のＥ−Ｅ断面図である。
【図１２】第６の実施の形態に係る読み出し専用不揮発
性メモリの構成を示す平面図である。
性メモリの構成を示す平面図である。
【図１３】図１２のＦ−Ｆ断面図である。
１０１ 半導体基板
１０２，５０１，７０１，９０１，１１０１，１３０１
ゲート酸化膜 １０３，１０４ データ書き込み領域 １０５ 絶縁酸化膜 ５０２，５０３ データ書き込み層 ７０２，９０２，１３０２ 隙間 ７０３ データ記憶用ゲート電極 ９０３ ゲート電極の領域 １１０２ トレンチ Ｎ11〜Ｎmn ｎ+ 型拡散領域 Ｍ11〜Ｍpq メモリセルトランジスタ Ｗ1 〜Ｗm ワード線 Ｃ11〜Ｃmn コンタクトホール Ｂ1 〜Ｂn ビット線 ＴD1〜ＴDm ドレイン選択用トランジスタ ＴS1〜ＴSm ソース選択用トランジスタ ＤＳ11〜ＤＳ1r，ＤＳ21〜ＤＳ2r ドレイン選択線 ＳＳ1 ，ＳＳ2 ソース選択線
ゲート酸化膜 １０３，１０４ データ書き込み領域 １０５ 絶縁酸化膜 ５０２，５０３ データ書き込み層 ７０２，９０２，１３０２ 隙間 ７０３ データ記憶用ゲート電極 ９０３ ゲート電極の領域 １１０２ トレンチ Ｎ11〜Ｎmn ｎ+ 型拡散領域 Ｍ11〜Ｍpq メモリセルトランジスタ Ｗ1 〜Ｗm ワード線 Ｃ11〜Ｃmn コンタクトホール Ｂ1 〜Ｂn ビット線 ＴD1〜ＴDm ドレイン選択用トランジスタ ＴS1〜ＴSm ソース選択用トランジスタ ＤＳ11〜ＤＳ1r，ＤＳ21〜ＤＳ2r ドレイン選択線 ＳＳ1 ，ＳＳ2 ソース選択線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−153806（ＪＰ，Ａ)
特開 平２−355（ＪＰ，Ａ)
特開 平５−55560（ＪＰ，Ａ)
特開 昭53−20777（ＪＰ，Ａ)
特開 平４−256360（ＪＰ，Ａ)
特開 昭62−194662（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 27/112
Claims (3)
- 【請求項１】 ゲート電極と一方の不純物領域との間お
よび該ゲート電極と他方の不純物領域との間をオフセッ
ト構造または非オフセット構造に構成することによって
４値情報が書き込まれる読み出し専用不揮発性メモリの
製造方法において、 半導体基板上にゲート酸化膜を形成する第１工程と、当
該ゲート酸化膜上に前記ゲート電極を形成する第２工程
と、前記ゲート電極の両側に沿って、前記オフセット構
造としての、非導電性のデータ書き込み層を形成する第
３工程と、前記半導体基板に不純物を導入することによ
って前記一方および他方の不純物領域を形成する第４工
程とを含む共通工程と、 書込データの値に応じて、前記データ書き込み層に不純
物を導入して導電体化することにより、前記非オフセッ
ト構造を形成する書き込み工程と、 を備えることを特徴とする読み出し専用不揮発性メモリ
の製造方法。 - 【請求項２】 ゲート電極と一方の不純物領域との間お
よび該ゲート電極と他方の不純物領域との間をオフセッ
ト構造または非オフセット構造に構成することによって
４値情報が書き込まれる読み出し専用不揮発性メモリの
製造方法において、 半導体基板上にゲート酸化膜を形成する第１工程と、両
側に前記オフセット構造としての隙間を有する前記ゲー
ト電極を当該ゲート酸化膜上に形成する第２工程と、前
記半導体基板に不純物を導入することによって前記一方
および他方の不純物領域を形成する第３工程とを含む共
通工程と、 書込データの値に応じて、前記隙間にデータ記憶用ゲー
ト電極を堆積することによって前記非オフセット構造を
形成する書き込み工程と、 を備えることを特徴とする読み出し専用不揮発性メモリ
の製造方法。 - 【請求項３】 ゲート電極と一方の不純物領域との間お
よび該ゲート電極と他方の不純物領域との間をオフセッ
ト構造または非オフセット構造に構成することによって
４値情報が書き込まれる読み出し専用不揮発性メモリの
製造方法において、 半導体基板上にゲート酸化膜を形成する第１工程と、当
該ゲート酸化膜上に前記ゲート電極を形成する第２工程
と、前記半導体基板に不純物を導入することにより、非
オフセット構造としての、前記ゲート電極の側面に近接
する側面領域を有する前記一方および他方の不純物領域
を形成する第３工程とを含む共通工程と、 書込データの値に応じて、前記一方、他方の不純物領域
の前記側面領域にトレンチを設けることによって前記オ
フセット構造を形成する書き込み工程と、 を備えることを特徴とする読み出し専用不揮発性メモリ
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000350903A JP3506668B2 (ja) | 2000-11-17 | 2000-11-17 | 読み出し専用不揮発性メモリの製造方法 |
| US09/852,789 US6487119B2 (en) | 2000-11-17 | 2001-05-11 | Non-volatile read only memory and its manufacturing method |
| US10/230,053 US6780710B2 (en) | 2000-11-17 | 2002-08-29 | Method of manufacturing non-volatile read only memory |
| US10/895,382 US6955966B2 (en) | 2000-11-17 | 2004-07-21 | Method of manufacturing non-volatile read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000350903A JP3506668B2 (ja) | 2000-11-17 | 2000-11-17 | 読み出し専用不揮発性メモリの製造方法 |
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|---|---|
| JP2002158296A JP2002158296A (ja) | 2002-05-31 |
| JP3506668B2 true JP3506668B2 (ja) | 2004-03-15 |
Family
ID=18824051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000350903A Expired - Fee Related JP3506668B2 (ja) | 2000-11-17 | 2000-11-17 | 読み出し専用不揮発性メモリの製造方法 |
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|---|---|
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| JP (1) | JP3506668B2 (ja) |
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|---|---|---|---|---|
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| JPS62194662A (ja) | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH02355A (ja) | 1987-12-15 | 1990-01-05 | Seiko Epson Corp | 半導体記憶装置 |
| JPH031396A (ja) * | 1989-05-29 | 1991-01-08 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込み及び消去方法 |
| JPH0319372A (ja) * | 1989-06-16 | 1991-01-28 | Seiko Epson Corp | 半導体装置 |
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| JPH0555560A (ja) | 1991-08-23 | 1993-03-05 | Fujitsu Ltd | 半導体装置 |
| US6243293B1 (en) * | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
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| JP3337578B2 (ja) | 1994-11-29 | 2002-10-21 | 三菱電機システムエル・エス・アイ・デザイン株式会社 | 半導体装置およびその製造方法 |
| JP2679673B2 (ja) | 1995-04-20 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置 |
| KR100207504B1 (ko) * | 1996-03-26 | 1999-07-15 | 윤종용 | 불휘발성 메모리소자, 그 제조방법 및 구동방법 |
| KR100604960B1 (ko) * | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
| JP4004103B2 (ja) * | 1997-07-01 | 2007-11-07 | 日本テキサス・インスツルメンツ株式会社 | マスクｒｏｍ |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| JP2001093903A (ja) * | 1999-09-24 | 2001-04-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6538270B1 (en) * | 2000-05-16 | 2003-03-25 | Advanced Micro Devices, Inc. | Staggered bitline strapping of a non-volatile memory cell |
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-
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- 2000-11-17 JP JP2000350903A patent/JP3506668B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-11 US US09/852,789 patent/US6487119B2/en not_active Expired - Fee Related
-
2002
- 2002-08-29 US US10/230,053 patent/US6780710B2/en not_active Expired - Fee Related
-
2004
- 2004-07-21 US US10/895,382 patent/US6955966B2/en not_active Expired - Fee Related
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