JP3337578B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3337578B2 JP3337578B2 JP29473694A JP29473694A JP3337578B2 JP 3337578 B2 JP3337578 B2 JP 3337578B2 JP 29473694 A JP29473694 A JP 29473694A JP 29473694 A JP29473694 A JP 29473694A JP 3337578 B2 JP3337578 B2 JP 3337578B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- offset
- semiconductor substrate
- region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 118
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 239000000758 substrate Substances 0.000 claims description 57
- 238000002347 injection Methods 0.000 claims description 47
- 239000007924 injection Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 37
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 description 86
- 239000010410 layer Substances 0.000 description 29
- 238000000034 method Methods 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 238000002513 implantation Methods 0.000 description 6
- 102100028423 MAP6 domain-containing protein 1 Human genes 0.000 description 4
- 101710163760 MAP6 domain-containing protein 1 Proteins 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100035793 CD83 antigen Human genes 0.000 description 1
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、マスクプログラム
用メモリを有する半導体装置およびその製造方法に関す
る。
の製造方法に関し、より特定的には、マスクプログラム
用メモリを有する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】従来からマスクプログラム用メモリに
は、ＮＯＲ型メモリとＮＡＮＤ型メモリが知られてい
る。ＮＯＲ型メモリは、メモリトランジスタをソースお
よびドレインに対して並列接続したものであり、ＮＡＮ
Ｄ型メモリはメモリトランジスタをソースおよびドレイ
ンに対して直列接続したものである。図３０は、従来の
ＮＯＲ型メモリの等価回路図である。また図３１は図３
０に対応した従来のＮＯＲ型メモリの平面図であり、図
３２は図３１の１５０−１５０線に沿った断面図であ
る。
は、ＮＯＲ型メモリとＮＡＮＤ型メモリが知られてい
る。ＮＯＲ型メモリは、メモリトランジスタをソースお
よびドレインに対して並列接続したものであり、ＮＡＮ
Ｄ型メモリはメモリトランジスタをソースおよびドレイ
ンに対して直列接続したものである。図３０は、従来の
ＮＯＲ型メモリの等価回路図である。また図３１は図３
０に対応した従来のＮＯＲ型メモリの平面図であり、図
３２は図３１の１５０−１５０線に沿った断面図であ
る。
【０００３】図３０を参照して、従来のＮＯＲ型メモリ
では、トランジスタ１５１および１５２の一方端子にソ
ース線１０８が接続されており、そのソース線１０８は
接地されている。またトランジスタ１５１および１５２
の他方導通端子にはビット線１０７が接続されている。
トランジスタ１５１および１５２のゲート電極にはワー
ド線１０３がそれぞれ接続されている。トランジスタ１
５２はワード線１０３がＨレベルになったときにＯＮす
るが、トランジスタ１５１はワード線１０３がＨレベル
になってもしきい値が高いためＯＮしない。従来のＮＯ
Ｒ型メモリではこのようにトランジスタ１５１および１
５２のしきい値電圧を異ならせることによってデータの
記憶を行なっている。
では、トランジスタ１５１および１５２の一方端子にソ
ース線１０８が接続されており、そのソース線１０８は
接地されている。またトランジスタ１５１および１５２
の他方導通端子にはビット線１０７が接続されている。
トランジスタ１５１および１５２のゲート電極にはワー
ド線１０３がそれぞれ接続されている。トランジスタ１
５２はワード線１０３がＨレベルになったときにＯＮす
るが、トランジスタ１５１はワード線１０３がＨレベル
になってもしきい値が高いためＯＮしない。従来のＮＯ
Ｒ型メモリではこのようにトランジスタ１５１および１
５２のしきい値電圧を異ならせることによってデータの
記憶を行なっている。
【０００４】また、図３１および図３２に示すように、
従来のＮＯＲ型メモリでは、Ｐ型半導体基板１０１の主
表面上に所定の間隔を隔ててフィールド酸化膜１０４が
形成されている。フィールド酸化膜１０４によって囲ま
れた活性領域には所定の間隔を隔ててＮ型不純物領域１
０６が形成されている。トランジスタ１５１のチャネル
領域にはＰ型半導体基板１０１よりも不純物濃度の高い
Ｐ型不純物領域１１２が形成されている。これにより、
トランジスタ１５１のしきい値電圧を高くしている。ト
ランジスタ１５１のチャネル領域上にはゲート酸化膜１
０２を介してゲート電極１０３が形成されている。ま
た、トランジスタ１５２のチャネル領域上にはゲート酸
化膜１０２を介してゲート電極１０３が形成されてい
る。
従来のＮＯＲ型メモリでは、Ｐ型半導体基板１０１の主
表面上に所定の間隔を隔ててフィールド酸化膜１０４が
形成されている。フィールド酸化膜１０４によって囲ま
れた活性領域には所定の間隔を隔ててＮ型不純物領域１
０６が形成されている。トランジスタ１５１のチャネル
領域にはＰ型半導体基板１０１よりも不純物濃度の高い
Ｐ型不純物領域１１２が形成されている。これにより、
トランジスタ１５１のしきい値電圧を高くしている。ト
ランジスタ１５１のチャネル領域上にはゲート酸化膜１
０２を介してゲート電極１０３が形成されている。ま
た、トランジスタ１５２のチャネル領域上にはゲート酸
化膜１０２を介してゲート電極１０３が形成されてい
る。
【０００５】全面を覆うように層間絶縁膜１０５が形成
されており、その層間絶縁膜１０５の所定領域にはコン
タクトホールが形成されている。そのコンタクトホール
内でＮ型不純物領域１０６に接続するようにビット線１
０７およびソース線１０８が形成されている。ビット線
１０７およびソース線１０８ならびに層間絶縁膜１０５
を覆うように保護膜１１３が形成されている。このよう
な従来のＮＯＲ型メモリでは、フィールド酸化膜１０４
によってトランジスタ分離を行なっているため、トラン
ジスタが微細化された場合にメモリアレイの面積が大き
くなってしまうという問題点があった。
されており、その層間絶縁膜１０５の所定領域にはコン
タクトホールが形成されている。そのコンタクトホール
内でＮ型不純物領域１０６に接続するようにビット線１
０７およびソース線１０８が形成されている。ビット線
１０７およびソース線１０８ならびに層間絶縁膜１０５
を覆うように保護膜１１３が形成されている。このよう
な従来のＮＯＲ型メモリでは、フィールド酸化膜１０４
によってトランジスタ分離を行なっているため、トラン
ジスタが微細化された場合にメモリアレイの面積が大き
くなってしまうという問題点があった。
【０００６】そこで、従来、ＮＯＲ型メモリのトランジ
スタ分離をイオン注入による分離によって行なう仮想Ｇ
ＮＤ ＮＯＲ型メモリが提案されている。この仮想ＧＮ
ＤＮＯＲ型メモリは、イオン注入領域を用いてトランジ
スタ分離を行なうため上記したＮＯＲ型メモリに比べて
メモリアレイ面積は小さくなる。
スタ分離をイオン注入による分離によって行なう仮想Ｇ
ＮＤ ＮＯＲ型メモリが提案されている。この仮想ＧＮ
ＤＮＯＲ型メモリは、イオン注入領域を用いてトランジ
スタ分離を行なうため上記したＮＯＲ型メモリに比べて
メモリアレイ面積は小さくなる。
【０００７】
【発明が解決しようとする課題】しかしながら、近年の
メモリ容量の増加によって仮想ＧＮＤ ＮＯＲ型メモリ
であってもメモリアレイの面積が増大してしまうという
問題点があった。
メモリ容量の増加によって仮想ＧＮＤ ＮＯＲ型メモリ
であってもメモリアレイの面積が増大してしまうという
問題点があった。
【０００８】一方、メモリ容量の増加に伴う面積増加を
抑える方法としてメモリトランジスタの多値記憶化も提
案されている。これは、１トランジスタに従来２値記憶
させていたものを４値記憶させるものである。この４値
を持つメモリトランジスタの一例として、従来オフセッ
トを持つトランジスタが提案されている。このオフセッ
トを持つトランジスタは、メモリトランジスタのソース
／ドレイン領域とチャネル領域との間にオフセットを設
けることによって、そのオフセットの有無と読出方法と
の組合せによって４値記憶を行なう。
抑える方法としてメモリトランジスタの多値記憶化も提
案されている。これは、１トランジスタに従来２値記憶
させていたものを４値記憶させるものである。この４値
を持つメモリトランジスタの一例として、従来オフセッ
トを持つトランジスタが提案されている。このオフセッ
トを持つトランジスタは、メモリトランジスタのソース
／ドレイン領域とチャネル領域との間にオフセットを設
けることによって、そのオフセットの有無と読出方法と
の組合せによって４値記憶を行なう。
【０００９】図３３は、従来のオフセットトランジスタ
を示した断面図である。図３３を参照して、従来のオフ
セットトランジスタでは、Ｐ型半導体基板２０１の主表
面上にチャネル領域２０２を挟むように所定の間隔を隔
ててｎ型領域２０３および２０４が形成されている。チ
ャネル領域２０２上にはゲート絶縁膜２０５を介してゲ
ート電極２０６が形成されている。この従来のオフセッ
トトランジスタでは、オフセット領域２０７を設けるた
めに、ｎ型領域２０４は所定のレジストマスクを用いて
イオン注入することによって形成していた。したがっ
て、マスクずれなどからｎ型領域２０４の位置を設計寸
法どおりに形成するのは困難であり、その結果オフセッ
ト２０７を精度よく形成することは困難であった。
を示した断面図である。図３３を参照して、従来のオフ
セットトランジスタでは、Ｐ型半導体基板２０１の主表
面上にチャネル領域２０２を挟むように所定の間隔を隔
ててｎ型領域２０３および２０４が形成されている。チ
ャネル領域２０２上にはゲート絶縁膜２０５を介してゲ
ート電極２０６が形成されている。この従来のオフセッ
トトランジスタでは、オフセット領域２０７を設けるた
めに、ｎ型領域２０４は所定のレジストマスクを用いて
イオン注入することによって形成していた。したがっ
て、マスクずれなどからｎ型領域２０４の位置を設計寸
法どおりに形成するのは困難であり、その結果オフセッ
ト２０７を精度よく形成することは困難であった。
【００１０】また、この多値メモリを実現するオフセッ
トトランジスタをたとえば上述した従来のＮＯＲ型メモ
リセルに適用した場合、フィールド酸化膜１０４による
分離のためメモリアレイ面積が大きくなってしまうとい
う問題点が考えられる。
トトランジスタをたとえば上述した従来のＮＯＲ型メモ
リセルに適用した場合、フィールド酸化膜１０４による
分離のためメモリアレイ面積が大きくなってしまうとい
う問題点が考えられる。
【００１１】この発明は、上記のような課題を解決する
ためになされたもので、この発明の目的は、多値メモリ
を可能にするオフセットトランジスタのソース／ドレイ
ン領域およびオフセット領域を精度よく容易に形成する
ことが可能な半導体装置を提供することである。
ためになされたもので、この発明の目的は、多値メモリ
を可能にするオフセットトランジスタのソース／ドレイ
ン領域およびオフセット領域を精度よく容易に形成する
ことが可能な半導体装置を提供することである。
【００１２】
【００１３】また、この発明の目的は、多値メモリを可
能にするオフセットトランジスタのオフセット領域およ
びソース／ドレイン領域を精度よく形成することが可能
な半導体装置の製造方法を提供することである。
能にするオフセットトランジスタのオフセット領域およ
びソース／ドレイン領域を精度よく形成することが可能
な半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】請求項１における半導体
装置では、半導体基板と、複数の第１のゲート電極と、
サイドウォール絶縁膜と、オフセットソース／ドレイン
領域と、データ注入層と、第２のゲート電極とを備えて
いる。半導体基板は、主表面を有している。第１のゲー
ト電極は、半導体基板の主表面上に所定の間隔を隔てて
形成されている。サイドウォール絶縁膜は、複数の第１
のゲート電極の各々の両側表面上に接触して形成されて
いる。オフセットソース／ドレイン領域は、半導体基板
の主表面上の、サイドウォール絶縁膜の外側表面のほぼ
延長線上にその側端部が位置するように所定の間隔を隔
てて複数形成されており、第１導電型を有している。デ
ータ注入層は、データ注入部に位置する、オフセットソ
ース／ドレイン領域と第１のゲート電極との間のオフセ
ット部に形成されており、第１導電型を有している。第
２のゲート電極は複数の第１のゲート電極の上部表面に
接触するように形成されている。
装置では、半導体基板と、複数の第１のゲート電極と、
サイドウォール絶縁膜と、オフセットソース／ドレイン
領域と、データ注入層と、第２のゲート電極とを備えて
いる。半導体基板は、主表面を有している。第１のゲー
ト電極は、半導体基板の主表面上に所定の間隔を隔てて
形成されている。サイドウォール絶縁膜は、複数の第１
のゲート電極の各々の両側表面上に接触して形成されて
いる。オフセットソース／ドレイン領域は、半導体基板
の主表面上の、サイドウォール絶縁膜の外側表面のほぼ
延長線上にその側端部が位置するように所定の間隔を隔
てて複数形成されており、第１導電型を有している。デ
ータ注入層は、データ注入部に位置する、オフセットソ
ース／ドレイン領域と第１のゲート電極との間のオフセ
ット部に形成されており、第１導電型を有している。第
２のゲート電極は複数の第１のゲート電極の上部表面に
接触するように形成されている。
【００１５】請求項２における半導体装置では、半導体
基板と、複数の第１のゲート電極と、サイドウォール絶
縁膜と、ソース／ドレイン領域とを備えている。サイド
ウォール絶縁膜は、第１のゲート電極の、オフセット形
成領域に対応する側の側表面にのみ接触して形成されて
いる。ソース／ドレイン領域は、半導体基板の主表面上
の、サイドウォール絶縁膜の外側面の延長線上および第
１のゲート電極の側表面の延長線上にその側端部が位置
するように形成されている。
基板と、複数の第１のゲート電極と、サイドウォール絶
縁膜と、ソース／ドレイン領域とを備えている。サイド
ウォール絶縁膜は、第１のゲート電極の、オフセット形
成領域に対応する側の側表面にのみ接触して形成されて
いる。ソース／ドレイン領域は、半導体基板の主表面上
の、サイドウォール絶縁膜の外側面の延長線上および第
１のゲート電極の側表面の延長線上にその側端部が位置
するように形成されている。
【００１６】請求項３における半導体装置では、半導体
基板と、第１のゲート電極と、ソース／ドレイン領域
と、第２のゲート電極とを備えている。第１のゲート電
極は、半導体基板の主表面上に所定の間隔を隔てて複数
形成されており、オフセット領域に対応する第１のゲー
ト電極の方がオフセット領域に対応しない第１のゲート
電極よりもそのチャネル長方向に沿った方向の長さが短
い。ソース／ドレイン領域は、オフセット領域に対応し
ない第１のゲート電極のチャネル長方向に沿った方向の
長さとほぼ同じ間隔を隔てて第１のゲート電極を挟むよ
うに複数形成されており、ほぼ同一のチャネル長方向に
沿った方向の長さを有している。
基板と、第１のゲート電極と、ソース／ドレイン領域
と、第２のゲート電極とを備えている。第１のゲート電
極は、半導体基板の主表面上に所定の間隔を隔てて複数
形成されており、オフセット領域に対応する第１のゲー
ト電極の方がオフセット領域に対応しない第１のゲート
電極よりもそのチャネル長方向に沿った方向の長さが短
い。ソース／ドレイン領域は、オフセット領域に対応し
ない第１のゲート電極のチャネル長方向に沿った方向の
長さとほぼ同じ間隔を隔てて第１のゲート電極を挟むよ
うに複数形成されており、ほぼ同一のチャネル長方向に
沿った方向の長さを有している。
【００１７】
【００１８】
【００１９】請求項４における半導体装置では、半導体
基板の主表面上に所定の間隔を隔てて第１のゲート電極
を形成する。その第１のゲート電極の両側表面上に接触
するようにサイドウォール絶縁膜を形成する。そのサイ
ドウォール絶縁膜をマスクとして半導体基板の主表面に
不純物をイオン注入することによって第１導電型のオフ
セットソース／ドレイン領域を形成する。データ注入部
に位置する第１のゲート電極をマスクとしてサイドウォ
ール絶縁膜を通して半導体基板の主表面に不純物をイオ
ン注入することによって第１導電型のデータ注入層を形
成する。
基板の主表面上に所定の間隔を隔てて第１のゲート電極
を形成する。その第１のゲート電極の両側表面上に接触
するようにサイドウォール絶縁膜を形成する。そのサイ
ドウォール絶縁膜をマスクとして半導体基板の主表面に
不純物をイオン注入することによって第１導電型のオフ
セットソース／ドレイン領域を形成する。データ注入部
に位置する第１のゲート電極をマスクとしてサイドウォ
ール絶縁膜を通して半導体基板の主表面に不純物をイオ
ン注入することによって第１導電型のデータ注入層を形
成する。
【００２０】請求項５における半導体装置の製造方法で
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極の両側表
面上に接触するようにサイドウォール絶縁膜を形成す
る。第１のゲート電極のデータ注入領域に対応する側の
側表面に位置するサイドウォール絶縁膜を除去する。残
余したサイドウォール絶縁膜および第１のゲート電極を
マスクとして、半導体基板の主表面に不純物をイオン注
入することによりソース／ドレイン領域を形成する。
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極の両側表
面上に接触するようにサイドウォール絶縁膜を形成す
る。第１のゲート電極のデータ注入領域に対応する側の
側表面に位置するサイドウォール絶縁膜を除去する。残
余したサイドウォール絶縁膜および第１のゲート電極を
マスクとして、半導体基板の主表面に不純物をイオン注
入することによりソース／ドレイン領域を形成する。
【００２１】請求項６における半導体装置の製造方法で
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極をマスク
として半導体基板の主表面上に不純物をイオン注入する
ことによってソース／ドレイン領域を形成する。第１の
ゲート電極の、オフセット形成領域に位置する側壁部分
をチャネル長方向の所定の長さ分だけ除去することによ
ってオフセット領域を形成する。
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極をマスク
として半導体基板の主表面上に不純物をイオン注入する
ことによってソース／ドレイン領域を形成する。第１の
ゲート電極の、オフセット形成領域に位置する側壁部分
をチャネル長方向の所定の長さ分だけ除去することによ
ってオフセット領域を形成する。
【００２２】
【００２３】請求項７における半導体装置の製造方法で
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極をマスク
として半導体基板に不純物をイオン注入することによっ
て第１導電型のオフセット注入層を形成する。第１のゲ
ート電極の両側表面に接触するようにサイドウォール絶
縁膜を形成する。サイドウォール絶縁膜をマスクとして
半導体基板の主表面に不純物をイオン注入することによ
って第２導電型のソース／ドレイン領域を形成する。デ
ータ注入部に位置する第１のゲート電極をマスクとして
サイドウォール絶縁膜を通して半導体基板の主表面に不
純物をイオン注入することによって第２導電型のデータ
注入領域を形成する。
は、半導体基板の主表面上に所定の間隔を隔てて第１の
ゲート電極を形成する。その第１のゲート電極をマスク
として半導体基板に不純物をイオン注入することによっ
て第１導電型のオフセット注入層を形成する。第１のゲ
ート電極の両側表面に接触するようにサイドウォール絶
縁膜を形成する。サイドウォール絶縁膜をマスクとして
半導体基板の主表面に不純物をイオン注入することによ
って第２導電型のソース／ドレイン領域を形成する。デ
ータ注入部に位置する第１のゲート電極をマスクとして
サイドウォール絶縁膜を通して半導体基板の主表面に不
純物をイオン注入することによって第２導電型のデータ
注入領域を形成する。
【００２４】
【作用】請求項１に係る半導体装置では、第１のゲート
電極の両側表面上に接触して形成されたサイドウォール
絶縁膜の外側表面のほぼ延長線上にその側端部が位置す
るように所定の間隔を隔ててオフセットソース／ドレイ
ン領域が設けられるので、そのオフセットソース／ドレ
イン領域の形成時にサイドウォール絶縁膜をマスクとし
てイオン注入することによって容易に自己整合的にオフ
セットソース／ドレイン領域が形成される。また、デー
タ注入部に位置する、オフセットソース／ドレイン領域
とゲート電極との間のオフセット部にデータ注入層が設
けられるので、そのデータ注入層をデータ注入マスクに
よって形成する際に第１のゲート電極がマスクとなり、
データ注入層が自己整合的に形成される。これにより、
オフセットソース／ドレイン領域およびデータ注入層が
容易に精度よく形成される。
電極の両側表面上に接触して形成されたサイドウォール
絶縁膜の外側表面のほぼ延長線上にその側端部が位置す
るように所定の間隔を隔ててオフセットソース／ドレイ
ン領域が設けられるので、そのオフセットソース／ドレ
イン領域の形成時にサイドウォール絶縁膜をマスクとし
てイオン注入することによって容易に自己整合的にオフ
セットソース／ドレイン領域が形成される。また、デー
タ注入部に位置する、オフセットソース／ドレイン領域
とゲート電極との間のオフセット部にデータ注入層が設
けられるので、そのデータ注入層をデータ注入マスクに
よって形成する際に第１のゲート電極がマスクとなり、
データ注入層が自己整合的に形成される。これにより、
オフセットソース／ドレイン領域およびデータ注入層が
容易に精度よく形成される。
【００２５】請求項２に係る半導体装置では、サイドウ
ォール絶縁膜が第１のゲート電極のオフセット形成領域
に対応する側の側表面にのみ接触して形成され、ソース
／ドレイン領域がサイドウォール絶縁膜の外側面の延長
線上および第１のゲート電極の側表面の延長線上にその
側端部が位置するように設けられているので、ソース／
ドレイン領域の形成時にサイドウォール絶縁膜および第
１のゲート電極をマスクとしてイオン注入することによ
って容易に自己整合的にソース／ドレイン領域が形成さ
れる。これにより、オフセット領域およびソース／ドレ
イン領域が容易に精度よく形成される。
ォール絶縁膜が第１のゲート電極のオフセット形成領域
に対応する側の側表面にのみ接触して形成され、ソース
／ドレイン領域がサイドウォール絶縁膜の外側面の延長
線上および第１のゲート電極の側表面の延長線上にその
側端部が位置するように設けられているので、ソース／
ドレイン領域の形成時にサイドウォール絶縁膜および第
１のゲート電極をマスクとしてイオン注入することによ
って容易に自己整合的にソース／ドレイン領域が形成さ
れる。これにより、オフセット領域およびソース／ドレ
イン領域が容易に精度よく形成される。
【００２６】請求項３に係る半導体装置では、オフセッ
ト領域に対応する第１のゲート電極の方がオフセット領
域に対応しない第１のゲート電極よりもそのチャネル長
方向に沿った方向の長さが短くなるように設けられ、ソ
ース／ドレイン領域がオフセット領域に対応しない幅の
広い第１のゲート電極のチャネル長方向に沿った方向の
長さとほぼ同じ間隔を隔てて第１のゲート電極を挟むよ
うに設けられているので、ソース／ドレイン領域を第１
のゲート電極をマスクとしてイオン注入することによっ
て形成した後オフセット領域に対応する第１のゲート電
極の幅が短くなるように加工すれば、自己整合的にソー
ス／ドレイン領域が形成される。
ト領域に対応する第１のゲート電極の方がオフセット領
域に対応しない第１のゲート電極よりもそのチャネル長
方向に沿った方向の長さが短くなるように設けられ、ソ
ース／ドレイン領域がオフセット領域に対応しない幅の
広い第１のゲート電極のチャネル長方向に沿った方向の
長さとほぼ同じ間隔を隔てて第１のゲート電極を挟むよ
うに設けられているので、ソース／ドレイン領域を第１
のゲート電極をマスクとしてイオン注入することによっ
て形成した後オフセット領域に対応する第１のゲート電
極の幅が短くなるように加工すれば、自己整合的にソー
ス／ドレイン領域が形成される。
【００２７】
【００２８】
【００２９】請求項４に係る半導体装置の製造方法で
は、第１のゲート電極の両側表面上に接触するようにサ
イドウォール絶縁膜が形成された後、そのサイドウォー
ル絶縁膜をマスクとして半導体基板の主表面に不純物を
イオン注入することによってオフセットソース／ドレイ
ン領域が形成されるので、容易に自己整合的にオフセッ
トソース／ドレイン領域の形成が可能となる。また、デ
ータ注入部に位置する第１のゲート電極をマスクとして
サイドウォール絶縁膜を通して半導体基板の主表面に不
純物をイオン注入することによってデータ注入層が形成
されるので、データ注入層も自己整合的に形成すること
が可能となる。
は、第１のゲート電極の両側表面上に接触するようにサ
イドウォール絶縁膜が形成された後、そのサイドウォー
ル絶縁膜をマスクとして半導体基板の主表面に不純物を
イオン注入することによってオフセットソース／ドレイ
ン領域が形成されるので、容易に自己整合的にオフセッ
トソース／ドレイン領域の形成が可能となる。また、デ
ータ注入部に位置する第１のゲート電極をマスクとして
サイドウォール絶縁膜を通して半導体基板の主表面に不
純物をイオン注入することによってデータ注入層が形成
されるので、データ注入層も自己整合的に形成すること
が可能となる。
【００３０】請求項５に係る半導体装置の製造方法で
は、第１のゲート電極のデータ注入領域に対応する側の
側表面に位置するサイドウォール絶縁膜を除去した後、
残余したサイドウォール絶縁膜および第１のゲート電極
をマスクとして半導体基板の主表面に不純物をイオン注
入することによりソース／ドレイン領域が形成されるの
で、自己整合的にオフセット領域を有するソース／ドレ
イン領域が形成される。
は、第１のゲート電極のデータ注入領域に対応する側の
側表面に位置するサイドウォール絶縁膜を除去した後、
残余したサイドウォール絶縁膜および第１のゲート電極
をマスクとして半導体基板の主表面に不純物をイオン注
入することによりソース／ドレイン領域が形成されるの
で、自己整合的にオフセット領域を有するソース／ドレ
イン領域が形成される。
【００３１】請求項６に係る半導体装置の製造方法で
は、第１のゲート電極をマスクとしてソース／ドレイン
領域を形成した後、第１のゲート電極の、オフセット形
成領域に位置する側壁部分をチャネル長方向の所定の長
さ分だけ除去することによってオフセット領域が形成さ
れるので、ソース／ドレイン領域が自己整合的に形成さ
れる。
は、第１のゲート電極をマスクとしてソース／ドレイン
領域を形成した後、第１のゲート電極の、オフセット形
成領域に位置する側壁部分をチャネル長方向の所定の長
さ分だけ除去することによってオフセット領域が形成さ
れるので、ソース／ドレイン領域が自己整合的に形成さ
れる。
【００３２】
【００３３】請求項７に係る半導体装置の製造方法で
は、第１のゲート電極をマスクとしてオフセット注入層
を形成した後、第１のゲート電極の両側表面に接触する
ようにサイドウォール絶縁膜を形成し、そのサイドウォ
ール絶縁膜をマスクとしてソース／ドレイン領域を形成
し、その後第１のゲート電極をマスクとしてデータ注入
領域が形成されるので、データ注入領域およびオフセッ
ト領域ならびにソース／ドレイン領域が容易に自己整合
的に形成される。
は、第１のゲート電極をマスクとしてオフセット注入層
を形成した後、第１のゲート電極の両側表面に接触する
ようにサイドウォール絶縁膜を形成し、そのサイドウォ
ール絶縁膜をマスクとしてソース／ドレイン領域を形成
し、その後第１のゲート電極をマスクとしてデータ注入
領域が形成されるので、データ注入領域およびオフセッ
ト領域ならびにソース／ドレイン領域が容易に自己整合
的に形成される。
【００３４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３５】図１〜図７は、本発明の第１実施例によ
る、オフセットＲＯＭを仮想ＧＮＤＮＯＲ型メモリアレ
イに適用した半導体装置の製造プロセスを説明するため
の断面図である。図８は第１実施例の半導体装置のメモ
リセルアレイ部分の等価回路図である。まず図１〜図７
を参照して、第１実施例の半導体装置の製造プロセスに
ついて説明する。
る、オフセットＲＯＭを仮想ＧＮＤＮＯＲ型メモリアレ
イに適用した半導体装置の製造プロセスを説明するため
の断面図である。図８は第１実施例の半導体装置のメモ
リセルアレイ部分の等価回路図である。まず図１〜図７
を参照して、第１実施例の半導体装置の製造プロセスに
ついて説明する。
【００３６】まず、図１に示すように、Ｐ型半導体基板
１上にゲート絶縁膜２を形成した後、そのゲート絶縁膜
２上に所定の間隔を隔てて所定の方向に延びる第１ゲー
ト電極３を形成する。第１ゲート電極３およびゲート絶
縁膜２を覆うように層間絶縁膜４を形成する。そしてそ
の層間絶縁膜４を異方性エッチングすることによって、
図２に示されるような、ゲート電極３の両側表面に接触
するサイドウォール絶縁層５が形成される。そしてこの
サイドウォール絶縁層５をマスクとしてＰ型半導体基板
１にＮ型の不純物（リンまたは砒素）をイオン注入する
ことによって、Ｎ型拡散領域６を自己整合的に形成す
る。Ｎ型拡散領域６の側端部はサイドウォール絶縁層５
の側面部下端の延長線上に位置するので、ゲート電極３
下に位置するチャネル領域７内にオフセット１７を自己
整合的に形成することができる。
１上にゲート絶縁膜２を形成した後、そのゲート絶縁膜
２上に所定の間隔を隔てて所定の方向に延びる第１ゲー
ト電極３を形成する。第１ゲート電極３およびゲート絶
縁膜２を覆うように層間絶縁膜４を形成する。そしてそ
の層間絶縁膜４を異方性エッチングすることによって、
図２に示されるような、ゲート電極３の両側表面に接触
するサイドウォール絶縁層５が形成される。そしてこの
サイドウォール絶縁層５をマスクとしてＰ型半導体基板
１にＮ型の不純物（リンまたは砒素）をイオン注入する
ことによって、Ｎ型拡散領域６を自己整合的に形成す
る。Ｎ型拡散領域６の側端部はサイドウォール絶縁層５
の側面部下端の延長線上に位置するので、ゲート電極３
下に位置するチャネル領域７内にオフセット１７を自己
整合的に形成することができる。
【００３７】次に、図３に示すように、第１ゲート電極
３，サイドウォール絶縁層５およびＮ型拡散領域６を覆
うように層間絶縁膜８を形成した後、ゲート電極３上に
位置する層間絶縁膜８を除去する。これにより、図４に
示されるような平坦な層間絶縁膜８が形成される。その
後、層間絶縁膜８上および第１ゲート電極３上に第２ゲ
ート電極９を形成する。そして、写真製版技術とドライ
エッチング技術とを用いて、第２ゲート電極９、第１ゲ
ート電極３、サイドウォール絶縁層５および層間絶縁膜
８をパターニングすることによって、図５に示されるよ
うな形状が得られる。
３，サイドウォール絶縁層５およびＮ型拡散領域６を覆
うように層間絶縁膜８を形成した後、ゲート電極３上に
位置する層間絶縁膜８を除去する。これにより、図４に
示されるような平坦な層間絶縁膜８が形成される。その
後、層間絶縁膜８上および第１ゲート電極３上に第２ゲ
ート電極９を形成する。そして、写真製版技術とドライ
エッチング技術とを用いて、第２ゲート電極９、第１ゲ
ート電極３、サイドウォール絶縁層５および層間絶縁膜
８をパターニングすることによって、図５に示されるよ
うな形状が得られる。
【００３８】次に、図６に示すように、データ注入マス
ク１０を用いて所望のオフセット位置にＮ型の不純物を
イオン注入することによってデータ注入を行なう。これ
により、図７に示されるようなＮ型のデータ注入領域１
５が形成される。このデータ注入領域１５の形成によっ
てデータの書込が行なわれる。なお、図６に示す工程に
おいてデータ注入領域１０に示される領域に不純物の注
入が行なわれるが、その不純物は第１ゲート電極３を突
き抜けることはなく、結局第１ゲート電極３をマスクと
してデータ注入領域１５が自己整合的に形成される。こ
れにより、ソース／ドレイン領域を構成するＮ型拡散領
域６およびデータ注入領域１５を容易に精度よく形成す
ることができる。それにより、オフセット領域１７を精
度よく形成することができる。なお、図７は図６の１０
０−１００線に沿った断面図である。また図８は、図６
に示したオフセットメモリセルトランジスタからなるメ
モリアレイの等価回路図である。
ク１０を用いて所望のオフセット位置にＮ型の不純物を
イオン注入することによってデータ注入を行なう。これ
により、図７に示されるようなＮ型のデータ注入領域１
５が形成される。このデータ注入領域１５の形成によっ
てデータの書込が行なわれる。なお、図６に示す工程に
おいてデータ注入領域１０に示される領域に不純物の注
入が行なわれるが、その不純物は第１ゲート電極３を突
き抜けることはなく、結局第１ゲート電極３をマスクと
してデータ注入領域１５が自己整合的に形成される。こ
れにより、ソース／ドレイン領域を構成するＮ型拡散領
域６およびデータ注入領域１５を容易に精度よく形成す
ることができる。それにより、オフセット領域１７を精
度よく形成することができる。なお、図７は図６の１０
０−１００線に沿った断面図である。また図８は、図６
に示したオフセットメモリセルトランジスタからなるメ
モリアレイの等価回路図である。
【００３９】図９は、オフセットＲＯＭの動作を説明す
るための回路であり、図１０はオフセットＲＯＭの動作
を説明するための断面図である。図１１は、オフセット
ＲＯＭのゲート電圧とドレイン電流との関係を示した相
関図である。図９〜図１１を参照して、オフセットＲＯ
Ｍの動作について説明する。Ｖ1 ＝０Ｖの場合、図１１
に示すように通常のトランジスタと同様の動作をする。
すなわち、しきい値電圧Ｖｔｈになると電流Ｉｄｓが流
れ出す。しかしながら、Ｖ2 ＝０Ｖとして読出を行なっ
た場合にはオフセットがあるためチャネルが形成されな
い。このため、オフセットトランジスタには電流が流れ
ない。本実施例では、このようなオフセットＲＯＭを、
イオン注入によるトランジスタ分離を用いた仮想ＧＮＤ
ＮＯＲ型メモリに適用することによって、メモリアレ
イ面積の小さい多値メモリを実現することができる。
るための回路であり、図１０はオフセットＲＯＭの動作
を説明するための断面図である。図１１は、オフセット
ＲＯＭのゲート電圧とドレイン電流との関係を示した相
関図である。図９〜図１１を参照して、オフセットＲＯ
Ｍの動作について説明する。Ｖ1 ＝０Ｖの場合、図１１
に示すように通常のトランジスタと同様の動作をする。
すなわち、しきい値電圧Ｖｔｈになると電流Ｉｄｓが流
れ出す。しかしながら、Ｖ2 ＝０Ｖとして読出を行なっ
た場合にはオフセットがあるためチャネルが形成されな
い。このため、オフセットトランジスタには電流が流れ
ない。本実施例では、このようなオフセットＲＯＭを、
イオン注入によるトランジスタ分離を用いた仮想ＧＮＤ
ＮＯＲ型メモリに適用することによって、メモリアレ
イ面積の小さい多値メモリを実現することができる。
【００４０】図１２は、従来の仮想ＧＮＤ ＮＯＲ型メ
モリの構成を説明するための等価回路図である。まず図
１２を参照して、従来の仮想ＧＮＤ ＮＯＲ型メモリの
構成および読出方法について説明する。仮想ＧＮＤ Ｎ
ＯＲ型メモリでは、主ビット線ＢＬ１，ＢＬ２，ＢＬ
３，ＢＬ４にそれぞれ、副ビット線ＢＬ１１およびＢＬ
１２、ＢＬ２１およびＢＬ２２、ＢＬ３１およびＢＬ３
２、ＢＬ４１およびＢＬ４２が接続されている。また、
主ソース線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４に、それぞ
れ副ソース線ＳＬ１１およびＳＬ１２、ＳＬ２１および
ＳＬ２２、ＳＬ３１およびＳＬ３２、ＳＬ４１およびＳ
Ｌ４２が接続されている。主ビット線ＢＬ１〜ＢＬ４
は、センスアンプＳＡに接続されている。主ソース線Ｓ
Ｌ１〜ＳＬ４は、接地されている。主ビット線ＢＬ１〜
ＢＬ４は、選択信号Ｙ１〜Ｙ４によって選択される。ま
た、副ビット線ＢＬ１１，ＢＬ１２，〜，ＢＬ４１，Ｂ
Ｌ４２は、選択信号ＢＳ１およびＢＳ２によって選択さ
れる。また、接地されるべき主ソース線ＳＬ１〜ＳＬ４
は、選択信号Ｚ１〜Ｚ４によって選択される。副ソース
線ＳＬ１１，ＳＬ１２，〜，ＳＬ４１，ＳＬ４２は選択
信号ＳＳ１およびＳＳ２によって選択される。
モリの構成を説明するための等価回路図である。まず図
１２を参照して、従来の仮想ＧＮＤ ＮＯＲ型メモリの
構成および読出方法について説明する。仮想ＧＮＤ Ｎ
ＯＲ型メモリでは、主ビット線ＢＬ１，ＢＬ２，ＢＬ
３，ＢＬ４にそれぞれ、副ビット線ＢＬ１１およびＢＬ
１２、ＢＬ２１およびＢＬ２２、ＢＬ３１およびＢＬ３
２、ＢＬ４１およびＢＬ４２が接続されている。また、
主ソース線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４に、それぞ
れ副ソース線ＳＬ１１およびＳＬ１２、ＳＬ２１および
ＳＬ２２、ＳＬ３１およびＳＬ３２、ＳＬ４１およびＳ
Ｌ４２が接続されている。主ビット線ＢＬ１〜ＢＬ４
は、センスアンプＳＡに接続されている。主ソース線Ｓ
Ｌ１〜ＳＬ４は、接地されている。主ビット線ＢＬ１〜
ＢＬ４は、選択信号Ｙ１〜Ｙ４によって選択される。ま
た、副ビット線ＢＬ１１，ＢＬ１２，〜，ＢＬ４１，Ｂ
Ｌ４２は、選択信号ＢＳ１およびＢＳ２によって選択さ
れる。また、接地されるべき主ソース線ＳＬ１〜ＳＬ４
は、選択信号Ｚ１〜Ｚ４によって選択される。副ソース
線ＳＬ１１，ＳＬ１２，〜，ＳＬ４１，ＳＬ４２は選択
信号ＳＳ１およびＳＳ２によって選択される。
【００４１】また、図１２を参照して、メモリアレイ中
のＢＬ２，ＢＬ２１，ＢＬ２２，ＳＬ２１，ＳＬ２２，
ＳＬ３１，ＳＬ２，ＳＬ３からなる部分を最小ユニット
と考えて読出方法について説明する。ＢＳ１がＨレベル
であるとともに、ＢＳ２がＬレベルである場合には、ト
ランジスタＡがオンして主ビット線ＢＬ２が副ビット線
ＢＬ２１に接続される。このとき、ＳＬ２１またはＳＬ
２２のどちらを選択するかによってＡ2 列かＢ2 列かが
決まる。すなわち、ＳＳ１をＨレベルとしてＳＳ２をＬ
レベルとすれば、トランジスタＣがオンして主ソース線
ＳＬ２は副ソース線ＳＬ２１に接続される。これによ
り、Ａ2 が選択される。また、ＳＳ２をＨレベルとして
ＳＳ１をＬレベルとすれば主ソース線ＳＬ２は副ソース
線ＳＬ２２に接続される。これにより、Ｂ2 列が選択さ
れる。このように、ＢＳ１，ＢＳ２，ＳＳ１およびＳＳ
２の組合せによって、Ａ2 ，Ｂ2 ，Ｃ2 およびＤ2 の各
列を選択することができる。このようにして副ソース線
および副ビット線の選択が行なわれる。
のＢＬ２，ＢＬ２１，ＢＬ２２，ＳＬ２１，ＳＬ２２，
ＳＬ３１，ＳＬ２，ＳＬ３からなる部分を最小ユニット
と考えて読出方法について説明する。ＢＳ１がＨレベル
であるとともに、ＢＳ２がＬレベルである場合には、ト
ランジスタＡがオンして主ビット線ＢＬ２が副ビット線
ＢＬ２１に接続される。このとき、ＳＬ２１またはＳＬ
２２のどちらを選択するかによってＡ2 列かＢ2 列かが
決まる。すなわち、ＳＳ１をＨレベルとしてＳＳ２をＬ
レベルとすれば、トランジスタＣがオンして主ソース線
ＳＬ２は副ソース線ＳＬ２１に接続される。これによ
り、Ａ2 が選択される。また、ＳＳ２をＨレベルとして
ＳＳ１をＬレベルとすれば主ソース線ＳＬ２は副ソース
線ＳＬ２２に接続される。これにより、Ｂ2 列が選択さ
れる。このように、ＢＳ１，ＢＳ２，ＳＳ１およびＳＳ
２の組合せによって、Ａ2 ，Ｂ2 ，Ｃ2 およびＤ2 の各
列を選択することができる。このようにして副ソース線
および副ビット線の選択が行なわれる。
【００４２】また、主ビット線と主ソース線の選択方法
としては、選択する列がＡ2 ，Ｂ2およびＣ2 の場合に
は、主ビット線ＢＬ２と主ソース線ＳＬ２とを選択す
る。そして、選択する列がＤ2 列の場合には、主ビット
線ＢＬ２と主ソース線ＳＬ３とを選択する。具体的に
は、選択する列がＡ2 〜 Ｃ2 の場合には、Ｙ２をＨレ
ベルとすることに対応してＺ２をＨレベルにし、選択す
る列がＤ2 の場合にはＹ２をＨレベルにすることに対応
してＺ３をＨレベルとして選択する。このような選択の
しかたによってＢＬ２をセンスアンプＳＡに接続すると
ともに、ＳＬ２またはＳＬ３をＧＮＤに接地してデータ
の読出を行なう。なお、１つのセンスアンプＳＡに接続
される４つの主ビット線ＢＬ１〜ＢＬ４につながるメモ
リセル群が１つのＩ／Ｏから読み出される。
としては、選択する列がＡ2 ，Ｂ2およびＣ2 の場合に
は、主ビット線ＢＬ２と主ソース線ＳＬ２とを選択す
る。そして、選択する列がＤ2 列の場合には、主ビット
線ＢＬ２と主ソース線ＳＬ３とを選択する。具体的に
は、選択する列がＡ2 〜 Ｃ2 の場合には、Ｙ２をＨレ
ベルとすることに対応してＺ２をＨレベルにし、選択す
る列がＤ2 の場合にはＹ２をＨレベルにすることに対応
してＺ３をＨレベルとして選択する。このような選択の
しかたによってＢＬ２をセンスアンプＳＡに接続すると
ともに、ＳＬ２またはＳＬ３をＧＮＤに接地してデータ
の読出を行なう。なお、１つのセンスアンプＳＡに接続
される４つの主ビット線ＢＬ１〜ＢＬ４につながるメモ
リセル群が１つのＩ／Ｏから読み出される。
【００４３】この仮想ＧＮＤ ＮＯＲ型メモリでは、隣
接するメモリトランジスタのソース／ドレイン領域が共
通であるので、１本のワード線と１本の副ビット線と１
本の副ソース線とを選択して１つのトランジスタから読
出を行なう際にその選択されたトランジスタに隣接する
トランジスタにリーク電流が発生する場合がある。その
場合、読出を行なえないことになるので、選択された主
ソース選択に隣接する非選択の主ソース線にバイアス回
路Ｂ１およびＢ２を用いてバイアス電圧を印加してい
る。たとえば、選択された主ビット線および主ソース線
がそれぞれＢＬ２，ＳＬ２である場合には、主ソース線
ＳＬ１およびＳＬ３にバイアス電圧が印加される。これ
により、リーク電流が発生するのを防止しながら読出を
行なえるようにしている。このような構成を有する従来
の仮想ＧＮＤ ＮＯＲ型メモリのメモリアレイ構造に本
実施例ではオフセットＲＯＭを組合せる。これにより、
メモリアレイ面積の小さい多値メモリを可能にする。
接するメモリトランジスタのソース／ドレイン領域が共
通であるので、１本のワード線と１本の副ビット線と１
本の副ソース線とを選択して１つのトランジスタから読
出を行なう際にその選択されたトランジスタに隣接する
トランジスタにリーク電流が発生する場合がある。その
場合、読出を行なえないことになるので、選択された主
ソース選択に隣接する非選択の主ソース線にバイアス回
路Ｂ１およびＢ２を用いてバイアス電圧を印加してい
る。たとえば、選択された主ビット線および主ソース線
がそれぞれＢＬ２，ＳＬ２である場合には、主ソース線
ＳＬ１およびＳＬ３にバイアス電圧が印加される。これ
により、リーク電流が発生するのを防止しながら読出を
行なえるようにしている。このような構成を有する従来
の仮想ＧＮＤ ＮＯＲ型メモリのメモリアレイ構造に本
実施例ではオフセットＲＯＭを組合せる。これにより、
メモリアレイ面積の小さい多値メモリを可能にする。
【００４４】図１３は、本発明の第１実施例による、仮
想ＧＮＤ ＮＯＲ型メモリのメモリアレイ構造にオフセ
ットＲＯＭを適用した半導体装置の等価回路図である。
図１３を参照して、この半導体装置では、図１２に示し
た従来の仮想ＧＮＤ ＮＯＲ型メモリのバイアス回路Ｂ
１，Ｂ２およびセンスアンプＳＡを同じ回路（センスア
ンプ兼用バイアス回路１４ａ，１４ｂ）にしている。こ
れにより、たとえば一方のセンスアンプ兼用バイアス回
路１４ａをビット線を充電するセンスアンプとし、他方
のセンスアンプ兼用バイアス回路１４ｂをソース線を充
電するバイアス回路とするとともに、センスアンプ兼用
バイアス回路１４ａと１４ｂの使い方を入れ換えること
によって、双方向読出が可能となる。なお、図１３に示
されるセンスアンプ兼用バイアス回路１４ａの側のＳＡ
信号および／ＳＡ信号は、図１２に示す信号Ｙ１〜Ｙ４
に相当し、センスアンプ兼用バイアス回路１４ｂ側のＳ
Ａ信号および／ＳＡ信号は図１２に示す信号Ｚ１〜Ｚ４
に相当する。
想ＧＮＤ ＮＯＲ型メモリのメモリアレイ構造にオフセ
ットＲＯＭを適用した半導体装置の等価回路図である。
図１３を参照して、この半導体装置では、図１２に示し
た従来の仮想ＧＮＤ ＮＯＲ型メモリのバイアス回路Ｂ
１，Ｂ２およびセンスアンプＳＡを同じ回路（センスア
ンプ兼用バイアス回路１４ａ，１４ｂ）にしている。こ
れにより、たとえば一方のセンスアンプ兼用バイアス回
路１４ａをビット線を充電するセンスアンプとし、他方
のセンスアンプ兼用バイアス回路１４ｂをソース線を充
電するバイアス回路とするとともに、センスアンプ兼用
バイアス回路１４ａと１４ｂの使い方を入れ換えること
によって、双方向読出が可能となる。なお、図１３に示
されるセンスアンプ兼用バイアス回路１４ａの側のＳＡ
信号および／ＳＡ信号は、図１２に示す信号Ｙ１〜Ｙ４
に相当し、センスアンプ兼用バイアス回路１４ｂ側のＳ
Ａ信号および／ＳＡ信号は図１２に示す信号Ｚ１〜Ｚ４
に相当する。
【００４５】具体的には、図１３に示すように、副ビッ
ト線選択線ＢＳ１およびＢＳ２と、副ソース線選択線Ｓ
Ｓ１およびＳＳ２と、ワード線ＷＬ１〜ＷＬｎとの組合
せによって、読出されるべきメモリセル１１が選択され
る。選択された主ビット線および主ソース線をたとえば
主ビット線ＢＬ１と主ソース線ＳＬ１とすると、その主
ビット線ＢＬ１と主ソース線ＳＬ１とをＳＡ信号および
／ＳＡ信号によりビット線として用いるかソース線とし
て用いるかを決定する。
ト線選択線ＢＳ１およびＢＳ２と、副ソース線選択線Ｓ
Ｓ１およびＳＳ２と、ワード線ＷＬ１〜ＷＬｎとの組合
せによって、読出されるべきメモリセル１１が選択され
る。選択された主ビット線および主ソース線をたとえば
主ビット線ＢＬ１と主ソース線ＳＬ１とすると、その主
ビット線ＢＬ１と主ソース線ＳＬ１とをＳＡ信号および
／ＳＡ信号によりビット線として用いるかソース線とし
て用いるかを決定する。
【００４６】たとえば、ＳＡ信号をＨレベルとした場
合、／ＳＡ信号はＬレベルとなり、主ソース線ＳＬ１が
センスアンプ兼用バイアス回路１４ｂに接続され、主ビ
ット線ＢＬ１がＧＮＤに接地される。これにより、ＳＬ
１を主ビット線、ＢＬ１を主ソース線として使用し、読
出を行なうことになる。逆に、／ＳＡ信号をＨレベルと
すると、ＳＡ信号はＬレベルとなり、上記した読出の逆
の読出となる。すなわち、ＳＬ１を主ソース線、ＢＬ１
を主ビット線として読出を行なう。したがって、１つの
トランジスタを双方向から読出すことができ、その結果
多値読出が可能となる。なお、センスアンプ兼用バイア
ス回路１４ａおよび１４ｂは、センスアンプとして使用
するかバイアス回路として使用するかを切換えることが
可能な切換手段を有するように構成する。これにより、
センスアンプ兼用バイアス回路１４ａが選択された主ビ
ット線ＢＬ１に接続されている場合には、センスアンプ
兼用バイアス回路１４ｂは、選択された主ソース線ＳＬ
１の両隣の非選択の主ソース線ＳＬ０およびＳＬ２（図
示せず）にバイアス電圧を印加する。また、センスアン
プ兼用バイアス回路１４ｂが選択された主ビット線とし
て働くＳＬ１に接続されている場合には、センスアンプ
バイアス回路１４ａは、選択された主ソース線として働
くＢＬ１の両隣の非選択のＢＬ０（図示せず）およびＢ
Ｌ２にバイアス電圧を印加する。その結果、リーク電流
の発生を防止でき、選択されたトランジスタのデータを
容易に読出すことができる。
合、／ＳＡ信号はＬレベルとなり、主ソース線ＳＬ１が
センスアンプ兼用バイアス回路１４ｂに接続され、主ビ
ット線ＢＬ１がＧＮＤに接地される。これにより、ＳＬ
１を主ビット線、ＢＬ１を主ソース線として使用し、読
出を行なうことになる。逆に、／ＳＡ信号をＨレベルと
すると、ＳＡ信号はＬレベルとなり、上記した読出の逆
の読出となる。すなわち、ＳＬ１を主ソース線、ＢＬ１
を主ビット線として読出を行なう。したがって、１つの
トランジスタを双方向から読出すことができ、その結果
多値読出が可能となる。なお、センスアンプ兼用バイア
ス回路１４ａおよび１４ｂは、センスアンプとして使用
するかバイアス回路として使用するかを切換えることが
可能な切換手段を有するように構成する。これにより、
センスアンプ兼用バイアス回路１４ａが選択された主ビ
ット線ＢＬ１に接続されている場合には、センスアンプ
兼用バイアス回路１４ｂは、選択された主ソース線ＳＬ
１の両隣の非選択の主ソース線ＳＬ０およびＳＬ２（図
示せず）にバイアス電圧を印加する。また、センスアン
プ兼用バイアス回路１４ｂが選択された主ビット線とし
て働くＳＬ１に接続されている場合には、センスアンプ
バイアス回路１４ａは、選択された主ソース線として働
くＢＬ１の両隣の非選択のＢＬ０（図示せず）およびＢ
Ｌ２にバイアス電圧を印加する。その結果、リーク電流
の発生を防止でき、選択されたトランジスタのデータを
容易に読出すことができる。
【００４７】図１４〜図１７は、本発明の第２実施例に
よる、オフセットＲＯＭを用いた仮想ＧＮＤ ＮＯＲ型
メモリアレイ部の製造プロセスを説明するための断面図
および平面図である。図１４〜図１７を参照して、次に
第２実施例のメモリアレイ部の製造プロセスについて説
明する。
よる、オフセットＲＯＭを用いた仮想ＧＮＤ ＮＯＲ型
メモリアレイ部の製造プロセスを説明するための断面図
および平面図である。図１４〜図１７を参照して、次に
第２実施例のメモリアレイ部の製造プロセスについて説
明する。
【００４８】まず、図１で説明した第１実施例の半導体
装置の製造プロセスと同様のプロセスを用いて、第１ゲ
ート電極３およびその第１ゲート電極３の両側表面に接
触するサイドウォール絶縁層５までを形成する。その
後、サイドウォール絶縁層５のオフセット領域を形成し
ない部分（データ注入部分）を除去する。その後、残余
したサイドウォール絶縁層５および第１ゲート電極３を
マスクとしてＮ型の不純物をＰ型半導体基板１にイオン
注入することによって、ソース／ドレイン領域を構成す
るＮ型拡散領域６を形成する。図１４の状態の平面図が
図１５に示される。この後、図１６および図１７に示す
ように、層間絶縁膜８および第２ゲート電極９を形成す
る。
装置の製造プロセスと同様のプロセスを用いて、第１ゲ
ート電極３およびその第１ゲート電極３の両側表面に接
触するサイドウォール絶縁層５までを形成する。その
後、サイドウォール絶縁層５のオフセット領域を形成し
ない部分（データ注入部分）を除去する。その後、残余
したサイドウォール絶縁層５および第１ゲート電極３を
マスクとしてＮ型の不純物をＰ型半導体基板１にイオン
注入することによって、ソース／ドレイン領域を構成す
るＮ型拡散領域６を形成する。図１４の状態の平面図が
図１５に示される。この後、図１６および図１７に示す
ように、層間絶縁膜８および第２ゲート電極９を形成す
る。
【００４９】この第２実施例では、上記のように、ソー
ス／ドレイン領域（Ｎ型拡散領域６）を形成するための
イオン注入の前に、オフセット１７を形成しない領域に
対応するサイドウォール絶縁層５の部分を除去すること
によって、イオン注入を行なった際にソース／ドレイン
領域６およびオフセット１７を自己整合的に容易に形成
することができる。これにより、精度よくオフセット１
７およびソース／ドレイン領域（Ｎ型拡散領域６）を形
成することができる。なお、図１７の２００−２００線
に沿った断面が図１６に示されている。
ス／ドレイン領域（Ｎ型拡散領域６）を形成するための
イオン注入の前に、オフセット１７を形成しない領域に
対応するサイドウォール絶縁層５の部分を除去すること
によって、イオン注入を行なった際にソース／ドレイン
領域６およびオフセット１７を自己整合的に容易に形成
することができる。これにより、精度よくオフセット１
７およびソース／ドレイン領域（Ｎ型拡散領域６）を形
成することができる。なお、図１７の２００−２００線
に沿った断面が図１６に示されている。
【００５０】図１８〜図２１は、本発明の第３実施例に
よる半導体装置のメモリセルアレイ部分の製造プロセス
を説明するための断面図および平面図である。図１８〜
図２１を参照して、次に第３実施例の半導体装置の製造
プロセスについて説明する。まず、図１８に示すよう
に、Ｐ型半導体基板１の主表面上にゲート絶縁膜２を介
して第１ゲート電極３を所定の間隔を隔てて形成する。
第１ゲート電極３をマスクとしてＮ型の不純物をＰ型半
導体基板１にイオン注入することによって、ソース／ド
レイン領域を構成するＮ型拡散領域６を形成する。そし
て、第１ゲート電極３のオフセットを形成する部分のみ
を図１９に示すように除去する。その後、図２０および
図２１に示すように、層間絶縁膜８および第２ゲート電
極９を形成する。図２１は図２０の３００−３００線に
沿った断面図である。この第３実施例では、ソース／ド
レイン領域を構成するＮ型不純物領域６が第１ゲート電
極３をマスクとして自己整合的に形成された後、オフセ
ット１７を形成するので、ソース／ドレイン領域の形成
を容易に行なうことができる。
よる半導体装置のメモリセルアレイ部分の製造プロセス
を説明するための断面図および平面図である。図１８〜
図２１を参照して、次に第３実施例の半導体装置の製造
プロセスについて説明する。まず、図１８に示すよう
に、Ｐ型半導体基板１の主表面上にゲート絶縁膜２を介
して第１ゲート電極３を所定の間隔を隔てて形成する。
第１ゲート電極３をマスクとしてＮ型の不純物をＰ型半
導体基板１にイオン注入することによって、ソース／ド
レイン領域を構成するＮ型拡散領域６を形成する。そし
て、第１ゲート電極３のオフセットを形成する部分のみ
を図１９に示すように除去する。その後、図２０および
図２１に示すように、層間絶縁膜８および第２ゲート電
極９を形成する。図２１は図２０の３００−３００線に
沿った断面図である。この第３実施例では、ソース／ド
レイン領域を構成するＮ型不純物領域６が第１ゲート電
極３をマスクとして自己整合的に形成された後、オフセ
ット１７を形成するので、ソース／ドレイン領域の形成
を容易に行なうことができる。
【００５１】図２２および図２３は、本発明の第４実施
例による半導体装置のメモリアレイ部分の製造プロセス
を説明するための断面図および平面図である。図２２お
よび図２３を参照して、この第４実施例の半導体装置の
製造プロセスでは、上記した第３実施例と同様第１ゲー
ト電極３の所定部分を除去することによってオフセット
を形成する。この第４実施例では、第１ゲート電極３と
第２ゲート電極９とが削られる部分（チャネル領域部
分）に位置する第１ゲート電極のチャネル長方向に沿っ
た幅を図２２に示すように予め大きくなるように形成す
る。そしてこの状態で第１ゲート電極３をマスクとして
Ｎ型の不純物をＰ型半導体基板１にイオン注入すること
によって、ソース／ドレイン領域を構成するＮ型不純物
領域６を形成する。その後、第１ゲート電極３のオフセ
ット形成領域に相当する部分３ａを除去した後、層間絶
縁膜（図示せず）およびパターニングされた第２ゲート
電極９を形成する。これにより、ソース／ドレイン領域
を構成するＮ型拡散領域６を自己整合的に形成すること
ができるとともに、オフセット領域１７も容易に形成す
ることができる。なお、図２３の３５０−３５０線に沿
った断面図は図２１に示した第３実施例の半導体装置の
断面図と同じになる。
例による半導体装置のメモリアレイ部分の製造プロセス
を説明するための断面図および平面図である。図２２お
よび図２３を参照して、この第４実施例の半導体装置の
製造プロセスでは、上記した第３実施例と同様第１ゲー
ト電極３の所定部分を除去することによってオフセット
を形成する。この第４実施例では、第１ゲート電極３と
第２ゲート電極９とが削られる部分（チャネル領域部
分）に位置する第１ゲート電極のチャネル長方向に沿っ
た幅を図２２に示すように予め大きくなるように形成す
る。そしてこの状態で第１ゲート電極３をマスクとして
Ｎ型の不純物をＰ型半導体基板１にイオン注入すること
によって、ソース／ドレイン領域を構成するＮ型不純物
領域６を形成する。その後、第１ゲート電極３のオフセ
ット形成領域に相当する部分３ａを除去した後、層間絶
縁膜（図示せず）およびパターニングされた第２ゲート
電極９を形成する。これにより、ソース／ドレイン領域
を構成するＮ型拡散領域６を自己整合的に形成すること
ができるとともに、オフセット領域１７も容易に形成す
ることができる。なお、図２３の３５０−３５０線に沿
った断面図は図２１に示した第３実施例の半導体装置の
断面図と同じになる。
【００５２】図２４〜図２６は、本発明の第５実施例に
よる半導体装置のメモリセルアレイ部の製造プロセスを
説明するための斜視図、平面図および断面図である。図
２４〜図２６を参照して、以下に第５実施例の半導体装
置の製造プロセスについて説明する。
よる半導体装置のメモリセルアレイ部の製造プロセスを
説明するための斜視図、平面図および断面図である。図
２４〜図２６を参照して、以下に第５実施例の半導体装
置の製造プロセスについて説明する。
【００５３】まず、図２４に示すように、Ｐ型半導体基
板１の主表面上にゲート絶縁膜２を介して第１ゲート電
極３を所定の間隔を隔てて形成する。第１ゲート電極３
をマスクとしてＰ型半導体基板１にＮ型の不純物をイオ
ン注入することによって、ソース／ドレイン領域を構成
するＮ型拡散領域６を自己整合的に形成する。
板１の主表面上にゲート絶縁膜２を介して第１ゲート電
極３を所定の間隔を隔てて形成する。第１ゲート電極３
をマスクとしてＰ型半導体基板１にＮ型の不純物をイオ
ン注入することによって、ソース／ドレイン領域を構成
するＮ型拡散領域６を自己整合的に形成する。
【００５４】そして、図２５および図２６に示すよう
に、層間絶縁膜８および第２ゲート電極９を形成した
後、第２ゲート電極９、層間絶縁膜８および第１ゲート
電極３ならびにゲート絶縁膜２をパターニングする。そ
の後、図２５に示すように、オフセット注入マスクを用
いてオフセット注入領域１３にＰ型の不純物（たとえば
ボロン）をイオン注入する。このイオン注入では、実際
には第１ゲート電極３がマスクとなるので、形成される
Ｐ型のオフセット領域１６は図２６に示すように自己整
合的に形成される。このようにこの第５実施例では、第
１ゲート電極３をマスクとしてソース／ドレイン領域を
構成するＮ型拡散領域６およびオフセット領域１６を自
己整合的に形成することができ、その結果、Ｎ型拡散領
域６およびオフセット領域１６を精度よく形成すること
ができる。
に、層間絶縁膜８および第２ゲート電極９を形成した
後、第２ゲート電極９、層間絶縁膜８および第１ゲート
電極３ならびにゲート絶縁膜２をパターニングする。そ
の後、図２５に示すように、オフセット注入マスクを用
いてオフセット注入領域１３にＰ型の不純物（たとえば
ボロン）をイオン注入する。このイオン注入では、実際
には第１ゲート電極３がマスクとなるので、形成される
Ｐ型のオフセット領域１６は図２６に示すように自己整
合的に形成される。このようにこの第５実施例では、第
１ゲート電極３をマスクとしてソース／ドレイン領域を
構成するＮ型拡散領域６およびオフセット領域１６を自
己整合的に形成することができ、その結果、Ｎ型拡散領
域６およびオフセット領域１６を精度よく形成すること
ができる。
【００５５】図２７〜図２９は、本発明の第６実施例に
よる半導体装置のメモリセルアレイ部の製造プロセスを
説明するための断面図である。図２７〜図２９を参照し
て、次に第６実施例の半導体装置の製造プロセスについ
て説明する。
よる半導体装置のメモリセルアレイ部の製造プロセスを
説明するための断面図である。図２７〜図２９を参照し
て、次に第６実施例の半導体装置の製造プロセスについ
て説明する。
【００５６】まず、図２７に示すように、Ｐ型半導体基
板１の主表面上にゲート絶縁膜２を形成する。ゲート絶
縁膜２上の所定領域に所定の間隔を隔てて第１ゲート電
極３を形成する。第１ゲート電極３をマスクとしてＰ型
の不純物をイオン注入することによって、Ｐ型拡散領域
２６を形成する。この後、図１および図２に示した製造
プロセスと同様のプロセスを用いて、第１ゲート電極３
の両側表面に接触するように図２８に示すようなサイド
ウォール絶縁層５を形成する。そして、第１ゲート電極
３およびサイドウォール絶縁層５をマスクとしてＰ型半
導体基板１にＮ型の不純物をイオン注入する。これによ
り、ソース／ドレイン領域を構成するＮ型拡散領域６を
形成する。
板１の主表面上にゲート絶縁膜２を形成する。ゲート絶
縁膜２上の所定領域に所定の間隔を隔てて第１ゲート電
極３を形成する。第１ゲート電極３をマスクとしてＰ型
の不純物をイオン注入することによって、Ｐ型拡散領域
２６を形成する。この後、図１および図２に示した製造
プロセスと同様のプロセスを用いて、第１ゲート電極３
の両側表面に接触するように図２８に示すようなサイド
ウォール絶縁層５を形成する。そして、第１ゲート電極
３およびサイドウォール絶縁層５をマスクとしてＰ型半
導体基板１にＮ型の不純物をイオン注入する。これによ
り、ソース／ドレイン領域を構成するＮ型拡散領域６を
形成する。
【００５７】その後、図２９に示すように、層間絶縁膜
８および第２ゲート電極９を形成した後、第２ゲート電
極９、層間絶縁膜８、第１ゲート電極３をパターニング
する。この後、図６に示した第１実施例の製造プロセス
と同様のプロセスを用いて、データ注入領域にＮ型の不
純物をイオン注入する。これにより、データ注入領域
（図示せず）を形成することができる。
８および第２ゲート電極９を形成した後、第２ゲート電
極９、層間絶縁膜８、第１ゲート電極３をパターニング
する。この後、図６に示した第１実施例の製造プロセス
と同様のプロセスを用いて、データ注入領域にＮ型の不
純物をイオン注入する。これにより、データ注入領域
（図示せず）を形成することができる。
【００５８】このように、この第６実施例では、オフセ
ット領域２６およびソース／ドレイン領域を構成するＮ
型拡散領域６を自己整合的に形成することができるの
で、ソース／ドレイン領域およびオフセット領域２６を
精度よく形成することができる。
ット領域２６およびソース／ドレイン領域を構成するＮ
型拡散領域６を自己整合的に形成することができるの
で、ソース／ドレイン領域およびオフセット領域２６を
精度よく形成することができる。
【００５９】なお、上記した第２実施例〜第６実施例の
オフセットＲＯＭからなるメモリセルアレイも図１３に
示した第１実施例の仮想ＧＮＤ ＮＯＲ型メモリに適用
可能である。
オフセットＲＯＭからなるメモリセルアレイも図１３に
示した第１実施例の仮想ＧＮＤ ＮＯＲ型メモリに適用
可能である。
【００６０】
【発明の効果】請求項１に記載の半導体装置によれば、
オフセットソース／ドレイン領域をサイドウォール絶縁
膜の外側表面のほぼ延長線上にその側端部が位置するよ
うに形成し、データ注入部に位置するオフセットソース
／ドレイン領域と第１のゲート電極との間にデータ注入
層を設けることによって、オフセットソース／ドレイン
領域を形成する際にサイドウォール絶縁膜をマスクとし
て容易に自己整合的に形成することができるとともに、
データ注入層も第１のゲート電極をマスクとしてイオン
注入することによって容易に自己整合的に形成すること
ができる。これにより、オフセットソース／ドレイン領
域およびデータ注入層を精度よく形成することができ
る。
オフセットソース／ドレイン領域をサイドウォール絶縁
膜の外側表面のほぼ延長線上にその側端部が位置するよ
うに形成し、データ注入部に位置するオフセットソース
／ドレイン領域と第１のゲート電極との間にデータ注入
層を設けることによって、オフセットソース／ドレイン
領域を形成する際にサイドウォール絶縁膜をマスクとし
て容易に自己整合的に形成することができるとともに、
データ注入層も第１のゲート電極をマスクとしてイオン
注入することによって容易に自己整合的に形成すること
ができる。これにより、オフセットソース／ドレイン領
域およびデータ注入層を精度よく形成することができ
る。
【００６１】請求項２に記載の半導体装置によれば、第
１のゲート電極のオフセット形成領域に対応する側の側
表面にのみ接触するようにサイドウォール絶縁膜を形成
し、そのサイドウォール絶縁膜の外側表面の延長線上お
よび第１のゲート電極の側表面の延長線上にその側端部
が位置するようにソース／ドレイン領域を設けることに
よって、ソース／ドレイン領域の形成時に上記残余した
サイドウォール絶縁膜および第１のゲート電極をマスク
としてイオン注入することによって、ソース／ドレイン
領域およびオフセット領域を自己整合的に精度よく形成
することができる。
１のゲート電極のオフセット形成領域に対応する側の側
表面にのみ接触するようにサイドウォール絶縁膜を形成
し、そのサイドウォール絶縁膜の外側表面の延長線上お
よび第１のゲート電極の側表面の延長線上にその側端部
が位置するようにソース／ドレイン領域を設けることに
よって、ソース／ドレイン領域の形成時に上記残余した
サイドウォール絶縁膜および第１のゲート電極をマスク
としてイオン注入することによって、ソース／ドレイン
領域およびオフセット領域を自己整合的に精度よく形成
することができる。
【００６２】請求項３に記載の半導体装置によれば、オ
フセット領域に対応する第１のゲート電極の方がオフセ
ット領域に対応しない第１のゲート電極よりもそのチャ
ネル長方向に沿った方向の長さが短くなるように形成
し、ソース／ドレイン領域をオフセット領域に対応しな
い第１のゲート電極のチャネル長方向に沿った方向の長
さとほぼ同じ間隔を隔てて設けることによって、予め第
１のゲート電極をマスクとしてソース／ドレイン領域を
自己整合的に形成した後短い第１のゲート電極を形成す
るようにすれば、ソース／ドレイン領域を精度よく形成
することができるとともにオフセット領域を容易に形成
することができる。
フセット領域に対応する第１のゲート電極の方がオフセ
ット領域に対応しない第１のゲート電極よりもそのチャ
ネル長方向に沿った方向の長さが短くなるように形成
し、ソース／ドレイン領域をオフセット領域に対応しな
い第１のゲート電極のチャネル長方向に沿った方向の長
さとほぼ同じ間隔を隔てて設けることによって、予め第
１のゲート電極をマスクとしてソース／ドレイン領域を
自己整合的に形成した後短い第１のゲート電極を形成す
るようにすれば、ソース／ドレイン領域を精度よく形成
することができるとともにオフセット領域を容易に形成
することができる。
【００６３】
【００６４】
【００６５】請求項４に記載の半導体装置の製造方法に
よれば、第１のゲート電極の両側表面上に位置するサイ
ドウォール絶縁膜をマスクとして半導体基板の主表面に
不純物をイオン注入することによってオフセットソース
／ドレイン領域を形成し、データ注入部に位置する第１
のゲート電極をマスクとしてサイドウォール絶縁膜を通
して半導体基板の主表面に不純物をイオン注入すること
によってデータ注入層を形成することによって、オフセ
ットソース／ドレイン領域およびデータ注入層を自己整
合的に精度よく形成することができる。
よれば、第１のゲート電極の両側表面上に位置するサイ
ドウォール絶縁膜をマスクとして半導体基板の主表面に
不純物をイオン注入することによってオフセットソース
／ドレイン領域を形成し、データ注入部に位置する第１
のゲート電極をマスクとしてサイドウォール絶縁膜を通
して半導体基板の主表面に不純物をイオン注入すること
によってデータ注入層を形成することによって、オフセ
ットソース／ドレイン領域およびデータ注入層を自己整
合的に精度よく形成することができる。
【００６６】請求項５に記載の半導体装置の製造方法に
よれば、第１のゲート電極の両側表面上にサイドウォー
ル絶縁膜を形成した後、第１のゲート電極のデータ注入
領域に対応する側の側表面に位置するサイドウォール絶
縁膜を除去し、残余したサイドウォール絶縁膜および第
１のゲート電極をマスクとしてソース／ドレイン領域を
形成することによって、ソース／ドレイン領域およびオ
フセット領域を自己整合的に精度よく形成することがで
きる。
よれば、第１のゲート電極の両側表面上にサイドウォー
ル絶縁膜を形成した後、第１のゲート電極のデータ注入
領域に対応する側の側表面に位置するサイドウォール絶
縁膜を除去し、残余したサイドウォール絶縁膜および第
１のゲート電極をマスクとしてソース／ドレイン領域を
形成することによって、ソース／ドレイン領域およびオ
フセット領域を自己整合的に精度よく形成することがで
きる。
【００６７】請求項６に記載の半導体装置の製造方法に
よれば、第１のゲート電極をマスクとしてソース／ドレ
イン領域を形成した後、第１のゲート電極の、オフセッ
ト形成領域に位置する側壁部分を除去することによって
オフセット領域を形成することにより、ソース／ドレイ
ン領域を自己整合的に精度よく形成することができると
ともに、オフセット領域も容易に形成することができ
る。
よれば、第１のゲート電極をマスクとしてソース／ドレ
イン領域を形成した後、第１のゲート電極の、オフセッ
ト形成領域に位置する側壁部分を除去することによって
オフセット領域を形成することにより、ソース／ドレイ
ン領域を自己整合的に精度よく形成することができると
ともに、オフセット領域も容易に形成することができ
る。
【００６８】
【００６９】請求項７に記載の半導体装置の製造方法に
よれば、第１のゲート電極をマスクとしてオフセット注
入層を形成し、第１のゲート電極の両側表面に位置する
サイドウォール絶縁膜をマスクとしてソース／ドレイン
領域を形成し、データ注入部に位置する第１のゲート電
極をマスクとしてデータ注入領域を形成することによっ
て、ソース／ドレイン領域、オフセット注入層およびデ
ータ注入領域を自己整合的に精度よく形成することがで
きる。
よれば、第１のゲート電極をマスクとしてオフセット注
入層を形成し、第１のゲート電極の両側表面に位置する
サイドウォール絶縁膜をマスクとしてソース／ドレイン
領域を形成し、データ注入部に位置する第１のゲート電
極をマスクとしてデータ注入領域を形成することによっ
て、ソース／ドレイン領域、オフセット注入層およびデ
ータ注入領域を自己整合的に精度よく形成することがで
きる。
【図１】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第１工程を説明するための斜視図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第１工程を説明するための斜視図である。
【図２】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第２工程を説明するための斜視図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第２工程を説明するための斜視図である。
【図３】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第３工程を説明するための斜視図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第３工程を説明するための斜視図である。
【図４】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第４工程を説明するための斜視図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第４工程を説明するための斜視図である。
【図５】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第５工程を説明するための斜視図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第５工程を説明するための斜視図である。
【図６】 本発明の第１実施例による半導体装置のオフ
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第６工程を説明するための平面図である。
セットＲＯＭからなるメモリセルアレイ部の製造プロセ
スの第６工程を説明するための平面図である。
【図７】 図６に示した工程における１００−１００線
に沿った断面図である。
に沿った断面図である。
【図８】 本発明の第１実施例による半導体装置のメモ
リセルアレイ部を示した等価回路図である。
リセルアレイ部を示した等価回路図である。
【図９】 オフセットＲＯＭの動作を説明するための等
価回路図である。
価回路図である。
【図１０】 オフセットＲＯＭの動作を説明するための
断面図である。
断面図である。
【図１１】 オフセットＲＯＭの電流−電圧特性を示し
た相関図である。
た相関図である。
【図１２】 従来の仮想ＧＮＤ ＮＯＲ型メモリの構成
を示した等価回路図である。
を示した等価回路図である。
【図１３】 本発明の第１実施例による多値メモリの構
成を示した等価回路図である。
成を示した等価回路図である。
【図１４】 本発明の第２実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
【図１５】 図１４に示した工程における平面図であ
る。
る。
【図１６】 本発明の第２実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第２工程を説明する
ための断面図である。
モリセルアレイ部の製造プロセスの第２工程を説明する
ための断面図である。
【図１７】 図１６に示した工程における平面図であ
る。
る。
【図１８】 本発明の第３実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
【図１９】 本発明の第３実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第２工程を説明する
ための斜視図である。
モリセルアレイ部の製造プロセスの第２工程を説明する
ための斜視図である。
【図２０】 本発明の第３実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第３工程を説明する
ための平面図である。
モリセルアレイ部の製造プロセスの第３工程を説明する
ための平面図である。
【図２１】 図２０に示した工程における３００−３０
０線に沿った断面図である。
０線に沿った断面図である。
【図２２】 本発明の第４実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
【図２３】 本発明の第４実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
【図２４】 本発明の第５実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
モリセルアレイ部の製造プロセスの第１工程を説明する
ための斜視図である。
【図２５】 本発明の第５実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
【図２６】 図２５に示した工程における４００−４０
０線に沿った断面図である。
０線に沿った断面図である。
【図２７】 本発明の第６実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第１工程を説明する
ための断面図である。
モリセルアレイ部の製造プロセスの第１工程を説明する
ための断面図である。
【図２８】 本発明の第６実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
モリセルアレイ部の製造プロセスの第２工程を説明する
ための平面図である。
【図２９】 本発明の第６実施例による半導体装置のメ
モリセルアレイ部の製造プロセスの第３工程を説明する
ための平面図である。
モリセルアレイ部の製造プロセスの第３工程を説明する
ための平面図である。
【図３０】 従来のＮＯＲ型メモリの構成を示した等価
回路図である。
回路図である。
【図３１】 従来のＮＯＲ型メモリのメモリセル部分を
示した平面図である。
示した平面図である。
【図３２】 図３１に示した１５０−１５０線に沿った
断面図である。
断面図である。
【図３３】 従来のオフセットトランジスタを示した断
面図である。
面図である。
【符号の説明】 １ Ｐ型半導体基板、３ 第１ゲート電極、５ サイド
ウォール絶縁層、６Ｎ型拡散領域、９ 第２ゲート電
極、１４ａ，１４ｂ センスアンプ兼用バイアス回路、
１７ オフセット（領域）。
ウォール絶縁層、６Ｎ型拡散領域、９ 第２ゲート電
極、１４ａ，１４ｂ センスアンプ兼用バイアス回路、
１７ オフセット（領域）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 香田 憲次 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (72)発明者 定家 弘美 兵庫県伊丹市中央３丁目１番17号 三菱 電機セミコンダクタソフトウエア株式会 社内 (56)参考文献 特開 昭63−64361（ＪＰ，Ａ) 特開 平５−299613（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112
Claims (7)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に所定の間隔を隔てて形成さ
れた複数の第１のゲート電極と、 前記複数の第１のゲート電極の各々の両側表面上に接触
して形成されたサイドウォール絶縁膜と、 前記半導体基板の主表面上の、前記サイドウォール絶縁
膜の外側表面のほぼ延長線上にその側端部が位置するよ
うに所定の間隔を隔てて形成された複数の第１導電型の
オフセットソース／ドレイン領域と、 データ注入部に位置する、前記オフセットソース／ドレ
イン領域と前記第１のゲート電極との間のオフセット部
に形成された第１導電型のデータ注入層と、 前記複数の第１のゲート電極の上部表面に接触するよう
に形成された第２のゲート電極とを備えた、半導体装
置。 - 【請求項２】 主表面を有する半導体基板と、 前記半導体基板の主表面上に所定の間隔を隔てて形成さ
れた複数の第１のゲート電極と、 前記第１のゲート電極の、オフセット形成領域に対応す
る側の側表面にのみ接触して形成されたサイドウォール
絶縁膜と、 前記半導体基板の主表面上の、前記サイドウォール絶縁
膜の外側面の延長線上および前記第１のゲート電極の側
表面の延長線上にその側端部が位置するように形成され
たソース／ドレイン領域とを備えた、半導体装置。 - 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面上に所定の間隔を隔てて複数形
成され、オフセット領域に対応するものの方が前記オフ
セット領域に対応しないものよりもそのチャネル長方向
に沿った方向の長さが短い第１のゲート電極と、 前記オフセット領域に対応しない第１のゲート電極のチ
ャネル長方向に沿った方向の長さとほぼ同じ間隔を隔て
て前記第１のゲート電極を挟むように形成され、ほぼ同
一の前記チャネル長方向に沿った方向の長さを有する複
数のソース／ドレイン領域と、 前記複数の第１のゲート電極の上部表面に接触するよう
に形成された第２のゲート電極とを備えた、半導体装
置。 - 【請求項４】 半導体基板の主表面上に所定の間隔を隔
てて第１のゲート電極を形成する工程と、 前記第１のゲート電極の両側表面上に接触するようにサ
イドウォール絶縁膜を形成する工程と、 前記サイドウォール絶縁膜をマスクとして前記半導体基
板の主表面に不純物をイオン注入することによって第１
導電型のオフセットソース／ドレイン領域を形成する工
程と、 データ注入部に位置する前記第１のゲート電極をマスク
として前記サイドウォール絶縁膜を通して前記半導体基
板の主表面に不純物をイオン注入することによって、第
１導電型のデータ注入層を形成する工程とを備えた、半
導体装置の製造方法。 - 【請求項５】 半導体基板の主表面上に所定の間隔を隔
てて第１のゲート電極を形成する工程と、 前記第１のゲート電極の両側表面上に接触するようにサ
イドウォール絶縁膜を形成する工程と、 前記第１のゲート電極のデータ注入領域に対応する側の
側表面に位置するサイドウォール絶縁膜を除去する工程
と、 前記残余したサイドウォール絶縁膜および前記第１のゲ
ート電極をマスクとして、前記半導体基板の主表面に不
純物をイオン注入することによりソース／ドレイン領域
を形成する工程とを備えた、半導体装置の製造方法。 - 【請求項６】 半導体基板の主表面上に所定の間隔を隔
てて第１のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記半導体基板の
主表面上に不純物をイオン注入することによってソース
／ドレイン領域を形成する工程と、 前記第１のゲート電極の、オフセット形成領域に位置す
る側壁部分を前記チャネル長方向の所定の長さ分だけ除
去することによってオフセット領域を形成する工程とを
備えた、半導体装置の製造方法。 - 【請求項７】 半導体基板の主表面上に所定の間隔を隔
てて第１のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記半導体基板に
不純物をイオン注入することによって第１導電型のオフ
セット注入層を形成する工程と、 前記第１のゲート電極の両側表面に接触するようにサイ
ドウォール絶縁膜を形成する工程と、 前記サイドウォール絶縁膜をマスクとして前記半導体基
板の主表面に不純物をイオン注入することによって第２
導電型のソース／ドレイン領域を形成する工程と、 データ注入部に位置する前記第１のゲート電極をマスク
として前記サイドウォール絶縁膜を通して前記半導体基
板の主表面に不純物をイオン注入することによって第２
導電型のデータ注入領域を形成する工程とを備えた、半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29473694A JP3337578B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置およびその製造方法 |
| DE19541469A DE19541469C2 (de) | 1994-11-29 | 1995-11-07 | Maskenprogrammierbare Halbleitervorrichtungen und Verfahren zu deren Herstellung |
| US08/963,118 US5811862A (en) | 1994-11-29 | 1997-10-28 | Semiconductor device having a mask programmable memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29473694A JP3337578B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002185779A Division JP2003068884A (ja) | 2002-06-26 | 2002-06-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153806A JPH08153806A (ja) | 1996-06-11 |
| JP3337578B2 true JP3337578B2 (ja) | 2002-10-21 |
Family
ID=17811644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29473694A Expired - Fee Related JP3337578B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5811862A (ja) |
| JP (1) | JP3337578B2 (ja) |
| DE (1) | DE19541469C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3006548B2 (ja) * | 1997-06-23 | 2000-02-07 | 日本電気株式会社 | Ｍｏｓ型半導体読み出し専用メモリ装置 |
| JP3885844B2 (ja) | 1998-01-27 | 2007-02-28 | ローム株式会社 | 半導体装置 |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| DE19815873A1 (de) * | 1998-04-08 | 1999-10-14 | Siemens Ag | Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung |
| EP0977258B9 (en) * | 1998-07-29 | 2005-07-27 | Macronix International Co., Ltd. | Process and integrated circuit for a multilevel memory cell |
| US6329695B1 (en) * | 1999-01-06 | 2001-12-11 | Advanced Micro Devices, Inc. | Merged sidewall spacer formed between series-connected MOSFETs for improved integrated circuit operation |
| JP3506668B2 (ja) | 2000-11-17 | 2004-03-15 | 沖電気工業株式会社 | 読み出し専用不揮発性メモリの製造方法 |
| JP2003092365A (ja) | 2001-09-18 | 2003-03-28 | Oki Electric Ind Co Ltd | 読み出し専用不揮発性メモリ |
| DE10162307A1 (de) * | 2001-12-19 | 2003-07-03 | Philips Intellectual Property | Verfahren und Anordnung zur Herstellung von maskenprogrammierten ROMs unter Verwendung einer mehrere Systeme umfassenden Maske sowie ein entsprechendes Computerprogrammprodukt und ein entsprechendes computerlesbares Speichermedium |
| EP1353371A1 (en) * | 2002-04-12 | 2003-10-15 | STMicroelectronics S.r.l. | Two-bit rom cell manufacturing process |
| CN100352060C (zh) * | 2002-05-20 | 2007-11-28 | 旺宏电子股份有限公司 | 双位操作的掩模式只读存储器结构及其制造方法 |
| ITRM20030354A1 (it) | 2003-07-17 | 2005-01-18 | Micron Technology Inc | Unita' di controllo per dispositivo di memoria. |
| US7012310B2 (en) * | 2003-08-14 | 2006-03-14 | Silcon Storage Technology, Inc. | Array of multi-bit ROM cells with each cell having bi-directional read and a method for making the array |
| JP5028007B2 (ja) * | 2005-12-01 | 2012-09-19 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置およびその書込み方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589518B2 (ja) * | 1975-08-22 | 1983-02-21 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0628303B2 (ja) * | 1984-07-17 | 1994-04-13 | 三菱電機株式会社 | 読み出し専用半導体記憶装置の書き込み方法 |
| JPS62194662A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0828431B2 (ja) * | 1986-04-22 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6364361A (ja) * | 1986-09-03 | 1988-03-22 | Sharp Corp | マスクｒｏｍの製造方法 |
| US5258958A (en) * | 1989-06-12 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH0380497A (ja) * | 1989-08-23 | 1991-04-05 | New Japan Radio Co Ltd | Ｒｏｍの書き込み方法 |
| IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
| US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
| JPH04119665A (ja) * | 1990-09-10 | 1992-04-21 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH05152547A (ja) * | 1991-11-26 | 1993-06-18 | Toshiba Corp | マスクｒｏｍの製造方法 |
| JPH0637284A (ja) * | 1992-01-07 | 1994-02-10 | Mega Chips:Kk | 半導体装置及びその製造方法 |
| US5432103A (en) * | 1992-06-22 | 1995-07-11 | National Semiconductor Corporation | Method of making semiconductor ROM cell programmed using source mask |
| JPH06318683A (ja) * | 1993-05-01 | 1994-11-15 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1994
- 1994-11-29 JP JP29473694A patent/JP3337578B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-07 DE DE19541469A patent/DE19541469C2/de not_active Expired - Fee Related
-
1997
- 1997-10-28 US US08/963,118 patent/US5811862A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19541469C2 (de) | 2001-03-15 |
| DE19541469A1 (de) | 1996-05-30 |
| JPH08153806A (ja) | 1996-06-11 |
| US5811862A (en) | 1998-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7049654B2 (en) | Memory with split gate devices and method of fabrication | |
| US7416941B2 (en) | Four-bit finfet NVRAM memory device | |
| JP3317459B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 | |
| JP5350589B2 (ja) | 個別ゲート構造を備えたトランジスタ | |
| JP3150362B2 (ja) | Ｅｐｒｏｍ仮想接地アレイ | |
| US7642606B2 (en) | Semiconductor device having non-volatile memory and method of fabricating the same | |
| US5600171A (en) | Mask ROM device | |
| JP3337578B2 (ja) | 半導体装置およびその製造方法 | |
| JP3201370B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7889556B2 (en) | Flash memory having insulating liners between source/drain lines and channels | |
| JP2009535810A (ja) | 低抵抗共通ソースおよび高電流駆動能力を有するメモリセルアレイ | |
| JP2802470B2 (ja) | 半導体装置およびその製造方法 | |
| US10762966B2 (en) | Memory arrays and methods of forming the same | |
| KR20150121399A (ko) | 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| US9741768B1 (en) | Controlling memory cell size in three dimensional nonvolatile memory | |
| JP2825407B2 (ja) | 不揮発性半導体記憶装置 | |
| US10541273B2 (en) | Vertical thin film transistors with isolation | |
| JPH04275457A (ja) | 半導体装置及びその製造方法 | |
| KR100265770B1 (ko) | 워드라인 보다 짧은 비트라인을 갖는 에스램 셀 | |
| JP2001284472A (ja) | ノア型マスクロム素子のセルアレイ領域及びその形成方法 | |
| KR20190118103A (ko) | Nor형 플래시 메모리 및 이의 제조 방법 | |
| JP2793722B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2003068884A (ja) | 半導体装置 | |
| US6146943A (en) | Method for fabricating nonvolatile memory device | |
| KR100244276B1 (ko) | 비휘발성 메모리 소자의 어레이 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |