JPH0637284A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0637284A JPH0637284A JP4020494A JP2049492A JPH0637284A JP H0637284 A JPH0637284 A JP H0637284A JP 4020494 A JP4020494 A JP 4020494A JP 2049492 A JP2049492 A JP 2049492A JP H0637284 A JPH0637284 A JP H0637284A
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- forming
- polysilicon
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】 フラットセル型の不揮発性メモリセルのＮ+
拡散層１１を形成する際に１層目のポリシリコン７を用
いてメモリセルのＮ+ 拡散層をこの１層目のポリシリコ
ンに自己整合的に形成し、この後Ｎ+ 拡散層１１に高融
点金属あるいはそのシリサイド層１０を形成するように
したものである。 【効果】 ビットラインとなる拡散層を低抵抗化し、メ
モリセルの高速動作を実現できるプロセスを、ＲＯＭ，
ＥＰＲＯＭ，ＥＥＰＲＯＭセルの各ＲＯＭセルに関しほ
ぼ同一のプロセスで実現できる。
拡散層１１を形成する際に１層目のポリシリコン７を用
いてメモリセルのＮ+ 拡散層をこの１層目のポリシリコ
ンに自己整合的に形成し、この後Ｎ+ 拡散層１１に高融
点金属あるいはそのシリサイド層１０を形成するように
したものである。 【効果】 ビットラインとなる拡散層を低抵抗化し、メ
モリセルの高速動作を実現できるプロセスを、ＲＯＭ，
ＥＰＲＯＭ，ＥＥＰＲＯＭセルの各ＲＯＭセルに関しほ
ぼ同一のプロセスで実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にフラットセル型の不揮発性メモリ
（ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ）のビットライ
ン，ワードラインを低抵抗化することによりその高速化
を容易に達成できるようにしたものに関する。
造方法に関し、特にフラットセル型の不揮発性メモリ
（ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ）のビットライ
ン，ワードラインを低抵抗化することによりその高速化
を容易に達成できるようにしたものに関する。
【０００２】
【従来の技術】図３に従来のフラットセル型ＲＯＭの構
成を示す。図において、４はＳｉ基板、２はこのＳｉ基
板４の表面領域に、相互に平行になるように形成された
Ｎ+ 拡散層、３はこのＮ+ 拡散層２が形成された表面平
坦なＳｉ基板４上に形成されたゲート酸化膜、１はこの
ゲート酸化膜３上に上記各Ｎ+ 拡散層と相互に直交する
とともにそれぞれが相互に平行になるように形成された
ポリシリコン電極である。
成を示す。図において、４はＳｉ基板、２はこのＳｉ基
板４の表面領域に、相互に平行になるように形成された
Ｎ+ 拡散層、３はこのＮ+ 拡散層２が形成された表面平
坦なＳｉ基板４上に形成されたゲート酸化膜、１はこの
ゲート酸化膜３上に上記各Ｎ+ 拡散層と相互に直交する
とともにそれぞれが相互に平行になるように形成された
ポリシリコン電極である。
【０００３】この従来装置は、Ｓｉ基板４表面にＮ+ 拡
散層２を形成し、その後ゲート酸化膜３を形成し、ゲー
ト電極をポリシリコン１で形成する、という処理を実行
することで製造できる。
散層２を形成し、その後ゲート酸化膜３を形成し、ゲー
ト電極をポリシリコン１で形成する、という処理を実行
することで製造できる。
【０００４】ところで、この従来の半導体装置の場合、 (1) Ｎ+ 拡散層２の上部にゲート酸化膜３を介して、ゲ
ートとなるポリシリコン電極１が形成される (2) Ｎ+ 拡散層２間の分離が通常のＭＯＳ型トランジス
タのようなＬＯＣＯＳ法を用いた厚い酸化膜（フィール
ド酸化膜）ではない
ートとなるポリシリコン電極１が形成される (2) Ｎ+ 拡散層２間の分離が通常のＭＯＳ型トランジス
タのようなＬＯＣＯＳ法を用いた厚い酸化膜（フィール
ド酸化膜）ではない
【０００５】等の理由によって、Ｎ+ 拡散層全域のシリ
サイド化が困難である。これはＥＰＲＭ，ＥＥＰＲＯＭ
に関しても同様である。
サイド化が困難である。これはＥＰＲＭ，ＥＥＰＲＯＭ
に関しても同様である。
【０００６】
【発明が解決しようとする課題】従来のフラットセル形
の半導体装置は以上のように構成されており、各トラン
ジスタ間に分離用の厚い酸化膜が存在しないため、通常
のＬＯＣＯＳ法を用いた厚い酸化膜分離の半導体装置に
比し、高い集積度が達成されている。
の半導体装置は以上のように構成されており、各トラン
ジスタ間に分離用の厚い酸化膜が存在しないため、通常
のＬＯＣＯＳ法を用いた厚い酸化膜分離の半導体装置に
比し、高い集積度が達成されている。
【０００７】しかしながら、ＲＯＭ等のデバイスの高速
化を達成すべく拡散層及びゲート電極の低抵抗化を行お
うとする場合、通常のトランジスタであれば例えばSelf
-Aligned-Silicidation 法（サリサイド法）が一般的に
用いられるが、この従来技術を採用したフラットセル形
のＲＯＭ構造の場合、上述のような、
化を達成すべく拡散層及びゲート電極の低抵抗化を行お
うとする場合、通常のトランジスタであれば例えばSelf
-Aligned-Silicidation 法（サリサイド法）が一般的に
用いられるが、この従来技術を採用したフラットセル形
のＲＯＭ構造の場合、上述のような、
【０００８】(1) ソース，ドレインとなるべき拡散層の
上部にもゲート電極が存在する (2) となりあう拡散層の分離に厚い酸化膜を用いていな
いため選択的なシリサイド化が困難である
上部にもゲート電極が存在する (2) となりあう拡散層の分離に厚い酸化膜を用いていな
いため選択的なシリサイド化が困難である
【０００９】等の理由で拡散層のシリサイド化は非常に
困難である。
困難である。
【００１０】本発明は、このような従来のものの問題点
を解消するためになされたもので、拡散層の低抵抗化が
選択的にでき、高速化に適した構造を有する装置が容易
に得られる半導体装置及びその製造方法を提供すること
を目的とする。
を解消するためになされたもので、拡散層の低抵抗化が
選択的にでき、高速化に適した構造を有する装置が容易
に得られる半導体装置及びその製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、フラットセル型の不揮発性メモリセルのＮ+ 拡散層
を形成する際に、２層ポリシリコン構成とし、メモリセ
ル周辺の通常のＭＯＳトランジスタの電極形成と同時に
１層目のポリシリコンに自己整合的に形成されたメモリ
セルのＮ+ 拡散層と、Ｎ+ 拡散層に形成された高融点金
属あるいはそのシリサイド層とを備えるようにしたもの
である。
は、フラットセル型の不揮発性メモリセルのＮ+ 拡散層
を形成する際に、２層ポリシリコン構成とし、メモリセ
ル周辺の通常のＭＯＳトランジスタの電極形成と同時に
１層目のポリシリコンに自己整合的に形成されたメモリ
セルのＮ+ 拡散層と、Ｎ+ 拡散層に形成された高融点金
属あるいはそのシリサイド層とを備えるようにしたもの
である。
【００１２】また、本発明に係る半導体装置の製造方法
は、フラットセル型の不揮発性メモリセルのＮ+ 拡散層
を形成する際に、２層ポリシリコン構成とし、メモリセ
ル周辺の通常のＭＯＳトランジスタの電極形成と同時
に、１層目のポリシリコンを用いてメモリセルのＮ+ 拡
散層をこの１層目のポリシリコンに自己整合的に形成
し、この後Ｎ+ 拡散層に高融点金属あるいはそのシリサ
イド層を形成するようにしたものである。
は、フラットセル型の不揮発性メモリセルのＮ+ 拡散層
を形成する際に、２層ポリシリコン構成とし、メモリセ
ル周辺の通常のＭＯＳトランジスタの電極形成と同時
に、１層目のポリシリコンを用いてメモリセルのＮ+ 拡
散層をこの１層目のポリシリコンに自己整合的に形成
し、この後Ｎ+ 拡散層に高融点金属あるいはそのシリサ
イド層を形成するようにしたものである。
【００１３】
【作用】この発明においては、Ｎ+ 拡散層に高融点金属
あるいはそのシリサイド層を形成するようにしたので、
ビット線がＮ+ 拡散層のみで構成される場合の拡散抵抗
が５０Ω／□程度であるのに対して、その拡散抵抗が５
〜１０Ω／□となり、低抵抗が実現され、装置の高速化
の達成が可能となる。
あるいはそのシリサイド層を形成するようにしたので、
ビット線がＮ+ 拡散層のみで構成される場合の拡散抵抗
が５０Ω／□程度であるのに対して、その拡散抵抗が５
〜１０Ω／□となり、低抵抗が実現され、装置の高速化
の達成が可能となる。
【００１４】また、この発明においては、メモリセルの
Ｎ+ 拡散層を１層目のポリシリコンに自己整合的に形成
し、このＮ+ 拡散層に高融点金属あるいはそのシリサイ
ド層を形成するようにしたので、低抵抗が実現され、装
置の高速化が可能なＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ
のメモリセルがほぼ同一のプロセスで製造できる。
Ｎ+ 拡散層を１層目のポリシリコンに自己整合的に形成
し、このＮ+ 拡散層に高融点金属あるいはそのシリサイ
ド層を形成するようにしたので、低抵抗が実現され、装
置の高速化が可能なＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ
のメモリセルがほぼ同一のプロセスで製造できる。
【００１５】
【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の一実施例による半導体装置の構成お
よびその製造方法を示す。図１において、４はＳｉ基
板、１１はＳｉ基板４の表面領域に相互に平行になるよ
うに形成されたＮ+ 拡散層、６はこのＮ+ 拡散層１１が
形成された表面平坦なＳｉ基板４上に形成されたゲート
酸化膜、１０はこのゲート酸化膜６と同一平面となるよ
うに形成された高融点シリサイドであり、Ｎ+ 拡散層１
１上の、サイドウオール間に相当する領域に形成されて
いる。また、７はその両端が隣り合う２つのＮ+ 拡散層
の上方にかかるように形成された１層目ポリシリコン、
９は１層目ポリシリコン１１の両端にそれぞれ形成され
たサイドウオール、１２はこのサイドウオール間を埋め
るように形成されたデポ酸化膜であり、これらのデポ酸
化膜１２，サイドウオール９，１層目ポリシリコン７，
サイドウオール９，デポ酸化膜１２はこの順でＮ+ 拡散
層１１の長手方向と直交する同一直線上に繰り返し配置
されたものが、相互に平行となるようにゲート酸化膜６
上に形成されている。また、８はこれらの上に形成され
た２層目ポリシリコンである。
る。図１は本発明の一実施例による半導体装置の構成お
よびその製造方法を示す。図１において、４はＳｉ基
板、１１はＳｉ基板４の表面領域に相互に平行になるよ
うに形成されたＮ+ 拡散層、６はこのＮ+ 拡散層１１が
形成された表面平坦なＳｉ基板４上に形成されたゲート
酸化膜、１０はこのゲート酸化膜６と同一平面となるよ
うに形成された高融点シリサイドであり、Ｎ+ 拡散層１
１上の、サイドウオール間に相当する領域に形成されて
いる。また、７はその両端が隣り合う２つのＮ+ 拡散層
の上方にかかるように形成された１層目ポリシリコン、
９は１層目ポリシリコン１１の両端にそれぞれ形成され
たサイドウオール、１２はこのサイドウオール間を埋め
るように形成されたデポ酸化膜であり、これらのデポ酸
化膜１２，サイドウオール９，１層目ポリシリコン７，
サイドウオール９，デポ酸化膜１２はこの順でＮ+ 拡散
層１１の長手方向と直交する同一直線上に繰り返し配置
されたものが、相互に平行となるようにゲート酸化膜６
上に形成されている。また、８はこれらの上に形成され
た２層目ポリシリコンである。
【００１６】次にこの実施例の製造方法を、図２に示す
ＬＳＩのフローに基づいて説明する。最初に通常のＣＭ
ＯＳあるいはＮＭＯＳプロセス工程を経て、図２(a) の
構造を得る。ここまでで周辺トランジスタのトランジス
タ間を分離するための厚い酸化膜（５０００〜１０００
０オングストローム程度）の形成（フィールド酸化膜）
と、トランジスタのゲート酸化膜となるべき薄い酸化膜
（ＥＥＰＲＯＭの場合１００オングストローム前後、他
は１００〜２５０オングストローム程度）６の形成がな
されている。
ＬＳＩのフローに基づいて説明する。最初に通常のＣＭ
ＯＳあるいはＮＭＯＳプロセス工程を経て、図２(a) の
構造を得る。ここまでで周辺トランジスタのトランジス
タ間を分離するための厚い酸化膜（５０００〜１０００
０オングストローム程度）の形成（フィールド酸化膜）
と、トランジスタのゲート酸化膜となるべき薄い酸化膜
（ＥＥＰＲＯＭの場合１００オングストローム前後、他
は１００〜２５０オングストローム程度）６の形成がな
されている。
【００１７】次にトランジスタのゲート電極となる第１
層目のポリシリコンをＣＶＤ法で２０００〜４０００オ
ングストローム程度デポし、イオン注入法等で不純物を
導入したあと、熱酸化法を用いてポリシリコン７表面を
酸化する。このあと窒化膜をデポし（図２(b) の絶縁膜
８）、電極パターンを形成する（図２(b) ）。このあと
熱酸化によりポリシリコンの側壁に酸化膜を形成する場
合もある。これは特にＥＰＲＯＭあるいはＥＥＰＲＯＭ
のフローティングゲートとして、このポリシリコンを使
用する場合のデータの「ぬけ」を防ぐうえで重要な工程
となる。
層目のポリシリコンをＣＶＤ法で２０００〜４０００オ
ングストローム程度デポし、イオン注入法等で不純物を
導入したあと、熱酸化法を用いてポリシリコン７表面を
酸化する。このあと窒化膜をデポし（図２(b) の絶縁膜
８）、電極パターンを形成する（図２(b) ）。このあと
熱酸化によりポリシリコンの側壁に酸化膜を形成する場
合もある。これは特にＥＰＲＯＭあるいはＥＥＰＲＯＭ
のフローティングゲートとして、このポリシリコンを使
用する場合のデータの「ぬけ」を防ぐうえで重要な工程
となる。
【００１８】次にＣＶＤ法等により酸化膜を２０００オ
ングストローム程度デポしたのち、エッチバック法によ
りポリシリコンのサイドウォールにのみこの酸化膜９を
残す。
ングストローム程度デポしたのち、エッチバック法によ
りポリシリコンのサイドウォールにのみこの酸化膜９を
残す。
【００１９】以上の工程でトランジスタのソースあるい
はドレインを形成する拡散領域だけが露出した形にな
る。ここでＴｉ等の高融点金属をスパッタ法でデポした
あとＲＴＡ法を用いてＴｉがＳｉと接する部分のみをＴ
ｉ−ＳｉＮとし、アンモニア過水等でＴｉだけを除去
し、選択的にＴｉ−ＳｉＮ層１０を形成する。このあと
Ｎ+ 拡散層１１あるいはＰ+ 拡散層形成のために、イオ
ン注入及び活性化のための熱処理を行う（図２(c) ）。
なお、ここでＮ+ あるいはＰ+ 拡散層形成とＴｉ−Ｓｉ
Ｎ形成はその順序が逆になってもよい（図２(c) ）。
はドレインを形成する拡散領域だけが露出した形にな
る。ここでＴｉ等の高融点金属をスパッタ法でデポした
あとＲＴＡ法を用いてＴｉがＳｉと接する部分のみをＴ
ｉ−ＳｉＮとし、アンモニア過水等でＴｉだけを除去
し、選択的にＴｉ−ＳｉＮ層１０を形成する。このあと
Ｎ+ 拡散層１１あるいはＰ+ 拡散層形成のために、イオ
ン注入及び活性化のための熱処理を行う（図２(c) ）。
なお、ここでＮ+ あるいはＰ+ 拡散層形成とＴｉ−Ｓｉ
Ｎ形成はその順序が逆になってもよい（図２(c) ）。
【００２０】次にＳｉＯ2 をＣＶＤ法等を用いてデポす
る（５０００オングストローム前後）。このあとＳＯＧ
（スピンオングラス）＋エッチバック、あるいはレジス
トコート＋エッチバックによりデポ酸化膜１２をメモリ
セルのビットライン上に残す（図２(d) ）。
る（５０００オングストローム前後）。このあとＳＯＧ
（スピンオングラス）＋エッチバック、あるいはレジス
トコート＋エッチバックによりデポ酸化膜１２をメモリ
セルのビットライン上に残す（図２(d) ）。
【００２１】このあとメモリセル領域の１層目のポリシ
リコン上の窒化膜と酸化膜を除去したのち、２層目のポ
リシリコンを３０００オングストローム前後デポし、不
純物を注入法等で導入したのち、ワードライン８のパタ
ーニングを行う（図２(e) ）。このあと熱酸化法を用い
て露出したポリシリコン上に薄い酸化膜を形成し、層間
絶縁膜１３を形成する。なお、周辺トランジスタ部にお
いては高融点金属シリサイドに達する開口を形成し、こ
れに１層目アルミ配線１４を形成する（図２(f) ）。
リコン上の窒化膜と酸化膜を除去したのち、２層目のポ
リシリコンを３０００オングストローム前後デポし、不
純物を注入法等で導入したのち、ワードライン８のパタ
ーニングを行う（図２(e) ）。このあと熱酸化法を用い
て露出したポリシリコン上に薄い酸化膜を形成し、層間
絶縁膜１３を形成する。なお、周辺トランジスタ部にお
いては高融点金属シリサイドに達する開口を形成し、こ
れに１層目アルミ配線１４を形成する（図２(f) ）。
【００２２】このような、一連の処理により、フラット
型のメモリセル領域のＮ+ 拡散層を高融点金属を用いて
低抵抗化することが容易に実現できる。
型のメモリセル領域のＮ+ 拡散層を高融点金属を用いて
低抵抗化することが容易に実現できる。
【００２３】また、メモリセルのゲート酸化膜形成が通
常のＭＯＳと同様に高濃度不純物を導入するＮ+ 拡散層
（ビットライン）形成前に形成できるため、良質のもの
が得られ、これは特にＥＥＰＲＯＭ用の薄い酸化膜形成
時に有効である。
常のＭＯＳと同様に高濃度不純物を導入するＮ+ 拡散層
（ビットライン）形成前に形成できるため、良質のもの
が得られ、これは特にＥＥＰＲＯＭ用の薄い酸化膜形成
時に有効である。
【００２４】なお、上記実施例では、ＲＯＭの場合につ
いて説明したが、ＥＰＲＯＭあるいはＥＥＰＲＯＭの場
合には、図２(d) の工程のあと、１層目ポリシリコン上
の窒化膜と酸化膜を残したままメモリセルのワードライ
ンとなる２層目のポリシリコンをデポし、このあとはＲ
ＯＭの場合と同様のプロセスを実施することで実現でき
る。
いて説明したが、ＥＰＲＯＭあるいはＥＥＰＲＯＭの場
合には、図２(d) の工程のあと、１層目ポリシリコン上
の窒化膜と酸化膜を残したままメモリセルのワードライ
ンとなる２層目のポリシリコンをデポし、このあとはＲ
ＯＭの場合と同様のプロセスを実施することで実現でき
る。
【００２５】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、フラットセル型不揮発性メモリの拡散層の
一部を高融点金属でシリサイド化するようにしたので、
その抵抗を低抵抗化でき、装置を高速化できるという効
果がある。
置によれば、フラットセル型不揮発性メモリの拡散層の
一部を高融点金属でシリサイド化するようにしたので、
その抵抗を低抵抗化でき、装置を高速化できるという効
果がある。
【００２６】また、この発明に係る半導体装置の製造方
法によれば、フラットセル型の不揮発性メモリセルの拡
散層を形成する際に、メモリセルの拡散層をゲート電極
となるべき層に自己整合的に形成し、この後拡散層に高
融点金属あるいはそのシリサイド層を形成するようにし
たので、低抵抗が実現され、装置の高速化が可能な不揮
発性メモリのメモリセルをほぼ同一のプロセスで製造で
きるという効果がある。
法によれば、フラットセル型の不揮発性メモリセルの拡
散層を形成する際に、メモリセルの拡散層をゲート電極
となるべき層に自己整合的に形成し、この後拡散層に高
融点金属あるいはそのシリサイド層を形成するようにし
たので、低抵抗が実現され、装置の高速化が可能な不揮
発性メモリのメモリセルをほぼ同一のプロセスで製造で
きるという効果がある。
【図１】本発明の一実施例による半導体装置である、フ
ラットセル型ＲＯＭセルの３次元的な構成を示す図であ
る。
ラットセル型ＲＯＭセルの３次元的な構成を示す図であ
る。
【図２】本発明の一実施例による半導体装置である、フ
ラットセル型ＲＯＭの製造方法の一例を示すプロセスフ
ロー図である。
ラットセル型ＲＯＭの製造方法の一例を示すプロセスフ
ロー図である。
【図３】従来型のフラットセル型ＲＯＭセルの３次元的
な構成を示す図である。
な構成を示す図である。
４ Ｓｉ基板 ６ ゲート酸化膜 ７ １層目ポリシリコン ８ ２層目ポリシリコン ９ サイドウオール １０ 高融点金属シリサイド １１ Ｎ+ 拡散層 １２ デポ絶縁膜
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 半導体基板の表面に相互に平行に形成さ
れた第１導電型の不純物拡散層と、 該第１導電型の不純物拡散層に沿って、その上部に接す
るように形成された高融点金属層あるいは高融点金属シ
リサイド層と、 該高融点金属層あるいは高融点金属シリサイド層に沿っ
て、その上部に接するように所定間隔をおいて形成され
た第１の半導体層と、 該第１の半導体層および第１の誘電体層をはさんで上記
第１導電型の不純物拡散層の長手方向と直交する方向
に、所定間隔をおいて形成されたゲート電極とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、ゲート電極となるべき
層を相互に平行に形成する工程と、 上記ゲート電極となるべき層の長手方向の側壁に第１の
誘電体層を形成する工程と、 上記側壁間に相当する領域で上記半導体基板に接するよ
うに高融点金属層あるいは高融点金属シリサイド層を形
成するとともに該側壁間の下方に相当する領域の上記半
導体基板表面に第１導電型の不純物拡散層を形成する工
程と、 上記ゲート電極となるべき層の側壁間かつ上記高融点金
属層あるいは高融点金属シリサイド層上に第１の半導体
層を形成する工程と、 上記ゲート電極となるべき層，第１の誘電体層，および
第１の半導体層にパターニングを行ない、当該各層がそ
の長手方向と直交する方向の同一直線上に繰返し配設さ
れるように形成する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020494A JPH0637284A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020494A JPH0637284A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637284A true JPH0637284A (ja) | 1994-02-10 |
Family
ID=12028715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020494A Pending JPH0637284A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637284A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19541469A1 (de) * | 1994-11-29 | 1996-05-30 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einem maskenprogrammierbaren Speicher und Herstellungsverfahren derselben |
| WO2003071606A1 (fr) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs et son procede de fabrication |
| JP2009514245A (ja) * | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
-
1992
- 1992-01-07 JP JP4020494A patent/JPH0637284A/ja active Pending
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