JP2000223699A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000223699A JP2000223699A JP11027207A JP2720799A JP2000223699A JP 2000223699 A JP2000223699 A JP 2000223699A JP 11027207 A JP11027207 A JP 11027207A JP 2720799 A JP2720799 A JP 2720799A JP 2000223699 A JP2000223699 A JP 2000223699A
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Abstract
(57)【要約】
【課題】本発明は、メタルゲート電極を有するＭＩＳＦ
ＥＴの製造において、局所配線やソース・ドレイン拡散
層上コンタクトを形成する場合にも、工程数の増加を抑
制できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、シリコン基板１１の能動素子部
上にダミーのゲート電極を形成した後、全面に、ＴＥＯ
Ｓ膜２２を堆積し、その表面を平坦化する。この後、ダ
ミーのゲート電極を除去して、メタルゲート電極３０の
形成部を開孔する。また、ゲート絶縁膜２５を堆積した
後、局所配線３１およびコンタクト・プラグ３２の形成
部をそれぞれ開孔する。そして、各形成部内にそれぞれ
チタニウム／窒化チタニウム積層膜２８およびタングス
テン膜２９を埋め込むことにより、メタルゲート電極３
０の形成と同時に、局所配線３１およびコンタクト・プ
ラグ３２を形成するようになっている。
ＥＴの製造において、局所配線やソース・ドレイン拡散
層上コンタクトを形成する場合にも、工程数の増加を抑
制できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、シリコン基板１１の能動素子部
上にダミーのゲート電極を形成した後、全面に、ＴＥＯ
Ｓ膜２２を堆積し、その表面を平坦化する。この後、ダ
ミーのゲート電極を除去して、メタルゲート電極３０の
形成部を開孔する。また、ゲート絶縁膜２５を堆積した
後、局所配線３１およびコンタクト・プラグ３２の形成
部をそれぞれ開孔する。そして、各形成部内にそれぞれ
チタニウム／窒化チタニウム積層膜２８およびタングス
テン膜２９を埋め込むことにより、メタルゲート電極３
０の形成と同時に、局所配線３１およびコンタクト・プ
ラグ３２を形成するようになっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に、高速動作が可能な、メタ
ルゲート電極を有するＭＩＳＦＥＴ（ＭＩＳ−Field Ef
fect Transistor）に用いられるものである。
造方法に関するもので、特に、高速動作が可能な、メタ
ルゲート電極を有するＭＩＳＦＥＴ（ＭＩＳ−Field Ef
fect Transistor）に用いられるものである。
【０００２】
【従来の技術】従来より、相補型金属酸化物半導体（以
下、ＣＭＯＳ(Complementary Metal Oxide Semiconduct
or )と略記する）デバイスは、微細化によって、その集
積度と高速動作性能とを向上させてきている。各要素技
術、特に、微細化に関する技術開発は今後も続くと考え
られている。
下、ＣＭＯＳ(Complementary Metal Oxide Semiconduct
or )と略記する）デバイスは、微細化によって、その集
積度と高速動作性能とを向上させてきている。各要素技
術、特に、微細化に関する技術開発は今後も続くと考え
られている。
【０００３】また、ＭＩＳ構造の半導体デバイスとして
は、シリコン酸化膜とポリゲート電極（ポリサイドゲー
ト電極、サリサイドゲート電極を含む）を有する、プレ
ーナ（Planar）型のＭＯＳＦＥＴ（たとえば、図１５参
照）がよく知られている。そのゲート構造は、ゲート絶
縁膜の信頼性とゲート電極の加工の容易性に優れている
ため、広く用いられている。
は、シリコン酸化膜とポリゲート電極（ポリサイドゲー
ト電極、サリサイドゲート電極を含む）を有する、プレ
ーナ（Planar）型のＭＯＳＦＥＴ（たとえば、図１５参
照）がよく知られている。そのゲート構造は、ゲート絶
縁膜の信頼性とゲート電極の加工の容易性に優れている
ため、広く用いられている。
【０００４】図１６〜図２０は、上記したプレーナ型Ｍ
ＯＳＦＥＴの製造方法の概略を示すものである。なお、
ここでは、サリサイドゲート電極を有するＭＯＳＦＥＴ
を例に説明する。
ＯＳＦＥＴの製造方法の概略を示すものである。なお、
ここでは、サリサイドゲート電極を有するＭＯＳＦＥＴ
を例に説明する。
【０００５】先ず、シリコン基板１０１の表面に、埋め
込み素子分離法によって素子分離用絶縁膜１０２を埋め
込んで、深さ３００ｎｍ程度の素子分離領域を形成す
る。また、シリコン基板１０１の能動素子部（活性層領
域）内にウェル領域１０３およびチャネルストッパ層１
０４をそれぞれ形成した後、全面に、酸化膜およびポリ
シリコン膜を堆積する。そして、リソグラフィー工程と
ＲＩＥ（Reactive Ion Etching）工程とによりゲート加
工を行って、ゲート酸化膜１０５およびポリシリコン電
極１０６を形成する。
込み素子分離法によって素子分離用絶縁膜１０２を埋め
込んで、深さ３００ｎｍ程度の素子分離領域を形成す
る。また、シリコン基板１０１の能動素子部（活性層領
域）内にウェル領域１０３およびチャネルストッパ層１
０４をそれぞれ形成した後、全面に、酸化膜およびポリ
シリコン膜を堆積する。そして、リソグラフィー工程と
ＲＩＥ（Reactive Ion Etching）工程とによりゲート加
工を行って、ゲート酸化膜１０５およびポリシリコン電
極１０６を形成する。
【０００６】次いで、後酸化工程によって全面に後酸化
膜１０７を形成した後、上記シリコン基板１０１の表面
に、イオン注入法およびＲＴＡ（Rapid Thermal Annea
l）法により、浅いソース・ドレイン拡散層（エクステ
ンション領域）１０８を形成する。
膜１０７を形成した後、上記シリコン基板１０１の表面
に、イオン注入法およびＲＴＡ（Rapid Thermal Annea
l）法により、浅いソース・ドレイン拡散層（エクステ
ンション領域）１０８を形成する。
【０００７】また、シリコン窒化膜およびシリコン酸化
膜を全面に堆積した後、全面ＲＩＥ工程により、上記ポ
リシリコン電極１０６の側壁部に側壁絶縁膜１０９を形
成する。
膜を全面に堆積した後、全面ＲＩＥ工程により、上記ポ
リシリコン電極１０６の側壁部に側壁絶縁膜１０９を形
成する。
【０００８】さらに、上記ポリシリコン電極１０６およ
び上記側壁絶縁膜１０９をマスクに、再度、イオン注入
法およびＲＴＡ法によって、上記シリコン基板１０１の
表面に、深いソース・ドレイン拡散層１１０を形成する
（以上、図１６参照）。
び上記側壁絶縁膜１０９をマスクに、再度、イオン注入
法およびＲＴＡ法によって、上記シリコン基板１０１の
表面に、深いソース・ドレイン拡散層１１０を形成する
（以上、図１６参照）。
【０００９】次いで、上記シリコン基板１０１および上
記ポリシリコン電極１０６の表面の、上記後酸化膜１０
７をウェットエッチング法によって剥離した後、全面に
コバルト膜と窒化チタニウム膜とをスパッタリング法に
より堆積する。
記ポリシリコン電極１０６の表面の、上記後酸化膜１０
７をウェットエッチング法によって剥離した後、全面に
コバルト膜と窒化チタニウム膜とをスパッタリング法に
より堆積する。
【００１０】そして、ＲＴＡ法と選択ウェットエッチン
グ法により、上記ポリシリコン電極１０６および上記深
いソース・ドレイン拡散層１１０の表面に、それぞれ、
コバルト・シリサイド膜１１１を形成する（以上、図１
７参照）。
グ法により、上記ポリシリコン電極１０６および上記深
いソース・ドレイン拡散層１１０の表面に、それぞれ、
コバルト・シリサイド膜１１１を形成する（以上、図１
７参照）。
【００１１】次いで、ＣＶＤ（Chemical Vapour Deposi
tion）法により、全面に、シリコン窒化膜１１２および
ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜１
１３を堆積した後、その表面を、ＣＭＰ（Chemical Mec
hanical Polishing ）法によって平坦化する。
tion）法により、全面に、シリコン窒化膜１１２および
ＢＰＳＧ（Boron-doped Phospho-Silicate Glass）膜１
１３を堆積した後、その表面を、ＣＭＰ（Chemical Mec
hanical Polishing ）法によって平坦化する。
【００１２】さらに、ＣＶＤ法により、その上面にＴＥ
ＯＳ（Tetra Ethoxy Silane ）膜１１４を堆積する（以
上、図１８参照）。
ＯＳ（Tetra Ethoxy Silane ）膜１１４を堆積する（以
上、図１８参照）。
【００１３】次いで、局所配線（Local Interconnect）
を形成する領域の、上記ＴＥＯＳ膜１１４、上記ＢＰＳ
Ｇ膜１１３および上記シリコン窒化膜１１２を、リソグ
ラフィー工程とＲＩＥ工程とにより選択的に除去し、上
記コバルト・シリサイド膜１１１に達する開孔部１１５
を形成する。
を形成する領域の、上記ＴＥＯＳ膜１１４、上記ＢＰＳ
Ｇ膜１１３および上記シリコン窒化膜１１２を、リソグ
ラフィー工程とＲＩＥ工程とにより選択的に除去し、上
記コバルト・シリサイド膜１１１に達する開孔部１１５
を形成する。
【００１４】そして、チタニウム／窒化チタニウム積層
膜１１６およびタングステン膜１１７を全面に堆積させ
た後、それらを、上記ＴＥＯＳ膜１１４をストッパにＣ
ＭＰ法により研磨して、上記開孔部１１５内にのみ埋め
込まれた局所配線１１８を形成する（以上、図１９参
照）。
膜１１６およびタングステン膜１１７を全面に堆積させ
た後、それらを、上記ＴＥＯＳ膜１１４をストッパにＣ
ＭＰ法により研磨して、上記開孔部１１５内にのみ埋め
込まれた局所配線１１８を形成する（以上、図１９参
照）。
【００１５】次いで、ＣＶＤ法により全面にＴＥＯＳ膜
１１９を堆積した後、ゲート上コンタクトを形成する領
域の、上記ＴＥＯＳ膜１１９，１１４および上記シリコ
ン窒化膜１１２を、リソグラフィー工程とＲＩＥ工程と
により選択的に除去し、上記コバルト・シリサイド膜１
１１に達する開孔部１２０を形成する。
１１９を堆積した後、ゲート上コンタクトを形成する領
域の、上記ＴＥＯＳ膜１１９，１１４および上記シリコ
ン窒化膜１１２を、リソグラフィー工程とＲＩＥ工程と
により選択的に除去し、上記コバルト・シリサイド膜１
１１に達する開孔部１２０を形成する。
【００１６】また、同時に、ソース・ドレイン拡散層上
コンタクトを形成する領域の、上記ＴＥＯＳ膜１１９，
１１４、上記ＢＰＳＧ膜１１３および上記シリコン窒化
膜１１２を、リソグラフィー工程とＲＩＥ工程とにより
選択的に除去し、上記コバルト・シリサイド膜１１１に
達する開孔部１２１を形成する。
コンタクトを形成する領域の、上記ＴＥＯＳ膜１１９，
１１４、上記ＢＰＳＧ膜１１３および上記シリコン窒化
膜１１２を、リソグラフィー工程とＲＩＥ工程とにより
選択的に除去し、上記コバルト・シリサイド膜１１１に
達する開孔部１２１を形成する。
【００１７】場合によっては、上記局所配線１１８につ
ながる局所配線上コンタクトを形成するための開孔部を
同時に開孔することも可能である。
ながる局所配線上コンタクトを形成するための開孔部を
同時に開孔することも可能である。
【００１８】この後、チタニウム／窒化チタニウム積層
膜およびタングステン膜を全面に堆積させ、それらを、
上記ＴＥＯＳ膜１１９をストッパにＣＭＰ法によって研
磨することにより、上記開孔部１２０内に上記チタニウ
ム／窒化チタニウム積層膜１１６および上記タングステ
ン膜１１７を埋め込んでなるゲート上コンタクト１２
２、および、上記開孔部１２１内に上記チタニウム／窒
化チタニウム積層膜１１６および上記タングステン膜１
１７を埋め込んでなるソース・ドレイン拡散層上コンタ
クト１２３を形成する（以上、図２０参照）。
膜およびタングステン膜を全面に堆積させ、それらを、
上記ＴＥＯＳ膜１１９をストッパにＣＭＰ法によって研
磨することにより、上記開孔部１２０内に上記チタニウ
ム／窒化チタニウム積層膜１１６および上記タングステ
ン膜１１７を埋め込んでなるゲート上コンタクト１２
２、および、上記開孔部１２１内に上記チタニウム／窒
化チタニウム積層膜１１６および上記タングステン膜１
１７を埋め込んでなるソース・ドレイン拡散層上コンタ
クト１２３を形成する（以上、図２０参照）。
【００１９】しかる後、上記ソース・ドレイン拡散層上
コンタクト１２３につながる上層配線（たとえば、Ａｌ
配線）１２４などを形成することで、図１５に示した、
サリサイド構造のプレーナ型ＭＯＳＦＥＴが完成され
る。
コンタクト１２３につながる上層配線（たとえば、Ａｌ
配線）１２４などを形成することで、図１５に示した、
サリサイド構造のプレーナ型ＭＯＳＦＥＴが完成され
る。
【００２０】しかしながら、ポリゲート電極（ポリサイ
ドゲート電極、サリサイドゲート電極を含む）を有する
ＭＯＳＦＥＴの場合、ゲート電極中の実効ドーパント濃
度が低いことによりゲート空乏化現象という問題が生じ
る。このため、ゲート絶縁膜（ゲート酸化膜）の実効酸
化膜厚の薄膜化が困難になってきている。ゲート絶縁膜
の物理的な膜厚の下限はトンネル電流によって決定され
るが、膜厚限界に近づいている世代では、ゲート空乏化
の抑制という問題がＣＭＯＳをさらに高速化していく上
で避けて通れない。
ドゲート電極、サリサイドゲート電極を含む）を有する
ＭＯＳＦＥＴの場合、ゲート電極中の実効ドーパント濃
度が低いことによりゲート空乏化現象という問題が生じ
る。このため、ゲート絶縁膜（ゲート酸化膜）の実効酸
化膜厚の薄膜化が困難になってきている。ゲート絶縁膜
の物理的な膜厚の下限はトンネル電流によって決定され
るが、膜厚限界に近づいている世代では、ゲート空乏化
の抑制という問題がＣＭＯＳをさらに高速化していく上
で避けて通れない。
【００２１】そこで、ポリゲート電極の代わりに金属を
ゲート電極（メタルゲート電極）として採用すれば、ゲ
ート空乏化現象は解決でき、同一膜厚のゲート絶縁膜で
はデバイスの高駆動力化が可能であると考えられてい
る。
ゲート電極（メタルゲート電極）として採用すれば、ゲ
ート空乏化現象は解決でき、同一膜厚のゲート絶縁膜で
はデバイスの高駆動力化が可能であると考えられてい
る。
【００２２】ただし、メタルゲート電極を採用すること
を前提として通常のプレーナ型ＭＯＳＦＥＴを考えた場
合、メタル加工の困難性にともなう寸法制御性の劣化
や、後の熱工程におけるゲート絶縁膜およびゲート電極
の信頼性の低下などの問題が生じ得る。
を前提として通常のプレーナ型ＭＯＳＦＥＴを考えた場
合、メタル加工の困難性にともなう寸法制御性の劣化
や、後の熱工程におけるゲート絶縁膜およびゲート電極
の信頼性の低下などの問題が生じ得る。
【００２３】これらの問題点を解決するものとして、埋
め込みゲート電極（Damascene Gate）ＭＩＳＦＥＴが提
案されている。これは、ダミーのポリゲート電極をメタ
ルゲート電極に置き換えることで実現されている。具体
的には、ポリシリコンやアモルファスシリコンからなる
ダミーゲート電極を有して、プレーナ型ＭＯＳＦＥＴを
形成する。そして、そのダミーゲート電極を、層間膜を
形成した後に除去して、ゲート絶縁膜およびメタルゲー
ト電極を形成し直すようになっている。
め込みゲート電極（Damascene Gate）ＭＩＳＦＥＴが提
案されている。これは、ダミーのポリゲート電極をメタ
ルゲート電極に置き換えることで実現されている。具体
的には、ポリシリコンやアモルファスシリコンからなる
ダミーゲート電極を有して、プレーナ型ＭＯＳＦＥＴを
形成する。そして、そのダミーゲート電極を、層間膜を
形成した後に除去して、ゲート絶縁膜およびメタルゲー
ト電極を形成し直すようになっている。
【００２４】また、メタルゲート電極に関していえば、
たとえば、Ｃｏｎｃａｖｅ ＭＩＳＦＥＴも同様に考え
ることができる。これは、ソース・ドレイン拡散層を形
成した後に、そのソース・ドレイン拡散層を含んでシリ
コン基板を開孔し、その開孔部に、ゲート絶縁膜および
メタルゲート電極を形成するようにしたものである。
たとえば、Ｃｏｎｃａｖｅ ＭＩＳＦＥＴも同様に考え
ることができる。これは、ソース・ドレイン拡散層を形
成した後に、そのソース・ドレイン拡散層を含んでシリ
コン基板を開孔し、その開孔部に、ゲート絶縁膜および
メタルゲート電極を形成するようにしたものである。
【００２５】しかしながら、これらメタルゲート電極を
採用するＭＩＳＦＥＴにおいては、たとえば、局所配線
およびソース・ドレイン拡散層上コンタクトを形成する
場合、メタルゲート電極の形成と合わせて、３回のメタ
ルＣＶＤ工程とメタルＣＭＰ工程とが必要になる。この
ため、ゲート加工の難度が上がるのみでなく、工程数の
大幅な増加が懸念されている。
採用するＭＩＳＦＥＴにおいては、たとえば、局所配線
およびソース・ドレイン拡散層上コンタクトを形成する
場合、メタルゲート電極の形成と合わせて、３回のメタ
ルＣＶＤ工程とメタルＣＭＰ工程とが必要になる。この
ため、ゲート加工の難度が上がるのみでなく、工程数の
大幅な増加が懸念されている。
【００２６】要するに、上記したDamascene Gate ＭＩ
ＳＦＥＴおよびＣｏｎｃａｖｅ ＭＩＳＦＥＴの場合、
ゲート加工の困難性にともなう問題などは解決できるも
のの、局所配線およびソース・ドレイン拡散層上コンタ
クトを形成する際に、プレーナ型ＭＯＳＦＥＴに比べて
ゲート加工の難度や工程数の大幅な増加を招き、延いて
は製造コストを上昇させる結果となる。
ＳＦＥＴおよびＣｏｎｃａｖｅ ＭＩＳＦＥＴの場合、
ゲート加工の困難性にともなう問題などは解決できるも
のの、局所配線およびソース・ドレイン拡散層上コンタ
クトを形成する際に、プレーナ型ＭＯＳＦＥＴに比べて
ゲート加工の難度や工程数の大幅な増加を招き、延いて
は製造コストを上昇させる結果となる。
【００２７】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート加工の困難性などの問題は解決でき
るものの、局所配線およびソース・ドレイン拡散層上コ
ンタクトを形成する際に、プレーナ型ＭＯＳＦＥＴに比
べて工程数の大幅な増加を招き、延いては製造コストを
上昇させるという問題があった。
においては、ゲート加工の困難性などの問題は解決でき
るものの、局所配線およびソース・ドレイン拡散層上コ
ンタクトを形成する際に、プレーナ型ＭＯＳＦＥＴに比
べて工程数の大幅な増加を招き、延いては製造コストを
上昇させるという問題があった。
【００２８】そこで、この発明は、局所配線やソース・
ドレイン拡散層上コンタクトを形成する際にも、大幅に
工程数を削減でき、製造コストの上昇を抑えることが可
能な半導体装置の製造方法を提供することを目的として
いる。
ドレイン拡散層上コンタクトを形成する際にも、大幅に
工程数を削減でき、製造コストの上昇を抑えることが可
能な半導体装置の製造方法を提供することを目的として
いる。
【００２９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、Ｍ
ＩＳ（Metal Insulator Semiconductor ）型構造を有す
る場合において、前記半導体装置のゲート電極を、少な
くとも局所配線およびソース・ドレイン拡散層上コンタ
クトのいずれかと同時に、かつ同層で形成するようにな
っている。
めに、この発明の半導体装置の製造方法にあっては、Ｍ
ＩＳ（Metal Insulator Semiconductor ）型構造を有す
る場合において、前記半導体装置のゲート電極を、少な
くとも局所配線およびソース・ドレイン拡散層上コンタ
クトのいずれかと同時に、かつ同層で形成するようにな
っている。
【００３０】また、この発明の半導体装置の製造方法に
あっては、半導体基板の能動素子部上にダミー電極を形
成する工程と、前記ダミー電極の形成部を除く、前記半
導体基板の表面にソース・ドレイン拡散層を形成する工
程と、前記半導体基板上に、前記ダミー電極の上面と略
同じ高さの層間絶縁膜を形成する工程と、前記ダミー電
極を除去し、前記層間絶縁膜に第一の開孔部を形成する
工程と、少なくとも、前記第一の開孔部内に露出する前
記半導体基板の表面部にゲート絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン拡散層に
達する第二の開孔部を形成する工程と、前記第一，第二
の開孔部内に同一材料を埋め込んで、ゲート電極と同時
に、少なくとも局所配線またはソース・ドレイン拡散層
上コンタクトのいずれかを形成する工程とからなってい
る。
あっては、半導体基板の能動素子部上にダミー電極を形
成する工程と、前記ダミー電極の形成部を除く、前記半
導体基板の表面にソース・ドレイン拡散層を形成する工
程と、前記半導体基板上に、前記ダミー電極の上面と略
同じ高さの層間絶縁膜を形成する工程と、前記ダミー電
極を除去し、前記層間絶縁膜に第一の開孔部を形成する
工程と、少なくとも、前記第一の開孔部内に露出する前
記半導体基板の表面部にゲート絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン拡散層に
達する第二の開孔部を形成する工程と、前記第一，第二
の開孔部内に同一材料を埋め込んで、ゲート電極と同時
に、少なくとも局所配線またはソース・ドレイン拡散層
上コンタクトのいずれかを形成する工程とからなってい
る。
【００３１】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板の表面にソース・ドレイン拡散
層を形成する工程と、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜および前記半導体基板を選択的に除
去し、前記ソース・ドレイン拡散層の下面に達する第一
の開孔部を形成する工程と、少なくとも、前記第一の開
孔部の底面にゲート絶縁膜を形成する工程と、前記層間
絶縁膜に、前記ソース・ドレイン拡散層の上面に達する
第二の開孔部を形成する工程と、前記第一，第二の開孔
部内に同一材料を埋め込んで、ゲート電極と同時に、少
なくとも局所配線またはソース・ドレイン拡散層上コン
タクトのいずれかを形成する工程とからなっている。
にあっては、半導体基板の表面にソース・ドレイン拡散
層を形成する工程と、全面に層間絶縁膜を形成する工程
と、前記層間絶縁膜および前記半導体基板を選択的に除
去し、前記ソース・ドレイン拡散層の下面に達する第一
の開孔部を形成する工程と、少なくとも、前記第一の開
孔部の底面にゲート絶縁膜を形成する工程と、前記層間
絶縁膜に、前記ソース・ドレイン拡散層の上面に達する
第二の開孔部を形成する工程と、前記第一，第二の開孔
部内に同一材料を埋め込んで、ゲート電極と同時に、少
なくとも局所配線またはソース・ドレイン拡散層上コン
タクトのいずれかを形成する工程とからなっている。
【００３２】この発明の半導体装置の製造方法によれ
ば、ゲート電極の形成と同時に、局所配線やソース・ド
レイン拡散層上コンタクトを形成できるようになる。こ
れにより、製造プロセスを簡素化することが可能となる
ものである。
ば、ゲート電極の形成と同時に、局所配線やソース・ド
レイン拡散層上コンタクトを形成できるようになる。こ
れにより、製造プロセスを簡素化することが可能となる
ものである。
【００３３】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３４】図１は、本発明の実施の第一の形態にかか
る、Damascene Gate ＭＩＳＦＥＴの構成を概略的に示
すものである。なお、同図（ａ）は要部の平面図、同図
（ｂ）は図（ａ）のＩＢ−ＩＢ線に沿う断面図である。
る、Damascene Gate ＭＩＳＦＥＴの構成を概略的に示
すものである。なお、同図（ａ）は要部の平面図、同図
（ｂ）は図（ａ）のＩＢ−ＩＢ線に沿う断面図である。
【００３５】すなわち、このＭＩＳＦＥＴは、たとえ
ば、埋め込み構造のメタルゲート電極３０が、２つのＭ
ＩＳＦＥＴのソース・ドレイン拡散層２１間をつなぐ局
所配線（Local Interconnect）３１、および、ソース・
ドレイン拡散層上コンタクト（以下、単にコンタクト・
プラグと略記する）３２と同時に同層で形成されてなる
構成とされている。
ば、埋め込み構造のメタルゲート電極３０が、２つのＭ
ＩＳＦＥＴのソース・ドレイン拡散層２１間をつなぐ局
所配線（Local Interconnect）３１、および、ソース・
ドレイン拡散層上コンタクト（以下、単にコンタクト・
プラグと略記する）３２と同時に同層で形成されてなる
構成とされている。
【００３６】以下に、上記した構成のDamascene Gate
ＭＩＳＦＥＴの製造方法について、図２〜図６を参照し
て説明する。なお、各図は、図１（ａ）のＩＢ−ＩＢ線
に沿う断面にそれぞれ対応している。
ＭＩＳＦＥＴの製造方法について、図２〜図６を参照し
て説明する。なお、各図は、図１（ａ）のＩＢ−ＩＢ線
に沿う断面にそれぞれ対応している。
【００３７】先ず、シリコン基板１１の表面に、埋め込
み素子分離法によって素子分離用絶縁膜１２を埋め込ん
で、深さ３００ｎｍ程度の素子分離領域を形成する。
み素子分離法によって素子分離用絶縁膜１２を埋め込ん
で、深さ３００ｎｍ程度の素子分離領域を形成する。
【００３８】また、この素子分離領域を除く、上記シリ
コン基板１１の能動素子部（活性層領域）内にウェル領
域１３を形成した後、全面に、酸化膜、ポリシリコン膜
およびシリコン窒化膜を堆積する。そして、リソグラフ
ィー工程とＲＩＥ工程とによりゲート加工を行って、ダ
ミーゲート電極となる、ゲート酸化膜１４、ポリシリコ
ン電極１５およびゲート上絶縁膜１６を形成する。
コン基板１１の能動素子部（活性層領域）内にウェル領
域１３を形成した後、全面に、酸化膜、ポリシリコン膜
およびシリコン窒化膜を堆積する。そして、リソグラフ
ィー工程とＲＩＥ工程とによりゲート加工を行って、ダ
ミーゲート電極となる、ゲート酸化膜１４、ポリシリコ
ン電極１５およびゲート上絶縁膜１６を形成する。
【００３９】次いで、後酸化工程によって全面に後酸化
膜１７を形成した後、上記シリコン基板１１の表面に、
イオン注入法およびＲＴＡ法により、浅いソース・ドレ
イン拡散層（エクステンション領域）１８を形成する。
膜１７を形成した後、上記シリコン基板１１の表面に、
イオン注入法およびＲＴＡ法により、浅いソース・ドレ
イン拡散層（エクステンション領域）１８を形成する。
【００４０】また、シリコン窒化膜１９およびシリコン
酸化膜を全面に堆積した後、全面ＲＩＥ工程により、上
記ダミーゲート電極の側壁部に側壁絶縁膜２０を形成す
る。
酸化膜を全面に堆積した後、全面ＲＩＥ工程により、上
記ダミーゲート電極の側壁部に側壁絶縁膜２０を形成す
る。
【００４１】さらに、上記ダミーゲート電極および上記
側壁絶縁膜２０をマスクに、再度、イオン注入法および
ＲＴＡ法を行って、上記シリコン基板１１の表面に、深
いソース・ドレイン拡散層２１を形成する（以上、図２
参照）。
側壁絶縁膜２０をマスクに、再度、イオン注入法および
ＲＴＡ法を行って、上記シリコン基板１１の表面に、深
いソース・ドレイン拡散層２１を形成する（以上、図２
参照）。
【００４２】次いで、上記シリコン基板１１の表面の、
上記後酸化膜１７および上記シリコン窒化膜１９をウェ
ットエッチング法によって剥離する。そして、ＣＶＤ法
により、全面に、層間絶縁膜となるＴＥＯＳ膜２２を堆
積した後、その表面を、ＣＭＰ法によって上記ゲート上
絶縁膜１６をストッパに平坦化する（以上、図３参
照）。
上記後酸化膜１７および上記シリコン窒化膜１９をウェ
ットエッチング法によって剥離する。そして、ＣＶＤ法
により、全面に、層間絶縁膜となるＴＥＯＳ膜２２を堆
積した後、その表面を、ＣＭＰ法によって上記ゲート上
絶縁膜１６をストッパに平坦化する（以上、図３参
照）。
【００４３】次いで、上記ダミーゲート電極（ゲート酸
化膜１４、ポリシリコン電極１５およびゲート上絶縁膜
１６）をウェットエッチング法によって剥離し、開孔部
（第一の開孔部）２３を形成する。そして、その開孔部
２３の底部に露出する、上記シリコン基板１１の表面
に、イオン注入法により不純物を打ち込んで、開孔部２
３の直下にのみ限定的にチャネルストッパ層２４を形成
する。
化膜１４、ポリシリコン電極１５およびゲート上絶縁膜
１６）をウェットエッチング法によって剥離し、開孔部
（第一の開孔部）２３を形成する。そして、その開孔部
２３の底部に露出する、上記シリコン基板１１の表面
に、イオン注入法により不純物を打ち込んで、開孔部２
３の直下にのみ限定的にチャネルストッパ層２４を形成
する。
【００４４】また、ＣＶＤ法により、全面に、ゲート絶
縁膜２５を堆積する（以上、図４参照）。この場合、ゲ
ート絶縁膜２５のコーナー部分においては、ゲート電極
材料の埋め込み性の向上、電界集中の抑制、オフセット
トランジスタの防止などの観点から、曲率を持たせるの
が望ましい。
縁膜２５を堆積する（以上、図４参照）。この場合、ゲ
ート絶縁膜２５のコーナー部分においては、ゲート電極
材料の埋め込み性の向上、電界集中の抑制、オフセット
トランジスタの防止などの観点から、曲率を持たせるの
が望ましい。
【００４５】なお好ましいゲート絶縁膜２５の材料とし
ては、シリコン窒化酸化膜（ＳｉＯｘＮｙ）、シリコン
窒化膜（ＳｉＮｘ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、
チタン酸化膜（ＴｉＯｘ）などがあげられる。
ては、シリコン窒化酸化膜（ＳｉＯｘＮｙ）、シリコン
窒化膜（ＳｉＮｘ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、
チタン酸化膜（ＴｉＯｘ）などがあげられる。
【００４６】次いで、レジスト膜（図示していない）を
リソグラフィー工程によりパターニングして、局所配線
を形成する領域およびコンタクト・プラグを形成する領
域の、上記ゲート絶縁膜２５および上記ＴＥＯＳ膜２２
をＲＩＥ工程により選択的に除去し、上記ソース・ドレ
イン拡散層２１の表面に達する開孔部（第二の開孔部）
２６，２７を形成する（以上、図５参照）。
リソグラフィー工程によりパターニングして、局所配線
を形成する領域およびコンタクト・プラグを形成する領
域の、上記ゲート絶縁膜２５および上記ＴＥＯＳ膜２２
をＲＩＥ工程により選択的に除去し、上記ソース・ドレ
イン拡散層２１の表面に達する開孔部（第二の開孔部）
２６，２７を形成する（以上、図５参照）。
【００４７】次いで、上記レジスト膜を剥離した後、全
面に、ＣＶＤ法によりチタニウム／窒化チタニウム積層
膜２８およびタングステン膜２９を十分な厚さで堆積さ
せる（メタルＣＶＤ工程）。そして、上記各開孔部２
３，２６，２７内を除く、上記チタニウム／窒化チタニ
ウム積層膜２８および上記タングステン膜２９を、上記
ゲート絶縁膜２５とともに、上記ＴＥＯＳ膜２２をスト
ッパにＣＭＰ法により研磨して除去する（メタルＣＭＰ
工程）。
面に、ＣＶＤ法によりチタニウム／窒化チタニウム積層
膜２８およびタングステン膜２９を十分な厚さで堆積さ
せる（メタルＣＶＤ工程）。そして、上記各開孔部２
３，２６，２７内を除く、上記チタニウム／窒化チタニ
ウム積層膜２８および上記タングステン膜２９を、上記
ゲート絶縁膜２５とともに、上記ＴＥＯＳ膜２２をスト
ッパにＣＭＰ法により研磨して除去する（メタルＣＭＰ
工程）。
【００４８】こうして、上記開孔部２３内に、上記ゲー
ト絶縁膜２５を介して、上記チタニウム／窒化チタニウ
ム積層膜２８および上記タングステン膜２９を埋め込ん
でなるメタルゲート電極３０を形成するのと同時に、上
記開孔部２６内に、同一の金属材料（上記チタニウム／
窒化チタニウム積層膜２８および上記タングステン膜２
９）を埋め込んでなる局所配線３１、および、上記開孔
部２７内に、同一の金属材料を埋め込んでなるコンタク
ト・プラグ３２が形成される（以上、図６参照）。
ト絶縁膜２５を介して、上記チタニウム／窒化チタニウ
ム積層膜２８および上記タングステン膜２９を埋め込ん
でなるメタルゲート電極３０を形成するのと同時に、上
記開孔部２６内に、同一の金属材料（上記チタニウム／
窒化チタニウム積層膜２８および上記タングステン膜２
９）を埋め込んでなる局所配線３１、および、上記開孔
部２７内に、同一の金属材料を埋め込んでなるコンタク
ト・プラグ３２が形成される（以上、図６参照）。
【００４９】しかる後、上記コンタクト・プラグ３２に
つながる上層配線（たとえば、Ａｌ配線）３３を形成す
ることで、図１に示した構造のDamascene Gate ＭＩＳ
ＦＥＴが完成される。
つながる上層配線（たとえば、Ａｌ配線）３３を形成す
ることで、図１に示した構造のDamascene Gate ＭＩＳ
ＦＥＴが完成される。
【００５０】このような方法によれば、１回のメタルＣ
ＶＤ工程とメタルＣＭＰ工程とによって、メタルゲート
電極３０の形成と同時に、局所配線３１およびコンタク
ト・プラグ３２を形成できるようになる。これにより、
従来のプレーナ構造のＭＯＳＦＥＴに比べ、工程数を大
幅に増加させることなしに、Damascene Gate ＭＩＳＦ
ＥＴを製造することが可能となるものである。
ＶＤ工程とメタルＣＭＰ工程とによって、メタルゲート
電極３０の形成と同時に、局所配線３１およびコンタク
ト・プラグ３２を形成できるようになる。これにより、
従来のプレーナ構造のＭＯＳＦＥＴに比べ、工程数を大
幅に増加させることなしに、Damascene Gate ＭＩＳＦ
ＥＴを製造することが可能となるものである。
【００５１】特に、ダミーゲート電極をメタルゲート電
極３０によって置換する方式のため、寸法精度を高くで
きる。
極３０によって置換する方式のため、寸法精度を高くで
きる。
【００５２】しかも、メタルゲート電極３０の形成前に
ソース・ドレイン拡散層１８，２１を形成するようにし
ているため、後の熱工程によるメタルゲート電極３０へ
の影響を低減できる。
ソース・ドレイン拡散層１８，２１を形成するようにし
ているため、後の熱工程によるメタルゲート電極３０へ
の影響を低減できる。
【００５３】また、メタルゲート電極３０の直下にのみ
限定的にチャネルストッパ層２４を形成できる。
限定的にチャネルストッパ層２４を形成できる。
【００５４】なお、上層配線３３としては、直接、上記
コンタクト・プラグ３２上に設ける場合に限らず、たと
えば図７に示すように、ビア４１を介して、上記コンタ
クト・プラグ３２につながる上層配線３３を形成するよ
うにすることも可能である。
コンタクト・プラグ３２上に設ける場合に限らず、たと
えば図７に示すように、ビア４１を介して、上記コンタ
クト・プラグ３２につながる上層配線３３を形成するよ
うにすることも可能である。
【００５５】この場合、上層配線３３を形成する前に、
たとえば、ＣＶＤ法により全面にＴＥＯＳ膜４２を５０
ｎｍ程度の膜厚となるように堆積させた後、そのＴＥＯ
Ｓ膜４２に、上記コンタクト・プラグ３２に達する開孔
部４３を形成する。
たとえば、ＣＶＤ法により全面にＴＥＯＳ膜４２を５０
ｎｍ程度の膜厚となるように堆積させた後、そのＴＥＯ
Ｓ膜４２に、上記コンタクト・プラグ３２に達する開孔
部４３を形成する。
【００５６】そして、上記開孔部４３内を埋め込むよう
に、ＣＶＤ法によりチタニウム／窒化チタニウム積層膜
２８およびタングステン膜２９を十分な厚さで堆積させ
た後、その表面を、上記ＴＥＯＳ膜４２をストッパにＣ
ＭＰ法により研磨して、上記コンタクト・プラグ３２に
つながるビア４１を形成する。
に、ＣＶＤ法によりチタニウム／窒化チタニウム積層膜
２８およびタングステン膜２９を十分な厚さで堆積させ
た後、その表面を、上記ＴＥＯＳ膜４２をストッパにＣ
ＭＰ法により研磨して、上記コンタクト・プラグ３２に
つながるビア４１を形成する。
【００５７】しかる後、上記ビア４１を介して、上記コ
ンタクト・プラグ３２につながる上層配線３３を形成す
ることで、図７に示した構造のDamascene Gate ＭＩＳ
ＦＥＴが完成される。
ンタクト・プラグ３２につながる上層配線３３を形成す
ることで、図７に示した構造のDamascene Gate ＭＩＳ
ＦＥＴが完成される。
【００５８】また、場合によっては、上記メタルゲート
電極３０に（直に、または、ビアを介して）つながる上
層配線、および、上記局所配線３１に（直に、または、
ビアを介して）つながる上層配線を、レイアウト的にも
自由に形成することが可能である。
電極３０に（直に、または、ビアを介して）つながる上
層配線、および、上記局所配線３１に（直に、または、
ビアを介して）つながる上層配線を、レイアウト的にも
自由に形成することが可能である。
【００５９】上記したように、メタルゲート電極の形成
と同時に、局所配線やコンタクト・プラグを形成できる
ようにしている。
と同時に、局所配線やコンタクト・プラグを形成できる
ようにしている。
【００６０】すなわち、Damascene Gate ＭＩＳＦＥＴ
を製造する場合において、１回のメタルＣＶＤ工程とメ
タルＣＭＰ工程とによって、メタルゲート電極を、局所
配線またはコンタクト・プラグの少なくとも一つと同時
に形成できるようにしている。
を製造する場合において、１回のメタルＣＶＤ工程とメ
タルＣＭＰ工程とによって、メタルゲート電極を、局所
配線またはコンタクト・プラグの少なくとも一つと同時
に形成できるようにしている。
【００６１】これにより、ゲート加工の難度が上がるど
ころか、大幅に工程数を削減できるようになる。したが
って、製造プロセスを簡素化することが可能となる結
果、製造コストの上昇を改善できるようになるものであ
る。
ころか、大幅に工程数を削減できるようになる。したが
って、製造プロセスを簡素化することが可能となる結
果、製造コストの上昇を改善できるようになるものであ
る。
【００６２】しかも、メタルＣＭＰ工程を１回に減少で
きるため、ゲート加工の精度を格段に向上させることが
可能である。
きるため、ゲート加工の精度を格段に向上させることが
可能である。
【００６３】また、デバイス設計上の自由度が増すとと
もに、局所配線の形成によって電気的パスの短縮化が可
能となるため、ＳＲＡＭ（Static Random Access Memor
y ）のセルトランジスタなどとして使用する場合におい
て、特に有用である。
もに、局所配線の形成によって電気的パスの短縮化が可
能となるため、ＳＲＡＭ（Static Random Access Memor
y ）のセルトランジスタなどとして使用する場合におい
て、特に有用である。
【００６４】なお、上記した本発明の第一の形態におい
ては、Damascene Gate ＭＩＳＦＥＴに適用した場合を
例に説明したが、これに限らず、たとえばＣｏｎｃａｖ
ｅＭＩＳＦＥＴにも同様に適用できる。
ては、Damascene Gate ＭＩＳＦＥＴに適用した場合を
例に説明したが、これに限らず、たとえばＣｏｎｃａｖ
ｅＭＩＳＦＥＴにも同様に適用できる。
【００６５】次に、本発明を、Ｃｏｎｃａｖｅ ＭＩＳ
ＦＥＴに適用した場合について説明する。
ＦＥＴに適用した場合について説明する。
【００６６】図８は、本発明の実施の第二の形態にかか
る、Damascene Concave ＭＩＳＦＥＴの構成を概略的に
示すものである。なお、同図（ａ）は要部の平面図、同
図（ｂ）は図（ａ）のVIIIＢ−VIIIＢ線に沿う断面図で
ある。
る、Damascene Concave ＭＩＳＦＥＴの構成を概略的に
示すものである。なお、同図（ａ）は要部の平面図、同
図（ｂ）は図（ａ）のVIIIＢ−VIIIＢ線に沿う断面図で
ある。
【００６７】すなわち、このＭＩＳＦＥＴは、たとえ
ば、ソース・ドレイン拡散層５４の下面に達する埋め込
み構造のメタルゲート電極６５が、２つのＭＩＳＦＥＴ
のソース・ドレイン拡散層５４間をつなぐ局所配線（Lo
cal Interconnect）６６、および、ソース・ドレイン拡
散層上コンタクト（以下、単にコンタクト・プラグと略
記する）６７と同時に同層で形成されてなる構成とされ
ている。
ば、ソース・ドレイン拡散層５４の下面に達する埋め込
み構造のメタルゲート電極６５が、２つのＭＩＳＦＥＴ
のソース・ドレイン拡散層５４間をつなぐ局所配線（Lo
cal Interconnect）６６、および、ソース・ドレイン拡
散層上コンタクト（以下、単にコンタクト・プラグと略
記する）６７と同時に同層で形成されてなる構成とされ
ている。
【００６８】以下に、上記した構成のDamascene Concav
e ＭＩＳＦＥＴの製造方法について、図９〜図１３を参
照して説明する。なお、各図は、図８（ａ）のVIIIＢ−
VIIIＢ線に沿う断面にそれぞれ対応している。
e ＭＩＳＦＥＴの製造方法について、図９〜図１３を参
照して説明する。なお、各図は、図８（ａ）のVIIIＢ−
VIIIＢ線に沿う断面にそれぞれ対応している。
【００６９】先ず、シリコン基板５１の表面に、埋め込
み素子分離法によって素子分離用絶縁膜５２を埋め込ん
で、深さ３００ｎｍ程度の素子分離領域を形成した後、
全面に、１０ｎｍ程度の膜厚のシリコン酸化膜（図示し
ていない）を成膜する。
み素子分離法によって素子分離用絶縁膜５２を埋め込ん
で、深さ３００ｎｍ程度の素子分離領域を形成した後、
全面に、１０ｎｍ程度の膜厚のシリコン酸化膜（図示し
ていない）を成膜する。
【００７０】そして、このシリコン酸化膜を介して、上
記シリコン基板５１の能動素子部（活性層領域）内にイ
オン注入法によりウェル領域５３を形成する。また、ウ
ェル領域５３を形成した後、イオン注入法により、上記
能動素子部内にソース・ドレイン拡散層５４を形成す
る。上記ウェル領域５３および上記ソース・ドレイン拡
散層５４は、ＲＴＡ法により、ドーパントの活性化が行
われる。
記シリコン基板５１の能動素子部（活性層領域）内にイ
オン注入法によりウェル領域５３を形成する。また、ウ
ェル領域５３を形成した後、イオン注入法により、上記
能動素子部内にソース・ドレイン拡散層５４を形成す
る。上記ウェル領域５３および上記ソース・ドレイン拡
散層５４は、ＲＴＡ法により、ドーパントの活性化が行
われる。
【００７１】また、上記シリコン酸化膜をウェットエッ
チングによって剥離した後、全面に、高融点金属膜（た
とえば、コバルト膜またはチタニウム膜あるいはニッケ
ル膜など）をスパッタリングにより堆積する。そして、
ＲＴＡ法および選択ウェットエッチングにより、上記ソ
ース・ドレイン拡散層５４上にのみ、金属シリサイド層
５５を形成する。
チングによって剥離した後、全面に、高融点金属膜（た
とえば、コバルト膜またはチタニウム膜あるいはニッケ
ル膜など）をスパッタリングにより堆積する。そして、
ＲＴＡ法および選択ウェットエッチングにより、上記ソ
ース・ドレイン拡散層５４上にのみ、金属シリサイド層
５５を形成する。
【００７２】さらに、全面に、ＣＶＤ法によりシリコン
窒化膜５６およびＴＥＯＳ膜５７を順に堆積する（以
上、図９参照）。
窒化膜５６およびＴＥＯＳ膜５７を順に堆積する（以
上、図９参照）。
【００７３】次いで、レジスト膜（図示していない）を
リソグラフィー工程によりパターニングし、そのレジス
トパターンをマスクに、メタルゲート電極を形成する領
域の、上記シリコン窒化膜５６および上記ＴＥＯＳ膜５
７を異方性エッチングにより選択的に除去する。
リソグラフィー工程によりパターニングし、そのレジス
トパターンをマスクに、メタルゲート電極を形成する領
域の、上記シリコン窒化膜５６および上記ＴＥＯＳ膜５
７を異方性エッチングにより選択的に除去する。
【００７４】そして、上記レジスト膜を除去した後、さ
らに、上記シリコン窒化膜５６および上記ＴＥＯＳ膜５
７をハードマスクに、上記金属シリサイド層５５および
上記シリコン基板５１をエッチングして、上記ソース・
ドレイン拡散層５４の下面に達する開孔部（第一の開孔
部）５８を形成する。
らに、上記シリコン窒化膜５６および上記ＴＥＯＳ膜５
７をハードマスクに、上記金属シリサイド層５５および
上記シリコン基板５１をエッチングして、上記ソース・
ドレイン拡散層５４の下面に達する開孔部（第一の開孔
部）５８を形成する。
【００７５】また、その開孔部５８内に、イオン注入法
により上記ウェル領域５３と同タイプの不純物を打ち込
んで、上記開孔部５８の直下にのみ限定的にチャネルス
トッパ層５９を形成する（以上、図１０参照）。
により上記ウェル領域５３と同タイプの不純物を打ち込
んで、上記開孔部５８の直下にのみ限定的にチャネルス
トッパ層５９を形成する（以上、図１０参照）。
【００７６】次いで、ＣＶＤ法により、全面に、ゲート
絶縁膜６０を堆積する（図１１参照）。この場合、ゲー
ト絶縁膜６０のコーナー部分においては、ゲート電極材
料の埋め込み性の向上、電界集中の抑制、オフセットト
ランジスタの防止などの観点から、曲率を持たせるのが
望ましい。
絶縁膜６０を堆積する（図１１参照）。この場合、ゲー
ト絶縁膜６０のコーナー部分においては、ゲート電極材
料の埋め込み性の向上、電界集中の抑制、オフセットト
ランジスタの防止などの観点から、曲率を持たせるのが
望ましい。
【００７７】なお好ましいゲート絶縁膜６０の材料とし
ては、シリコン窒化酸化膜（ＳｉＯｘＮｙ）、シリコン
窒化膜（ＳｉＮｘ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、
チタン酸化膜（ＴｉＯｘ）などがあげられる。
ては、シリコン窒化酸化膜（ＳｉＯｘＮｙ）、シリコン
窒化膜（ＳｉＮｘ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、
チタン酸化膜（ＴｉＯｘ）などがあげられる。
【００７８】次いで、レジスト膜（図示していない）を
リソグラフィー工程によりパターニングし、そのレジス
トパターンをマスクに、局所配線を形成する領域および
コンタクト・プラグを形成する領域の、上記ゲート絶縁
膜６０、上記ＴＥＯＳ膜５７および上記シリコン窒化膜
５６をＲＩＥ工程により選択的に除去し、上記金属シリ
サイド層５５の表面に達する開孔部（第二の開孔部）６
１，６２を形成する（以上、図１２参照）。
リソグラフィー工程によりパターニングし、そのレジス
トパターンをマスクに、局所配線を形成する領域および
コンタクト・プラグを形成する領域の、上記ゲート絶縁
膜６０、上記ＴＥＯＳ膜５７および上記シリコン窒化膜
５６をＲＩＥ工程により選択的に除去し、上記金属シリ
サイド層５５の表面に達する開孔部（第二の開孔部）６
１，６２を形成する（以上、図１２参照）。
【００７９】次いで、上記レジスト膜を剥離した後、全
面に、ＣＶＤ法によりチタニウム／窒化チタニウム積層
膜６３およびタングステン膜６４を十分な厚さで堆積さ
せる（メタルＣＶＤ工程）。そして、上記各開孔部５
８，６１，６２内を除く、上記チタニウム／窒化チタニ
ウム積層膜６３および上記タングステン膜６４を、上記
ゲート絶縁膜６０とともに、上記ＴＥＯＳ膜５７をスト
ッパにＣＭＰ法により研磨して除去する（メタルＣＭＰ
工程）。
面に、ＣＶＤ法によりチタニウム／窒化チタニウム積層
膜６３およびタングステン膜６４を十分な厚さで堆積さ
せる（メタルＣＶＤ工程）。そして、上記各開孔部５
８，６１，６２内を除く、上記チタニウム／窒化チタニ
ウム積層膜６３および上記タングステン膜６４を、上記
ゲート絶縁膜６０とともに、上記ＴＥＯＳ膜５７をスト
ッパにＣＭＰ法により研磨して除去する（メタルＣＭＰ
工程）。
【００８０】こうして、上記開孔部５８内に、上記ゲー
ト絶縁膜６０を介して、上記チタニウム／窒化チタニウ
ム積層膜６３および上記タングステン膜６４を埋め込ん
でなるメタルゲート電極６５を形成するのと同時に、上
記開孔部６１内に、同一の金属材料（上記チタニウム／
窒化チタニウム積層膜６３および上記タングステン膜６
４）を埋め込んでなる局所配線６６、および、上記開孔
部６２内に、同一の金属材料を埋め込んでなるコンタク
ト・プラグ６７が形成される（以上、図１３参照）。
ト絶縁膜６０を介して、上記チタニウム／窒化チタニウ
ム積層膜６３および上記タングステン膜６４を埋め込ん
でなるメタルゲート電極６５を形成するのと同時に、上
記開孔部６１内に、同一の金属材料（上記チタニウム／
窒化チタニウム積層膜６３および上記タングステン膜６
４）を埋め込んでなる局所配線６６、および、上記開孔
部６２内に、同一の金属材料を埋め込んでなるコンタク
ト・プラグ６７が形成される（以上、図１３参照）。
【００８１】しかる後、上記コンタクト・プラグ６７に
つながる上層配線（たとえば、Ａｌ配線）６８を形成す
ることで、図８に示した構造のDamascene Concave ＭＩ
ＳＦＥＴが完成される。
つながる上層配線（たとえば、Ａｌ配線）６８を形成す
ることで、図８に示した構造のDamascene Concave ＭＩ
ＳＦＥＴが完成される。
【００８２】このような方法によれば、上記したDamasc
ene Gate ＭＩＳＦＥＴと同様に、１回のメタルＣＶＤ
工程とメタルＣＭＰ工程とによって、メタルゲート電極
６５の形成と同時に、局所配線６６およびコンタクト・
プラグ６７を形成できるようになる。これにより、Dama
scene Gate ＭＩＳＦＥＴに適用した場合と略同様の効
果が期待できる。
ene Gate ＭＩＳＦＥＴと同様に、１回のメタルＣＶＤ
工程とメタルＣＭＰ工程とによって、メタルゲート電極
６５の形成と同時に、局所配線６６およびコンタクト・
プラグ６７を形成できるようになる。これにより、Dama
scene Gate ＭＩＳＦＥＴに適用した場合と略同様の効
果が期待できる。
【００８３】すなわち、従来のプレーナ構造のＭＯＳＦ
ＥＴに比べ、工程数を大幅に増加せることなしに、Dama
scene Concave ＭＩＳＦＥＴを製造することが可能とな
るものである。
ＥＴに比べ、工程数を大幅に増加せることなしに、Dama
scene Concave ＭＩＳＦＥＴを製造することが可能とな
るものである。
【００８４】特に、ダミーゲート電極の形成を必要とし
ないため、ＴＥＯＳ膜５７の平坦化やダミーゲート電極
の剥離が不要である分、Damascene Gate ＭＩＳＦＥＴ
に比べ、工程をさらに簡略化できる。
ないため、ＴＥＯＳ膜５７の平坦化やダミーゲート電極
の剥離が不要である分、Damascene Gate ＭＩＳＦＥＴ
に比べ、工程をさらに簡略化できる。
【００８５】しかも、メタルゲート電極６５の形成前に
ソース・ドレイン拡散層５４を形成するようにしている
ため、後の熱工程によるメタルゲート電極６５への影響
を低減できる。
ソース・ドレイン拡散層５４を形成するようにしている
ため、後の熱工程によるメタルゲート電極６５への影響
を低減できる。
【００８６】また、メタルゲート電極６５の直下にのみ
限定的にチャネルストッパ層５９を形成できる。
限定的にチャネルストッパ層５９を形成できる。
【００８７】なお、上層配線６８としては、直接、上記
コンタクト・プラグ６７上に設ける場合に限らず、たと
えば図１４に示すように、ビア７１を介して、上記コン
タクト・プラグ６７につながる上層配線６８を形成する
ようにすることも可能である。
コンタクト・プラグ６７上に設ける場合に限らず、たと
えば図１４に示すように、ビア７１を介して、上記コン
タクト・プラグ６７につながる上層配線６８を形成する
ようにすることも可能である。
【００８８】この場合、上層配線６８を形成する前に、
たとえば、ＣＶＤ法により全面にＴＥＯＳ膜７２を５０
ｎｍ程度の膜厚となるように堆積させた後、そのＴＥＯ
Ｓ膜７２に、上記コンタクト・プラグ６７に達する開孔
部７３を形成する。
たとえば、ＣＶＤ法により全面にＴＥＯＳ膜７２を５０
ｎｍ程度の膜厚となるように堆積させた後、そのＴＥＯ
Ｓ膜７２に、上記コンタクト・プラグ６７に達する開孔
部７３を形成する。
【００８９】そして、上記開孔部７３内を埋め込むよう
に、ＣＶＤ法によりチタニウム／窒化チタニウム積層膜
６３およびタングステン膜６４を十分な厚さで堆積させ
た後、その表面を、上記ＴＥＯＳ膜７２をストッパにＣ
ＭＰ法により研磨して、上記コンタクト・プラグ６７に
つながるビア７１を形成する。
に、ＣＶＤ法によりチタニウム／窒化チタニウム積層膜
６３およびタングステン膜６４を十分な厚さで堆積させ
た後、その表面を、上記ＴＥＯＳ膜７２をストッパにＣ
ＭＰ法により研磨して、上記コンタクト・プラグ６７に
つながるビア７１を形成する。
【００９０】しかる後、上記ビア７１を介して、上記コ
ンタクト・プラグ６７につながる上層配線６８を形成す
ることで、図１４に示した構造のDamascene Concave Ｍ
ＩＳＦＥＴが完成される。
ンタクト・プラグ６７につながる上層配線６８を形成す
ることで、図１４に示した構造のDamascene Concave Ｍ
ＩＳＦＥＴが完成される。
【００９１】また、場合によっては、上記メタルゲート
電極６５に（直に、または、ビアを介して）つながる上
層配線、および、上記局所配線６６に（直に、または、
ビアを介して）つながる上層配線を、レイアウト的にも
自由に形成することが可能である。
電極６５に（直に、または、ビアを介して）つながる上
層配線、および、上記局所配線６６に（直に、または、
ビアを介して）つながる上層配線を、レイアウト的にも
自由に形成することが可能である。
【００９２】また、必ずしもソース・ドレイン拡散層上
に金属シリサイド層を形成する必要はなく、シリコン酸
化膜をそのまま残存させてなるＣｏｎｃａｖｅ ＭＩＳ
ＦＥＴにも同様に適用できる。
に金属シリサイド層を形成する必要はなく、シリコン酸
化膜をそのまま残存させてなるＣｏｎｃａｖｅ ＭＩＳ
ＦＥＴにも同様に適用できる。
【００９３】さらに、ゲート電極、局所配線、および、
ソース・ドレイン拡散層上コンタクトの形成には、チタ
ニウム／窒化チタニウムおよびタングステン以外の金属
やシリコンまたは金属シリサイドを用いることも可能で
ある。
ソース・ドレイン拡散層上コンタクトの形成には、チタ
ニウム／窒化チタニウムおよびタングステン以外の金属
やシリコンまたは金属シリサイドを用いることも可能で
ある。
【００９４】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００９５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、局所配線やソース・ドレイン拡散層上コンタクトを
形成する際にも、大幅に工程数を削減でき、製造コスト
の上昇を抑えることが可能な半導体装置の製造方法を提
供できる。
ば、局所配線やソース・ドレイン拡散層上コンタクトを
形成する際にも、大幅に工程数を削減でき、製造コスト
の上昇を抑えることが可能な半導体装置の製造方法を提
供できる。
【図１】この発明の実施の第一の形態にかかる、Damasc
ene Gate ＭＩＳＦＥＴの一例を示す概略構成図。
ene Gate ＭＩＳＦＥＴの一例を示す概略構成図。
【図２】同じく、Damascene Gate ＭＩＳＦＥＴの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図３】同じく、Damascene Gate ＭＩＳＦＥＴの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図４】同じく、Damascene Gate ＭＩＳＦＥＴの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図５】同じく、Damascene Gate ＭＩＳＦＥＴの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図６】同じく、Damascene Gate ＭＩＳＦＥＴの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図７】Damascene Gate ＭＩＳＦＥＴの他の例を示す
概略構成図。
概略構成図。
【図８】この発明の実施の第二の形態にかかる、Damasc
ene Concave ＭＩＳＦＥＴの一例を示す概略構成図。
ene Concave ＭＩＳＦＥＴの一例を示す概略構成図。
【図９】同じく、Damascene Concave ＭＩＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
【図１０】同じく、Damascene Concave ＭＩＳＦＥＴの
製造方法を説明するために示す概略断面図。
製造方法を説明するために示す概略断面図。
【図１１】同じく、Damascene Concave ＭＩＳＦＥＴの
製造方法を説明するために示す概略断面図。
製造方法を説明するために示す概略断面図。
【図１２】同じく、Damascene Concave ＭＩＳＦＥＴの
製造方法を説明するために示す概略断面図。
製造方法を説明するために示す概略断面図。
【図１３】同じく、Damascene Concave ＭＩＳＦＥＴの
製造方法を説明するために示す概略断面図。
製造方法を説明するために示す概略断面図。
【図１４】Damascene Concave ＭＩＳＦＥＴの他の例を
示す概略構成図。
示す概略構成図。
【図１５】従来技術とその問題点を説明するために示
す、プレーナ型ＭＯＳＦＥＴの概略断面図。
す、プレーナ型ＭＯＳＦＥＴの概略断面図。
【図１６】同じく、従来のプレーナ型ＭＯＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
【図１７】同じく、従来のプレーナ型ＭＯＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
【図１８】同じく、従来のプレーナ型ＭＯＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
【図１９】同じく、従来のプレーナ型ＭＯＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
【図２０】同じく、従来のプレーナ型ＭＯＳＦＥＴの製
造方法を説明するために示す概略断面図。
造方法を説明するために示す概略断面図。
１１…シリコン基板 １２…素子分離用絶縁膜 １３…ウェル領域 １４…ゲート酸化膜 １５…ポリシリコン電極 １６…ゲート上絶縁膜 １７…後酸化膜 １８…浅いソース・ドレイン拡散層（エクステンション
領域） １９…シリコン窒化膜 ２０…側壁絶縁膜 ２１…深いソース・ドレイン拡散層 ２２…ＴＥＯＳ膜 ２３…開孔部（メタルゲート電極用） ２４…チャネルストッパ層 ２５…ゲート絶縁膜 ２６…開孔部（局所配線用） ２７…開孔部（コンタクト・プラグ用） ２８…チタニウム／窒化チタニウム積層膜 ２９…タングステン膜 ３０…メタルゲート電極 ３１…局所配線 ３２…ソース・ドレイン拡散層上コンタクト（コンタク
ト・プラグ） ３３…上層配線 ４１…ビア ４２…ＴＥＯＳ膜 ４３…開孔部（ビア用） ５１…シリコン基板 ５２…素子分離用絶縁膜 ５３…ウェル領域 ５４…ソース・ドレイン拡散層 ５５…金属シリサイド層 ５６…シリコン窒化膜 ５７…ＴＥＯＳ膜 ５８…開孔部（メタルゲート電極用） ５９…チャネルストップ層 ６０…ゲート絶縁膜 ６１…開孔部（局所配線用） ６２…開孔部（コンタクト・プラグ用） ６３…チタニウム／窒化チタニウム積層膜 ６４…タングステン膜 ６５…メタルゲート電極 ６６…局所配線 ６７…コンタクト・プラグ（ソース・ドレイン拡散層上
コンタクト） ６８…上層配線 ７１…ビア ７２…ＴＥＯＳ膜 ７３…開孔部（ビア用）
領域） １９…シリコン窒化膜 ２０…側壁絶縁膜 ２１…深いソース・ドレイン拡散層 ２２…ＴＥＯＳ膜 ２３…開孔部（メタルゲート電極用） ２４…チャネルストッパ層 ２５…ゲート絶縁膜 ２６…開孔部（局所配線用） ２７…開孔部（コンタクト・プラグ用） ２８…チタニウム／窒化チタニウム積層膜 ２９…タングステン膜 ３０…メタルゲート電極 ３１…局所配線 ３２…ソース・ドレイン拡散層上コンタクト（コンタク
ト・プラグ） ３３…上層配線 ４１…ビア ４２…ＴＥＯＳ膜 ４３…開孔部（ビア用） ５１…シリコン基板 ５２…素子分離用絶縁膜 ５３…ウェル領域 ５４…ソース・ドレイン拡散層 ５５…金属シリサイド層 ５６…シリコン窒化膜 ５７…ＴＥＯＳ膜 ５８…開孔部（メタルゲート電極用） ５９…チャネルストップ層 ６０…ゲート絶縁膜 ６１…開孔部（局所配線用） ６２…開孔部（コンタクト・プラグ用） ６３…チタニウム／窒化チタニウム積層膜 ６４…タングステン膜 ６５…メタルゲート電極 ６６…局所配線 ６７…コンタクト・プラグ（ソース・ドレイン拡散層上
コンタクト） ６８…上層配線 ７１…ビア ７２…ＴＥＯＳ膜 ７３…開孔部（ビア用）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 尚郎 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F040 DC01 EC01 EC03 EC04 EC08 EC19 EC20 ED03 ED04 EE05 EF02 EH02 EH07 EJ02 EJ03 EJ07 EK05 EM02 FA02 FA03 FA05 FA07 FA10 FB02 FB05 FC19 FC21
Claims (5)
- 【請求項１】 ＭＩＳ（Metal Insulator Semiconducto
r ）型構造を有する半導体装置の製造方法において、 前記半導体装置のゲート電極を、少なくとも局所配線お
よびソース・ドレイン拡散層上コンタクトのいずれかと
同時に、かつ同層で形成するようにしたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板の能動素子部上にダミー電極
を形成する工程と、前記ダミー電極の形成部を除く、前
記半導体基板の表面にソース・ドレイン拡散層を形成す
る工程と、 前記半導体基板上に、前記ダミー電極の上面と略同じ高
さの層間絶縁膜を形成する工程と、 前記ダミー電極を除去し、前記層間絶縁膜に第一の開孔
部を形成する工程と、少なくとも、前記第一の開孔部内
に露出する前記半導体基板の表面部にゲート絶縁膜を形
成する工程と、 前記層間絶縁膜に、前記ソース・ドレイン拡散層に達す
る第二の開孔部を形成する工程と、 前記第一，第二の開孔部内に同一材料を埋め込んで、ゲ
ート電極と同時に、少なくとも局所配線またはソース・
ドレイン拡散層上コンタクトのいずれかを形成する工程
とを備えてなることを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板の表面にソース・ドレイン拡
散層を形成する工程と、 全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記半導体基板を選択的に除去
し、前記ソース・ドレイン拡散層の下面に達する第一の
開孔部を形成する工程と、 少なくとも、前記第一の開孔部の底面にゲート絶縁膜を
形成する工程と、 前記層間絶縁膜に、前記ソース・ドレイン拡散層の上面
に達する第二の開孔部を形成する工程と、 前記第一，第二の開孔部内に同一材料を埋め込んで、ゲ
ート電極と同時に、少なくとも局所配線またはソース・
ドレイン拡散層上コンタクトのいずれかを形成する工程
とを備えてなることを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記ゲート電極は、その下端が、前記ソ
ース・ドレイン拡散層の下面と略同一面に位置してなる
ことを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 コンタクト・ビアを介して、少なくと
も、前記ソース・ドレイン拡散層上コンタクトにつなが
る上層配線を形成する工程をさらに備えることを特徴と
する請求項２乃至請求項４のいずれか１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027207A JP2000223699A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027207A JP2000223699A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223699A true JP2000223699A (ja) | 2000-08-11 |
Family
ID=12214666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027207A Pending JP2000223699A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223699A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372639B1 (ko) * | 2000-06-21 | 2003-02-17 | 주식회사 하이닉스반도체 | 모스팻 소자의 제조방법 |
| KR100412141B1 (ko) * | 2001-12-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| KR100422342B1 (ko) * | 2000-12-29 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| JP2011044517A (ja) * | 2009-08-20 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
| JP2012028557A (ja) * | 2010-07-23 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2012527746A (ja) * | 2010-04-09 | 2012-11-08 | 中国科学院微電子研究所 | 半導体デバイス及びその製造方法 |
| CN112928153A (zh) * | 2019-12-05 | 2021-06-08 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构及其形成方法 |
-
1999
- 1999-02-04 JP JP11027207A patent/JP2000223699A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372639B1 (ko) * | 2000-06-21 | 2003-02-17 | 주식회사 하이닉스반도체 | 모스팻 소자의 제조방법 |
| KR100422342B1 (ko) * | 2000-12-29 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 제조방법 |
| KR100412141B1 (ko) * | 2001-12-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| JP2011044517A (ja) * | 2009-08-20 | 2011-03-03 | Sony Corp | 半導体装置及びその製造方法 |
| US8896068B2 (en) | 2009-08-20 | 2014-11-25 | Sony Corporation | Semiconductor device including source/drain regions and a gate electrode, and having contact portions |
| JP2012527746A (ja) * | 2010-04-09 | 2012-11-08 | 中国科学院微電子研究所 | 半導体デバイス及びその製造方法 |
| JP2012028557A (ja) * | 2010-07-23 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| CN112928153A (zh) * | 2019-12-05 | 2021-06-08 | 中芯国际集成电路制造（天津）有限公司 | 半导体结构及其形成方法 |
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