JP2012527746A - 半導体デバイス及びその製造方法 - Google Patents

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Abstract

本願は、半導体デバイス及びその製造方法に関するものである。本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、犠牲ゲートを除去して、リプレースメントゲートホールを形成する工程と、第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、第１のコンタクトホール及びリプレースメントゲートホールに第１の導電材料を充填して、ソース／ドレイン領域に接触する第１のコンタクト部と、リプレースメントゲートとを形成する工程とを含む。本発明によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成することができるため、製造プロセスを簡単化できた。

Description

本発明は、半導体分野に関するものであり、より具体的には、半導体デバイス及びその製造方法に関するものであり、特にリプレースメントゲートを含む半導体デバイスの製造方法及びその方法を利用して製造された半導体デバイスに関する。
半導体デバイスのサイズがだんだん小さくなり、それに伴い、コンタクトホール（ＣＡ）とこれに対応するコンタクト部も小さくなると共に、相互間の距離も小さくなっている。従来のプロセスで小さなコンタクトホール／コンタクト部を生成する場合、以下のような問題が生じている。（１）ゲート領域のエッチング深さとソース／ドレイン領域のエッチング深さが異なっているため、コンタクトホールとゲート電極間での短絡が発生しやすい。（２）ソース／ドレイン領域のエッチング深さが深く、且つ開口が小さい（即ち、小さいアスペクト比を有する）ため、エッチングして完全に貫通させることができないことと、充填された金属の内部に穴などが現れることなどの様々なプロセス欠陥が生じる可能性がある。よって、プロセスの選択性が制限され、寄生抵抗が増大してしまうことを招いている。
出願人は、この問題を解決するために、既に以下の発明（中国特許出願第２００９１００９２５１４．３号を参照）を提案してきた。具体的には、先ず、ゲート電極、ソース／ドレイン電極を含むトランジスタ構造を形成した半導体基板に第１の層間絶縁層を堆積し、該第１の層間絶縁層に対してＣＭＰ（化学機械研磨）のような平坦化のプロセスを行うことにより、ゲート電極を露出させる。その後、第１の層間絶縁層において、ソース／ドレイン電極に対応する部分にコンタクトホールを形成し、金属など導電材料を充填して、ソース／ドレイン電極に接触する下コンタクト部を形成する。そして、第２の層間絶縁層を堆積する。この第２の層間絶縁層において、ゲート電極、ソース／ドレイン電極にそれぞれ対応するコンタクトホールを形成し、且つ、金属など導電材料を充填して、ゲート電極、ソース／ドレイン電極にそれぞれ接触する上コンタクト部を形成する。
このように、２つの工程に分けてコンタクト部を形成することにより、一回のみでコンタクトホールをエッチングする際に発生する問題を低減することができる。また、上コンタクト部を形成する際、ゲート電極とソース／ドレイン電極に対応するエッチングされたコンタクトホールの深さは同じである。よって、前記のように、従来技術における問題を解決することができた。
しかしながら、このようなプロセスをリプレースメントゲート構造の製造に利用する場合、一般的にゲート電極金属の充填と、コンタクトホール中の金属の充填とについては、２つの工程に分けて行い、且つゲート電極金属とコンタクトホール中の充填された金属は異なっている（出願人の前記の中国特許出願第２００９１００９２５１４．３号を参照）。なお、ソース／ドレイン電極に接触する下コンタクト部を形成した後にＣＭＰを行う必要があるが、このＣＭＰは、プロセスが複雑であり、作業条件も厳しく要求されている。
前記の問題に鑑みて、プロセスを簡単化することができる新たな半導体デバイス及びその製造方法を提供する必要がある。
本発明は、前記従来の技術にかかる問題を解決することができ、特にリプレースメントゲートプロセスを簡単化することができる半導体デバイス及びその製造方法を提供することを目的とする。
本発明の半導体デバイスの製造方法は、半導体基板を提供する工程と、前記半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、第１の層間絶縁層を堆積し、前記犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、前記犠牲ゲートを除去し、リプレースメントゲートホールを形成する工程と、前記第１の層間絶縁層における、前記ソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール及び前記リプレースメントゲートホールに第１の導電材料を充填して、前記ソース／ドレイン領域に接触する第１のコンタクト部及びリプレースメントゲートを形成する工程とを、含むことを特徴とする。
また、該製造方法は、前記第１のコンタクト部と前記リプレースメントゲートが形成された後に、第２の層間絶縁層を堆積する工程と、前記第２の層間絶縁層における、前記第１のコンタクト部と前記リプレースメントゲートとに対応する位置に、第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールに第２の導電材料を充填して、第２のコンタクト部を形成する工程とを更に含み、前記第２のコンタクト部は、前記第１のコンタクト部及び前記リプレースメントゲートにそれぞれ接触することが好ましい。
該製造方法は、前記リプレースメントゲートホールが形成された後に、且つ前記第１のコンタクトホールが形成される前に、前記リプレースメントゲートホールに仕事関数調整層を形成する工程を更に含むことが好ましい。
また、該製造方法は、前記第１のコンタクトホールが形成された後に、且つ前記第１の導電材料が充填される前に、ライナー層を前記第１のコンタクトホールに形成する工程を更に含むことがより好ましい。
また、該製造方法は、前記第１のコンタクトホールが形成された後に、且つ前記第１の導電材料が充填される前に、前記第１のコンタクトホール及び前記リプレースメントゲートホールにライナー層を形成する工程を更に含み、前記リプレースメントゲートホール内に位置する前記ライナー層の部分は、仕事関数調整材料として用いられていることが好ましい。
また、該製造方法は、前記第２のコンタクトホールが形成された後に、且つ前記第２の導電材料が充填される前に、ライナー層を、前記第２のコンタクトホールに形成する工程を更に含むことが好ましい。
前記第１の導電材料は、Ｔｉ、Ａｌ或いは両者の合金であることが好ましい。
また、本発明の半導体デバイスは、半導体基板と、前記半導体基板に形成されたゲート絶縁層及び前記ゲート絶縁層に形成されたリプレースメントゲートを含むゲート領域と、ソース／ドレイン領域とを含む前記半導体基板に形成されるトランジスタ構造と、前記半導体基板上に形成された第１の層間絶縁層と、前記第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に形成され、前記ソース／ドレイン領域と接触している第１のコンタクト部とを含む半導体デバイスであって、前記第１のコンタクト部は、前記リプレースメントゲートと同じ導電材料層で構成されていることを特徴とする。
該半導体デバイスは、前記第１の層間絶縁層に形成された第２の層間絶縁層と、前記第２の層間絶縁層における前記第１のコンタクト部及び前記リプレースメントゲートに対応する位置に形成された第２のコンタクト部とを更に含み、前記第２のコンタクト部は、前記第１のコンタクト部と前記リプレースメントゲートにそれぞれ接触することが好ましい。
該半導体デバイスにおいては、前記リプレースメントゲートは、底部と側壁が仕事関数調整層で覆われ、前記第１のコンタクト部は、底部と側壁がライナー層で覆われ、前記仕事関数調整層と前記ライナー層は、それぞれＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｔａ、Ｔｉの何れか一つ或いは複数種類の材料の組み合わせにより形成されたことが好ましい。
また、前記仕事関数調整層とライナー層の材料は同じであることがより好ましい。
前記第１のコンタクト部とリプレースメントゲートを形成する導電材料は、Ｔｉ、Ａｌ或いは両者の合金であることが好ましい。
本発明の実施例によれば、リプレースメントゲートと第１のコンタクト部は、同一の工程で同じ材料を堆積して形成されるため、製造プロセスを簡単化することができる。また、堆積された第１のコンタクト部のライナー層の一部を仕事関数調整金属として利用できるため、プロセスをさらに簡単化することができる。
なお、第１のコンタクト部とリプレースメントゲートには、同じ材料を用いたため、後のプロセス（例えば、第２のコンタクトホールのエッチング、第２のコンタクト部のライナー層の選択）において、容易に最適化する。
以下、図面に基づいて本発明の実施例についての説明により、本発明の上述及び他の目的、特徴と優れた点は、より明確になる。
本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。 本発明の実施例に係る半導体デバイスの製造プロセスにおける工程を示す断面図である。
以下、図面に示した具体的な実施例に基づいて、本発明を記述する。但し、以下の記述は、一例に過ぎず、本発明の範囲を限定するものではない。ここで、本発明の概念を明確にするために、以下の説明では、公知構造と技術に対する記述を省略する。
図面において本発明の実施例に係る層構造を示しているが、これらの図面は、比例に基づいて描いたものではない。明瞭になるため、図面のある細部が拡大されることもあり、図面のある細部が省略されることもある。図面に示した各領域、層の形状及びこれらの相互間の相対的な大きさ、位置関係は、一例に過ぎず、実際に、製造誤差や技術制限により、ずれが生じる場合もある。また、当業者は、実際の需要に応じて、異なる形状、大きさ、相対的な位置の領域／層を設計することも可能である。
図１〜１３は、本発明の実施例に係るリプレースメントゲートを含む半導体デバイスの製造プロセスにおける各工程を詳細に示す断面図である。以下、これらの図面に基づいて、本発明の実施例に係る各工程及びこれらの工程により得られる半導体デバイスについて詳細な説明を行う。
先ず、図１に示すように、半導体基板１００１、例えばＳｉ基板を提供する。該半導体基板１００１にトランジスタ構造が形成された。具体的には、該トランジスタ構造は、例えば、ゲート領域１００と、ソース／ドレイン領域２００とを含む。例えば、ゲート領域１００は、半導体基板の上に位置するゲート絶縁層１００２と、ゲート絶縁層１００２に形成された犠牲ゲート１００３と、ゲート電極主体を取り囲むゲート電極側壁１００４とを含む。なお、ゲート絶縁層１００２は、例えば、誘電率が高い材料（高ｋ材料ともいう）を含む。犠牲ゲート１００３は、例えば、ポリシリコンを含む。ゲート電極側壁１００４は、例えば、ＳｉＮｘなどの窒化物を含む。本発明の例示として、ゲート絶縁層１００２の厚さは、１〜３ｎｍ程度であり、犠牲ゲート１００３の厚さは、２０〜７０ｎｍ程度であり、ゲート電極側壁１００４は、図示の水平方向における幅が１０〜４０ｎｍ程度であり、犠牲ゲート１００３上における厚さは１５〜４０ｎｍ程度である。
当業者は、様々なプロセスで、このようなトランジスタ構造を生成することができる。このようなトランジスタ構造の製造は、本発明の主旨に直接に関係しないため、ここではその詳細な説明を省略する。
ソース／ドレイン領域２００と、後で形成されるコンタクト部との間のコンタクト抵抗を低減させるように、ソース／ドレイン領域２００においてケイ化物層１００５を形成することが好ましい。ケイ化物層１００５は、例えば、トランジスタ構造が形成された半導体基板に金属層（例えば、Ｔｉ、Ｗ或いはＣｏ）を堆積してから、アニール処理を行うことにより、堆積された金属とソース／ドレイン領域のＳｉとを反応させて金属ケイ化物を生成し、その後、反応されなかった残留の金属を除去することで形成される。このような金属ケイ化物は、ソース／ドレイン領域２００と、後で形成されるコンタクト部との間のコンタクト抵抗を低減することができる。
その後、図２に示すように、前記トランジスタ構造が形成された半導体基板１００１に、第１の層間絶縁層１００６を堆積する。第１の層間絶縁層１００６は、例えば、ドープされないシリコン酸化物（Ｓｉ０２）、各種ドープされたシリコン酸化物（例えば、ホウケイ酸ガラス、ホウリンケイ酸ガラスなど）とシリコン窒化物（Ｓｉ３Ｎ４）などを含んでもよい。
本発明において、デバイスの機能を改善させるために、リプレースメントゲートプロセスを利用した。具体的には、リプレースメントゲートが、例えば、前記形成された犠牲ゲート１００３に替わって、金属材料を用いて形成される。このようなリプレースメントゲートプロセスは、本技術分野において公知であるため、ここでは、具体的な説明を省略する。ここで、注意すべきことは、既に形成された犠牲ゲート１００３を取り替えるために、その頂部に形成された（各）層を除去して、犠牲ゲート１００３を露出させる必要があるということである。
従って、図３に示すように、先ず、ゲート電極側壁１００４を露出させるように、第１の層間絶縁層１００６に対して平坦化、例えばＣＭＰ（化学機械研磨）を行う。その後、図４に示すように、ゲート電極側壁１００４において、犠牲ゲート１００３の頂部に位置する部分を、例えばＣＭＰやＲＩＥ（反応性イオンエッチング）を利用して更に除去して、犠牲ゲート１００３を露出させる。
ここで注意すべきことは、上述した実施例においては、図２に示すように、トランジスタ構造を形成した後に、犠牲ゲート１００３の頂部に位置するゲート電極側壁１００４の部分（以下、被覆層と称する）を除去しないまま、第１の層間絶縁層１００６を堆積したということである。しかし、本発明は、これに限定されず、例えば、トランジスタ構造を形成し、アニール処理を行ってケイ化物層１００５を形成した後に、先ず犠牲ゲート１００３の頂部上の被覆層を除去し、それから第１の層間絶縁層１００６を堆積してもよい。
その後、図５に示すように、例えば、ウエットエッチング或いはドライエッチングを利用して犠牲ゲート１００３を除去して、リプレースメントゲートホール１００３’が形成される。それから、リプレースメントゲートホール１００３’にリプレースメントゲート材料（例えば、金属）を充填してリプレースメントゲートが形成される。ここで、前に形成されたゲート絶縁層１００２を取り替えてもよい。具体的には、先ず、例えばエッチングによりゲート絶縁層１００２を除去し、その後、新たなゲート絶縁層（図示せず）の堆積を行う。該新たなゲート絶縁層には、異なる高ｋ材料が含まれてもよい。
その後で形成されるリプレースメントゲートの仕事関数を調整するために、リプレースメントゲートホール１００３’に仕事関数調整層を形成することが好ましい。そのために、例えば、図６に示すように、予備仕事関数調整層１００７を堆積する。その後、該予備仕事関数調整層１００７に対して処理（例えば、化学機械研磨ＣＭＰ）を行うことにより、該予備仕事関数調整層１００７がリプレースメントゲートホール１００３’内のみに残る（図９を参照）ようにする。即ち、リプレースメントゲートホール１００３’の底部と側壁を覆うようにする。もちろん、ここではプロセスを簡単化するために、予備仕事関数調整層１００７を堆積した後に、すぐそれに対して処理を行わず、そのまま保留しておくことが好ましい。その後、リプレースメントゲート及びコンタクト部の導電材料を堆積してから平坦化（例えばＣＭＰ）を行う際、一括にリプレースメントゲートホール１００３’の外に位置する予備仕事関数調整層１００７を除去することもできる（図９を参照）。
該予備仕事関数調整層１００７は、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｔａ、Ｔｉの何れか一つ或いはこれらの組み合わせを含むことができる。なお、該予備仕事関数調整層１００７は多層構造、例えば、ＴｉＮ／ＴｉＡｌＮの二層構造であってもよい。該予備仕事関数調整層１００７の厚さは、３〜１０ｎｍ程度である。
それから、図７、図８に示すように、例えばリソグラフィにより、フォトレジストマスク１００８（図７）を形成し、リソグラフィ、レジストマスク除去により、第１の層間絶縁層１００６におけるソース／ドレイン領域に対応する位置に、コンタクトホール１００９が形成される。コンタクトホールの底部において、ソース／ドレイン領域（或いは、ソース／ドレイン領域に形成されたケイ化物層１００５）（図９）は露出されるようにする。本発明の実施例において、コンタクトホール１００９の幅（図示の水平方向の幅）は１５〜１００ｎｍ程度である。
続いて、図９に示すように、コンタクトホール１００９及びリプレースメントゲートホール１００３’に導電材料を充填して、第１のソース／ドレイン領域コンタクト部１０１０及びリプレースメントゲート１００３’’がそれぞれ形成される。例えば、先ず、Ａｌ、Ｗ、ＡｌＴｉ、Ｃｕ、ＴｉＮ、ＴａＮ、Ｔｉ或いはＴａのような導電材料を堆積する。この導電材料としては、Ｔｉ、Ａｌ或いは両者の合金を選択することが好ましい。Ｔｉ、Ａｌの抵抗率が非常に低いため、ゲート電極抵抗の低減に有利である。それから、第１の層間絶縁層１００６を露出させるまでに、堆積された導電材料に対して平坦化（例えば、ＣＭＰ）を行う。このように、コンタクトホール１００９及びリプレースメントゲートホール１００３’に導電材料を充填した。なお、第１のソース／ドレイン領域コンタクト部１０１０は、その下方のソース／ドレイン領域（或いは、ソース／ドレイン領域に形成されたケイ化物層１００５）に接触している。
上述のように導電材料を堆積する前に、コンタクトホール１００９及び／又はリプレースメントゲートホール１００３’にライナー層（図示せず）を形成することが好ましい。ライナー層は、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｔａ、Ｔｉの何れの一つ或いはこれらの組み合わせを含んでもよい。なお、該ライナー層は、多層構造、例えばＴｉＮ／ＴｉＡｌＮ二層構造であってもよい。ライナー層の厚さは、２〜１０ｎｍ程度であってもよい。それから、上述のように導電材料を堆積した後に、第１の層間絶縁層１００６を露出させるまで、平坦化を行う。
該ライナー層は、仕事関数調整材料として用いられることが好ましい。この場合は、図６に示す予備仕事関数調整層１００７を堆積する工程を省略することもできる。このような場合には、リプレースメントゲートホール１００３’とコンタクトホール１００９を形成した後に（図８を参照、この時、予備仕事関数調整層１００７が存在しない）、半導体基板上にライナー層材料を堆積することにより、コンタクトホール１００９中に位置する該ライナー層材料の部分（即ち、コンタクトホールの底部と側壁を覆う部分）は、コンタクト部のライナー層として用いられ、リプレースメントゲートホール１００３’中に位置する該ライナー層材料の部分（即ち、リプレースメントゲートホールの底部と側壁を覆う部分）は、ゲート電極の仕事関数調整層として用いられることができる。
本発明の実施例に係る半導体デバイスは、このように得られた。該半導体デバイスは、図９に示すように、半導体基板１００１と、半導体基板に形成されたトランジスタ構造とを含み、該トランジスタ構造は、ゲート領域及びソース／ドレイン領域を含み、ゲート領域は、ゲート絶縁層１００２及びリプレースメントゲート１００３’’を含み、ソース／ドレイン領域は、ケイ化物層１００５を含むことが好ましい。また、半導体デバイスは、半導体基板１００１に形成された第１の層間絶縁層１００６を更に含み、第１の層間絶縁層１００６において、ソース／ドレイン領域（或いは、ソース／ドレイン領域のケイ化物層１００５）に接触する第１のソース／ドレイン領域コンタクト部１０１０が形成されている。この構成で、リプレースメントゲート１００３’’と第１のソース／ドレイン領域コンタクト部１０１０は、同じ導電材料層（同一の工程で同じ材料を堆積して形成される）で構成されている。
半導体デバイスが形成された後に、さらに、以下の処理を行うことにより、外部との接触をよりよく実現することができる。
図１０に示すように、第１の層間絶縁層１００６上に第２の層間絶縁層１０１１の堆積を行う。第２の層間絶縁層１０１１は、例えば、ドープされないシリコン酸化物（Ｓｉ０２）、各種ドープされたシリコン酸化物（例えば、ホウケイ酸ガラス、ホウリンケイ酸ガラスなど）とシリコン窒化物（Ｓｉ３Ｎ４）などを含むことができる。既に（図９の）平坦化プロセスを行ったため、第２の層間絶縁層１０１１は、平坦な上面を有する。
それから、図１１、図１２に示すように、例えば、リソグラフィにより、フォトレジストマスク１０１２（図１１）を形成し、リソグラフィ、レジストマスク除去により、第２の層間絶縁層１０１１における、ソース／ドレイン領域とゲート領域にそれぞれ対応する位置に、コンタクトホール１０１３が形成される。コンタクトホールの底部において、第１のソース／ドレイン領域コンタクト部１０１０とリプレースメントゲート１００３’’は露出される（図１２）。本発明の実施例において、コンタクトホール１０１３の幅（図示の水平方向の幅）は、２０〜１５０ｎｍ程度である。
その後、図１３に示すように、コンタクトホール１０１３に導電材料を充填して、第２のソース／ドレイン領域コンタクト部及びゲート領域コンタクト部１０１４がそれぞれ形成される。例えば、先ず、Ａｌ、Ｗ、ＡｌＴｉ、Ｃｕ、ＴｉＮ、ＴａＮ、Ｔｉ或いはＴａのような導電材料の堆積を行う。それから、第２の層間絶縁層１０１１を露出させるまで、堆積された導電材料に対して平坦化（例えばＣＭＰ）を行う。このように、コンタクトホール１０１３に導電材料が充填された。なお、第２のソース／ドレイン領域コンタクト部１０１４は、その下方の対応位置の第１のソース／ドレイン領域コンタクト部１０１０にそれぞれ接触し、ゲート領域コンタクト部１０１４は、リプレースメントゲート１００３’’に接触している。
上述のように導電材料を堆積する前に、コンタクトホール１０１３にライナー層（図示せず）を形成することが好ましい。例えば、先ず予備ライナー層を堆積し、その後、該予備ライナー層に対して処理（例えば、選択的なエッチング）を行うことにより、該予備ライナー層がコンタクトホール１０１３のみに残るようにする。即ち、コンタクトホール１０１３の底部と側壁のみを覆うようにする。もちろん、ここではプロセスを簡単化するために、予備ライナー層を堆積した後に、すぐそれに対して処理を行わず、そのまま保留しておくことが好ましい。上コンタクト部の導電材料を堆積してから平坦化（例えばＣＭＰ）する際、一括にコンタクトホール１０１３の外に位置する予備ライナー層を除去すればよい。
該予備ライナー層は、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｔａ、Ｔｉの何れの一つ或いはこれらの組み合わせを含むことができる。なお、該予備ライナー層は、多層構造、例えばＴｉＮ／ＴｉＡｌＮ二層構造であってもよい。予備ライナー層の厚さは２〜１０ｎｍ程度であってもよい。
最後に、図１３に示すような本発明の他の実施例に係る半導体デバイスが形成された。該実施例に係る半導体デバイスは、図１３に示すように、半導体基板１００１と、半導体基板に形成されたトランジスタ構造とを主に含み、該トランジスタ構造は、ゲート領域及びソース／ドレイン領域を含み、ゲート領域は、ゲート絶縁層１００２及びリプレースメントゲート１００３’’を含み、ソース／ドレイン領域はケイ化物層１００５を含むことが好ましい。また、半導体デバイスは、半導体基板１００１に形成された第１の層間絶縁層１００６と、第１の層間絶縁層１００６に形成された第２の層間絶縁層１０１１とを更に含み、第１の層間絶縁層１００６において、ソース／ドレイン領域（或いは、ソース／ドレイン領域のケイ化物層１００５）に接触する第１のソース／ドレイン領域コンタクト部１０１０が形成され、第２の層間絶縁層１０１１において、第1のソース／ドレイン領域コンタクト部に接触する第２のソース／ドレイン領域コンタクト部１０１４及びリプレースメントゲート１００３’’に接触するゲート領域コンタクト部１０１４が形成される。この構成で、リプレースメントゲート１００３’’と第１のソース／ドレイン領域コンタクト部１０１０は同一の工程で同じ材料を堆積して形成されている。
本発明の実施例によれば、同一の工程でリプレースメントゲートと第１のソース／ドレイン領域コンタクト部材料を堆積するため、製造プロセスを簡単化できると共に、プロセスコストを低減することができる。それに、堆積されたコンタクト部のライナー層の一部が仕事関数調整金属として用いられることができるため、トランジスタのオン電圧Ｖｔｈに対して容易に調整することができる。
なお、第１のソース／ドレイン領域コンタクト部とリプレースメントゲートは、同じ材料を用いるため、その後から続くプロセス及び材料の選択を更に簡単化することができ、例えば、上部コンタクトホールのエッチング、下コンタクト部とのコンタクト抵抗を低減するためのコンタクト部のライナー層の選択などを簡単化することができる。例えば、当業者は、下部の第１のコンタクト部とゲート電極金属が同じ材料であることは、上部コンタクトホールのエッチング中に同じエッチング停止層を形成したことに相当するため、エッチングプロセスが簡単になることが分かる。
以上の記述においでは、各層の構図、エッチングなどの技術について詳細な説明を省略した。しかし、当業者は、公知技術中の各種方法に基づいて、必要となる形状の層、領域などを形成することができる。なお、同一の構造を形成するために、当業者は、以上に記述した方法と完全に同じではない方法を設計することもできる。
以上のように、本発明の実施例に基づいて本発明について説明した。しかし、これらの実施例は、説明に用いられた一例に過ぎず、本発明は、この範囲を制限するものではない。本発明の範囲は、特許請求の範囲及びその等価物により限定される。本発明の範囲を逸脱しない限りに、当業者は、種々の取替えや変更を行うことが可能であり、これらの取替えや変更も本発明の範囲に属する。

Claims (12)

  1. 半導体デバイスの製造方法であって、
    半導体基板を提供する工程と、
    前記半導体基板に、該半導体基板に形成されたゲート絶縁層及び該ゲート絶縁層に形成された犠牲ゲートを含むゲート領域と、ソース／ドレイン領域とを含むトランジスタ構造を形成する工程と、
    第１の層間絶縁層を堆積し、前記犠牲ゲートを露出させるように該第１の層間絶縁層に対して平坦化を行う工程と、
    前記犠牲ゲートを除去し、リプレースメントゲートホールを形成する工程と、
    前記第１の層間絶縁層における、前記ソース／ドレイン領域に対応する位置に、第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホール及び前記リプレースメントゲートホールに第１の導電材料を充填して、前記ソース／ドレイン領域に接触する第１のコンタクト部及びリプレースメントゲートを形成する工程とを、
    含むことを特徴とする半導体デバイスの製造方法。
  2. 前記第１のコンタクト部と前記リプレースメントゲートが形成された後に、
    第２の層間絶縁層を堆積する工程と、
    前記第２の層間絶縁層における、前記第１のコンタクト部と前記リプレースメントゲートとに対応する位置に、第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールに第２の導電材料を充填して、第２のコンタクト部を形成する工程とを更に含み、
    前記第２のコンタクト部は、
    前記第１のコンタクト部及び前記リプレースメントゲートにそれぞれ接触することを特徴とする請求項１に記載の半導体デバイスの製造方法。
  3. 前記リプレースメントゲートホールが形成された後に、且つ前記第１のコンタクトホールが形成される前に、
    前記リプレースメントゲートホールに仕事関数調整層を形成する工程を更に含むことを特徴とする請求項１に記載の半導体デバイスの製造方法。
  4. 前記第１のコンタクトホールが形成された後に、且つ前記第１の導電材料が充填される前に、
    ライナー層を前記第１のコンタクトホールに形成する工程を更に含むことを特徴とする請求項３に記載の半導体デバイスの製造方法。
  5. 前記第１のコンタクトホールが形成された後に、且つ前記第１の導電材料が充填される前に、
    前記第１のコンタクトホール及び前記リプレースメントゲートホールにライナー層を形成する工程を更に含み、
    前記リプレースメントゲートホール内に位置する前記ライナー層の部分は、
    仕事関数調整材料として用いられていることを特徴とする請求項１に記載の半導体デバイスの製造方法。
  6. 前記第２のコンタクトホールが形成された後に、且つ前記第２の導電材料が充填される前に、
    ライナー層を、前記第２のコンタクトホールに形成する工程を更に含むことを特徴とする請求項２に記載の半導体デバイスの製造方法。
  7. 前記第１の導電材料は、
    Ｔｉ、Ａｌ或いは両者の合金であることを特徴とする請求項１〜６の何れか１項に記載の半導体デバイスの製造方法。
  8. 半導体基板と、
    前記半導体基板に形成されたゲート絶縁層及び前記ゲート絶縁層に形成されたリプレースメントゲートを含むゲート領域と、ソース／ドレイン領域とを含む前記半導体基板に形成されるトランジスタ構造と、
    前記半導体基板に形成された第１の層間絶縁層と、
    前記第１の層間絶縁層におけるソース／ドレイン領域に対応する位置に形成され、前記ソース／ドレイン領域と接触している第１のコンタクト部と、
    を含む半導体デバイスであって、
    前記第１のコンタクト部は、前記リプレースメントゲートと同じ導電材料層で構成されていることを特徴とする半導体デバイス。
  9. 前記第１の層間絶縁層に形成された第２の層間絶縁層と、
    前記第２の層間絶縁層における前記第１のコンタクト部及び前記リプレースメントゲートに対応する位置に形成された第２のコンタクト部とを更に含み、
    前記第２のコンタクト部は、
    前記第１のコンタクト部と前記リプレースメントゲートにそれぞれ接触することを特徴とする請求項８に記載の半導体デバイス。
  10. 前記リプレースメントゲートは、底部と側壁が仕事関数調整層で覆われ、
    前記第１のコンタクト部は、底部と側壁がライナー層で覆われ、
    前記仕事関数調整層と前記ライナー層は、
    それぞれＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｔａ、Ｔｉの何れか一つ或いは複数種類の材料の組み合わせにより形成されたことを特徴とする請求項８に記載の半導体デバイス。
  11. 前記仕事関数調整層と前記ライナー層の材料は、
    同じであることを特徴とする請求項１０に記載の半導体デバイス。
  12. 前記第１のコンタクト部と前記リプレースメントゲートを形成した導電材料は、
    Ｔｉ、Ａｌ或いは両者の合金であることを特徴とする請求項８〜１１の何れか１項に記載の半導体デバイス。
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