TWI512900B - 記憶體的製造方法 - Google Patents

Description

記憶體的製造方法

本發明是有關於一種記憶體的製造方法。

一般來說，隨著記憶體的尺寸逐漸縮小，為了克服愈來愈小的線寬以及防止接觸插塞發生對準失誤(misalignment)，會採用自行對準接觸插塞(self-aligned contact SAC)製程。

在自行對準接觸插塞製程中，閘極側壁的厚度會影響形成於閘極之間之接觸插塞的尺寸。記憶體元件包括記憶胞區與週邊區，一般來說，會同時在記憶胞區與週邊區同時形成閘極。之後，會對閘極的側壁進行蝕刻製程，以便於隨後接觸插塞的形成。

然而，在一些記憶體結構中，週邊區會形成有金屬矽化物於閘極、源極與汲極區上。若對閘極的側壁進行蝕刻製程，將會導致金屬矽化物外露，進而影響記憶體的電性特性。因此，在週邊區的閘極和源極/汲極區上形成有金屬矽化物的記憶體結構中，無法對此閘極的間隙壁(側壁)進行蝕刻，影響後續接觸插塞的形成。故在進一步縮小記憶體的尺寸時，會產生接觸插塞的著陸區(landing area)受到壓縮的問題。

因此，業界亟需一種可在不露出金屬矽化物及不壓縮接觸插塞的著陸區之情況下縮小記憶體的尺寸的記憶體 之製造方法，以克服上述問題。

本發明提供一種記憶體的製造方法，包括：提供基底，基底包括記憶胞區與週邊區；於記憶胞區上形成多個第一閘極以及於週邊區上形成至少一第二閘極；於基底上形成犧牲層，其中犧牲層覆蓋第一閘極、第二閘極且填入第一閘極之間；於記憶胞區之犧牲層上形成第一停止層；以第一停止層為遮罩(mask)進行蝕刻製程，以移除週邊區的犧牲層，進而暴露出週邊區上的第二閘極；於基底上順應性地形成第二停止層，第二停止層覆蓋第一停止層、犧牲層的側壁、與週邊區上之第二閘極；於第二停止層上沉積介電材料；以記憶胞區上的第一與第二停止層作為研磨停止層對介電材料進行平坦化製程，以於週邊區形成層間介電層；移除記憶胞區上的第一停止層與第二停止層；以及在移除第一停止層與第二停止層之後，去除記憶胞區上的犧牲層以於第一閘極之間形成多個第一接觸開口。

100‧‧‧記憶體

102‧‧‧基底

104‧‧‧記憶胞區

106‧‧‧週邊區

108‧‧‧第一閘極

110‧‧‧第二閘極

108a、110a‧‧‧間隙壁

112‧‧‧犧牲層

114、116‧‧‧停止層

118‧‧‧介電材料

120‧‧‧層間介電層

122‧‧‧開口

124‧‧‧介電材料

130、132‧‧‧源極/汲極區

140、142‧‧‧接觸開口

140a、142a‧‧‧接觸插塞

210、230、232‧‧‧金屬矽化物

第1A圖至第1O圖是根據本發明實施例之記憶體的製程剖面示意圖。

以下說明本發明實施例之製作與使用。本發明實施例提供許多合適的發明概念而可廣泛地實施於各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明， 並非用以侷限本發明的範圍。

要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

為了在不使金屬矽化物露出之情況下縮小記憶體的尺寸，本發明將記憶體的記憶胞區的蝕刻停止層的厚度與週邊區的蝕刻停止層的厚度設為不同，如此可在不使金屬矽化物露出之情況下更進一步縮小記憶體的尺寸。

第1A圖至第1O圖是根據本發明實施例之記憶體100的製程剖面示意圖。

請參照第1A圖，首先，提供基底102，基底102包括記憶胞區104與周邊區106。基底102可包括矽基底、鍺化矽基底、或碳化矽基底。另外，基底102可為矽覆絕緣體(silicon-on insulator,SOI)基底。再者，亦可包括其他合適的基底，例如，多層(multi-layered)基底、梯度(gradient)基底、混成定向(hybrid orientation)基底等。

接著，請參照第1B圖，在記憶胞區104與週邊區106上分別形成多個第一閘極108與一第二閘極110。第一閘極108與第二閘極110可包括，例如摻雜多晶矽(doped polysilicon)。此外，第一閘極與第二閘極108、110可更包括有第一與第二間隙壁108a、110a，形成於第一閘極與第二閘極108、110的側壁上。第一與第二間隙壁108a、110a可包括一或多種介電材料，例如，氮化矽、氧化矽、氮氧化矽等介電材料。基底102更包括有多個源極/汲極區130與132分別形成於第一閘極108與第二閘極110之兩側。此外，在一些實施例中，可視情況地(optionally)在第二閘極110、以及源極/汲極區130與132上分別形成金屬矽化物210、230與232，以降低接觸電阻。金屬矽化物210、230與232的材料可包括矽化鈷。

請參照第1C圖，接著，形成犧牲層112於基底102上，其中犧牲層112覆蓋該些第一閘極108與第二閘極110且填入該些第一閘極108之間。犧牲層112可包括，但不限於，二氧化矽、多晶矽、或前述之組合。形成犧牲層112的方法可包括，化學氣相沉積(chemical vapor deposition,CVD)、旋轉塗佈(spin on coating)、或前述之組合。此外，在一些實施例中，可對犧牲層112的表面進行平坦化製程，例如，化學機械研磨製程(chemical mechanical polishing,CMP)。

接著，請參照第1D圖，在犧牲層112上形成停止層114。停止層114可為含氮的材料，例如，氮化矽、氮氧化矽、或前述之組合。停止層114的形成方法包括：化學氣相沉積 (chemical vapor deposition,CVD)、旋轉塗佈(spin on coating)、或前述之組合。

之後，對停止層114進行一圖案化製程，以移除記 憶胞區104以外的停止層114(如第1E圖所示)。圖案化停止層的製程可包括微影(lithography)與乾蝕刻，例如，反應式離子蝕刻(reactive ion etching,RIE)。

接著，請參照第1F圖，以停止層114當作遮罩(mask) 進行一蝕刻製程，以移除週邊區106上的犧牲層112。如第1F圖所示，週邊區106上的第二閘極110進一步地被暴露出。在本發明實施例中，停止層114與犧牲層112的厚度比為約1：5~1：10。

在移除週邊區106上的犧牲層112後，接著，請參照 第1G圖，在基底102上方形成一停止層116。如第1G圖所示，停止層116順應性地覆蓋於剩餘的停止層114、犧牲層112的外露側壁、以及週邊區106上的第二閘極110。停止層116可為含氮的材料，例如，氮化矽、氮氧化矽、或前述之組合。在一實施例中，停止層114與停止層116的材料互相不同，舉例來說，停止層114可為氮化矽，而停止層116可為氮氧化矽。停止層116的形成方法可包括：化學氣相沉積(chemical vapor deposition,CVD)、旋轉塗佈(spin on coating)、或前述之組合。在本發明實施例中，在記憶胞區104上的停止層114與停止層116的總厚度為20nm~100nm。在一些實施例中，停止層114與停止層116的厚度比為3：1~3：9。

接著，請參照第1H圖，在基底102的記憶胞區104 與週邊區106上沉積介電材料118。介電材料118可包括氧化矽、 氮化矽、氮氧化矽、低介電常數材料(low-k dielectrics)、或其他合適的介電材料。

請參照第1I圖，在形成介電材料118後，以記憶胞區104上的停止層114與停止層116共同作為研磨停止層，對介電材料118進行平坦化製程，以定義出週邊區106上的層間介電層120。

接著，請參照第1J圖，移除記憶胞區104上的停止層114與116。移除停止層114與116的方法可為蝕刻製程。

請參照第1K圖，在記憶胞區104之第一閘極108上形成多個開口122，其中開口122係形成於第一閘極108上的犧牲層112中。開口122的形成方法可為乾蝕刻，例如反應式離子蝕刻(reactive ion etching,RIE)。

接著，請參照第1L圖，在開口122中填入介電材料124。介電材料124可包括硼磷矽玻璃、氧化矽、或前述之組合。形成介電材料124的方法可為，使用如化學氣相沉積的製程沉積介電材料124於基底102上方，再移除開口122以外的介電材料124(例如，可使用回蝕刻(etch back)、或CMP等製程)。

請參照第1M圖，在形成介電材料124後，以介電材料124作為遮罩(mask)，移除記憶胞區104上剩餘的犧牲層112，以形成多個接觸開口140。接觸開口140形成於每兩個相鄰的第一閘極108之間。形成接觸開口140的方法可包括乾蝕刻、濕蝕刻、或前述之組合。

接著，參照第1N圖，形成多個接觸開口142。形成接觸開口142之方法可為先形成圖案化罩幕層(未繪示)於記憶胞 區104及週邊區106上，以遮蔽接觸開口140及層間介電層120中預定形成接觸開口142以外之區域，並露出層間介電層120中預定形成接觸開口142之區域。此圖案化罩幕層可為圖案化光阻或圖案化硬罩幕層。接著，以週邊區106上的停止層116作為蝕刻停止層，蝕刻週邊區106上的層間介電層120以形成多個接觸開口142。形成接觸開口142的方法可包括乾蝕刻、濕蝕刻、或前述之組合。在蝕刻製程之後，可藉由濕式剝除法、電漿灰化法或其結合移除任何所使用的圖案化罩幕層(未繪示)。

接著，請參照第1O圖，移除接觸開口142中的停止層116，使接觸開口142分別暴露出第二閘極110、源極/汲極區132。在存在有金屬矽化物的實施例中，接觸開口142暴露出第二閘極110、源極/汲極區132上的金屬矽化物210與232。然後，在接觸開口140與142中填入導電材料，以分別形成接觸插塞140a與142a，即完成記憶體100的製作。導電材料可包括，但不限於，鎢、銅、鋁、其他合適的金屬、前述之合金、或前述之組合。填入導電材料的方法可包括沉積導電材料於基底102上方以及接觸開口140與142中，再移除接觸開口140與142以外的導電材料，其中可使用回蝕刻或CMP移除接觸開口140與142以外的導電材料。

本發明係藉由在記憶胞區104上形成停止層114與116共同作為研磨停止層，並在週邊區106上形成有停止層116以作為蝕刻停止層，以同時在記憶胞區104與週邊區106上形成不同厚度的停止層。如此一來，在形成層間介電層120於週邊區時，厚的研磨停止層(停止層114與116)能保護記憶胞區104上的犧牲層112不受層間介電層120的研磨製程影響而產生凹 陷等問題，有利於後續形成接觸插塞140a的製程。並且，在形成接觸開口142的步驟中，薄的蝕刻停止層(停止層116)則可防止第二閘極110的頂部、間隙壁110a與源極/汲極區132受到破壞。如此一來，記憶胞區與周邊區的間隙壁皆具有完整的結構，並能在兩相鄰間隙壁之間形成自我對準接觸窗，使記憶體具有良好的元件特性。另外，由於在週邊區106的第二閘極110和源極/汲極區132上形成有金屬矽化物210、232的記憶體結構中，無法對第二閘極110的間隙壁(側壁)110a進行蝕刻，影響後續接觸插塞142a的形成。因此，透過形成較薄的停止層116更有助於控制第二閘極110與接觸插塞142a間的距離，以利後續接觸插塞142a的形成，因此在進一步縮小記憶體的尺寸時，不會產生接觸插塞142a的著陸區(landing area)受到壓縮的問題。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機 器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。

100‧‧‧記憶體

102‧‧‧基底

104‧‧‧記憶胞區

106‧‧‧週邊區

108‧‧‧第一閘極

110‧‧‧第二閘極

108a、110a‧‧‧間隙壁

116‧‧‧停止層

120‧‧‧層間介電層

124‧‧‧介電材料

130‧‧‧源極/汲極區

132‧‧‧源極/汲極區

140‧‧‧接觸開口

140a、142a‧‧‧接觸插塞

210、230、232‧‧‧金屬矽化物

Claims (13)

1. 一種記憶體的製造方法，包括：提供一基底，該基底包括一記憶胞區與一週邊區；於該記憶胞區上形成多個第一閘極以及於該週邊區上形成至少一第二閘極；於該基底上形成一犧性層，其中該犧牲層覆蓋該些第一閘極、該第二閘極且填入該些第一閘極之間；於記憶胞區之該犧牲層上形成一第一停止層；以該第一停止層為遮罩(mask)進行一蝕刻製程，以移除週邊區的該犧牲層，進而暴露出該週邊區上的該第二閘極；於該基底上順應性地形成一第二停止層，該第二停止層覆蓋該第一停止層、該犧牲層的側壁、與該週邊區上之該第二閘極，其中位於該記憶胞區之該第一停止層與該第二停止層之總厚度為一第一厚度，而位於該週邊區之該第二停止層具有一第二厚度，其中該第一厚度大於該第二厚度；於該第二停止層上沉積一介電材料；以該記憶胞區上的該第一與第二停止層作為研磨停止層對該介電材料進行一平坦化製程，以於該週邊區形成一層間介電層；移除記憶胞區上的該第一停止層與該第二停止層；以及在移除該第一停止層與該第二停止層之後，去除該記憶胞區上的該犧牲層以於該些第一閘極之間形成多個第 一接觸開口。
2. 如申請專利範圍第1項所述之記憶體的製造方法，其中該第一停止層與該犧牲層的厚度比為約1：5~1：10。
3. 如申請專利範圍第2項所述之記憶體的製造方法，其中該記憶胞區上的該第一與第二停止層的總厚度為20nm~100nm。
4. 如申請專利範圍第1項所述之記憶體的製造方法，其中該犧牲層包括二氧化矽或多晶矽。
5. 如申請專利範圍第1項所述之記憶體的製造方法，其中該層間介電層的材料包括氧化矽、氮化矽、氮氧化矽、或低介電常數材料。
6. 如申請專利範圍第1項所述之記憶體的製造方法，其中第一與第二停止層的厚度比為3：1~3：9。
7. 如申請專利範圍第1項所述之記憶體的製造方法，其中在形成該些第一接觸開口之後，更包括：於該層間介電層中形成多個第二接觸開口。
8. 如申請專利範圍第7項所述之記憶體的製造方法，更包括：於該些第一開口中形成多個第一接觸插塞；以及於該些第二開口中形成多個第二接觸插塞。
9. 如申請專利範圍第1項所述之記憶體的製造方法，其中該第一停止層包括氮化矽、氮氧化矽或前述之組合。
10. 如申請專利範圍第1項所述之記憶體的製造方法，其中該第二停止層包括氮化矽、氮氧化矽或前述之組合。
11. 如申請專利範圍第8項所述之記憶體的製造方法，更包括：形成一源極區與一汲極區於基底的週邊區中且位於該第二閘極兩側。
12. 如申請專利範圍第11項所述之記憶體的製造方法，其中該些第二接觸插塞分別形成於該第二閘極、該源極區、與該汲極區上。
13. 如申請專利範圍第12項所述之記憶體的製造方法，其中該週邊區更包括多個金屬矽化物，分別形成於該第二閘極、該源極區、與該汲極區上，且該些第二接觸插塞位於該些金屬矽化物上。