CN106960875B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了半导体装置及其制造方法。该半导体装置包括：衬底结构，该衬底结构包括衬底；在该衬底上的鳍片式结构，该鳍片式结构包括半导体层；包绕鳍片式结构的一部分表面的栅极绝缘物和位于栅极绝缘物上的栅极；分别位于栅极两侧的在半导体层中的源极和漏极；位于栅极的漏极侧的具有第一介电常数的第一电介质间隔物；以及位于栅极的源极侧的具有第二介电常数的第二电介质间隔物和具有第三介电常数的第三电介质间隔物，第三电介质间隔物和第二电介质间隔物中的一方在另一方之上；其中，第一介电常数和第三介电常数均小于第二介电常数。该半导体装置的栅极两侧的电介质间隔物的非对称结构可以提高器件性能。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。
背景技术
目前随着半导体技术的发展，鳍片式场效应晶体管(Fin Field EffectTransistor，FinFET)得到广泛的应用。随着器件尺寸的减小，FinFET器件中栅极两侧的间隔物对器件性能的影响越来越大。为了提高FinFET器件的性能，目前引入高k(介电常数)材料作为间隔物。然而，高k间隔物的宽度需要优化。
现有技术中已经提出了这样的双k(dual-k)间隔物结构，其中，高k间隔物在低k间隔物外侧。然而，这样的结构增加了总体间隔物的宽度，使得该宽度需要优化。此外，在这样的结构中，漏极侧的外侧的高k间隔物将会降低器件性能。
发明内容
本发明的发明人发现上述现有技术中存在的上述问题，并因此针对所述问题中的至少一个问题提出了本发明的新的技术方案。
本发明的一个实施例的目的之一是：提供一种半导体装置。本发明的一个实施例的目的之一是：提供一种半导体装置的制造方法。根据本发明的装置和方法具有新颖的结构，能够优化高k间隔物的宽度，和/或改善器件性能。
根据本发明的第一方面，提供了一种半导体装置，包括：衬底结构，所述衬底结构包括衬底；在所述衬底上的鳍片式结构，所述鳍片式结构包括半导体层；包绕所述鳍片式结构的一部分表面的栅极绝缘物和位于所述栅极绝缘物上的栅极；分别位于所述栅极两侧的在所述半导体层中的源极和漏极；位于所述栅极的漏极侧的具有第一介电常数的第一电介质间隔物；以及位于所述栅极的源极侧的具有第二介电常数的第二电介质间隔物和具有第三介电常数的第三电介质间隔物，所述第三电介质间隔物和所述第二电介质间隔物中的一方在另一方之上；其中，所述第一介电常数和所述第三介电常数均小于所述第二介电常数。
在一些实施例中，所述半导体装置还包括：所述栅极绝缘物包括栅极电介质层，所述栅极电介质层包括在衬底和栅极之间的部分、在栅极与第一电介质间隔物之间的部分、以及在栅极与第二和第三电介质间隔物之间的部分。
在一些实施例中，所述第三电介质间隔物位于所述衬底结构上，所述第二电介质间隔物位于所述第三电介质间隔物上。
在一些实施例中，所述第二电介质间隔物位于所述衬底结构上，所述第三电介质间隔物位于所述第二电介质间隔物上。
在一些实施例中，所述第一电介质间隔物为低k电介质材料；所述第二电介质间隔物为高k电介质材料；所述第三电介质间隔物为低k电介质材料。
在一些实施例中，所述第一电介质间隔物与所述第三电介质间隔物由相同的材料形成。
在一些实施例中，所述低k电介质材料包括：多孔的硅的氧化物或者掺碳的多孔的硅的氮化物，非晶碳；所述高k电介质材料包括：硅的氮化物、Al2O3、Y2O3、La2O3、Ta2O5、TiO2、HfO2或ZrO2。
在一些实施例中，所述衬底结构还包括形成在所述衬底上的电介质层，其中，所述半导体层的一部分位于所述电介质层中，其余部分突出于所述电介质层，所述栅极绝缘物和所述栅极在所述电介质层上方。
根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括衬底，所述衬底上形成有鳍片式结构，所述鳍片式结构包括半导体层；形成包绕所述鳍片式结构的一部分表面的第一栅极结构，所述第一栅极结构至少包括第一栅极；在所述第一栅极结构的漏极侧和源极侧形成具有第一介电常数的第一电介质间隔物；在所述衬底结构上形成包围所述第一栅极结构和所述第一电介质间隔物的层间电介质层，并使至少所述第一电介质间隔物的上表面露出；去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷；以及在所述第一凹陷中形成间隔物结构，所述间隔物结构至少包括具有第二介电常数的第二电介质间隔物；其中，所述第一介电常数小于所述第二介电常数。
在一些实施例中，在去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷之前，所述方法还包括：去除所述第一栅极结构以形成第二凹陷；在所述第二凹陷中在所述第二凹陷的底面和侧壁上形成栅极电介质层和在所述栅极电介质层上的金属栅极。
在一些实施例中，所述去除源极侧第一电介质间隔物的至少一部分包括去除源极侧第一电介质间隔物，所述间隔物结构还包括具有第三介电常数的第三电介质间隔物，所述第三电介质间隔物和所述第二电介质间隔物中的一方在另一方之上，所述第三介电常数小于所述第二介电常数。
在一些实施例中，去除源极侧第一电介质间隔物的至少一部分的步骤包括：在所述栅极的漏极侧形成掩模，所述掩模暴露所述源极侧第一电介质间隔物；利用所述掩模，对所述第一电介质间隔物执行处理，以去除所述源极侧第一电介质间隔物的至少一部分；以及去除所述掩模。
在一些实施例中，所述第一电介质间隔物为低k电介质材料；所述第二电介质间隔物为高k电介质材料；所述第三电介质间隔物为低k电介质材料。
在一些实施例中，所述第一电介质间隔物与所述第三电介质间隔物由相同的材料形成。
在一些实施例中，所述低k电介质材料包括：多孔的硅的氧化物或者掺碳的多孔的硅的氮化物，非晶碳；所述高k电介质材料包括：硅的氮化物、Al2O3、Y2O3、La2O3、Ta2O5、TiO2、HfO2或ZrO2。
在一些实施例中，所述衬底结构还包括形成在所述衬底上的电介质层，其中，所述半导体层的一部分位于所述电介质层中，其余部分突出于所述电介质层，所述第一栅极结构在所述电介质层上方。
本发明的半导体装置中包括电介质间隔物的非对称结构，即位于源极侧的上下结构的由高k电介质材料(第二电介质间隔物)和低k电介质材料(第三电介质间隔物)组成的双k电介质间隔物，以及位于漏极侧的低k电介质材料(第一电介质间隔物)。源极侧的双k电介质间隔物可以提高导通电流与截止电流之比，从而提高器件性能，又由于去除了漏极侧的外侧的高k间隔物，也可以提高器件性能。
此外，可以通过在形成的过程中调节第一凹陷的深度来调节高k电介质材料和低k电介质材料的量，从而调节双k电介质间隔物的介电常数，由于双k电介质间隔物是上下结构而不是左右结构，因此这不会涉及到由左右结构造成的通过调节宽度来调节介电常数，而且可以有较宽的阈值电压调节范围，较好地调节栅极间隔物的边缘电场，有利于器件尺寸的减小。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
图2A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的与鳍片式结构的纵向垂直的横截面示意图。
图2B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图3A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的与鳍片式结构的纵向垂直的横截面示意图。
图3B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图4是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图5是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图6是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图7是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图8是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图9是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图10A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的与鳍片式结构的纵向垂直的横截面示意图。
图10B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图11A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的与鳍片式结构的纵向垂直的横截面示意图。
图11B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图12是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图13是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图14是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
图15是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图2A至图15示意性地示出了根据本发明一些实施例的半导体装置制造过程中的一些阶段的结构的横截面示意图。下面结合图1以及图2A至图15详细描述根据本发明一些实施例的半导体装置的制造过程。
在步骤S11，提供衬底结构，该衬底结构包括衬底，该衬底上形成有鳍片式结构，该鳍片式结构包括半导体层。
图2A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在步骤S11的与鳍片式结构的纵向垂直的横截面示意图。图2B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在步骤S11的沿着鳍片式结构的纵向的横截面示意图。
如图2A和图2B所示，提供衬底结构200。衬底结构200包括衬底201，该衬底201上形成有鳍片式结构，该鳍片式结构包括半导体层203。在一些实施例中，该衬底结构200还可以包括：形成在衬底201上的电介质层(例如二氧化硅)202(见图2A)。在这种情况下，如图2A，半导体层203可以包括：位于该电介质层中的第一部分和位于该电介质层上方的第二部分。
在一些实施例中，所述鳍片结构还可以包括在半导体层203上的可选的硬掩模220(如图2A和图2B中的虚线所示)。
在一些实施例中，提供衬底结构的步骤可以包括：提供初始衬底(例如，其上形成有或者未形成硬掩模层的硅衬底)；对该初始衬底执行刻蚀以形成鳍片式结构，该鳍片式结构包括半导体层203；之后在衬底上形成电介质层(例如，硅的氧化物)以例如横向围绕鳍片式结构；以及对该电介质层进行回刻蚀以露出鳍片结构的半导体层的至少一部分。从而形成图2A和图2B所示的结构。
回到图1，在步骤S12，形成包绕该鳍片式结构的一部分表面的第一栅极结构，该第一栅极结构至少包括第一栅极205，如图3A和图3B所示。图3A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在该阶段的结构与鳍片式结构的纵向垂直的横截面示意图。图3B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在该阶段的结构沿着鳍片式结构的纵向的横截面示意图。
在一些实现方式中，第一栅极可以由多晶硅形成，在某些实现方式中其可以作为栅极或者伪栅。而在另一实现方式中，第一栅极可以是金属栅极。这里，在一些实施例中，该第一栅极结构还可以包括：第一栅极绝缘物204，例如，氧化硅或者金属沉积前的电介质层(Pre-Metal Dielectric，简称为PMD)等。
在一些实施例中，可以首先沉积形成第一栅极绝缘物(例如二氧化硅)层，然后在第一栅极绝缘物上沉积第一栅极材料层，并对二者进行刻蚀来形成第一栅极结构。
在一些实施例中，半导体层203的一部分位于电介质层202中，其余部分突出于该电介质层202之上，第一栅极结构在电介质层202上方，如图3A所示。
回到图1，在步骤S13，在第一栅极结构的漏极侧和源极侧形成具有第一介电常数的第一电介质间隔物。图4是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在该阶段的结构沿着鳍片式结构的纵向的横截面示意图。如图4所示，在第一栅极结构的漏极侧和源极侧形成具有第一介电常数的第一电介质间隔物206。例如，该第一电介质间隔物可以通过常规的间隔物形成工艺形成。
这里，如图4所示，可以通过离子注入或者掺杂等工艺在半导体层203中形成源极207和漏极208。
在一些实施例中，该第一电介质间隔物可以为低k电介质材料，其介电常数(第一介电常数)可以小于等于3.9，例如可以为或者小于3.0，又例如可以小于2.6。在一些实施例中，该低k电介质材料可以包括：多孔的硅的氧化物(例如多孔二氧化硅)或者掺碳的多孔的硅的氮化物(例如掺碳的多孔氮化硅)，非晶碳等。
回到图1，在步骤S14，在衬底结构上形成包围第一栅极结构和第一电介质间隔物的层间电介质层209，并使至少第一电介质间隔物206的上表面露出，如图5所示。图5是示意性地示出根据本发明一些实施例的半导体装置制造过程中的在该阶段的结构沿着鳍片式结构的纵向的横截面示意图。例如，可以在图4所示的结构上沉积层间电介质层材料(例如二氧化硅)，然后对该层间电介质层材料进行平坦化(例如化学机械抛光)，从而形成层间电介质层209。
回到图1，在步骤S15，去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷。例如可以通过基于O2、CO2、N2/H2和/或NH3的去除工艺(例如灰化、反应离子刻蚀或等离子体刻蚀等)来执行去除源极侧第一电介质间隔物的至少一部分。图6是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。图8是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
在一些实施例中，如图6所示，去除源极侧第一电介质间隔物206的一部分以形成第一凹陷210。在另一些实施例中，去除源极侧第一电介质间隔物的全部，从而形成第一凹陷210，如图8所示。
在一些实施例中，去除源极侧第一电介质间隔物的至少一部分的步骤包括：在图5所示的结构之上形成图案化的掩模(例如光致抗蚀剂，图6和图8未示出)，该掩模暴露源极侧第一电介质间隔物；利用该掩模，对第一电介质间隔物执行处理(例如灰化、反应离子刻蚀或等离子体刻蚀等)，以去除源极侧第一电介质间隔物的至少一部分；以及去除该掩模。
在另一些实施例中，考虑到对准精度的可能的限制，可以使上述掩模不但暴露源极侧的第一电介质间隔物，还可以使与源极侧的第一电介质间隔物相邻的第一栅极和/或源极的至少一部分暴露。
回到图1，在步骤S16，在第一凹陷中形成间隔物结构，该间隔物结构至少包括具有第二介电常数的第二电介质间隔物。
图7是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。图9是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。在一些实施例中，源极侧第一电介质间隔物206被去除一部分(例如，见图6)，在第一凹陷210中在剩余的第一电介质间隔物206上例如通过旋涂(spin-on)工艺形成第二电介质间隔物211，如图7所示。
这里，第一介电常数小于第二介电常数。该第二电介质间隔物可以为高k电介质材料。所谓高k，是相对于SiO2来说的，一般地，比SiO2介电常数3.9高的称为高k。也就是说高k电介质材料的介电常数(第二介电常数)可以大于3.9，例如可以大于10。例如，高k电介质材料可以包括：硅的氮化物、Al2O3(三氧化二铝)、Y2O3(三氧化二钇)、La2O3(三氧化二镧)、Ta2O5(五氧化二钽)、TiO2(二氧化钛)、HfO2(二氧化铪)或ZrO2(二氧化锆)。
在另一些实施例中，源极侧第一电介质间隔物206被全部去除(例如，见图8)。在这些实施例中，在第一凹陷中首先例如通过旋涂工艺形成第二电介质间隔物211，该第二电介质间隔物211填充该第一凹陷的一部分，然后在该第二电介质间隔物211上例如通过旋涂工艺形成第三电介质间隔物212，使得第三电介质间隔物212位于第二电介质间隔物211上，如图9所示。
在另一实施例中，在第一凹陷中首先例如通过旋涂工艺形成第三电介质间隔物212，该第三电介质间隔物212填充该第一凹陷的一部分，然后在该第三电介质间隔物212上例如通过旋涂工艺形成第二电介质间隔物211，使得第二电介质间隔物211位于第三电介质间隔物212上。
在一些实施例中，该第三电介质间隔物可以为低k电介质材料，其介电常数(第三介电常数)可以小于等于3.9，例如可以为或小于3.0，又例如可以小于2.6。例如，该低k电介质材料可以包括：多孔的硅的氧化物(例如多孔二氧化硅)或者掺碳的多孔的硅的氮化物(例如掺碳的多孔氮化硅)，非晶碳等。在一些实施例中，第一电介质间隔物与第三电介质间隔物由相同的材料形成。
也即，间隔物结构还包括具有第三介电常数的第三电介质间隔物，该第三电介质间隔物和该第二电介质间隔物中的一方在另一方之上，该第三介电常数小于该第二介电常数。
至此，提供了根据本发明一些实施例的半导体装置的制造方法。
应理解，还相应提供了根据本发明一些实施例的半导体装置。在本发明实施例的半导体装置中形成了电介质间隔物的非对称结构，即在源极侧形成了上下结构的由高k电介质材料(第二电介质间隔物)和低k电介质材料(第三电介质间隔物)组成的双k电介质间隔物，以及在漏极侧形成了低k电介质材料(第一电介质间隔物)。源极侧的双k电介质间隔物可以提高导通电流与截止电流之比，从而提高器件性能，又由于去除了漏极侧的外侧的高k间隔物，也可以提高器件性能。
此外，可以通过在形成的过程中调节第一凹陷的深度来调节高k电介质材料和低k电介质材料的量，从而调节双k电介质间隔物的介电常数，由于双k电介质间隔物是上下结构而不是左右结构，因此这不会涉及到由左右结构造成的通过调节宽度来调节介电常数，而且可以有较宽的阈值电压调节范围，较好地调节栅极间隔物的边缘电场，有利于器件尺寸的减小。
在一些实施例中，前述的第一栅极可以作为伪栅，例如多晶硅伪栅。在这种情况下，还可以将作为伪栅的第一栅极去除，并形成金属栅极来替代伪栅。根据本发明的一些实施例，在去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷之前，半导体装置的制造方法还可以包括：去除第一栅极结构以形成第二凹陷；在第二凹陷中在第二凹陷的底面和侧壁上形成栅极电介质层和在栅极电介质层上的金属栅极。该金属栅极的材料可以包括：钛铝合金和/或其他用作栅极的金属材料。
图10A是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的与鳍片式结构的纵向垂直的横截面示意图。图10B是示意性地示出根据本发明一些实施例的半导体装置制造过程中的一个阶段的沿着鳍片式结构的纵向的横截面示意图。
在一些实施例中，如图10A和图10B所示，去除第一栅极以形成第二凹陷213。在另一些实施例中，也可以去除第一栅极和第一栅极绝缘物以形成第二凹陷。这里，本发明的实施例以去除第一栅极而未去除第一栅极绝缘物为例进行后续步骤的说明。
接下来，如图11A和图11B所示，在第二凹陷213中，在第二凹陷的底面和侧壁上例如沉积形成栅极电介质层214和在该栅极电介质层214上的金属栅极材料，以填充所述第二凹陷。在一种实现方式中，在图10B所示的结构上沉积形成栅极电介质材料层和在该栅极电介质材料层上的金属栅极材料层；并平坦化(例如化学机械抛光)处理以形成如图11B所示的金属栅极215和栅极电介质层214。这里，该栅极电介质层214可以为高k电介质材料。注意，栅极绝缘物204是可选的。
之后，在一些实施例中，源极侧第一电介质间隔物206被去除一部分(例如，见图12)，在第一凹陷210中在剩余的第一电介质间隔物206上例如通过旋涂工艺形成第二电介质间隔物211，如图13所示。
在另一些实施例中，源极侧第一电介质间隔物206被全部去除(例如，见图14)。在这些实施例中，在第一凹陷中首先例如通过旋涂工艺形成第二电介质间隔物211，该第二电介质间隔物211填充该第一凹陷的一部分，然后在该第二电介质间隔物211上例如通过旋涂工艺形成第三电介质间隔物212，使得第三电介质间隔物212位于第二电介质间隔物211上，如图15所示。
在另一实施例中，在第一凹陷中首先例如通过旋涂工艺形成第三电介质间隔物212，该第三电介质间隔物212填充该第一凹陷的一部分，然后在该第三电介质间隔物212上例如通过旋涂工艺形成第二电介质间隔物211，使得第二电介质间隔物211位于第三电介质间隔物212上。
至此，提供了根据本发明另一些实施例的半导体装置的制造方法。
应理解，还相应提供了根据本发明另一些实施例的半导体装置。该半导体装置除了具有如前所述的在源极侧的双k电介质间隔物以及在漏极侧的低k电介质间隔物所形成的非对称结构外，在金属栅极周围还形成有比较薄的栅极电介质层，从而可以更加防止漏电，提高器件性能。
根据本发明，还提供了一种半导体装置，如图9所示，该半导体装置可以包括：衬底结构，所述衬底结构包括衬底201；在所述衬底201上的鳍片式结构，所述鳍片式结构包括半导体层203；包绕该鳍片式结构的一部分表面的栅极绝缘物204和位于该栅极绝缘物上的栅极205(例如可以为多晶硅或金属栅极)；分别位于栅极两侧的在半导体层203中的源极207和漏极208；位于栅极的漏极侧的具有第一介电常数的第一电介质间隔物206；以及位于栅极的源极侧的具有第二介电常数的第二电介质间隔物211和具有第三介电常数的第三电介质间隔物212，该第三电介质间隔物和该第二电介质间隔物中的一方在另一方之上。其中，第一介电常数和第三介电常数均小于第二介电常数。
在一些实施例中，所述栅极绝缘物包括栅极电介质层214，所述栅极电介质层214包括在衬底和栅极之间的部分、在栅极与第一电介质间隔物之间的部分、以及在栅极与第二和第三电介质间隔物之间的部分(如图15所示)。应理解，本发明的实施例的特征可以适当地组合，即使它们被分开在不同实施例中进行说明。
在一些实施例中，第三电介质间隔物位于衬底结构上，第二电介质间隔物位于该第三电介质间隔物上。在另一些实施例中，第二电介质间隔物位于衬底结构上，第三电介质间隔物位于该第二电介质间隔物上。如前所述的，衬底结构可以包括衬底。在一些实施例中，衬底结构还可以包括在衬底上的可选的电介质层202。
在一些实施例中，第一电介质间隔物可以为低k电介质材料；第二电介质间隔物可以为高k电介质材料；第三电介质间隔物可以为低k电介质材料。低k电介质材料的介电常数可以小于等于3.9，例如可以为或者小于3.0，又例如可以小于2.6。高k电介质材料的介电常数可以大于3.9，例如可以大于10。
在一些实施例中，低k电介质材料可以包括：多孔的硅的氧化物或者掺碳的多孔的硅的氮化物，非晶碳；高k电介质材料可以包括：硅的氮化物、Al2O3、Y2O3、La2O3、Ta2O5、TiO2、HfO2或ZrO2。
在一些实施例中，第一电介质间隔物与第三电介质间隔物由相同的材料形成。
在一些实施例中，衬底结构还包括形成在衬底201上的电介质层202，其中，半导体层203的一部分位于电介质层中，其余部分突出于电介质层，栅极绝缘物和栅极在电介质层上方。
该半导体装置中包括电介质间隔物的非对称结构，即位于源极侧的上下结构的由高k电介质材料(第二电介质间隔物)和低k电介质材料(第三电介质间隔物)组成的双k电介质间隔物，以及位于漏极侧的低k电介质材料(第一电介质间隔物)。源极侧的双k电介质间隔物可以提高导通电流与截止电流之比，从而提高器件性能，又由于去除了漏极侧的外侧的高k间隔物，也可以提高器件性能。
此外，可以通过在形成的过程中调节第一凹陷的深度来调节高k电介质材料和低k电介质材料的量，从而调节双k电介质间隔物的介电常数，由于双k电介质间隔物是上下结构而不是左右结构，因此这不会涉及到由左右结构造成的通过调节宽度来调节介电常数，而且可以有较宽的阈值电压调节范围，较好地调节栅极间隔物的边缘电场，有利于器件尺寸的减小。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (12)

1.一种半导体装置，其特征在于，包括：
衬底结构，所述衬底结构包括衬底；
在所述衬底上的鳍片式结构，所述鳍片式结构包括半导体层；
包绕所述鳍片式结构的一部分表面的栅极绝缘物和位于所述栅极绝缘物上的栅极；
分别位于所述栅极两侧的在所述半导体层中的源极和漏极；
位于所述栅极的漏极侧的具有第一介电常数的第一电介质间隔物；以及
位于所述栅极的源极侧的具有第二介电常数的第二电介质间隔物和具有第三介电常数的第三电介质间隔物，所述第三电介质间隔物和所述第二电介质间隔物中的一方在另一方之上；
其中，所述第一介电常数和所述第三介电常数均小于所述第二介电常数；位于漏极侧的所述第一电介质间隔物与位于源极侧的所述第二电介质间隔物和所述第三电介质间隔物组成具有非对称结构的电介质间隔物；
所述栅极绝缘物包括栅极电介质层，所述栅极电介质层包括在衬底和栅极之间的部分、在栅极与第一电介质间隔物之间的部分、以及在栅极与第二和第三电介质间隔物之间的部分；
所述第二电介质间隔物位于所述衬底结构上，所述第三电介质间隔物位于所述第二电介质间隔物上；所述第一电介质间隔物为低k电介质材料，所述第二电介质间隔物为高k电介质材料，所述第三电介质间隔物为低k电介质材料。
2.根据权利要求1所述半导体装置，其特征在于，
所述第一电介质间隔物与所述第三电介质间隔物由相同的材料形成。
3.根据权利要求1所述半导体装置，其特征在于，
所述低k电介质材料包括：多孔的硅的氧化物或者掺碳的多孔的硅的氮化物，非晶碳；
所述高k电介质材料包括：硅的氮化物、Al2O3、Y2O3、La2O3、Ta2O5、TiO2、HfO2或ZrO2。
4.根据权利要求1所述半导体装置，其特征在于，
所述衬底结构还包括形成在所述衬底上的电介质层，
其中，所述半导体层的一部分位于所述电介质层中，其余部分突出于所述电介质层，所述栅极绝缘物和所述栅极在所述电介质层上方。
5.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括衬底，所述衬底上形成有鳍片式结构，所述鳍片式结构包括半导体层；
形成包绕所述鳍片式结构的一部分表面的第一栅极结构，所述第一栅极结构至少包括第一栅极；
在所述第一栅极结构的漏极侧和源极侧形成具有第一介电常数的第一电介质间隔物；
在所述衬底结构上形成包围所述第一栅极结构和所述第一电介质间隔物的层间电介质层，并使至少所述第一电介质间隔物的上表面露出；
去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷；以及
在所述第一凹陷中形成间隔物结构，所述间隔物结构至少包括具有第二介电常数的第二电介质间隔物；所述间隔物结构还包括具有第三介电常数的第三电介质间隔物，所述第三电介质间隔物和所述第二电介质间隔物中的一方在另一方之上，所述第三介电常数小于所述第二介电常数；
其中，所述第一介电常数小于所述第二介电常数；位于漏极侧的所述第一电介质间隔物与位于源极侧的所述第二电介质间隔物和所述第三电介质间隔物组成具有非对称结构的电介质间隔物。
6.根据权利要求5所述半导体装置的制造方法，其特征在于，
在去除源极侧第一电介质间隔物的至少一部分以形成第一凹陷之前，还包括：
去除所述第一栅极结构以形成第二凹陷；
在所述第二凹陷中在所述第二凹陷的底面和侧壁上形成栅极电介质层和在所述栅极电介质层上的金属栅极。
7.根据权利要求5或6所述半导体装置的制造方法，其特征在于，
所述去除源极侧第一电介质间隔物的至少一部分包括去除源极侧第一电介质间隔物。
8.根据权利要求5或6所述半导体装置的制造方法，其特征在于，
去除源极侧第一电介质间隔物的至少一部分的步骤包括：
在所述栅极的漏极侧形成掩模，所述掩模暴露所述源极侧第一电介质间隔物；
利用所述掩模，对所述第一电介质间隔物执行处理，以去除所述源极侧第一电介质间隔物的至少一部分；以及
去除所述掩模。
9.根据权利要求7所述半导体装置的制造方法，其特征在于，
所述第一电介质间隔物为低k电介质材料；
所述第二电介质间隔物为高k电介质材料；
所述第三电介质间隔物为低k电介质材料。
10.根据权利要求7所述半导体装置的制造方法，其特征在于，
所述第一电介质间隔物与所述第三电介质间隔物由相同的材料形成。
11.根据权利要求9所述半导体装置的制造方法，其特征在于，
所述低k电介质材料包括：多孔的硅的氧化物或者掺碳的多孔的硅的氮化物，非晶碳；
所述高k电介质材料包括：硅的氮化物、Al2O3、Y2O3、La2O3、Ta2O5、TiO2、HfO2或ZrO2。
12.根据权利要求5或6所述半导体装置的制造方法，其特征在于，
所述衬底结构还包括形成在所述衬底上的电介质层，
其中，所述半导体层的一部分位于所述电介质层中，其余部分突出于所述电介质层，所述第一栅极结构在所述电介质层上方。
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US10516030B2 (en) 2017-01-09 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
CN109698163A (zh) * 2017-10-20 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10483168B2 (en) 2017-11-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and formation thereof
US10770354B2 (en) * 2017-11-15 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming integrated circuit with low-k sidewall spacers for gate stacks
US10879180B2 (en) * 2017-11-28 2020-12-29 Globalfoundries Inc. FinFET with etch-selective spacer and self-aligned contact capping layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945853A (zh) * 2005-10-07 2007-04-11 尔必达存储器股份有限公司 包括具有非对称结构的场效应晶体管的半导体器件和制造该器件的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
JP5279807B2 (ja) 2010-12-08 2013-09-04 株式会社東芝 半導体装置およびその製造方法
US20130256802A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Replacement Gate With Reduced Gate Leakage Current
KR102178830B1 (ko) 2013-12-05 2020-11-13 삼성전자 주식회사 스페이서를 갖는 반도체 소자
US10050118B2 (en) * 2014-05-05 2018-08-14 Globalfoundries Inc. Semiconductor device configured for avoiding electrical shorting
US9780193B2 (en) * 2015-10-27 2017-10-03 United Microelectronics Corporation Device with reinforced metal gate spacer and method of fabricating

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945853A (zh) * 2005-10-07 2007-04-11 尔必达存储器股份有限公司 包括具有非对称结构的场效应晶体管的半导体器件和制造该器件的方法

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