TWI538157B - 積體電路結構及其製造方法 - Google Patents

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TWI538157B TW103144583A TW103144583A TWI538157B TW I538157 B TWI538157 B TW I538157B TW 103144583 A TW103144583 A TW 103144583A TW 103144583 A TW103144583 A TW 103144583A TW I538157 B TWI538157 B TW I538157B
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Description

積體電路結構及其製造方法
本發明係關於一種積體電路結構，特別是關於一種耐高電壓的一種積體電路結構。
積體電路結構為小型電子部件，其係在半導體晶圓上製造或集成。利用各種製造步驟，製造且連接積體電路結構以形成積體電路於半導體晶圓上。積體電路能夠在電子裝置的操作上執行功能。
在電子裝置中，根據處理速度及功率的需求，往往希望生產具有各種積體電路結構(例如核心裝置及輸入-輸出(I/O)裝置)的半導體晶片。舉例來說，輸入-輸出(I/O)裝置在操作中常會需要承受高電壓。然而，漏電流的增加與高電壓的操作相關。因此，應持續尋求改良的積體電路結構及其製造方法。
本發明之一態樣在於提供一種積體電路結構。此積體電路結構包含具有第一區及第二區的基板、設置於基 板的第一區上的低電壓裝置、以及設置於基板的第二區上的高電壓裝置。低電壓裝置包含設置於基板的第一區上的第一閘堆疊、設置於該基板的第一區上的第二閘堆疊、以及設置於基板的第一區中且介於該第一閘堆疊與該第二閘堆疊之間的第一磊晶結構。低電壓裝置具有第一最短距離，從第一磊晶結構到第一閘堆疊或第二閘堆疊。高電壓裝置包含設置於基板的第二區上的第三閘堆疊、設置於基板的第二區上的第四閘堆疊、以及設置於基板的第二區中且介於第三閘堆疊與第四閘堆疊之間的第二磊晶結構。高電壓裝置具有第二最短距離，從第二磊晶結構到第三閘堆疊或第四閘堆疊。在此積體電路結構中，高電壓裝置的第二最短距離大於低電壓裝置的第一最短距離。
本發明之另一態樣在於提供一種製造積體電路結構的方法。此方法包含數個步驟。形成複數個閘堆疊分別位於基板的第一區或第二區上。形成光阻層在基板的第一區上的閘堆疊之上。形成離子摻雜層在基板的第二區內。移除光阻層。形成第一蝕刻凹部，且第一蝕刻凹部在第一區之內及在基板的第一區上的二閘堆疊之間。形成第二蝕刻凹部，且第二蝕刻凹部在第二區之內及在基板的第二區上的二閘堆疊之間。填充磊晶材料於第一蝕刻凹部及第二蝕刻凹部中，以分別形成第一磊晶結構及第二磊晶結構。在此製造積體電路結構的方法中，第一磊晶結構到第一閘堆疊或第二閘堆疊的側壁具有第一最短距離，且第二磊晶結構到第三閘堆疊或第四閘堆疊的側壁具有第二最短距離。第二最短距離大 於第一最短距離。
本發明之又一態樣在於提供一種製造積體電路結構的方法。此方法包含數個步驟。形成複數個閘堆疊分別位於基板的第一區或第二區上。形成第一光阻層在基板的第一區上的閘堆疊之上。形成第一蝕刻凹部在基板的第二區之內及在基板的第二區上的二個閘堆疊之間。移除第一光阻層。形成第二光阻層在基板的第二區上。形成第二蝕刻凹部在基板的第一區之內及在基板的第一區上的二個閘堆疊之間。移除第二光阻層。填充磊晶材料於第一蝕刻凹部及第二蝕刻凹部中，以分別形成第一磊晶結構及第二磊晶結構。在此製造積體電路結構的方法中，第一磊晶結構到第一閘堆疊或第二閘堆疊的側壁具有第一最短距離，且第二磊晶結構到第三閘堆疊或第四閘堆疊的側壁具有第二最短距離。第二最短距離大於第一最短距離。
100、200、300、500‧‧‧積體電路結構
110、210、310、510‧‧‧基板
112、212、312、512‧‧‧第一區
114、214、314、514‧‧‧第二區
116、216、316、516‧‧‧淺溝槽隔離
120、220‧‧‧低電壓裝置
121、221‧‧‧第一閘堆疊
121a、122a、221a、222a、131a、132a、231a、232a、321、331、341、351、521、531、541、551‧‧‧閘極介電層
121b、122b、221b、222b、131b、132b、231b、232b、322、332、342、352、522、532、542、552‧‧‧閘極材料層
122、222‧‧‧第二閘堆疊
123、124、223、224、133、134、233、234、323、333、343、353、523、533、543、553‧‧‧成對間隔物
125、225、392、592‧‧‧第一磊晶結構
130、230‧‧‧高電壓裝置
131、231‧‧‧第三閘堆疊
132、232‧‧‧第四閘堆疊
135、235、394、594‧‧‧第二磊晶結構
218、370‧‧‧離子摻雜層
320、330、340、350、520、530、540、550‧‧‧閘堆疊
362‧‧‧光阻層
364‧‧‧離子植入製程
382、570‧‧‧第一蝕刻凹部
384、584‧‧‧第二蝕刻凹部
401、402、403、404、405、406、407、601、602、603、604、605、606、607、608‧‧‧步驟
562‧‧‧第一光阻層
564‧‧‧第二光阻層
582‧‧‧凹部
D1、D3、‧‧‧第一最短距離
D2、D4、‧‧‧第二最短距離
最好瞭解本發明的各方面係由後續詳細的敘述及所附的圖式。值得注意的是，各種特徵係根據在工業上的標準實做，非按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意的增加或減少。
第1~2圖為根據一些實施例所繪示的積體電路結構的剖面圖；第3A~3E圖為根據一些實施例所繪示的製造積體電路結構的各階段的剖面圖； 第4圖為根據一些實施例說明製造積體電路結構的方法流程圖；第5A~5E圖為根據一些實施例所繪示的製造積體電路結構的各階段的剖面圖；以及第6圖為根據一些實施例說明製造積體電路結構的方法流程圖。
為實施本發明的不同特徵，後續的內容將提供許多不同的實施例或例子。安排及部件的特定例子已敘述如下，以簡化本發明。當然，僅有的例子不在於限制。舉例來說，在敘述中，隨後形成第一特徵於第二特徵上可包含第一及第二特徵係形成直接接觸，及亦可第一及第二特徵之間可形成額外特徵的實施例，如此第一及第二特徵可不為直接接觸。另外，本發明可於各種例子中重複元件編號及/或文字。此重複係為了簡化及明確的目的，且本身不規定所討論的各種實施例及/或構造之間的關係。
此外，空間相對用語(例如在...下方、在...下面、下、在...上方、上、及其類)可在此用以易於敘述，以描述如在圖式中所說明的一個元件或特徵與其他元件或特徵的關係。除了描繪於圖式中的方位之外，此空間相對用語係指涵蓋裝置於使用時的不同方位或步驟。設備可另外定位(旋轉90度或於其他方位)，且在此使用的空間相對的描述符號可同樣相應地被解釋。
傳統的積體電路結構包含核心裝置及輸入-輸出(I/O)裝置。在核心裝置中，有介於磊晶結構及閘堆疊之間的第一距離；以及，在輸入-輸出(I/O)裝置中，有介於磊晶結構及閘堆疊之間的第二距離。第一距離與第二距離等長。然而，當輸入-輸出(I/O)裝置於高電壓下操作時，輸入-輸出(I/O)裝置會增加漏電流。為此，本發明根據各種實施例提供積體電路結構及其製造方法。
第1圖為根據本發明的實施例所繪示的積體電路結構100的剖面圖。在第1圖中，積體電路結構100包含基板110、低電壓裝置120及高電壓裝置130。
基板110具有第一區112及第二區114。在本發明的實施例中，基板110為半導體基板。在本發明之實施例中，基板110更包含淺溝槽隔離116(shallow trench isolation,STI)，其設置在基板110之中，且介於第一區112及第二區114之間。
低電壓裝置120設置在基板110的第一區112上，且包含第一閘堆疊121、第二閘堆疊122及第一磊晶結構125。在本發明之實施例中，低電壓裝置120包含核心金屬氧化物半導體(MOS)裝置。
第一閘堆疊121及第二閘堆疊122設置於基板110的第一區112上。在本發明的實施例中，第一閘堆疊121包含設置於基板110上的閘極介電層121a及設置於閘極介電層121a上的閘極材料層121b；且第二閘堆疊122包含設置於基板110上的閘極介電層122a及設置於閘極介電層 122a上的閘極材料層122b。在本發明之實施例中，成對間隔物123及124分別位於第一閘堆疊121及第二閘堆疊122的側壁上。
在本發明之實施例中，閘極介電層121a及122a係由高介電常數(high-k)的介電材料所組成，高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。根據本發明之實施例，閘極材料層121b及122b係由金屬或多晶矽所組成。在本發明之實施例中，成對間隔物123及124係由氮化矽或氮氧化矽所組成。
第一磊晶結構125設置在基板110的第一區112，且介於第一閘堆疊121及第二閘堆疊122之間。從第一磊晶結構125到第一閘堆疊121或第二閘堆疊122之間，低電壓裝置120具有第一最短距離(D1)。在本發明之實施例中，第一磊晶結構125係由P型半導體材料或N型半導體材料所組成。
高電壓裝置130設置於基板110的第二區114上，且包含第三閘堆疊131、第四閘堆疊132及第二磊晶結構135。在本發明之實施例中，高電壓裝置130包含輸出-輸入金屬氧化物半導體(I/O MOS)裝置。
第三閘堆疊131及第四閘堆疊132設置於基板110的第二區114上。在本發明的實施例中，第三閘堆疊131包含設置於基板110上的閘極介電層131a及設置於閘極介電層131a上的閘極材料層131b；且第四閘堆疊132包含設置於基板110上的閘極介電層132a及設置於閘極介電層 132a上的閘極材料層132b。在本發明之實施例中，成對間隔物133及134分別位於第三閘堆疊131及第四閘堆疊132的側壁上。
在本發明之實施例中，閘極介電層131a及132a係由高介電常數(high-k)的介電材料所組成，高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。根據本發明之實施例，閘極材料層131b及132b係由金屬或多晶矽所組成。在本發明之實施例中，成對間隔物133及134係由氮化矽或氮氧化矽所組成。
第二磊晶結構135設置在基板110的第二區114，且介於第三閘堆疊131及第四閘堆疊132之間。從第二磊晶結構135到第三閘堆疊131或第四閘堆疊132之間，高電壓裝置130具有第二最短距離(D2)。在本發明之實施例中，第二磊晶結構135係由P型半導體材料或N型半導體材料所組成。
高電壓裝置130的第二最短距離(D2)大於低電壓裝置120的第一最短距離(D1)。在本發明之實施例中，第一最短距離(D1)及第二最短距離(D2)具有一差值。此差值係介於約3奈米至約10奈米之間。在本發明之實施例中，D2對D1的比值(D2/D1)介於1~4之間。
當高電壓裝置中介於第二磊晶結構與第三或第四閘堆疊之間的第二最短距離明顯大於低電壓裝置中介於第一磊晶結構與第一或第二閘堆疊之間的第一最短距離時，會降低高電壓裝置於高電壓操作下的漏電流。
第2圖為根據本發明的實施例所繪示的積體電路結構200的剖面圖。在第2圖中，積體電路結構200包含基板210、低電壓裝置220及高電壓裝置230。
基板210具有第一區212及第二區214。在本發明的實施例中，基板210為半導體基板。在本發明之實施例中，基板210更包含淺溝槽隔離216(shallow trench isolation,STI)，其設置在基板210之中，且介於第一區212及第二區214之間。
不同於第1圖的積體電路結構100，積體電路結構200的基板210更包含離子摻雜層218於第二區214中。離子摻雜層218係以離子植入製程所形成。在本發明的實施例中，離子摻雜層218包含碳(C)、鍺(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、銻(Sb)或其組合。
低電壓裝置220設置在基板210的第一區212上，且包含第一閘堆疊221、第二閘堆疊222及第一磊晶結構225。在本發明之實施例中，低電壓裝置220包含核心金屬氧化物半導體(MOS)裝置。
第一閘堆疊221及第二閘堆疊222設置於基板210的第一區212上。在本發明的實施例中，第一閘堆疊221包含設置於基板210上的閘極介電層221a及設置於閘極介電層221a上的閘極材料層221b；且第二閘堆疊222包含設置於基板210上的閘極介電層222a及設置於閘極介電層222a上的閘極材料層222b。在本發明之實施例中，成對間隔物223及224分別位於第一閘堆疊221及第二閘堆疊222 的側壁上。
在本發明之實施例中，閘極介電層221a及222a係由高介電常數(high-k)的介電材料所組成，高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。根據本發明之實施例，閘極材料層221b及222b係由金屬或多晶矽所組成。在本發明之實施例中，成對間隔物223及224係由氮化矽或氮氧化矽所組成。
第一磊晶結構225設置在基板210的第一區212，且介於第一閘堆疊221及第二閘堆疊222之間。從第一磊晶結構225到第一閘堆疊221或第二閘堆疊222之間，低電壓裝置220具有第一最短距離(D3)。在本發明之實施例中，第一磊晶結構225係由P型半導體材料或N型半導體材料所組成。
高電壓裝置230設置於基板210的第二區214上，且包含第三閘堆疊231、第四閘堆疊232及第二磊晶結構235。在本發明之實施例中，高電壓裝置230包含輸出-輸入金屬氧化物半導體(I/O MOS)裝置。
第三閘堆疊231及第四閘堆疊232設置於基板210的第二區214上。在本發明的實施例中，第三閘堆疊231包含設置於基板210上的閘極介電層231a及設置於閘極介電層231a上的閘極材料層231b；且第四閘堆疊232包含設置於基板210上的閘極介電層232a及設置於閘極介電層232a上的閘極材料層232b。在本發明之實施例中，成對間隔物233及234分別位於第三閘堆疊231及第四閘堆疊232 的側壁上。
在本發明之實施例中，閘極介電層231a及232a係由高介電常數(high-k)的介電材料所組成，高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。根據本發明之實施例，閘極材料層231b及232b係由金屬或多晶矽所組成。在本發明之實施例中，成對間隔物233及234係由氮化矽或氮氧化矽所組成。
第二磊晶結構235設置在基板210的第二區214，且介於第三閘堆疊231及第四閘堆疊232之間。從第二磊晶結構235到第三閘堆疊231或第四閘堆疊232之間，高電壓裝置230具有第二最短距離(D4)。在本發明之實施例中，第二磊晶結構235係由P型半導體材料或N型半導體材料所組成。
高電壓裝置230的第二最短距離(D4)大於低電壓裝置220的第一最短距離(D3)。在本發明之實施例中，第一最短距離(D3)及第二最短距離(D4)具有一差值。此差值係介於約3奈米至約10奈米之間。在本發明之實施例中，D4對D3的比值(D4/D3)介於1~4之間。
當高電壓裝置中介於第二磊晶結構與第三或第四閘堆疊之間的第二最短距離明顯大於低電壓裝置中介於第一磊晶結構與第一或第二閘堆疊之間的第一最短距離時，會降低高電壓裝置於高電壓操作下的漏電流。
第3A~3E圖為根據一些實施例所繪示的製造積體電路結構的各階段的剖面圖。根據本發明之各種實施 例，此方法能局部的修補上述問題的所有類型，以提升積體電路結構中閘堆疊的介電性質。
在第3A圖中，閘堆疊320及330形成在基板310的第一區312上，以及閘堆疊340及350形成在基板310的第二區314上。在本發明之實施例中，數個閘堆疊分別形成在基板310的第一區312及第二區314上。在本發明之實施例中，淺溝槽隔離(STI)更形成在基板310中，且介於第一區312及第二區314之間。
閘堆疊320、330、340及350分別係由閘極介電層321、331、341及351，以及閘極材料層322、332、342及352所形成。閘極介電層321、331、341及351係分別形成於基板310上，以及閘極材料層322、332、342及352係分別形成於閘極介電層321、331、341及351上。
在本發明之實施例中，閘極介電層321、331、341及351係由高介電常數材料所形成，包含高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。在本發明之實施例中，閘極介電層321、331、341及351係藉由進行沉積製程及圖案化製程所形成，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，以及蝕刻製程。
在本發明之實施例中，閘極材料層322、332、342及352係由金屬或多晶矽所形成。在本發明之實施例中，閘極材料層322、332、342及352係藉由進行沉積製程 及圖案化製程所形成，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，以及蝕刻製程。
在本發明之實施例中，數個成對間隔物323、333、343及353分別形成於閘堆疊320、330、340及350的側壁上。在本發明之實施例中，藉由進行沉積製程，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，成對間隔物323、333、343及353可由氮化矽所組成。
請參考第3B圖，光阻層362形成於基板310的第一區312上的閘堆疊320及330之上，且於基板310的第二區314進行離子植入製程364。由於光阻層形成於基板310的第一區312上的閘堆疊320及330之上，因此離子植入製程364可只執行於基板310的第二區314上。在本發明之實施例中，離子植入製程364可植入各種離子於基板310的第二區314之內，且離子包含碳(C)、鍺(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、銻(Sb)或其組合。
仍請參考第3C圖，於進行第3B圖的離子植入製程364之後，離子摻雜層370形成在基板310的第二區314之內。接著，移除位於基板310的第一區312上的光阻層362。在本發明之實施例中，離子摻雜層370係形成N型離子摻雜層或P型離子摻雜層。
在第3D圖中，第一蝕刻凹部382形成在基板310的第一區312，且介於基板310的第一區312上的閘堆疊 320及330之間；且第二蝕刻凹部384形成在基板310的第二區314，且介於基板310的第二區314上的閘堆疊340及350之間。在本發明之實施例中，第一蝕刻凹部382及第二蝕刻凹部384係藉由進行蝕刻製程而形成。在本發明之實施例中，此蝕刻製程為等向性蝕刻製程，例如濕蝕刻製程。
由於離子植入製程364係進行在基板310的第二區314上，可明顯降低離子摻雜層370的蝕刻率，因此進行在離子摻雜層370上的等向性蝕刻製程可於基板310的第二區314上形成非等向性蝕刻凹部。相反地，基板310的第一區312可藉由等向性蝕刻製程形成等向性蝕刻凹部。在本發明之實施例中，第一蝕刻凹部382係形成等向性蝕刻凹部；且第二蝕刻凹部384係形成非等向性蝕刻凹部。
請參考第3E圖，磊晶材料填入第一蝕刻凹部382及第二蝕刻凹部384中，以分別形成第一磊晶結構392及第二磊晶結構394。在本發明之實施例中，第一磊晶結構392及第二磊晶結構394係藉由磊晶製程所形成，以使磊晶材料成長於第一蝕刻凹部382及第二蝕刻凹部384中。在本發明之實施例中，第一磊晶結構392及第二磊晶結構394係形成P型半導體結構或N型半導體結構。
位於基板310的第一區312中的第一磊晶結構392至閘堆疊320或330的側壁具有第一最短距離(D1)；且位於基板310的第二區314中的第二磊晶結構394至閘堆疊340或350的側壁具有第二最短距離(D2)。第二最短距離(D2)大於第一最短距離(D1)。在本發明之實施例中，第一 最短距離(D1)及第二最短距離(D2)形成一差值，其介於約3奈米至約10奈米之間。在本發明之實施例中，D2對D1的比值(D2/D1)係介於1~4之間。
第4圖為根據本發明的各種實施例說明製造積體電路結構的方法流程圖。步驟401至407係揭露相關於第3A至3E圖之各種製造階段的積體電路結構300的剖面圖。
在步驟401中，閘堆疊320、330、340及350分別形成在基板310的第一區312或第二區314上。請參考第3A圖，淺溝槽隔離316更形成在基板310中，且介於第一區312及第二區314之間。在本發明之實施例中，每一閘堆疊係由閘極介電層及閘極材料層所形成。在本發明之實施例中，數個成對間隔分別形成於閘堆疊的側壁上。
在步驟402中，光阻層362形成於基板310的第一區312上的閘堆疊320及330之上。請參考第3B圖，離子植入製程364進行於基板310的第二區314上。在本發明之實施例中，離子植入製程364可植入各種離子於基板310的第二區314之內。
在步驟403中，於進行離子植入製程364之後，離子摻雜層370形成在基板310的第二區314之內。在本發明之實施例中，離子摻雜層370可形成以包含碳(C)、鍺(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、銻(Sb)或其組合。
在步驟404中，移除位於基板310的第一區312上的光阻層362。請參考步驟405，第一蝕刻凹部382形成 在基板310的第一區312，且介於基板310的第一區312上的閘堆疊320及330之間。仍請參考步驟406，第二蝕刻凹部384形成在基板310的第二區314，且介於基板310的第二區314上的閘堆疊340及350之間。
在第3D圖中，第一蝕刻凹部382係形成等向性蝕刻凹部；且第二蝕刻凹部384係形成非等向性蝕刻凹部。由於離子植入製程364係進行在基板310的第二區314上，可明顯降低離子摻雜層370的蝕刻率，因此進行在離子摻雜層370上的等向性蝕刻製程可於基板310的第二區314上形成非等向性蝕刻凹部。相反地，基板310的第一區312可藉由等向性蝕刻製程形成等向性蝕刻凹部。
在步驟407中，磊晶材料填入第一蝕刻凹部382及第二蝕刻凹部384中，以分別形成第一磊晶結構392及第二磊晶結構394。在本發明之實施例中，第一磊晶結構392及第二磊晶結構394係藉由磊晶製程所形成，以使磊晶材料成長於第一蝕刻凹部382及第二蝕刻凹部384中。在第3E圖中，位於基板310的第一區312中的第一磊晶結構392至閘堆疊320或330的側壁具有第一最短距離(D1)；且位於基板310的第二區314中的第二磊晶結構394至閘堆疊340或350的側壁具有第二最短距離(D2)。第二最短距離(D2)大於第一最短距離(D1)。
第5A~5E圖為根據一些實施例所繪示的製造積體電路結構的各階段的剖面圖。根據本發明之各種實施例，此方法能局部的修補上述問題的所有類型，以提升積體 電路結構中閘堆疊的介電性質。
在第5A圖中，閘堆疊520及530形成在基板510的第一區512上，以及閘堆疊540及550形成在基板510的第二區514上。在本發明之實施例中，數個閘堆疊分別形成在基板510的第一區512及第二區514上。在本發明之實施例中，淺溝槽隔離516更形成在基板510中，且介於第一區512及第二區514之間。
閘堆疊520、530、540及550分別係由閘極介電層521、531、541及551，以及閘極材料層522、532、542及552所形成。閘極介電層521、531、541及551係分別形成於基板510上，以及閘極材料層522、532、542及552係分別形成於閘極介電層521、531、541及551上。
在本發明之實施例中，閘極介電層521、531、541及551係由高介電常數材料所形成，包含高介電常數的介電材料包含氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)或氧化鋁(Al2O3)。在本發明之實施例中，閘極介電層521、531、541及551係藉由進行沉積製程及圖案化製程所形成，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，以及蝕刻製程。
在本發明之實施例中，閘極材料層522、532、542及552係由金屬或多晶矽所形成。在本發明之實施例中，閘極材料層522、532、542及552係藉由進行沉積製程及圖案化製程所形成，例如物理氣相沉積(PVD)、化學氣相 沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，以及蝕刻製程。
在本發明之實施例中，數個成對間隔物523、533、543及553分別形成於閘堆疊520、530、540及550的側壁上。在本發明之實施例中，藉由進行沉積製程，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或電漿輔助化學氣相沉積(PECVD)，成對間隔物523、533、543及553可由氮化矽所組成。
請參考第5B圖，第一光阻層562形成於基板510的第一區512上的閘堆疊520及530之上，且形成第一蝕刻凹部570於第二區514之內，及介於基板510的第二區514上的閘堆疊540及550之間。在本發明之實施例中，第一蝕刻凹部570係形成非等向性蝕刻凹部。在本發明之實施例中，第一蝕刻凹部570係藉由非等向性蝕刻製程所形成，例如乾蝕刻製程。
仍請參考第5C圖，移除在基板510的第一區512的第一光阻層562。第二光阻層564形成在基板510的第二區514上的閘堆疊540及550上，且凹部582形成於第一區512之內，且介於基板510的第一區512上的閘堆疊520及530之間。在本發明之實施例中，凹部582係形成另一非等向性蝕刻凹部。在本發明之實施例中，凹部582係藉由進行另一非等向性蝕刻製程所形成，例如乾蝕刻製程。
在第5D圖中，第二蝕刻凹部584形成在基板510的第一區512之內，且介於基板510的第一區512上的閘 堆疊520及530之間。第二蝕刻凹部584係在與凹部582相同的位置上進行等向性蝕刻製程而形成，例如濕蝕刻製程。在本發明之實施例中，第二蝕刻凹部584係形成等向性蝕刻凹部。
請參考第5E圖，移除位於基板510的第二區514上的第二光阻層564，且磊晶材料填入第二蝕刻凹部584及第一蝕刻凹部570中，以分別形成第一磊晶結構592及第二磊晶結構594。在本發明之實施例中，第一磊晶結構592及第二磊晶結構594係藉由磊晶製程所形成，以使磊晶材料成長於第二蝕刻凹部584及第一蝕刻凹部570中。在本發明之實施例中，第一磊晶結構592及第二磊晶結構594係形成P型半導體結構或N型半導體結構。
位於基板510的第一區512中的第一磊晶結構592至閘堆疊520或530的側壁具有第一最短距離(D3)；且位於基板510的第二區514中的第二磊晶結構594至閘堆疊540或550的側壁具有第二最短距離(D4)。第二最短距離(D4)大於第一最短距離(D3)。在本發明之實施例中，第一最短距離(D3)及第二最短距離(D4)形成一差值，其介於約3奈米至約10奈米之間。在本發明之實施例中，D4對D3的比值(D4/D3)係介於1~4之間。
第6圖為根據一些實施例說明製造積體電路結構的方法流程圖。步驟601至608係揭露相關於第5A至5E圖之各種製造階段的積體電路結構500的剖面圖。
在步驟601中，閘堆疊520、530、540及550 分別形成在基板510的第一區512或第二區514上。請參考第5A圖，淺溝槽隔離516更形成在基板510中，且介於第一區512及第二區514之間。在本發明之實施例中，每一閘堆疊係由閘極介電層及閘極材料層所形成。在本發明之實施例中，數個成對間隔分別形成於閘堆疊的側壁上。
在步驟602中，光阻層562形成於基板510的第一區512上的閘堆疊520及530之上。在步驟603中，第一蝕刻凹部形成在第二區514中，且介於基板510的第二區514上的閘堆疊540及550之間。請參考第5B圖，第一蝕刻凹部570係形成非等向性蝕刻凹部。在本發明之實施例中，第一蝕刻凹部570係藉由非等向性蝕刻製程所形成，例如乾蝕刻製程。
在步驟604中，移除位於基板510的第一區512上的第一光阻層562。請參考步驟605，第二光阻層564形成於基板510的第二區514上的閘堆疊540及550之上。請參考第5C圖，凹部582形成在基板510的第一區512，且介於基板510的第一區512上的閘堆疊520及530之間。在第5C圖中，凹部582係形成另一非等向性蝕刻凹部。在本發明之實施例中，凹部582係藉由非等向性蝕刻製程所形成，例如乾蝕刻製程。
請參考步驟606，第二蝕刻凹部584形成在基板510的第一區512之內，且介於基板510的第一區512上的閘堆疊520及530之間。在第5D圖中，第二蝕刻凹部584係在與凹部582相同的位置上進行等向性蝕刻製程而形成，例如 濕蝕刻製程。在本發明之實施例中，第二蝕刻凹部584係形成等向性蝕刻凹部。
在步驟607中，移除位於基板510的第二區514上的第二光阻層564。在步驟608中，磊晶材料填入第二蝕刻凹部584及第一蝕刻凹部570中，以分別形成第一磊晶結構592及第二磊晶結構594。在本發明之實施例中，第一磊晶結構592及第二磊晶結構594係藉由磊晶製程所形成，以使磊晶材料成長於第二蝕刻凹部584及第一蝕刻凹部570中。
請參考第5E圖，位於基板510的第一區512中的第一磊晶結構592至第一閘堆疊520或第二閘堆疊530的側壁具有第一最短距離(D3)；且位於基板510的第二區514中的第二磊晶結構594至第三閘堆疊540或第四閘堆疊550的側壁具有第二最短距離(D4)。第二最短距離(D4)大於第一最短距離(D3)。
根據一些實施例，本發明揭露一種積體電路結構。此積體電路結構包含低電壓裝置及高電壓裝置。低電壓裝置具有第一最短距離，從第一磊晶結構到相鄰的閘堆疊；高電壓裝置具有第二最短距離，從第二磊晶結構到相鄰的閘堆疊。高電壓裝置的第二最短距離大於低電壓裝置的第一最短距離，因此可降低高電壓裝置於高電壓操作下的漏電流。
根據一些實施例，本發明揭露一種製造積體電路結構的方法。在此方法中，積體電路結構中的高電壓裝置係形成非等向性蝕刻凹部；且積體電路結構中的低電壓裝置 係形成等向性蝕刻凹部。
在本發明的各種實施例中，於進行離子植入製程之後，離子摻雜層形成在基板的第二區之內。由於離子植入製程係進行在基板的第二區上，可明顯降低離子摻雜層370的蝕刻率，因此進行在離子摻雜層上的等向性蝕刻製程可於基板的第二區上形成非等向性蝕刻凹部。相反地，基板的第一區可藉由等向性蝕刻製程形成等向性蝕刻凹部。
在本發明的各種實施例中，高電壓裝置中的非等向性蝕刻凹部與低電壓裝置中的等向性蝕刻凹部係依序形成。舉例來說，當低電壓裝置以光阻層保護時，可形成高電壓裝置中的非等向性蝕刻凹部，然後當高電壓裝置以另一光阻層保護時，可形成低電壓裝置中的等向性蝕刻凹部。在形成高電壓裝置中的非等向性蝕刻凹部及低電壓裝置中的等向性蝕刻凹部之後，磊晶材料可填入非等向性蝕刻凹部及等向性蝕刻凹部中，以分別形成第一磊晶結構及第二磊晶結構。低電壓裝置具有第一最短距離，從第一磊晶結構到相鄰的閘堆疊；高電壓裝置具有第二最短距離，從第二磊晶結構到相鄰的閘堆疊。高電壓裝置的第二最短距離大於低電壓裝置的第一最短距離，因此可降低高電壓裝置於高電壓操作下的漏電流。
在本發明的一些實施例中，一種積體電路結構包含具有第一區及第二區的基板、設置於基板的第一區上的低電壓裝置、以及設置於基板的第二區上的高電壓裝置。低電壓裝置包含設置於基板的第一區上的第一閘堆疊、設置於 該基板的第一區上的第二閘堆疊、以及設置於基板的第一區中且介於該第一閘堆疊與該第二閘堆疊之間的第一磊晶結構。低電壓裝置具有第一最短距離，從第一磊晶結構到第一閘堆疊或第二閘堆疊。高電壓裝置包含設置於基板的第二區上的第三閘堆疊、設置於基板的第二區上的第四閘堆疊、以及設置於基板的第二區中且介於第三閘堆疊與第四閘堆疊之間的第二磊晶結構。高電壓裝置具有第二最短距離，從第二磊晶結構到第三閘堆疊或第四閘堆疊。在此積體電路結構中，高電壓裝置的第二最短距離大於低電壓裝置的第一最短距離。
在本發明的一些實施例中，一種製造積體電路結構的方法包含數個步驟。形成複數個閘堆疊分別位於基板的第一區或第二區上。形成光阻層在基板的第一區上的閘堆疊之上。形成離子摻雜層在基板的第二區內。移除光阻層。形成第一蝕刻凹部，且第一蝕刻凹部在第一區之內及在基板的第一區上的二閘堆疊之間。形成第二蝕刻凹部，且第二蝕刻凹部在第二區之內及在基板的第二區上的二閘堆疊之間。填充磊晶材料於第一蝕刻凹部及第二蝕刻凹部中，以分別形成第一磊晶結構及第二磊晶結構。在此製造積體電路結構的方法中，第一磊晶結構到第一閘堆疊或第二閘堆疊的側壁具有第一最短距離，且第二磊晶結構到第三閘堆疊或第四閘堆疊的側壁具有第二最短距離。第二最短距離大於第一最短距離。
在本發明的一些實施例中，一種製造積體電路 結構的方法包含數個步驟。形成複數個閘堆疊分別位於基板的第一區或第二區上。形成第一光阻層在基板的第一區上的閘堆疊之上。形成第一蝕刻凹部在基板的第二區之內及在基板的第二區上的二個閘堆疊之間。移除第一光阻層。形成第二光阻層在基板的第二區上。形成第二蝕刻凹部在基板的第一區之內及在基板的第一區上的二個閘堆疊之間。移除第二光阻層。填充磊晶材料於第一蝕刻凹部及第二蝕刻凹部中，以分別形成第一磊晶結構及第二磊晶結構。在此製造積體電路結構的方法中，第一磊晶結構到第一閘堆疊或第二閘堆疊的側壁具有第一最短距離，且第二磊晶結構到第三閘堆疊或第四閘堆疊的側壁具有第二最短距離。第二最短距離大於第一最短距離。
以上扼要地提及多種實施例的特徵，因此熟悉此技藝之人士可較好了解本發明的各方面。熟悉此技藝之人士應意識到，為了落實相同的目的及/或達到在此提出的實施例的相同優點，其可輕易使用本發明以做為設計或修改其他製程及結構的基礎。熟悉此技藝之人士亦應了解的是，這些均等的構造不背離本發明之精神及範圍，以及其人可在此進行各種改變、取代、及替代而不背離本發明之精神及範圍。
100‧‧‧積體電路結構
110‧‧‧基板
112‧‧‧第一區
114‧‧‧第二區
116‧‧‧淺溝槽隔離
120‧‧‧低電壓裝置
121‧‧‧第一閘堆疊
121a、122a、131a、132a‧‧‧閘極介電層
121b、122b、131b、132b‧‧‧閘極材料層
122‧‧‧第二閘堆疊
123、124、133、134‧‧‧成對間隔物
125‧‧‧第一磊晶結構
130‧‧‧高電壓裝置
131‧‧‧第三閘堆疊
132‧‧‧第四閘堆疊
135‧‧‧第二磊晶結構
D1‧‧‧第一最短距離
D2‧‧‧第二最短距離

Claims (10)

  1. 一種積體電路結構，包含：一基板具有一第一區及一第二區；一低電壓裝置設置於該基板的該第一區上，包含：一第一閘堆疊設置於該基板的該第一區上；一第二閘堆疊設置於該基板的該第一區上；一第一磊晶結構設置於該基板的該第一區中，且介於該第一閘堆疊與該第二閘堆疊之間，以及從該第一磊晶結構到該第一閘堆疊或該第二閘堆疊，具有一第一最短距離；以及一高電壓裝置設置於該基板的該第二區上，包含：一第三閘堆疊設置於該基板的該第二區上；一第四閘堆疊設置於該基板的該第二區上；一第二磊晶結構設置於該基板的該第二區中，且介於該第三閘堆疊與該第四閘堆疊之間，以及從該第二磊晶結構到該第三閘堆疊或該第四閘堆疊，具有一第二最短距離，其中該高電壓裝置的該第二最短距離大於該低電壓裝置的該第一最短距離，且該第一最短距離及該第二最短距離具有一差值，且該差值係介於約3奈米至約10奈米。
  2. 如請求項1所述之積體電路結構，更包含一離子摻雜層位於該基板的該第二區。
  3. 如請求項2所述之積體電路結構，其中該 離子摻雜層包含碳(C)、鍺(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、銻(Sb)或其組合。
  4. 一種製造積體電路結構的方法，包含：形成複數個閘堆疊分別位於一基板的一第一區及一第二區上；形成一光阻層在該基板的該第一區上的該些閘堆疊之上；形成一離子摻雜層在該基板的該第二區內；移除該光阻層；形成一第一蝕刻凹部在該第一區之內及在該基板的該第一區上的該二閘堆疊之間；形成一第二蝕刻凹部在該第二區之內及在該基板的該第二區上的該二閘堆疊之間；以及填充一磊晶材料於該第一蝕刻凹部及該第二蝕刻凹部中，以分別形成一第一磊晶結構及一第二磊晶結構，其中該第一磊晶結構到該第一區上的該二閘堆疊的一側壁具有一第一最短距離，且該第二磊晶結構到該第二區上的該二閘堆疊的一側壁具有一第二最短距離，該第二最短距離大於該第一最短距離。
  5. 如請求項4所述之方法，其中形成該第一蝕刻凹部係形成一等向性蝕刻凹部，且形成該第二蝕刻凹部係形成一非等向性蝕刻凹部。
  6. 如請求項4所述之方法，其中該第一最短距離及該第二最短距離形成一差值，且該差值係介於約3奈米至約10奈米之間。
  7. 一種製造積體電路結構的方法，包含：形成複數個閘堆疊分別位於一基板的一第一區及一第二區上；形成一第一光阻層在該基板的該第一區上的該些閘堆疊之上；形成一第一蝕刻凹部在該基板的該第二區之內及在該基板的該第二區上的二個該些閘堆疊之間；移除該第一光阻層；形成一第二光阻層在該基板的該第二區上；形成一第二蝕刻凹部在該基板的該第一區之內及在該基板的該第一區上的二個該些閘堆疊之間；移除該第二光阻層；以及填充一磊晶材料於該第一蝕刻凹部及該第二蝕刻凹部中，以分別形成一第一磊晶結構及一第二磊晶結構，其中該第一磊晶結構到該第一區上的該些閘堆疊的一側壁具有一第一最短距離，且該第二磊晶結構到該第二區上的二個該些閘堆疊的一側壁具有一第二最短距離，該第二最短距離大於該第一最短距離。
  8. 如請求項7所述之方法，其中形成該第一蝕刻凹部係形成一非等向性蝕刻凹部，且形成該第二蝕刻 凹部係形成一等向性蝕刻凹部。
  9. 如請求項7所述之方法，其中該第一最短距離及該第二最短距離形成一差值，且該差值係介於約3奈米至約10奈米。
  10. 如請求項7所述之方法，更包含形成一離子摻雜層於該基板的該第二區。
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