CN104835814A - 集成电路结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种集成电路结构，该集成电路结构包括衬底、低电压器件和高电压器件。低电压器件具有从第一外延结构到邻近的栅叠层的第一直线距离；以及高电压器件具有从第二外延结构到邻近的栅叠层的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可以降低高电压器件中的泄露电流。而且，本发明还提供了一种用于制造集成电路结构的方法。

Description

集成电路结构及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路结构及其制造方法。
背景技术
集成电路结构是制造和集成在半导体晶圆中的小电子元件。使用多种制造操作，制造和连接集成电路结构以在半导体晶圆上形成集成电路。集成电路能够在电器件的操作过程中执行功能。
在电子器件中，经常期望根据处理速度和功率的需求制造具有各种集成电路结构(例如，核心器件和输入-输出(I/O)器件)的半导体芯片。例如，I/O器件在操作过程中通常需要维持高电压。然而，泄露电流随着高电压操作而增强。因此，需继续寻求在集成电路结构以及制造集成电路结构的方法方面的改善。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路结构，包括：衬底，具有第一区域和第二区域；低电压器件，设置在所述衬底的第一区域上，包括：第一栅叠层，设置在所述衬底的第一区域上；第二栅叠层，设置在所述衬底的第一区域上；以及第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及高电压器件，设置在所述衬底的第二区域上，包括：第三栅叠层，设置在所述衬底的第二区域上；第四栅叠层，设置在所述衬底的第二区域上；以及第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离，其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。
在该集成电路结构中，所述第一直线距离和所述第二直线距离的差值在约3nm到约10nm的范围内。
在该集成电路结构中，所述低电压器件包括核心金属氧化物半导体(MOS)器件。
在该集成电路结构中，所述高电压器件包括输入-输出(I/O)MOS器件。
在该集成电路结构中，所述第一外延结构、所述第二外延结构、或所述第一外延结构和所述第二外延结构均由P型半导体材料或N型半导体材料制成。
该集成电路结构进一步包括：位于所述衬底的所述第二区域中的离子掺杂层。
在该集成电路结构中，所述离子掺杂层包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
根据本发明的另一方面，提供了一种用于制造集成电路结构的方法，包括：分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成光刻胶层；在所述衬底的所述第二区域中形成离子掺杂层；去除所述光刻胶层；在所述衬底的所述第一区域中以及所述第一区域上的两个栅叠层之间形成第一蚀刻凹槽；在所述衬底的所述第二区域中以及所述第二区域上的两个栅叠层之间形成第二蚀刻凹槽；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的侧壁的第一直线距离，并且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的侧壁的第二直线距离，所述第二直线距离大于所述第一直线距离。
在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
在该方法中，形成所述第一蚀刻凹槽是形成各向同性蚀刻凹槽，并且形成所述第二蚀刻凹槽是形成各向异性蚀刻凹槽。
在该方法中，通过实施蚀刻工艺形成所述第一蚀刻凹槽和所述第二蚀刻凹槽。
在该方法中，所述蚀刻工艺包括各向同性蚀刻工艺。
在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约10nm的范围内。
根据本发明的又一方面，提供了一种用于制造集成电路结构的方法，包括：分别在衬底的第一区域和第二区域上形成多个栅叠层；在所述衬底的所述第一区域上的所述栅叠层上方形成第一光刻胶层；在所述衬底的所述第二区域中以及所述衬底的所述第二区域上的两个所述栅叠层之间形成第一蚀刻凹槽；去除所述第一光刻胶层；在所述衬底的所述第二区域上方形成第二光刻胶层；在所述衬底的所述第一区域中以及所述衬底的所述第一区域上的两个所述栅叠层之间形成第二蚀刻凹槽；去除所述第二光刻胶层；以及将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的第一直线距离，且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的第二直线距离，所述第二直线距离大于所述第一直线距离。
在该方法中，形成所述第一蚀刻凹槽是形成各向异性蚀刻凹槽，形成所述第二蚀刻凹槽是形成各向同性蚀刻凹槽。
在该方法中，通过实施第一各向异性蚀刻工艺形成所述第一蚀刻凹槽。
在该方法中，通过实施第二各向异性蚀刻工艺和各向同性蚀刻工艺形成所述第二蚀刻凹槽。
在该方法中，所述第一直线距离和所述第二直线距离的差值在约3nm到约10nm的范围内。
该方法进一步包括：在所述衬底的所述第二区域中形成离子掺杂层。
在该方法中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，未按比例绘制各个部件。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2是根据一些实施例的集成电路结构的示意性截面图；
图3A至图3E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；
图4是根据一些实施例示出了制造集成电路结构的方法的流程图；
图5A至图5E是根据一些实施例处于制造集成电路结构的各个阶段的示意性截面图；以及
图6是根据一些实施例示出制造集成电路结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括在第一部件和第二部件之间形成有额外的部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参照符号和/或字符。该重复是为了简明和清楚，而且其本身不表示所述各个实施例和/或结构之间的关系。
而且，本文可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间关系术语旨在包括装置在使用或操作过程中的不同方位。装置可以以其他方式进行定向(旋转90度或在其他方位上)，并且可对本文中所使用的空间关系描述符进行相应的解释。
传统的集成电路结构包括核心器件和输入-输出(I/O)器件。在核心器件中的外延结构和栅叠层之间具有第一距离，且在I/O器件中的外延结构和栅叠层之间具有第二距离。第一距离与第二距离相等。然而，当在高电压操作条件下操作I/O器件时，I/O器件可以增大泄露电流。就这一点而言，根据本发明的各个实施例提供了集成电路结构及其制造方法。
图1是根据本发明的各个实施例的集成电路结构100的示意性截面图。在图1中，集成电路结构100包括衬底110、低电压器件120、以及高电压器件130。
衬底110具有第一区域112和第二区域114。在本发明的各个实施例中，衬底110是半导体衬底。在本发明的各个实施例中，衬底110还包括设置在衬底110中且位于第一区域112和第二区域114之间的浅沟槽隔离件(STI)116。
低电压器件120设置在衬底110的第一区域112上，并且包括第一栅叠层121、第二栅叠层122和第一外延结构125。在本发明的各个实施例中，低电压器件120包括核心金属氧化物半导体(MOS)器件。
第一栅叠层121和第二栅叠层122设置在衬底110的第一区域112上。在本发明的各个实施例中，第一栅叠层121包括设置在衬底110上的栅极介电层121a和设置在栅极介电层121a上的栅极材料121b；并且第二栅叠层122包括设置在衬底110上的栅极介电层122a和设置在栅极介电层122a上的栅极材料122b。在本发明的各个实施例中，间隔件对123和间隔件对124分别位于第一栅叠层121和第二栅叠层122的侧壁上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层121a和栅极介电层122a。在本发明的各个实施例中，栅极材料121b和122b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对123和124由氮化硅或氮氧化硅制成。
第一外延结构125设置在衬底110的第一区域112上以及第一栅叠层121和第二栅叠层122之间。低电压器件120具有从第一外延结构125到第一栅叠层121或第二栅叠层122的第一直线距离D1。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第一外延结构125。
高电压器件130设置在衬底110的第二区域114上，且包括第三栅叠层131、第四栅叠层132和第二外延结构135。在本发明的各个实施例中，高电压器件130包括输入-输出(I/O)MOS器件。
第三栅叠层131和第四栅叠层132设置在衬底110的第二区域114上。在本发明的各个实施例中，第三栅叠层131包括设置在衬底110上的栅极介电层131a和设置在栅极介电层131a上的栅极材料131b；并且第四栅叠层132包括设置在衬底110上的栅极介电层132a和设置在栅极介电层132a上的栅极材料132b。在本发明的各个实施例中，间隔件对133和间隔件对134分别位于第三栅叠层131和第四栅叠层132的侧壁上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层131a和栅极介电层132a。在本发明的各个实施例中，栅极材料131b和132b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对133和134由氮化硅或氮氧化硅制成。
第二外延结构135设置在衬底110的第二区域114上以及第三栅叠层131和第四栅叠层132之间。高电压器件130具有从第二外延结构135到第三栅叠层131或第四栅叠层132的第二直线距离D2。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第二外延结构135。
高电压器件130的第二直线距离D2大于低电压器件120的第一直线距离D1。在本发明的各个实施例中，第一直线距离D1和第二直线距离D2具有差值。差值在约3nm到约10nm的范围内。在本发明的各个实施例中，D2与D1的比率在1至4的范围内。
当高电压器件中的第二外延结构到第三或第四栅叠层的第二直线距离明显大于低电压器件中的第一外延结构到第一或第二栅叠层的第一直线距离时，在高电压操作下可以降低高电压器件中的泄露电流。
图2是根据本发明的各个实施例的集成电路结构200的示意性截面图。在图2中，集成电路结构200包括衬底210、低电压器件220和高电压器件230。
衬底210具有第一区域212和第二区域214。在本发明的各个实施例中，衬底210是半导体衬底。在本发明的各个实施例中，衬底210还包括设置在衬底210中且位于第一区域212和第二区域214之间的浅沟槽隔离件(STI)216。
不同于图1中的集成电路结构100，集成电路结构200的衬底210还包括位于第二区域214中的离子掺杂层218。通过离子注入工艺形成离子掺杂层218。在本发明的各个实施例中，离子掺杂层218包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
低电压器件220设置在衬底210的第一区域212上，且包括第一栅叠层221、第二栅叠层222和第一外延结构225。在本发明的各个实施例中，低电压器件220包括核心金属氧化物半导体(MOS)器件。
第一栅叠层221和第二栅叠层222设置在衬底210的第一区域212上。在本发明的各个实施例中，第一栅叠层221包括设置在衬底210上的栅极介电层221a和设置在栅极介电层221a上的栅极材料221b；并且第二栅叠层222包括设置在衬底210上的栅极介电层222a和设置在栅极介电层222a上的栅极材料222b。在本发明的各个实施例中，间隔件对223和间隔件对224分别位于第一栅叠层221和第二栅叠层222的侧壁上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层221a和222a。在本发明的各个实施例中，栅极材料221b和222b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对223和224由氮化硅或氮氧化硅制成。
第一外延结构225设置在衬底210的第一区域212上以及第一栅叠层221和第二栅叠层222之间。低电压器件220具有从第一外延结构225到第一栅叠层221或第二栅叠层222的第一直线距离D3。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第一外延结构225。
高电压器件230设置在衬底210的第二区域214上，且包括第三栅叠层231、第四栅叠层232和第二外延结构235。在本发明的各个实施例中，高电压器件230包括输入-输出(I/O)MOS器件。
第三栅叠层231和第四栅叠层232设置在衬底210的第二区域214上。在本发明的各个实施例中，第三栅叠层231包括设置在衬底210上的栅极介电层231a和设置在栅极介电层231a上的栅极材料231b；并且第四栅叠层232包括设置在衬底210上的栅极介电层232a和设置在栅极介电层232a上的栅极材料232b。在本发明的各个实施例中，间隔件对233和间隔件对234分别位于第三栅叠层231和第四栅叠层232的侧壁上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料制成栅极介电层231a和栅极介电层232a。在本发明的各个实施例中，栅极材料231b和232b由金属或多晶硅制成。在本发明的各个实施例中，间隔件对233和234由氮化硅或氮氧化硅制成。
第二外延结构235设置在衬底210的第二区域214上以及第三栅叠层231和第四栅叠层232之间。高电压器件230具有从第二外延结构235到第三栅叠层231或第四栅叠层232的第二直线距离D4。在本发明的各个实施例中，由P型半导体材料或N型半导体材料制成第二外延结构235。
高电压器件230的第二直线距离D4大于低电压器件220的第一直线距离D3。在本发明的各个实施例中，第一直线距离D3和第二直线距离D4具有差值。差值在约3nm到约10nm的范围内。在本发明的各个实施例中，D4与D3的比率在1至4的范围内。
当高电压器件中的第二外延结构与第三或第四栅叠层之间的第二直线距离明显大于低电压器件中的第一外延结构与第一或第二栅叠层之间的第一直线距离时，在高电压操作的过程中可以降低高电压器件中的泄露电流。
图3A至图3E是根据本发明的各个实施例处于制造集成电路结构的各个阶段的示意性截面图。根据本发明的各个实施例，该方法能够局部修复上述的所有类型的问题，以便增强集成电路结构中的栅叠层的介电特性。
在图3A中，栅叠层320和330形成在衬底310的第一区域312上，栅叠层340和350形成在衬底310的第二区域314上。在本发明的各个实施例中，将一些栅叠层分别地形成在衬底310的第一区域312和第二区域314上。在本发明的各个实施例中，浅沟槽隔离件316进一步形成在衬底310中以及第一区域312和第二区域314之间。
栅叠层320、330、340和350分别由栅极介电层321、331、341和351以及栅极材料322、332、342和352形成。栅极介电层321、331、341和351分别形成在衬底310上，且栅极材料322、332、342和352分别形成在栅极介电层321、331、341和351上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料形成栅极介电层321、331、341和351。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺来形成栅极介电层321、331、341和351。
在本发明的各个实施例中，栅极材料322、332、342和352由金属或多晶硅形成。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺形成栅极材料322、332、342和352。
在本发明的各个实施例中，若干间隔件对323、333、343和353分别形成在栅叠层320、330、340和350的侧壁上。在本发明的各个实施例中，通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺由氮化硅形成间隔件对323、333、343和353。
参照图3B，在衬底310的第一区域312上光刻胶层362形成在栅叠层320和330上方，且对衬底310的第二区域314实施离子注入工艺364。由于在衬底310的第一区域312上的栅叠层320和330上方形成光刻胶层，所以仅可以对衬底310的第二区域314实施离子注入工艺364。在本发明的各个实施例中，离子注入工艺364可以将各种离子注入衬底310的第二区域314中，且离子包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
再次参照图3C，在图3B中实施离子注入工艺之后，在衬底310的第二区域314中形成离子掺杂层370。然后，去除衬底310的第一区域312上的光刻胶层362。在本发明的各个实施例中，离子掺杂层370形成为N型离子掺杂层或P型离子掺杂层。
在图3D中，第一蚀刻凹槽382形成在衬底310的第一区域312中并且在衬底310的第一区域312上介于栅叠层320和栅叠层330之间；并且第二蚀刻凹槽384形成在衬底310的第二区域314中并且在衬底310的第二区域314上介于栅叠层340和栅叠层350之间。在本发明的各个实施例中，通过实施蚀刻工艺形成第一蚀刻凹槽382和第二蚀刻凹槽384。在本发明的各个实施例中，蚀刻工艺是诸如湿蚀刻工艺的各向同性蚀刻工艺。
因为对衬底310的第二区域314实施离子注入工艺364，所以可以大幅降低离子掺杂层370的蚀刻率，使得对离子掺杂层370所实施的各向同性蚀刻工艺可以在衬底310的第二区域314上形成各向异性蚀刻凹槽。相反地，衬底310的第一区域312可以通过各向同性蚀刻工艺形成各向同性凹槽。在本发明的各个实施例中，第一蚀刻凹槽382形成为各向同性蚀刻工艺；并且第二蚀刻凹槽384形成为各向异性蚀刻工艺。
参照图3E，将外延材料填充到第一蚀刻凹槽382和第二蚀刻凹槽384中以分别形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，通过实施外延工艺在第一蚀刻凹槽382和第二蚀刻凹槽384中生长外延材料来形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，第一外延结构392和第二外延结构394形成为P型半导体结构或N型半导体结构。
衬底310的第一区域312中的第一外延结构392具有到达第一栅叠层320或第二栅叠层330的侧壁的第一直线距离D1；并且衬底310的第二区域314中的第二外延结构394具有到达第三栅叠层340或第四栅叠层350的侧壁的第二直线距离D2。第二直线距离D2大于第一直线距离D1。在本发明的各个实施例中，第一直线距离D1和第二直线距离D2形成的差值在约3nm到约10nm的范围内。在本发明的各个实施例中，D2与D1的比率在1至4的范围内。
图4是示出根据本发明的各个实施例制造集成电路结构的方法的流程图。结合处于各个制造阶段的图3A至图3E的集成电路结构300的截面图公开了操作401至操作407。
在操作401中，分别在衬底310的第一区域312和第二区域314上形成栅叠层320、330、340和350。参照图3A，进一步在衬底310中以及第一区域312和第二区域314之间形成浅沟槽隔离件316。在本发明的各个实施例中，每个栅叠层均由栅极介电层和栅极材料形成。在本发明的各个实施例中，若干间隔件对分别形成在栅叠层的侧壁上。
在操作402中，在衬底310的第一区域312上，光刻胶层362形成在栅叠层320和330上方。参照图3B，对衬底310的第二区域314实施离子注入工艺364。在本发明的各个实施例中，离子注入工艺364可以将各种离子注入到衬底310的第二区域314中。
在操作403中，在实施离子注入工艺364之后，在衬底310的第二区域314中形成离子掺杂层370。在本发明的各个实施例中，可形成包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合的离子掺杂层370。
在操作404中，去除衬底310的第一区域312上的光刻胶层362。参照操作405，在衬底310的第一区域312中以及衬底310的第一区域312上的栅叠层320和330之间形成第一蚀刻凹槽382。再次参照操作406，在衬底310的第二区域314中以及衬底310的第二区域314上的栅叠层340和栅叠层350之间形成第二蚀刻凹槽384。
在图3D中，第一蚀刻凹槽382形成为各向同性蚀刻凹槽；并且第二蚀刻凹槽384形成为各向异性蚀刻凹槽。因为对衬底310的第二区域314实施离子注入工艺364，所以大幅降低了离子掺杂层370的蚀刻率，使得对离子掺杂层370所实施的各向同性蚀刻工艺可以在衬底310的第二区域314上形成各向异性蚀刻凹槽。相反地，衬底310的第一区域312可以通过各向同性蚀刻工艺形成各向同性蚀刻凹槽。
在操作407中，外延材料填充到第一蚀刻凹槽382和第二蚀刻凹槽384中以分别形成第一外延结构392和第二外延结构394。在本发明的各个实施例中，通过实施外延工艺在第一蚀刻凹槽382和第二蚀刻凹槽384中生长外延材料来形成第一外延结构392和第二外延结构394。在图3E中，衬底310的第一区域312中的第一外延结构392具有到达第一栅叠层320或第二栅叠层330的侧壁的第一直线距离D1；并且衬底310的第二区域314中的第二外延结构394具有到达第三栅叠层340或第四栅叠层350的侧壁的第二直线距离D2。第二直线距离D2大于第一直线距离D1。
图5A至图5E是根据本发明的各个实施例的在制造集成电路结构的各个阶段的示意性截面图。根据本发明的各个实施例，该方法能够局部修复上述的所有类型的问题，以增强集成电路结构中的栅叠层的介电特性。
在图5A中，栅叠层520和栅叠层530形成在衬底510的第一区域512上，栅叠层540和550形成在衬底510的第二区域514上。在本发明的各个实施例中，一些栅叠层分别形成在衬底510的第一区域512和第二区域514上。在本发明的各个实施例中，将浅沟槽隔离件516进一步形成在衬底510中以及第一区域512和第二区域514之间。
栅叠层520、530、540和550分别由栅极介电层521、531、541和551以及栅极材料522、532、542和552形成。栅极介电层521、531、541和551分别形成在衬底510上，且栅极材料522、532、542和552分别形成在栅极介电层521、531、541和551上。
在本发明的各个实施例中，由包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)或氧化铝(Al2O3)的高k介电材料形成栅极介电层521、531、541和551。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺来形成栅极介电层521、531、541和551。
在本发明的各个实施例中，由金属或多晶硅形成栅极材料522、532、542和552。在本发明的各个实施例中，通过实施诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺和诸如蚀刻工艺的图案化工艺形成栅极材料522、532、542和552。
在本发明的各个实施例中，若干间隔件对523、533、543和553分别形成在栅叠层520、530、540和550的侧壁上。在本发明的各个实施例中，通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)或等离子体增强的化学汽相沉积(PECVD)的沉积工艺由氮化硅形成间隔件对523、533、543和553。
参照图5B，在衬底510的第一区域512上的栅叠层520和530上方形成第一光刻胶层562，并且在第二区域514中以及衬底510的第二区域514上的栅叠层540和栅叠层550之间形成第一蚀刻凹槽570。在本发明的各个实施例中，第一蚀刻凹槽570形成为各向异性蚀刻凹槽。在本发明的各个实施例中，通过诸如干蚀刻工艺的各向异性蚀刻工艺形成第一蚀刻凹槽570。
再次参照图5C，去除衬底510的第一区域512上的第一光刻胶层562。第二光刻胶层564形成在衬底510的第二区域514上的栅叠层540和栅叠层550上方，并且在衬底510的第一区域512中以及其栅叠层520和530之间形成凹槽582。在本发明的各个实施例中，凹槽582形成为另一各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的另一各向异性蚀刻工艺形成凹槽582。
在图5D中，在衬底510的第一区域512中以及衬底510的第一区域512上的栅叠层520和栅叠层530之间形成第二蚀刻凹槽584。通过实施诸如湿蚀刻工艺的各向同性蚀刻工艺在凹槽582的相同位置处形成第二蚀刻凹槽584。在本发明的各个实施例中，第二蚀刻凹槽584形成为各向同性蚀刻凹槽。
参照图5E，去除衬底510的第二区域514上的第二光刻胶层564，并且外延材料填充到第二蚀刻凹槽584和第一蚀刻凹槽570中以分别形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，通过实施外延工艺在第二蚀刻凹槽584和第一蚀刻凹槽570中生长外延材料来形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，第一外延结构592和第二外延结构594形成为P型半导体结构或N型半导体结构。
衬底510的第一区域512中的第一外延结构592具有到达第一栅叠层520或第二栅叠层530的侧壁的第一直线距离D3；并且衬底510的第二区域514中的第二外延结构594具有到达第三栅叠层540或第四栅叠层550的侧壁的第二直线距离D4。第二直线距离D4大于第一直线距离D3。在本发明的各个实施例中，第一直线距离D3和第二直线距离D4形成的差值在约3nm到约10nm的范围内。在本发明的各个实施例中，D4与D3的比率在1至4的范围内。
图6是示出根据本发明的各个实施例制造集成电路结构的方法的流程图。结合5A至图5E的处于各个制造阶段的集成电路结构500的截面图公开了操作601至操作608。
在操作601中，栅叠层520、530、540和550分别形成在衬底510的第一区域512和第二区域514上。参照图5A，浅沟槽隔离件516进一步形成在衬底510中以及第一区域512和第二区域514之间。在本发明的各个实施例中，每个栅叠层均由栅极介电层和栅极材料形成。在本发明的各个实施例中，若干间隔件对分别形成在栅叠层的侧壁上。
在操作602中，在衬底510的第一区域512上的栅叠层520和栅叠层530上方形成光刻胶层562。在操作603中，在衬底510的第二区域514中以及第二区域514上的栅叠层540和550之间形成第一蚀刻凹槽570。参照图5B，第一蚀刻凹槽570形成为各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的各向异性蚀刻工艺形成第一蚀刻凹槽570。
在操作604中，去除衬底510的第一区域512上的第一光刻胶层562。在操作605中，在衬底510的第二区域514上的栅叠层540和550上方形成第二光刻胶层564。参照图5C，在衬底510的第一区域512中以及第一区域512上的栅叠层520和栅叠层530之间形成凹槽582。在图5C中，将凹槽582形成为另一各向异性蚀刻凹槽。在本发明的各个实施例中，通过实施诸如干蚀刻工艺的另一各向异性蚀刻工艺形成凹槽582。
参照图6，在衬底510的第一区域512中以及衬底510的第一区域512上的栅叠层520和栅叠层530之间形成第二蚀刻凹槽584。在图5D中，通过实施诸如湿蚀刻工艺的各向同性蚀刻工艺在凹槽582的相同位置处形成第二蚀刻凹槽584。在本发明的各个实施例中，将第二蚀刻凹槽584形成为各向同性蚀刻凹槽。
在操作607中，去除衬底510的第二区域514上的第二光刻胶层564。在操作608中，外延材料填充到第二蚀刻凹槽584和第一蚀刻凹槽570中以分别形成第一外延结构592和第二外延结构594。在本发明的各个实施例中，通过实施外延工艺以第二蚀刻凹槽584和第一蚀刻凹槽570中生长外延材料来形成第一外延结构592和第二外延结构594。
参照图5E，衬底510的第一区域512中的第一外延结构592具有到达第一栅叠层520或第二栅叠层530的侧壁的第一直线距离D3；并且衬底510的第二区域514中的第二外延结构594具有到达第三栅极结构540或第四栅极结构550的侧壁的第二直线距离D4。第二直线距离D4大于第一直线距离D3。
根据一些实施例，本发明公开了包括低电压器件和高电压器件的集成电路结构。低电压器件具有从第一外延结构到达邻近的栅叠层(多个邻近栅叠层)的第一直线距离；以及高电压器件具有从第二外延结构到达邻近的栅叠层(多个邻近栅叠层)的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可降低高电压器件中的泄露电流。
根据一些实施例，本发明公开了一种用于制造集成电路结构的方法。在该方法中，集成电路结构中的高电压器件中可以形成各向异性蚀刻凹槽；以及集成电路结构中的低电压器件可以形成各向同性蚀刻凹槽。
在本发明的各个实施例中，在实施离子注入工艺之后，在衬底的第二区域中形成离子掺杂层。因为对衬底的第二区域上实施离子注入工艺，所以大幅降低了离子掺杂层的蚀刻率，使得对离子掺杂层所实施的各向同性蚀刻工艺可以在衬底的第二区域上形成各向异性蚀刻凹槽。相反，衬底的第一区域可以通过各向同性蚀刻工艺形成各向同性蚀刻凹槽。
在本发明的各个实施例中，顺序形成位于高电压器件中的各向异性蚀刻凹槽和位于低电压器件中的各向同性蚀刻凹槽。例如，当低电压器件由光刻胶层保护时，可以形成高电压器件中的各向异性蚀刻凹槽，且当高电压器件由另一光刻胶层保护时，可以形成低电压器件中的各向同性蚀刻凹槽。在高电压器件中形成各向异性蚀刻凹槽且在低电压器件中形成各向同性蚀刻凹槽之后，外延材料可填充到各向异性蚀刻凹槽和各向同性蚀刻凹槽以分别形成第一外延结构和第二外延结构。低电压器件具有从第一外延结构到邻近的栅叠层(多个邻近栅叠层)的第一直线距离；以及高电压器件具有从第二外延结构到邻近的栅叠层(多个邻近栅叠层)的第二直线距离。高电压器件的第二直线距离大于低电压器件的第一直线距离，使得在高电压操作下可以降低高电压器件中的泄露电流。
在本发明的一些实施例中，集成电路结构包括具有第一区域和第二区域的衬底、设置在衬底的第一区域上的低电压器件、以及设置在衬底的第二区域上的高电压器件。低电压器件包括设置在衬底的第一区域上的第一栅叠层、设置在衬底的第一区域上的第二栅叠层、和设置在衬底的第一区域中以及第一栅叠层和第二栅叠层之间的第一外延结构。低电压器件具有从第一外延结构到第一栅叠层或第二栅叠层的第一直线距离。高电压器件包括设置在衬底的第二区域上的第三栅叠层、设置在衬底的第二区域上的第四栅叠层、和设置在衬底的第二区域中以及第三栅叠层和第四栅叠层之间的第二外延结构。高电压器件具有从第二外延结构到第三栅叠层或第四栅叠层的第二直线距离。在集成电路结构中，高电压器件的第二直线距离大于低电压器件的第一直线距离。
在本发明的一些实施例中，一种用于制造集成电路结构的方法包括若干操作。在衬底的第一区域和第二区域上分别形成多个栅叠层。在衬底的第一区域上的栅叠层上方形成光刻胶层。在衬底的第二区域中形成离子掺杂层。去除光刻胶层。在衬底的第一区域中以及第一区域上的两个栅叠层之间形成第一蚀刻凹槽。在衬底的第二区域中以及第二区域上的两个栅叠层之间形成第二蚀刻凹槽。外延材料填充到第一蚀刻凹槽和第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构。在制造集成电路结构的方法中，第一外延结构具有到第一栅叠层或第二栅叠层的第一直线距离，并且第二外延结构具有到第三栅叠层或第四栅叠层的第二直线距离。第二直线距离大于第一直线距离。
在本发明的一些实施例中，一种用于制造集成电路结构的方法包括若干操作。在衬底的第一区域和第二区域上分别形成多个栅叠层。在衬底的第一区域上的栅叠层上方形成第一光刻胶层。在衬底的第二区域中以及衬底的第二区域上的两个栅叠层之间形成第一蚀刻凹槽。去除第一光刻胶层。在衬底的第二区域上方形成第二光刻胶层。在衬底的第一区域中以及衬底的第一区域上的两个栅叠层之间形成第二蚀刻凹槽。去除第二光刻胶层。外延材料填充到第一蚀刻凹槽和第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构。在制造集成电路结构的方法中，第一外延结构具有到第一栅叠层或第二栅叠层的第一直线距离，并且第二外延结构具有到第三栅叠层或第四栅叠层的第二直线距离。第二直线距离大于第一直线距离。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，包括：
衬底，具有第一区域和第二区域；
低电压器件，设置在所述衬底的第一区域上，包括：
第一栅叠层，设置在所述衬底的第一区域上；
第二栅叠层，设置在所述衬底的第一区域上；以及
第一外延结构，设置在所述衬底的第一区域中以及所述第一栅叠层和所述第二栅叠层之间，并且具有从所述第一外延结构到所述第一栅叠层或所述第二栅叠层的第一直线距离；以及
高电压器件，设置在所述衬底的第二区域上，包括：
第三栅叠层，设置在所述衬底的第二区域上；
第四栅叠层，设置在所述衬底的第二区域上；以及
第二外延结构，设置在所述衬底的第二区域中以及所述第三栅叠层和所述第四栅叠层之间，并且具有从所述第二外延结构到所述第三栅叠层或所述第四栅叠层的第二直线距离，
其中，所述高电压器件的所述第二直线距离大于所述低电压器件的所述第一直线距离。
2.根据权利要求1所述的集成电路结构，其中，所述第一直线距离和所述第二直线距离的差值在约3nm到约10nm的范围内。
3.根据权利要求1所述的集成电路结构，其中，所述低电压器件包括核心金属氧化物半导体(MOS)器件。
4.根据权利要求1所述的集成电路结构，其中，所述高电压器件包括输入-输出(I/O)MOS器件。
5.根据权利要求1所述的集成电路结构，其中，所述第一外延结构、所述第二外延结构、或所述第一外延结构和所述第二外延结构均由P型半导体材料或N型半导体材料制成。
6.根据权利要求1所述的集成电路结构，进一步包括：位于所述衬底的所述第二区域中的离子掺杂层。
7.根据权利要求6所述的集成电路结构，其中，所述离子掺杂层包括碳(C)、锗(Ge)、硼(B)、氟化硼(BF2)、磷(P)、砷(As)、锑(Sb)、以及它们的组合。
8.一种用于制造集成电路结构的方法，包括：
分别在衬底的第一区域和第二区域上形成多个栅叠层；
在所述衬底的所述第一区域上的所述栅叠层上方形成光刻胶层；
在所述衬底的所述第二区域中形成离子掺杂层；
去除所述光刻胶层；
在所述衬底的所述第一区域中以及所述第一区域上的两个栅叠层之间形成第一蚀刻凹槽；
在所述衬底的所述第二区域中以及所述第二区域上的两个栅叠层之间形成第二蚀刻凹槽；以及
将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，
其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的侧壁的第一直线距离，并且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的侧壁的第二直线距离，所述第二直线距离大于所述第一直线距离。
9.根据权利要求8所述的方法，其中，形成所述离子掺杂层是形成N型离子掺杂层或P型离子掺杂层。
10.一种用于制造集成电路结构的方法，包括：
分别在衬底的第一区域和第二区域上形成多个栅叠层；
在所述衬底的所述第一区域上的所述栅叠层上方形成第一光刻胶层；
在所述衬底的所述第二区域中以及所述衬底的所述第二区域上的两个所述栅叠层之间形成第一蚀刻凹槽；
去除所述第一光刻胶层；
在所述衬底的所述第二区域上方形成第二光刻胶层；
在所述衬底的所述第一区域中以及所述衬底的所述第一区域上的两个所述栅叠层之间形成第二蚀刻凹槽；
去除所述第二光刻胶层；以及
将外延材料填充到所述第一蚀刻凹槽和所述第二蚀刻凹槽中以分别形成第一外延结构和第二外延结构，
其中，所述第一外延结构具有到达所述第一栅叠层或所述第二栅叠层的第一直线距离，且所述第二外延结构具有到达所述第三栅叠层或所述第四栅叠层的第二直线距离，所述第二直线距离大于所述第一直线距离。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051598B1 (fr) * 2016-05-20 2018-10-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation sur un meme substrat de transistors presentant des caracteristiques differentes

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1384547A (zh) * 2001-05-02 2002-12-11 三菱电机株式会社 半导体器件及其制造方法
CN1510755A (zh) * 2002-12-02 2004-07-07 ����һ 半导体器件及其制造方法
CN1922719A (zh) * 2004-02-19 2007-02-28 皇家飞利浦电子股份有限公司 半导体器件和制造半导体器件的方法
CN101427347A (zh) * 2006-04-24 2009-05-06 信越半导体股份有限公司 Soi晶片的制造方法
CN103378098A (zh) * 2012-04-25 2013-10-30 三星电子株式会社 包括应力邻近效应的集成电路装置及其制造方法
US20140027820A1 (en) * 2012-07-24 2014-01-30 International Business Machines Corporation Forming facet-less epitaxy with self-aligned isolation

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030052481A (ko) 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101025761B1 (ko) * 2004-03-30 2011-04-04 삼성전자주식회사 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법
US8828831B2 (en) * 2012-01-23 2014-09-09 International Business Machines Corporation Epitaxial replacement of a raised source/drain

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1384547A (zh) * 2001-05-02 2002-12-11 三菱电机株式会社 半导体器件及其制造方法
CN1510755A (zh) * 2002-12-02 2004-07-07 ����һ 半导体器件及其制造方法
CN1922719A (zh) * 2004-02-19 2007-02-28 皇家飞利浦电子股份有限公司 半导体器件和制造半导体器件的方法
CN101427347A (zh) * 2006-04-24 2009-05-06 信越半导体股份有限公司 Soi晶片的制造方法
CN103378098A (zh) * 2012-04-25 2013-10-30 三星电子株式会社 包括应力邻近效应的集成电路装置及其制造方法
US20140027820A1 (en) * 2012-07-24 2014-01-30 International Business Machines Corporation Forming facet-less epitaxy with self-aligned isolation

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