CN103390649B - 用于高k和金属栅极堆叠件的器件和方法 - Google Patents

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Abstract

本发明描述的是一种在衬底的不同区域上具有五个栅极堆叠件的半导体器件及其制造方法。该器件包括半导体衬底和用于分隔衬底上的不同区域的隔离部件。不同的区域包括p型场效应晶体管(pFET)核心区域、输入/输出pFET(pFET？IO)区域、P型场效应晶体管(pFET)核心区域、输入/输出nFET(nFET？IO)区域以及高电阻器区域。本发明还提供了一种用于高k和金属栅极堆叠件的器件和方法。

Description

用于高k和金属栅极堆叠件的器件和方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种用于高k和金属栅极堆叠件的器件和方法。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。IC材料和设计的技术发展产生出多代IC，每个新一代IC都具有比前一代更小但更复杂的电路。在IC的发展过程中，通常增大了功能密度(即，每个芯片区域的互连器件数量)，而减小了几何尺寸(即，使用制造工艺可以产生的最小部件)。然而，这些发展增加了IC的加工和制造的复杂性，并且为了实现这些发展，IC的加工和制造也需要类似的发展。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费用。这种按比例缩小也增加了处理和制造IC的复杂性，为了实现这些进步，需要在IC处理和制造方面有类似的发展。
场效应晶体管(FET)已被使用在传统的IC设计中。由于缩小了技术节点，高k(HK)的介电材料和金属经常被考虑用于形成FET的栅极堆叠件。当在单个IC芯片上形成多个HK/金属栅极(MG)FET(诸如，p型的FET核心，n型FET核心，输入/输出nFET，输入/输出pFET的HK/MG，以及高电阻器)时，存在集成的问题。因此，需要一种为制造多个HK/MG结构提供灵活性和稳定性的工艺。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：半导体衬底；隔离部件，用于分隔所述衬底上的不同区域；所述衬底上的p型场效应晶体管(pFET)核心区域，具有第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的的高k(HK)介电层；所述衬底上的输入/输出pFET(pFETIO)区域，具有第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第一材料构成的保护层和位于由所述第一材料构成的保护层上的HK介电层；所述衬底上的n型场效应晶体管(nFET)核心区域，具有第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的由第二材料构成的保护层和位于由所述第二材料构成的保护层上的HK介电层；所述衬底上的输入/输出nFET(nFETIO)区域，具有第四栅极堆叠件，所述第四栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的HK介电层；以及高电阻器区域，具有第五栅极堆叠件，所述第五栅极堆叠件包括界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的HK介电层。
在所述器件中，所述第一栅极堆叠件和所述第二栅极堆叠件还包括位于由所述第一材料构成的保护层上方的由所述第二材料构成的保护层。
在所述器件中，所述HK介电层位于由所述第二材料构成的保护层上方。
在所述器件中，所述第一材料包括p型功函数金属或p型金属氧化物，并且所述第二材料包括n型功函数金属或n型金属氧化物。
在所述器件中，所述p型金属氧化物包括A12O3、MgO、CaO或它们的混合物，所述n型金属氧化物包括La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
在所述器件中，由所述第一材料构成的保护层和由所述第二材料构成的保护层的厚度小于50埃。
根据本发明的另一方面，提供了一种半导体器件，包括：半导体衬底；隔离部件，用于分隔所述衬底上的不同区域；所述衬底上的p型场效应晶体管(pFET)核心区域，具有第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的高k(HK)介电层；所述衬底上的输入/输出pFET(pFETIO)区域，具有第二栅极堆叠件，所述第二栅极堆叠件包括介电层、所述介电层上的界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的HK介电层；所述衬底上的高电阻器区域，具有第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的HK介电层；所述衬底上的n型场效应晶体管(nFET)核心区域，具有第四栅极堆叠件，所述第四栅极堆叠件包括界面层、位于所述界面层上的由第二材料构成的保护层和位于由所述第二材料构成的保护层上的HK介电层；以及所述衬底上的输入/输出nFET(nFETIO)区域，具有第五栅极堆叠件，所述第五栅极堆叠件具有介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的HK介电层。
在所述器件中，所述第四栅极堆叠件和所述第五栅极堆叠件还包括位于由所述第二材料构成的保护层上方的由所述第一材料构成的保护层。
在所述器件中，所述HK介电层位于由所述第一材料构成的保护层上方。
在所述器件中，所述第一材料包括p型功函数金属或p型金属氧化物，并且所述第二材料包括n型功函数金属或n型金属氧化物。
在所述器件中，所述p型功函数金属氧化物包括A12O3、MgO、CaO或它们的混合物，所述n型功函数金属氧化物包括La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
在所述器件中，由所述第一材料构成的保护层和由所述第二材料构成的保护层的厚度小于50埃。
根据本发明的又一方面，一种制造半导体器件的方法，所述方法包括：提供具有n型场效应晶体管(nFET)核心区域、输入/输出nFET(nFETIO)区域、p型场效应晶体管(pFET)核心区域、输入/输出pFET(pFETIO)区域和高电阻器区域的半导体衬底；在所述衬底的IO区域上形成氧化物层；在所述衬底和所述氧化物层上形成界面层；在所述界面层上沉积由第一材料构成的保护层；在所述界面层上和由所述第一材料构成的保护层上沉积由第二材料构成的保护层；在由所述第二材料构成的保护层上沉积高k(HK)介电层；在所述HK介电层上沉积功函数金属层；在所述金属层上沉积多晶硅层；以及在所述衬底的区域上形成栅极堆叠件。
在所述方法中，进一步包括：在沉积由所述第二材料构成的保护层之前，从所述nFET核心区域、所述nFETIO区域和所述高电阻器区域中去除所述第一材料的保护材料。
在所述方法中，进一步包括：在沉积由所述第二材料构成的保护层之前，从所述pFET核心区域、所述pFETIO区域和所述高电阻器区域中去除所述第一材料的保护材料。
在所述方法中，进一步包括：在沉积所述HK介电层之前，从所述pFET核心区域和所述pFETIO区域中去除所述第二材料的保护材料。
在所述方法中，进一步包括：在沉积所述HK介电层之前，从所述nFET核心区域和所述nFETIO区域中去除所述第二材料的保护材料。
在所述方法中，所述第一材料和所述第二材料包括p型或n型功函数金属或金属氧化物。
在所述方法中，所述HK介电层形成在由所述第一材料构成的保护层或由所述第二材料构成的保护层之上。
在所述方法中，形成所述栅极堆叠件包括在所述多晶硅层上形成硬掩模层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是制造在一个实施例中根据本发明的多个方面构造的具有多个栅极堆叠件的半导体器件的方法的流程图；
图2-图9是在根据本发明的多个方面构造的具有多个栅极堆叠件的半导体器件的一个实施例在多个制造阶段中的截面图；
图10-图13是在根据本发明的多个方面构造的具有多个栅极堆叠件的半导体器件的另一个实施例在多个制造阶段中的截面图；
图14-图15是在根据本发明的多个方面构造的具有多个栅极堆叠件的半导体器件的又一个实施例在多个制造阶段中的截面图；
图16-图17在根据本发明的多个方面构造的具有多个栅极堆叠件的半导体器件的再一个实施例在多个制造阶段中的截面图。
具体实施方式
应该理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
图1是制造根据本发明的多个方面构造的具有栅极堆叠件的半导体器件的方法100的一个实施例的流程图。图2-图9是具有栅极堆叠件的半导体器件200的一个实施例在多个制造阶段中的截面图。图10-图13是半导体器件200的另一个实施例的截面图。图14-图15是半导体器件200的又一个实施例的截面图。图16-图17是半导体器件的再一个实施例的截面图。参考图1至图17集中描述半导体器件200及它的制造方法100。
方法100以步骤102为开始，提供了半导体衬底202。半导体衬底202包括硅。可选地，衬底202包括锗或硅锗。半导体衬底202还可选地可以包括外延层。例如，半导体衬底202可以包括位于体半导体上方的外延层。另外，为了提高性能半导体衬底202可以是应变的。例如，外延层可以包括不同于体半导体(诸如，体硅之上的硅锗层或体硅锗之上的硅层)的半导体材料。这种应变的半导体可以通过选择性外延生长(SEG)来形成。另外，半导体衬底202可以包括绝缘体上硅(SOI)衬底。半导体衬底202还可选地可以包括埋置的介电层，诸如，通过例如，注氧隔离(SIMOX)技术、晶圆接合、SEG或其他适合的方法而形成的埋置的氧化物(BOX)层。
半导体衬底202还包括多个掺杂的区域，诸如，通过适合的技术(例如，离子注入)而形成的n阱和p阱。半导体衬底202还包括多个形成在衬底中以分隔各个器件区域的隔离部件，诸如，浅沟槽隔离(STI)203。STI203的形成可以包括：在衬底中蚀刻沟槽和通过绝缘材料(诸如，氧化硅、氮化硅或氮氧化硅)来填充该沟槽。填充的沟槽可以具有多层结构，诸如，以氮化硅填充沟槽的热氧化衬垫层。在一个实施例中，可以使用以下工艺顺序来形成STI203：生长焊盘氧化物，形成低压化学汽相沉积(LPCVD)的氮化物层，使用光刻胶来图案化STI开口和掩盖、蚀刻衬底中的沟槽，任选地生长热氧化物沟槽衬垫来改善沟槽界面，以CVD氧化物填充沟槽，以及使用化学机械平坦化(CMP)来抛光和平坦化。
半导体衬底202包括多个器件区域。各个器件区域包括多个n型和p型场效应晶体管和一个或更多电阻器。在本实施例中，半导体衬底202包括一个n型场效应晶体管(nFET)核心区域，一个输入/输出nFET(nFETIO)区域，一个p型场效应晶体管(pFET)核心区域，一个输入/输入pFET(pFETIO)区域以及一个高电阻器区域。
参考图2，方法100进行步骤104，其中在半导体衬底202的输入/输出区域上通过适合的技术(诸如，沉积、光刻胶图案化合蚀刻工艺)形成介电层204。介电层204包括化学氧化物或其他适合的材料。在下一个步骤106和图3中，在衬底202和介电层204(未示出)上形成了界面层206。界面层206可以包括通过适合的技术，诸如，原子层沉积(ALD)、热氧化、UV-臭氧氧化或化学汽相沉积(CVD)来形成的氧化硅。
进行到图4，在步骤108中，在界面层206上沉积有第一材料208所构成的保护层。保护层208可以包括p型功函数金属或金属氧化物，包括Al2O3、MgO、CaO或它们的混合物。保护层208由适合的技术，诸如ALD、CVD或物理汽相沉积(PVD)形成。在一个实施例中，保护层208具有小于50埃的厚度。
在图5中，使用光刻工艺图案化保护层208从而从衬底202的nFET核心区域、nFETIO区域以及高电阻器区域中去除保护层208。示例性的光刻工艺可以包括光刻胶图案化、显影和光刻胶剥除。在这个工艺中，图案化的光刻胶层形成在保护层208上。图案化的光刻胶层包括多个将部分保护层208暴露给后续的蚀刻的开口。蚀刻工艺包括干式蚀刻、湿式蚀刻或干式蚀刻和湿式蚀刻的组合。干式蚀刻工艺可以实施含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)，含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)，含溴气体(例如，HBr和/或CHBR3)，含碘气体，其他适合的气体和/或等离子体和/或它们的组合。蚀刻工艺可以包括多步骤蚀刻从而获得蚀刻选择性、灵活性和期望的蚀刻轮廓。
在图6和步骤110中，在nFET核心区域、nFETIO区域和高电阻器区域中以及在pFET核心区域和pFETIO区域中的第一材料208构成的保护层上沉积有第二材料210构成的保护层。保护层210可以包括n型的功函数金属或氧化物，包括LaO3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。在本实施例中，保护层210包括氧化镧。通过适合的工艺，诸如，ALD、CVD或PVD形成保护层210。在一个实施例中，保护层210具有小于50埃的厚度。
进行到步骤112和图7，高k(HK)介电层212沉积在保护层210上。HK介电层212可以包括HfSiO、HfSiON、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪、铝(HfO2-Al2O3)合金、其他适合的HK介电材料或它们的组合。通过适合的工艺，诸如，ALD、PVD或CVD形成HK介电材料212。其他形成HK介电层212的方法包括金属有机物化学汽相沉积(MOCVD)或UV-臭氧氧化或分子束外延(MBE)。在一个实施例中HK介电层具有小于50埃的厚度。
现参考图8和步骤114，在HK介电层212上沉积有功函数(WF)金属层214，且在WF金属层214上沉积有多晶硅层216。在本实施例中，WF金属层214包括通过适合的工艺，诸如，ALD、PVD或CVD形成的氮化钛(TiN)。在其他实施例中，WF金属层214包括氮化钽(TaN)、氮化物(WN)或它们的组合。在一个实施例中，WF金属层214具有小于200埃的厚度。
可以通过具有前体硅烷(SiH4)或其他硅基的前体的CVD来形成多晶硅(或非晶态硅)层216。可以在升高的温度下执行非晶态硅的沉积。在一个实例中，沉积温度大于大约400℃。一个实施例，多晶硅(或非晶态的)层216可以是使用包括由含掺杂物的气体的前体原位掺杂的。
方法100进行到步骤116，其中通过图案化和蚀刻工艺形成了不同的栅极堆叠件。在图9中，栅极层被图案化从而形成五个不同的栅极堆叠件，包括nFET核心区域上的第一栅极堆叠件230、pFET核心区域上的第二栅极堆叠件240、nFETIO区域上的第三栅极堆叠件250、pFETIO区域上的第四栅极堆叠件260和高电阻器区域上的第五栅极堆叠件270。在本实施例中，第一栅极堆叠件230按照从底部到顶部的顺序包括界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第二栅极堆叠件240按照从底部到顶部的顺序包括界面层206、第一材料208构成的保护层、第二材料210构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第三栅极堆叠件250按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第四栅极堆叠件260按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第一材料208构成的保护层、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第五栅极堆叠件270按照从底部到顶部的顺序包括介界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。
形成栅极堆叠件的图案化工艺包括光刻图案化和蚀刻图案化。例如，光刻图案化包括形成图案化的光刻胶，显影光刻胶和光刻胶剥离。在另一个实施例中，如图9所示，蚀刻工艺可以另外使用硬掩模层218作为蚀刻掩模。在此情况下，硬掩模层218形成在栅极层上，图案化的光刻胶层(未示出)形成在硬掩模层218上，将第一蚀刻工艺应用于硬掩模层218从而将图案从图案化的光刻胶转化成硬掩模层218，以及使用图案化的硬掩模作为蚀刻掩模来将第二蚀刻工艺应用于栅极层。硬掩模层218可以包括氮化硅和/或氧化硅。
如图9所示，分别位于pFET核心和pFETIO上的第二和第四栅极堆叠件240、260包括第一和第二材料构成的保护层208、210两者。可以具有p型功函数的第一材料208构成的保护层更接近于衬底202。可以具有n型功函数的第二材料210构成的保护层位于保护层208之上且距离衬底202较远。
图10至图13示出了制造半导体衬底200的方法的另一个实施例。在这个实施例中，如图10所示包括有额外的步骤。在步骤112中沉积HK介电层212之前，使用光刻和蚀刻工艺从pFET核心区域和pFETIO区域中去除第二材料210构成的保护层。在这个额外的步骤之后的步骤(沉积HK介电层212，WF金属层214和多晶硅层216)基本上与前面图7和图8所描述的那些步骤相同且图11和图12示出了这些步骤。
图13示出了通过图案化和蚀刻工艺制造不同的栅极堆叠件。与图9类似，图案化栅极层从而形成五个不同的栅极堆叠件，包括nFET核心区域上的第一栅极堆叠件280、pFET核心区域上的第二栅极堆叠件290、nFET1O区域上的第三栅极堆叠件300、pFETIO区域上的第四栅极堆叠件310和高电阻器区域上的第五栅极堆叠件320。
在本实施例中，第一栅极堆叠件280按照从底部到顶部的顺序包括界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第二栅极堆叠件290按照从底部到顶部的顺序包括界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第三栅极堆叠件300按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第四栅极堆叠件310按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第五栅极堆叠件320按照从底部到顶部的顺序包括介界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。
现参考图14，描述了方法100的另一个实施例。如前面参考图1-图3所描述的那样，方法100进行步骤102-106。在这个实施例中，除了第一材料208所构成的保护层和第二材料210所构成的保护层的位置是颠倒的以外，该方法基本上与借助图4-图8所描述的方法相同。前面描述了方法进行步骤108-114。同样，在这个实施例中，与图5中的保护层208的情况相同，保护层210被从pFET核心和pFETIO区域中去除，但不是从nFET核心和nFETIO区域中去除。
在步骤116和图15中，如前面所述的那样通过图案化和蚀刻工艺形成不同的栅极堆叠件。栅极层被图案化从而形成五个不同的栅极堆叠件，包括nFET核心区域上的第一栅极堆叠件330、pFET核心区域上的第二栅极堆叠件340、nFETIO区域上的第三栅极堆叠件350、pFETIO区域上的第四栅极堆叠件360和高电阻器区域上的第五栅极堆叠件370。
在本实施例中，第一栅极堆叠件330按照从底部到顶部的顺序包括界面层206、第二材料210构成的保护层、第一材料208构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第二栅极堆叠件340按照从底部到顶部的顺序包括界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第三栅极堆叠件350按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第二材料210构成的保护层、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第四栅极堆叠件360按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第五栅极堆叠件370按照从底部到顶部的顺序包括介界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。
如图15所示，分别位于nFET核心和nFETIO区域上的第一和第三栅极堆叠件330、350包括第一和第二材料构成的保护层208、210两者。可以具有n型功函数的第二材料210构成的保护层更接近于衬底202。可以具有p型功函数的第一材料208构成的保护层位于保护层210之上且距离衬底202较远。
图16-图17示出了制造半导体衬底200的方法的另一个实施例。在这个实施例中，除了在该工艺流程中第一材料208所构成的保护层和第二材料210所构成的保护层的位置是颠倒的以外，该方法基本上与借助图10-图12所描述的方法相同。同样，在这个实施例中，与图10中的保护层210的情况相同，保护层208被从nFET核心和pFET核心区域中去除，但不是从pFET核心和pFETIO区域中去除。
图17示出了通过图案化和蚀刻工艺制造不同的栅极堆叠件。与图15类似，图案化栅极层从而形成五个不同的栅极堆叠件，包括nFET核心区域上的第一栅极堆叠件380、pFET核心区域上的第二栅极堆叠件390、nFETIO区域上的第三栅极堆叠件400、pFETIO区域上的第四栅极堆叠件410和高电阻器区域上的第五栅极堆叠件420。
在本实施例中，第一栅极堆叠件380按照从底部到顶部的顺序包括界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第二栅极堆叠件390按照从底部到顶部的顺序包括界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214以及多晶硅层216。第三栅极堆叠件400按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第二材料210构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第四栅极堆叠件410按照从底部到顶部的顺序包括介电层204(未示出)、界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。第五栅极堆叠件420按照从底部到顶部的顺序包括介界面层206、第一材料208构成的保护层、HK介电层212、WF金属层214和多晶硅层216。
在方法100和半导体器件200中可以展现出多个优点。本发明提供了用于栅极第一处理设计的新的集成方案。这些方法提供了四种可以用于制造多种半导体器件的工艺流程。这些方法是灵活的，其原因在于他们允许通过改变n/p保护层的沉积和图案化顺序来制造不同的器件。这些方法是高效的，其原因在于可以同时形成多个栅极堆叠件，即，同时沉积用于各个栅极堆叠件的由相同材料构成的多个层。本发明的方法和器件提供了可行的集成流程，其可以将CMOS器件与核心/IO/电阻器集成在一起且同时保持NMOS和PMOS的合理的阈值电压。
本发明的更为宽泛的形式中的一种涉及的是一种半导体器件。该器件包括衬底和用于分隔衬底上的不同区域的隔离部件。该器件另外包括位于不同的区域中的五种不同的栅极堆叠件。P型场效应晶体管(pFET)核心区域具有衬底上的第一栅极堆叠件，其具有界面层、界面层上的由第一材料构成的保护层以及由第一材料构成的保护层上的高k(HK)介电层。输入/输出pFET(pFETIO)区域具有第二栅极堆叠件，其包括介电层、介电层上的界面层、界面层上的由第一材料构成的保护层以及由第一材料构成的保护层上的高k(HK)介电层。N型场效应晶体管(nFET)核心区域具有衬底上的第三栅极堆叠件，其包括界面层、界面层上的由第二材料构成的保护层以及由第二材料构成的保护层上的HK介电层。输入/输出nFET(nFETIO)区域具有第四栅极堆叠件，其具有介电层、介电层上的界面层、界面层上的由第二材料构成的保护层以及由第二材料构成的保护层上的HK介电层。高电阻器区域具有第五栅极堆叠件，其具有介电层、介电层上的由第二材料构成的保护层以及由第二材料构成的保护层上的HK介电层。
本发明的更为宽泛的形式中的另一种涉及的是另一种半导体器件。该器件包括衬底和用于分隔衬底上的不同区域的隔离部件。该器件另外包括位于不同的区域中的五种不同的栅极堆叠件。P型场效应晶体管(pFET)核心区域具有第一栅极堆叠件，其包括界面层、界面层上的由第一材料构成的保护层以及由第一材料构成的保护层上的高k(HK)介电层。输入/输出pFET(pFETIO)区域具有第二栅极堆叠件，其包括介电层、介电层上的界面层、界面层上的由第一材料构成的保护层以及由第一材料构成的保护层上的HK介电层。高电阻器区域具有第三栅极堆叠件，其包括介电层、介电层上的由第一材料构成的保护层以及由第一材料构成的保护层上的HK介电层。N型场效应晶体管(nFET)核心区域具有第四栅极堆叠件，其包括界面层、界面层上的由第二材料构成的保护层以及由第二材料构成的保护层上的HK介电层。输入/输出nFET(nFETIO)区域具有第五栅极堆叠件，其具有介电层、介电层上的界面层、界面层上的由第二材料构成的保护层以及由第二材料构成的保护层上的HK介电层。
本发明还描述了一种制造半导体器件的方法。该方法包括提供具有用于n型场效应晶体管(nFET)核心区域、输入/输出nFET(nFETIO)区域、P型场效应晶体管(pFET)核心区域、输入/输出pFET(pFETIO)区域以及高电阻器区域的半导体衬底，在衬底的IO区域上形成氧化物层，在衬底和氧化物层上形成界面层，在界面层上沉积由第一材料构成的保护层，在界面层上和由第一材料构成的保护层上沉积由第二材料构成的保护层，在第二材料构成的保护层上沉积高k(HK)介电层，在HK介电层上沉积功函数金属层，在金属层上沉积多晶硅层，以及在衬底的多个区域上形成栅极堆叠件。
可以在方法100之前、期间、之后实施其他工艺步骤。上面论述了若干实施例的部件。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
隔离部件，用于分隔所述衬底上的不同区域；
所述衬底上的p型场效应晶体管(pFET)核心区域，具有第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和由第二材料构成的保护层以及位于由所述第二材料构成的保护层上的高k(HK)介电层，其中，由所述第二材料构成的保护层位于由所述第一材料构成的保护层上；
所述衬底上的输入/输出pFET(pFETIO)区域，具有第二栅极堆叠件，所述第二栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第一材料构成的保护层和位于由所述第一材料构成的保护层上的高k介电层；
所述衬底上的n型场效应晶体管(nFET)核心区域，具有第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的由第二材料构成的保护层和位于由所述第二材料构成的保护层上的高k介电层；
所述衬底上的输入/输出nFET(nFETIO)区域，具有第四栅极堆叠件，所述第四栅极堆叠件包括介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的高k介电层；以及
高电阻器区域，具有第五栅极堆叠件，所述第五栅极堆叠件包括界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的高k介电层。
2.根据权利要求1所述的半导体器件，其中，所述第一栅极堆叠件和所述第二栅极堆叠件还包括位于由所述第一材料构成的保护层上方的由所述第二材料构成的保护层。
3.根据权利要求2所述的半导体器件，其中，所述高k介电层位于由所述第二材料构成的保护层上方。
4.根据权利要求1所述的半导体器件，其中，所述第一材料包括p型功函数金属或p型金属氧化物，并且所述第二材料包括n型功函数金属或n型金属氧化物。
5.根据权利要求4所述的半导体器件，其中，所述p型金属氧化物包括Al2O3、MgO、CaO或它们的混合物，所述n型金属氧化物包括La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
6.根据权利要求1所述的半导体器件，其中，由所述第一材料构成的保护层和由所述第二材料构成的保护层的厚度小于50埃。
7.一种半导体器件，包括：
半导体衬底；
隔离部件，用于分隔所述衬底上的不同区域；
所述衬底上的p型场效应晶体管(pFET)核心区域，具有第一栅极堆叠件，所述第一栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和由第二材料构成的保护层以及位于由所述第二材料构成的保护层上的高k(HK)介电层，其中，由所述第二材料构成的保护层位于由所述第一材料构成的保护层上；
所述衬底上的输入/输出pFET(pFETIO)区域，具有第二栅极堆叠件，所述第二栅极堆叠件包括介电层、所述介电层上的界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的高k介电层；
所述衬底上的高电阻器区域，具有第三栅极堆叠件，所述第三栅极堆叠件包括界面层、位于所述界面层上的由第一材料构成的保护层和位于由所述第一材料构成的保护层上的高k介电层；
所述衬底上的n型场效应晶体管(nFET)核心区域，具有第四栅极堆叠件，所述第四栅极堆叠件包括界面层、位于所述界面层上的由第二材料构成的保护层和位于由所述第二材料构成的保护层上的高k介电层；以及
所述衬底上的输入/输出nFET(nFETIO)区域，具有第五栅极堆叠件，所述第五栅极堆叠件具有介电层、位于所述介电层上的界面层、位于所述界面层上的由所述第二材料构成的保护层和位于由所述第二材料构成的保护层上的高k介电层。
8.根据权利要求7所述的半导体器件，其中，所述第四栅极堆叠件和所述第五栅极堆叠件还包括位于由所述第二材料构成的保护层上方的由所述第一材料构成的保护层。
9.根据权利要求8所述的半导体器件，其中，所述高k介电层位于由所述第一材料构成的保护层上方。
10.根据权利要求7所述的半导体器件，其中，所述第一材料包括p型功函数金属或p型金属氧化物，并且所述第二材料包括n型功函数金属或n型金属氧化物。
11.根据权利要求10所述的半导体器件，其中，所述p型功函数金属氧化物包括Al2O3、MgO、CaO或它们的混合物，所述n型功函数金属氧化物包括La2O3、Sc2O3、Y2O3、SrO、BaO、Ta2O5、TiO2、LaAlO3、ZrO2、Gd2O3或它们的混合物。
12.根据权利要求7所述的半导体器件，其中，由所述第一材料构成的保护层和由所述第二材料构成的保护层的厚度小于50埃。
13.一种制造半导体器件的方法，所述方法包括：
提供具有n型场效应晶体管(nFET)核心区域、输入/输出nFET(nFETIO)区域、p型场效应晶体管(pFET)核心区域、输入/输出pFET(pFETIO)区域和高电阻器区域的半导体衬底；
在所述衬底的IO区域上形成氧化物层；
在所述衬底和所述氧化物层上形成界面层；
在所述界面层上沉积由第一材料构成的保护层；
在所述界面层上和由所述第一材料构成的保护层上沉积由第二材料构成的保护层；
在由所述第二材料构成的保护层上沉积高k(HK)介电层；
在所述高k介电层上沉积功函数金属层；
在所述金属层上沉积多晶硅层；以及
在所述衬底的区域上形成栅极堆叠件。
14.根据权利要求13所述的制造半导体器件的方法，进一步包括：在沉积由所述第二材料构成的保护层之前，从所述nFET核心区域、所述nFETIO区域和所述高电阻器区域中去除所述第一材料的保护材料。
15.根据权利要求13所述的制造半导体器件的方法，进一步包括：在沉积由所述第二材料构成的保护层之前，从所述pFET核心区域、所述pFETIO区域和所述高电阻器区域中去除所述第一材料的保护材料。
16.根据权利要求13所述的制造半导体器件的方法，进一步包括：在沉积所述高k介电层之前，从所述pFET核心区域和所述pFETIO区域中去除所述第二材料的保护材料。
17.根据权利要求13所述的制造半导体器件的方法，进一步包括：在沉积所述高k介电层之前，从所述nFET核心区域和所述nFETIO区域中去除所述第二材料的保护材料。
18.根据权利要求13所述的制造半导体器件的方法，其中，所述第一材料和所述第二材料包括p型或n型功函数金属或金属氧化物。
19.根据权利要求13所述的制造半导体器件的方法，其中，所述高k介电层形成在由所述第一材料构成的保护层或由所述第二材料构成的保护层之上。
20.根据权利要求13所述的制造半导体器件的方法，其中，形成所述栅极堆叠件包括在所述多晶硅层上形成硬掩模层。
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